KR20240016449A - 프로세서의 최적화된 스로틀링을 위한 시스템, 장치 및 방법 - Google Patents
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Abstract
일 실시예에서, 프로세서는: 동작들을 수행하는 복수의 처리 요소; 복수의 처리 요소에 결합되어 복수의 처리 요소의 전력 소비를 제어하는 전력 관리 에이전트(power management agent)(PMA); 및 PMA에 결합된 스로틀링 회로를 포함한다. 스로틀링 회로는 PMA로부터 통신된 변환 정보에 적어도 부분적으로 기초하여 복수의 처리 요소에 대한 스로틀링 전력 레벨을 결정한다. 다른 실시예들이 설명되고 청구된다.
Description
실시예들은 시스템의 전력 관리에 관한 것이고, 더 구체적으로는 멀티코어 프로세서의 전력 관리에 관한 것이다.
반도체 처리 및 로직 설계에서의 진보들은 집적 회로 디바이스들에 존재할 수 있는 로직 양의 증가를 허용하였다. 그 결과, 컴퓨터 시스템 구성들은 시스템 내의 단일 또는 다중 집적 회로로부터, 개별 집적 회로들상의 다중 하드웨어 스레드, 다중 코어, 다중 디바이스, 및/또는 완전한 시스템으로 진화했다. 추가로, 집적 회로들의 밀도가 증가함에 따라, (내장형 시스템으로부터 서버에 이르기까지의) 컴퓨팅 시스템들에 대한 전력 요건들도 급등했다. 더욱이, 소프트웨어 비효율성들 및 그것의 하드웨어 요건들도 컴퓨팅 디바이스 에너지 소비의 증가를 야기했다. 사실, 일부 연구는 컴퓨팅 디바이스들이 미국과 같은 국가의 전체 전력 공급의 상당히 큰 비율을 소비한다는 것을 드러내었다. 그 결과, 집적 회로들과 연관된 에너지 효율 및 보존이 필수적으로 필요하다. 서버들, 데스크톱 컴퓨터들, 노트북들, UltrabooksTM, 태블릿들, 모바일 폰들, 프로세서들, 내장형 시스템들 등이 (전형적인 컴퓨터, 자동차들 및 텔레비전들에 포함되는 것으로부터 생명공학에 이르기까지) 점점 더 널리 보급됨에 따라, 이러한 필요는 증가할 것이다.
도 1은 본 발명의 실시예에 따른 시스템의 일부분의 블록도이다.
도 2는 본 발명의 실시예에 따른 프로세서의 블록도이다.
도 3은 본 발명의 또 다른 실시예에 따른 멀티도메인 프로세서의 블록도이다.
도 4는 다중 코어를 포함하는 프로세서의 실시예이다.
도 5는 본 발명의 일 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 6은 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 7은 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 8은 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 프로세서의 블록도이다.
도 10은 본 발명의 실시예에 따른 대표적인 SoC의 블록도이다.
도 11은 본 발명의 실시예에 따른 또 다른 예시적 SoC의 블록도이다.
도 12는 실시예들이 함께 사용될 수 있는 예시적인 시스템의 블록도이다.
도 13은 실시예들이 함께 사용될 수 있는 또 다른 예시적인 시스템의 블록도이다.
도 14는 대표적인 컴퓨터 시스템의 블록도이다.
도 15는 본 발명의 실시예에 따른 시스템의 블록도이다.
도 16은 실시예에 따른 시스템의 블록도이다.
도 17은 본 발명의 실시예에 따른 방법의 흐름도이다.
도 18은 본 발명의 또 다른 실시예에 따른 방법의 흐름도이다.
도 19는 본 발명의 또 다른 실시예에 따른 방법의 흐름도이다.
도 20은 본 발명의 또 다른 실시예에 따른 방법의 흐름도이다.
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도 11은 본 발명의 실시예에 따른 또 다른 예시적 SoC의 블록도이다.
도 12는 실시예들이 함께 사용될 수 있는 예시적인 시스템의 블록도이다.
도 13은 실시예들이 함께 사용될 수 있는 또 다른 예시적인 시스템의 블록도이다.
도 14는 대표적인 컴퓨터 시스템의 블록도이다.
도 15는 본 발명의 실시예에 따른 시스템의 블록도이다.
도 16은 실시예에 따른 시스템의 블록도이다.
도 17은 본 발명의 실시예에 따른 방법의 흐름도이다.
도 18은 본 발명의 또 다른 실시예에 따른 방법의 흐름도이다.
도 19는 본 발명의 또 다른 실시예에 따른 방법의 흐름도이다.
도 20은 본 발명의 또 다른 실시예에 따른 방법의 흐름도이다.
다양한 실시예들에서, 멀티코어 프로세서 또는 다른 SoC(system on chip)와 같은 프로세서는, 플랫폼 이벤트의 표시에 응답하여, 최적화된 방식으로 프로세서의 하나 이상의 처리 요소의 스로틀링(throttling)을 수행하도록 구성될 수 있다. 즉, 프로세서 내의 모든 동작이 최소 동작점(minimum operating point)으로 스로틀링되게 야기하는 것이 아니라, 프로세서 성능은 플랫폼 이벤트에 비추어 전기적 장애에 대해 보호하기 위한 보호 메커니즘들을 손상시키지 않고서, 스로틀 조건에서 최적화될 수 있다. 더 구체적으로는, 본 명세서에서 설명되는 바와 같이, 제1 에이전트, 즉 플랫폼 타겟 에이전트는 전체 프로세서에 대한 최적 스로틀링 전력 타겟을 사전에 결정할 수 있다. 다음 차례로, 본 명세서에서 전력 관리 에이전트로 지칭되는 다른 에이전트는 사용자 활동, 우선순위 정보 등에 적어도 부분적으로 기초하여 각각의 처리 요소에 대한 최적 스로틀링 타겟들을 사전에 결정할 수 있다. 이후, 다음 차례로, 본 명세서에서 스로틀링 에이전트들로 지칭되는 추가적인 에이전트들은, 이러한 최적화된 처리 요소 스로틀링 타겟들 및 전체 최적화된 스로틀링 전력 타겟에 적어도 부분적으로 기초하여, 처리 요소들에 대한 동작점을 동적으로 제어할 수 있다. 이러한 동적으로 제어되는 동작점들은 최적화되어 프로세서가 최소 동작점으로 즉시 저하될 필요가 없도록 할 수 있다.
본 명세서에 설명된 실시예들에 의해, 적절한 스로틀링 거동이 프로세서에 대해 유지되면서 동시에 성능을 보존할 수 있다. 즉, 본 명세서에 기술되는 바와 같이 최적화되는 스로틀링 레벨들은 전형적인 작업 부하들이 적절한 성능 레벨들에서 여전히 동작할 수 있는 레벨들에 설정될 수 있다. 그러나, 바이러스 작업부하 레벨과 같은 최악의 경우 조건들에서, 모든 처리 요소들이 최소 동작점들에서 동작하도록 야기하기 위해 완전한 스로틀링 메커니즘들이 구현될 수 있다는 것을 이해해야 한다.
실시예들에서, 이러한 최적화된 스로틀링 거동은 입력 전력 능력에 기초하여 발생할 수 있다는 점에 유의한다. 즉, 배터리 소스와 같은 주어진 전력 소스가 충분히 충전될 때, 스로틀링 거동은 최소 동작점으로 제한될 필요가 없는데, 그 이유는 배터리 소스가 그러한 최소 동작점들보다 큰 스로틀링 레벨들에서 동작하기에 충분한 전력을 제공할 수 있기 때문이다.
대조적으로, 종래의 플랫폼들은, 플랫폼 이벤트에 응답하여, 통상적으로 프로세서로 하여금 최저 동작점(예를 들어, 최저 주파수 및/또는 전압 모드)에서 동작하도록 강제되게 야기하며, 이는 성능에 바람직하지 않은 영향을 미칠 수 있다. 대신에, 실시예들에서, 입력 전력 능력들(예를 들어, 충전 용량)의 선험적 지식에 적어도 부분적으로 기초하여, 프로세서 스로틀링은 플랫폼 이벤트에 응답하여 최저 동작점보다 높은 레벨에 있을 수 있고, 그에 의해 불필요한 성능 불이익을 회피할 수 있다.
플랫폼이 잠재적 기능 장애가 있음을 검출할 때, 플랫폼은 기능 장애를 방지하기 위해 프로세서 전력을 빠르게 스로틀링하기 위해 고속 신호를 생성한다. 이러한 상황에서, 실시예에 따른 프로세서는 (기능 장애를 피하기 위해) 보호 메커니즘을 손상시키지 않고서 그것이 스로틀링될 때 성능을 최적화하도록 구성될 수 있다. 이를 위해, 프로세서에 대해 최적의 스로틀링 전력 타겟을 사전에 설정하고, 사용자 활동에 적어도 부분적으로 기초하여 각각의 처리 요소의 최적 동작점을 사전에 설정하도록 프로세서 메커니즘들이 제공된다. 이러한 사전 설정들이 생성된 이후, 스로틀 신호가 수신될 때 (즉, 잠재적 기능 장애의 검출에 응답하여), 처리 요소들은 각자의 처리 요소 스로틀링 전력 타겟 레벨보다 높지 않은 레벨로 동작하도록 낮은 레이턴시로 제어될 수 있다.
다음의 실시예들이 컴퓨팅 플랫폼 또는 프로세서들에서과 같은 특정 집적 회로를 참조하여 기술되기는 하지만, 다른 실시예들은 다른 유형의 집적 회로 및 로직 디바이스에 적용될 수 있다. 본 명세서에 설명되는 실시예들의 유사한 기술들 및 교시들은, 더 나은 에너지 효율 및 에너지 보존으로부터 또한 이익을 얻을 수 있는 다른 유형의 회로들 또는 반도체 디바이스들에 적용될 수 있다. 예를 들어, 개시된 실시예들은 임의의 특정 유형의 컴퓨터 시스템들에 제한되지 않는다. 즉, 개시된 실시예들은 서버 컴퓨터(예를 들어, 타워, 랙, 블레이드, 마이크로 서버 등), 통신 시스템, 저장 시스템, 임의의 구성의 데스크톱 컴퓨터, 랩톱, 노트북, 및 태블릿 컴퓨터(2:1 태블릿, 패블릿 등을 포함함)의 범위에 이르는 상이한 수많은 상이한 시스템 유형들에 사용될 수 있으며, 핸드헬드 디바이스, SoC들 및 내장형 애플리케이션과 같은 다른 디바이스들에도 사용될 수 있다. 핸드헬드 디바이스의 어떤 예들은 스마트폰과 같은 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, PDA(personal digital assistant), 및 핸드헬드 PC를 포함한다. 내장 애플리케이션은 통상적으로 마이크로컨트롤러, DSP(Digital Signal Processor), 네트워크 컴퓨터들(NetPC), 셋톱 박스들, 네트워크 허브들, WAN(Wide Area Network) 스위치들, 착용가능 디바이스들, 또는 아래 교시되는 기능들 및 동작들을 수행할 수 있는 임의의 다른 시스템을 포함할 수 있다. 더욱이, 모바일 폰, 스마트폰 및 패블릿과 같은 표준 음성 기능을 갖는 이동 단말기에서 및/또는 많은 착용 가능 장치, 태블릿, 노트북, 데스크톱, 마이크로 서버, 서버 등과 같은 표준 무선 음성 기능 통신 능력이 없는 비이동 단말기에서 실시예들이 구현될 수 있다. 더욱이, 본 명세서에 설명된 장치들, 방법들 및 시스템들은 물리적 컴퓨팅 디바이스들에 제한되지 않고, 소프트웨어 최적화들에도 관련될 수 있다.
이제 도 1을 참조하면, 본 발명의 실시예에 따른 시스템의 일부분의 블록도가 도시된다. 도 1에 도시된 바와 같이, 시스템(100)은 멀티코어 프로세서로서 도시된 프로세서(110)를 포함하여, 다양한 컴포넌트들을 포함할 수 있다. 프로세서(110)는 외부 전압 레귤레이터(160)를 통해 전원(150)에 결합될 수 있는데, 외부 전압 레큘레이터는 제1 전압 변환을 수행하여 1차 조정 전압(primary regulated voltage)을 프로세서(110)에 제공할 수 있다.
알 수 있는 바와 같이, 프로세서(110)는 다중 코어(120a - 120n)를 포함하는 단일 다이 프로세서(single die processor)일 수 있다. 또한, 각각의 코어는, 1차 조정된 전압을 수신하고 통합 전압 레귤레이터(integrated voltage regulator)(IVR)와 연관되는 프로세서 중 하나 이상의 에이전트에 제공될 동작 전압을 생성하는 IVR(125a - 125n)과 연관될 수 있다. 따라서, 각각의 개별 코어의 전압 및 이로 인한 전력 및 성능의 미세 제어를 가능하게 하는 IVR 구현이 제공될 수 있다. 이와 같이, 각각의 코어는 독립적인 전압 및 주파수에서 동작할 수 있어서, 큰 융통성을 가능하게 하고 전력 소비와 성능의 균형을 맞추는 폭넓은 기회를 제공한다. 일부 실시예에서, 다중 IVR의 사용은 개별 전력 평면들로의 컴포넌트들의 그룹화를 가능하게 하여, IVR에 의해 전력이 조정되고 그룹에서의 그런 컴포넌트들에게만 공급되도록 한다. 전력 관리 동안, 하나의 IVR의 주어진 전력 평면은 프로세서가 특정의 저전력 상태에 놓일 때 파워 다운 또는 오프될 수 있는 반면, 또 다른 IVR의 또 다른 전력 평면은 활성인 채로 또는 완전히 전력 공급된 채로 유지된다.
도 1을 여전히 참조하면, 프로세서 내에 입/출력 인터페이스(132), 또 다른 인터페이스(134), 및 통합 메모리 컨트롤러(136)를 포함하는 추가적인 컴포넌트들이 존재할 수 있다. 알 수 있는 바와 같이, 이들 컴포넌트 각각은 또 다른 통합 전압 레귤레이터(125x)에 의해 전력을 공급받을 수 있다. 일 실시예에서, 인터페이스(132)는 Intel® QPI(Quick Path Interconnect) 인터커넥트에 대한 동작을 가능하게 할 수 있는데, 이 인터커넥트는 물리 계층, 링크 계층, 및 프로토콜 계층을 포함하는 다중 계층을 포함하는 캐시 코히어런트 프로토콜(cache coherent protocol)로 PtP(Point-to-Point) 링크들을 제공한다. 다음 차례로, 인터페이스(134)는 PCIeTM(Peripheral Component Interconnect Express) 프로토콜을 통해 통신할 수 있다.
프로세서(110)에 대하여 전력 관리 동작들을 수행하는 하드웨어, 소프트웨어 및/또는 펌웨어를 포함할 수 있는 PCU(Power Control Unit)(138)가 또한 도시된다. 알 수 있는 바와 같이, PCU(138)는 디지털 인터페이스를 통해 외부 전압 레귤레이터(160)에 제어 정보를 제공하여 전압 레귤레이터로 하여금 적절한 조정 전압을 생성하도록 야기한다. PCU(138)는 또한 또 다른 디지털 인터페이스를 통해 IVR들(125)에 제어 정보를 제공하여 생성된 동작 전압을 제어하게 한다(또는 대응하는 IVR이 저전력 모드에서 디스에이블되도록 야기한다). 다양한 실시예들에서, PCU(138)는 하드웨어 기반 전력 관리를 수행하기 위해 다양한 전력 관리 로직 유닛을 포함할 수 있다. 그러한 전력 관리는 (예를 들어, 다양한 프로세서 하드웨어에 의해, 그리고 이는 작업부하 및/또는 전력, 열 또는 다른 프로세서 제약들에 의해 트리거될 수 있음) 전체적으로 프로세서 제어될 수 있고 및/또는 전력 관리는 외부 소스들(플랫폼 또는 관리 전력 관리 소스 또는 시스템 소프트웨어와 같은 것)에 응답하여 수행될 수 있다.
본 명세서의 실시예들에서, PCU(138)는 다중의 상이한 동작점 중 하나에서 동작하기 위해 프로세서(110) 내의 도메인들을 제어하도록 구성될 수 있다. 더 구체적으로, PCU(138)는 상이한 도메인들에 대한 동작점들을 결정할 수 있다. 또한, 예를 들어, PCU(138) 외부의 고속 메커니즘이 플랫폼 이벤트에 응답하여 스로틀 동작들을 수행하는데 관여할 수 있다는 것을 이해해야 한다. 따라서, 도 1에 더 예시된 바와 같이, 스로틀링 회로(139)(이것은 일부 경우에서 분산형 하드웨어 회로일 수 있음)는 IVR들(125)(및/또는 코어들(120) 자체)과 추가로 통신 상태에 있을 수 있다. 이러한 방식으로, 스로틀링 회로(139)는, 본 명세서에 추가로 설명되는 바와 같이, PCU(138)로부터 수신된 변환 정보에 적어도 부분적으로 기초하여, 프로세서 스로틀링 전력 레벨을 개별 도메인들(코어들(120) 등과 같은 것)을 위한 대응하는 스로틀링 레벨들로 변환할 수 있다.
예시의 편의상 도시되지는 않았지만, 프로세서(110) 내에 비코어 로직(uncore logic), 및 내부 메모리들, 예를 들어, 하나 이상의 레벨의 캐시 메모리 계층구조 등과 같은 다른 컴포넌트들과 같은 추가적인 컴포넌트들이 존재할 수 있음을 이해해야 한다. 더욱이, 도 1의 구현에서는 통합 전압 레귤레이터와 함께 도시되지만, 실시예들이 이에 제한되는 것은 아니다.
본 명세서에 설명된 프로세서들은 OSPM(operating system(OS)-based power management) 메커니즘에 대해 독립적이고 보완적인 전력 관리 기술들을 활용할 수 있다. 하나의 예시적인 OSPM 기법에 따르면, 프로세서는 다양한 성능 상태들 또는 레벨들에서, 소위 P 상태들, 즉 P0으로부터 PN까지 동작할 수 있다. 일반적으로, P1 성능 상태는 OS에 의해 요청될 수 있는 최고로 보장된 성능 상태에 대응할 수 있다. 이러한 P1 상태에 더하여, OS는 더 높은 성능 상태, 즉 P0 상태를 추가로 요청할 수 있다. 따라서, 이러한 P0 상태는 기회주의적(opportunistic) 또는 터보 모드 상태일 수 있는데, 여기서 전력 및/또는 열 예산을 쓸 수 있을 때, 프로세서 하드웨어는 프로세서 또는 그것의 적어도 일부분들을 보장된 주파수보다 높은 주파수에서 동작하도록 구성할 수 있다. 많은 구현들에서, 프로세서는 P1 보장된 최대 주파수를 넘는 다중의 소위 빈 주파수(bin frequency)를 포함하여, 제조 동안 특정 프로세서에 융합 또는 다른 방식으로 기입된 바와 같은 그 특정 프로세서의 최대 피크 주파수를 초과할 수 있다. 또한, 하나의 OSPM 메커니즘에 따르면, 프로세서는 다양한 전력 상태들 또는 레벨들에서 동작할 수 있다. 전력 상태들과 관련하여, OSPM 메커니즘은 일반적으로 C 상태들, C0, C1 내지 Cn 상태들로서 지칭되는 상이한 전력 소비 상태들을 지정할 수 있다. 코어가 활성일 때 그것은 C0 상태에서 실행되며, 코어가 유휴일 때 그것은 코어 논-제로 C-상태(예를 들어, C1-C6 상태들)라고도 지칭되는 코어 저전력 상태에 놓일 수 있으며, 각각의 C 상태는 (C6이 C1보다 더 깊은 저전력 상태에 있고, 등등이 되도록) 저전력 소비 레벨에 있다.
많은 상이한 유형의 전력 관리 기술들이 상이한 실시예들에서 개별적으로 또는 조합되어 사용될 수 있다는 점을 이해해야 한다. 대표적인 예로서, 전력 컨트롤러는 하나 이상의 코어 또는 다른 프로세서 로직의 동작 전압 및/또는 동작 주파수가 동적으로 제어되어 특정 상황에서의 전력 소비를 줄이는 DVFS(dynamic voltage frequency scaling)의 몇몇 형태에 의해 프로세서가 전력 관리되도록 제어할 수 있다. 일례에서, DVFS는 캘리포니아주 산타 클라라 소재의 Intel Corporation으로부터 입수가능한 Enhanced Intel SpeedStepTM 기술을 이용하여 수행되어 최저 전력 소비 레벨에서 최적 성능을 제공할 수 있다. 또 다른 예에서, 인텔 TurboBoostTM 기술을 사용하여 DVFS를 수행하여 하나 이상의 코어 또는 다른 연산 엔진들이 조건(예를 들어, 작업부하 및 가용성)에 기초하여 보장된 동작 주파수보다 높게 동작하게 할 수 있다.
특정 예에서 사용될 수 있는 또 다른 전력 관리 기술은 상이한 계산 엔진들 간의 작업 부하들의 동적 스와핑(dynamic swapping)이다. 예를 들어, 프로세서는 상이한 전력 소비 레벨에서 동작하는 비대칭 코어들 또는 다른 처리 엔진들을 포함하여, 전력 제한된 상황에서, 하나 이상의 작업부하가 저전력 코어 또는 다른 계산 엔진상에서 실행되도록 동적으로 스위칭되도록 할 수 있다. 또 다른 예시적인 전력 관리 기술은 HDC(hardware duty cycling)이며, 이는 코어들 및/또는 다른 연산 엔진들이 듀티 사이클에 따라 주기적으로 인에이블 및 디스에이블되게 야기하여서, 하나 이상의 코어가 듀티 사이클의 비활성 주기 동안 비활성화되고 듀티 사이클의 활성 주기 동안 활성화되도록 할 수 있다.
실시예들은 서버 프로세서들, 데스크톱 프로세서들, 모바일 프로세서들 등을 포함하는 다양한 시장들을 위한 프로세서들에서 구현될 수 있다. 이제 도 2를 참조하면, 본 발명의 실시예에 따른 프로세서의 블록도가 도시된다. 도 2에 도시된 바와 같이, 프로세서(200)는 복수의 코어(210a - 210n)를 포함하는 멀티코어 프로세서일 수 있다. 일 실시예에서, 각각의 그러한 코어는, 독립적인 전력 도메인의 것일 수 있으며, 작업부하에 기초하여 활성 상태들 및/또는 최대 성능 상태들에 진입하고 이로부터 벗어나도록 구성될 수 있다.
다양한 코어들은 인터커넥트(215)를 통해 다양한 컴포넌트들을 포함하는 시스템 에이전트 또는 비코어(220)에 결합될 수 있다. 알 수 있는 바와 같이, 비코어(220)는 최종 레벨 캐시일 수 있는 공유 캐시(230)를 포함할 수 있다. 또한, 비코어는 예를 들어, 메모리 버스를 통해 시스템 메모리(도 2에는 도시되지 않음)와 통신하기 위한 통합 메모리 컨트롤러(240)를 포함할 수 있다. 비코어(220)는 다양한 인터페이스(250), PMU(performance monitoring unit) 및 본 명세서에 설명된 전력 관리 기술을 수행하는 로직을 포함할 수 있는 전력 제어 유닛(255)을 또한 포함한다. 또한, 전력 제어 유닛(255)은, 플랫폼 이벤트에 응답하여 낮은 레이턴시 동작점 변경들을 가능하게 하도록, 스로틀링 회로(258)가 개별 코어들(210)(및 잠재적으로 프로세서(200)의 다른 컴포넌트들)에 대한 스로틀링 전력 레벨들을 동적으로 결정할 수 있게 하기 위해 스로틀링 회로에 의해 사용될 변환 정보를 힌트 정보에 적어도 부분적으로 기초하여 동적으로 결정할 수 있는 스로틀 제어 회로(256)를 포함할 수 있다.
또한, 인터페이스들(250a-250n)에 의해, 주변 디바이스들, 대용량 스토리지 등과 같은 다양한 오프-칩 컴포넌트들에의 연결이 이루어질 수 있다. 도 2의 실시예에서 이 특정 구현으로 도시되어 있지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다.
이제 도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 멀티-도메인 프로세서의 블록도가 도시된다. 도 3의 실시예에 도시된 바와 같이, 프로세서(300)는 다중 도메인을 포함한다. 구체적으로, 코어 도메인(310)은 복수의 코어(3100-310n)를 포함할 수 있고, 그래픽 도메인(320)은 하나 이상의 그래픽 엔진을 포함할 수 있고, 시스템 에이전트 도메인(350)이 더 존재할 수 있다. 일부 실시예에서, 시스템 에이전트 도메인(350)은 코어 도메인과는 독립적인 주파수에서 실행될 수 있으며 또한 전력 제어 이벤트 및 전력 관리를 다루기 위해 항상 전원이 켜져 있는 채로 남아있을 수 있어서, 도메인들(310 및 320)이 고전력 및 저전력 상태들에 동적으로 진입하고 벗어나게 제어될 수 있도록 한다. 도메인들(310 및 320) 각각은 상이한 전압 및/또는 전력에서 동작할 수 있다. 단지 3개의 도메인으로 도시되어 있기는 하지만, 본 발명의 범위는 이와 관련하여 제한되지는 않고, 다른 실시예들에서는 부가적인 도메인들이 존재할 수 있다는 점을 이해해야 한다는 것을 유의하라. 예를 들어, 각각 적어도 하나의 코어를 포함하는 다중 코어 도메인들이 존재할 수 있다.
일반적으로, 각각의 코어(310)는 다양한 실행 유닛들 및 추가적인 처리 요소들에 더하여 저레벨 캐시들을 추가로 포함할 수 있다. 다음으로, 다양한 코어들은 서로에게 그리고 LLC(Last Level Cache)(3400 - 340n)인 복수의 유닛으로 형성되는 공유 캐시 메모리에 결합될 수 있다. 다양한 실시예들에서, LLC(340)는 코어들 및 그래픽 엔진뿐만 아니라 다양한 미디어 처리 회로 중에서 공유될 수 있다. 알 수 있는 바와 같이, 링 인터커넥트(330)가 그렇게 코어들을 함께 결합하며, 또한 코어들, 그래픽 도메인(320), 및 시스템 에이전트 회로(350) 간의 인터커넥션을 제공한다. 일 실시예에서, 인터커넥트(330)는 코어 도메인의 일부일 수 있다. 그러나, 다른 실시예들에서, 링 인터커넥트는 그 자신의 도메인의 것일 수 있다.
추가로 알 수 있는 바와 같이, 시스템 에이전트 도메인(350)은 연관된 디스플레이의 제어 및 그에 대한 인터페이스를 제공할 수 있는 디스플레이 컨트롤러(352)를 포함할 수 있다. 더 알 수 있는 바와 같이, 시스템 에이전트 도메인(350)은 코어들(310), 그래픽 엔진(320) 및 등등에서 실행되고 있는 작업부하들에 관한 힌트 정보에 적어도 부분적으로 기초하여 변환 정보를 결정하는 스로틀 제어 회로(356)를 포함할 수 있는 전력 제어 유닛(355)을 포함할 수 있다. 다음으로, PCU(355)는, 본 명세서에 설명된 바와 같이, 스로틀링 회로(358)가 대응하는 코어들/그래픽 엔진들에 대한 동작점들을 스로틀링하는 것을 결정하고 이러한 업데이트된 동작점들로의 낮은 레이턴시 천이들을 하는 것을 가능하게 하기 위해 스로틀링 회로(358)에 이러한 정보를 제공한다.
도 3에서 추가로 알 수 있는 바와 같이, 프로세서(300)는 DRAM(Dynamic Random Access Memory)과 같은 시스템 메모리에 대한 인터페이스를 제공할 수 있는 IMC(Integrated Memory Controller)(370)를 추가로 포함할 수 있다. 다중 인터페이스(3800 - 380n)는 프로세서와 다른 회로 간의 인터커넥션을 가능하게 하도록 제공될 수 있다. 예를 들어, 일 실시예에서, 적어도 하나의 DMI(direct media interface) 인터페이스뿐만 아니라 하나 이상의 PCIeTM 인터페이스가 제공될 수 있다. 또한, 추가적인 프로세서들 또는 다른 회로들과 같은 다른 에이전트들 사이의 통신을 제공하기 위해, 하나 이상의 QPI 인터페이스가 또한 제공될 수 있다. 도 3의 실시예에서 이런 높은 수준으로 도시되어 있지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 것을 이해해야 한다.
도 4를 참조하면, 다중 코어를 포함하는 프로세서의 실시예가 예시된다. 프로세서(400)는 마이크로프로세서, 내장형 프로세서(embedded processor), DSP(digital signal processor), 네트워크 프로세서, 핸드헬드 프로세서, 애플리케이션 프로세서, 코프로세서, SoC(system on a chip), 또는 코드를 실행하기 위한 그 외의 디바이스와 같은 임의의 프로세서 또는 처리 디바이스를 포함한다. 일 실시예에서, 프로세서(400)는 비대칭 코어들 또는 대칭 코어들(예시된 실시예)을 포함할 수 있는 적어도 2개의 코어인 코어들(401 및 402)를 포함한다. 그러나, 프로세서(400)는 대칭이거나 비대칭일 수 있는 임의 개수의 처리 요소를 포함할 수 있다.
일 실시예에서, 처리 요소는 소프트웨어 스레드를 지원하기 위한 하드웨어 또는 로직을 지칭한다. 하드웨어 처리 요소들의 예들은 다음을 포함한다: 스레드 유닛, 스레드 슬롯, 스레드, 프로세스 유닛, 컨텍스트(context), 컨텍스트 유닛, 논리적 프로세서(logical processor), 하드웨어 스레드, 코어, 및/또는, 실행 상태 또는 아키텍처 상태(architectural state)와 같은 프로세서의 상태를 보유할 수 있는 임의의 다른 요소. 다시 말해서, 일 실시예에서, 처리 요소는, 소프트웨어 스레드, 운영 체제, 애플리케이션과 같은 코드, 또는 그외의 코드와 독립적으로 연관될 수 있는 임의의 하드웨어를 지칭한다. 물리적 프로세서(physical processor)는 통상적으로, 잠재적으로 임의 수의 기타 처리 요소(코어들 또는 하드웨어 스레드들과 같은 것)를 포함하는 집적 회로를 지칭한다.
코어는 종종 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로상에 위치되는 로직을 지칭하며, 여기서 각각의 독립적으로 유지되는 아키텍처 상태는 적어도 어떤 전용의 실행 리소스들과 연관된다. 코어들과는 대조적으로, 하드웨어 스레드는 전형적으로, 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로상에 위치되는 임의의 로직을 지칭하며, 여기서 독립적으로 유지된 아키텍처 상태들은 실행 리소스들에 대한 액세스를 공유한다. 알 수 있는 바와 같이, 특정 리소스들이 공유되고 다른 리소스들은 아키텍처 상태에 전용될 때, 하드웨어 스레드와 코어의 명명법 간의 경계가 중첩된다. 그럼에도 종종, 코어 및 하드웨어 스레드는 운영 체제에 의해 개별적인 논리적 프로세서들로서 보여지며, 여기서 운영 체제는 각각의 논리적 프로세서상에서 동작들을 개별적으로 스케줄링할 수 있다.
물리적 프로세서(400)는, 도 4에 예시된 바와 같이, 2개의 코어, 코어들(401 및 402)을 포함한다. 여기서, 코어들(401 및 402)은 대칭 코어들, 즉, 동일한 구성들, 기능 유닛들, 및/또는 로직을 갖는 코어들로 간주된다. 또 다른 실시예에서, 코어(401)는 비순차적(out-of-order) 프로세서 코어를 포함하는 한편, 코어(402)는 순차적(in-order) 프로세서 코어를 포함한다. 그러나, 코어들(401 및 402)은, 예컨대 원시 코어(native core), 소프트웨어 관리된 코어, 원시 ISA(Instruction Set Architecture)를 실행하도록 구성된 코어, 변환된 ISA를 실행하도록 구성된 코어, 공동 설계된 코어, 또는 기타 알려진 코어인 임의 유형의 코어로부터 개별적으로 선택될 수 있다. 또한, 상기 논의에 추가하여, 코어(401)에 예시된 기능 유닛들이 이하에 더 상세하게 설명되는데, 이는 코어(402)의 유닛들도 유사한 방식으로 동작하기 때문이다.
묘사된 바와 같이, 코어(401)는 2개의 하드웨어 스레드(401a 및 401b)를 포함하는데, 이들은 하드웨어 스레드 슬롯들(401a 및 401b)이라고 또한 지칭될 수 있다. 그러므로, 운영체제와 같은 소프트웨어 엔티티들은, 일 실시예에서, 프로세서(400)를 4개의 별개의 프로세서, 즉 병행적으로 4개의 소프트웨어 스레드를 실행할 수 있는 4개의 논리적 프로세서 또는 처리 요소로서 잠재적으로 볼 수 있다. 앞서 언급한 바와 같이, 제1 스레드는 아키텍처 상태 레지스터들(401a)과 연관되어 있고, 제2 스레드는 아키텍처 상태 레지스터들(401b)과 연관되어 있으며, 제3 스레드는 아키텍처 상태 레지스터들(402a)과 연관되어 있을 수 있고, 제4 스레드는 아키텍처 상태 레지스터들(402b)과 연관되어 있을 수 있다. 여기서, 아키텍처 상태 레지스터들(401a, 401b, 402a, 및 402b) 각각은, 앞서 기술한 바와 같이, 처리 요소들, 스레드 슬롯들, 또는 스레드 유닛들이라고 지칭할 수 있다. 예시된 바와 같이, 아키텍처 상태 레지스터들(401a)은 아키텍처 상태 레지스터들(401b)에 복제되고, 따라서 개별적 아키텍처 상태들/컨택스트들은 논리적 프로세서(401a) 및 논리적 프로세서(401b)를 위해 저장될 수 있다. 코어(401)에서, 할당기 및 리네이머 블록(allocator and renamer block)(430)에서의 리네이밍 로직 및 명령어 포인터들과 같은 그 외의 더 작은 리소스들이 또한 스레드들(401a 및 401b)을 위해 복제될 수 있다. 리오더/리타이어먼트 유닛(reorder/retirement unit)(435)의 리오더 버퍼들, ILTB(420), 로드/스토어 버퍼들, 및 큐들과 같은 일부 리소스들은 파티셔닝을 통해 공유될 수 있다. 범용 내부 레지스터들, 페이지-테이블 베이스 레지스터(들), 하위 레벨 데이터-캐시 및 데이터-TLB(450), 실행 유닛(들)(440), 및 비순차적 유닛(435)의 부분들과 같은 다른 리소스들은 잠재적으로 완전히 공유된다.
프로세서(400)는 종종, 완전히 공유되거나, 파티셔닝을 통해 공유되거나, 또는 처리 요소들에 의해/처리 요소들에 전용될 수 있는 다른 리소스들을 포함한다. 도 4에서, 프로세서의 예시적 논리적 유닛들/리소스들을 구비한 순전히 예시적인 프로세서의 실시예가 예시되어 있다. 프로세서는 이들 기능적 유닛들 중 임의의 것을 포함할 수 있거나 생략할 수 있을 뿐만 아니라 묘사되지 않은 임의의 기타 알려진 기능 유닛들, 로직, 또는 펌웨어를 포함할 수 있다는 것을 유의한다. 예시된 바와 같이, 코어(401)는 단순화된 대표적인 OOO(out-of-order) 프로세서 코어를 포함한다. 그러나 순차적 프로세서가 상이한 실시예들에서 활용될 수 있다. OOO 코어는 실행될/취해질 분기들을 예측하는 분기 타겟 버퍼(branch target buffer)(420) 및 명령어들을 위한 어드레스 변환 엔트리들(address translation entries)을 저장하는 I-TLB(Instruction-Translation Buffer)(420)를 포함한다.
코어(401)는 페치된 요소들을 디코딩하기 위해 페치 유닛(420)에 결합된 디코드 모듈(425)을 추가로 포함한다. 페치 로직은, 일 실시예에서, 제각기 스레드 슬롯들(401a, 401b)과 연관되는 개별 시퀀서들을 포함한다. 보통, 코어(401)는 프로세서(400)상에서 실행가능한 명령어들을 정의하고/지정하는 제1 ISA와 연관된다. 종종 제1 ISA의 일부인 머신 코드 명령어들은, 수행될 명령어 또는 연산을 참조하는/지정하는 명령어의 일부(오피코드(opcode)라고 지칭함)를 포함한다. 디코드 로직(425)은 그들의 오피코드로부터의 이들 명령어를 인식하고 디코딩된 명령어들을 제1 ISA에 의해 정의된 바와 같은 처리를 위해 파이프라인으로 넘겨주는 회로를 포함한다. 예를 들어, 일 실시예에서, 디코더들(425)은 트랜잭션 명령어와 같은 특정 명령어들을 인식하도록 설계 또는 구성되는 로직을 포함한다. 디코더들(425)에 의한 인식의 결과로, 아키텍처 또는 코어(401)는 적절한 명령어와 연관된 태스크들을 수행하기 위해 특정의 미리 정의된 액션들을 취한다. 본 명세서에 설명된 태스크들, 블록들, 동작들, 및 방법들 중 임의의 것이 단일 또는 다중 명령어에 응답하여 수행될 수 있다는 점에 유의하는 것이 중요하다; 그 중 일부는 새로운 또는 오래된 명령어들일 수 있다.
일례에서, 할당기 또는 리네이머 블록(430)은 명령어 처리 결과들을 저장하는 레지스터 파일들과 같은 리소스들을 예약하는 할당기를 포함한다. 그러나, 스레드들(401a 및 401b)은 잠재적으로 비순차적 실행을 할 수 있고, 이 경우 할당기 및 리네이머 블록(430)은 또한 명령어 결과들을 추적하기 위한 리오더 버퍼들과 같은 그 외의 리소스들을 예약한다. 유닛(430)은 또한 프로그램/명령어 참조 레지스터들을 프로세서(400) 내부의 다른 레지스터들로 리네이밍하는 레지스터 리네이머를 포함할 수 있다. 리오더/리타이어먼트 유닛(435)은 비순차적 실행을 지원하고 또한 비순차적으로 실행되는 명령어들의 이후의 순차적 리타이어먼트를 지원하기 위해 상기에 언급된 리오더 버퍼들, 로드 버퍼들, 및 저장 버퍼들과 같은 컴포넌트들을 포함한다.
일 실시예에서, 스케줄러 및 실행 유닛(들) 블록(440)은 실행 유닛들상의 명령어들/동작을 스케줄링하는 스케줄러 유닛을 포함한다. 예를 들어, 부동 소수점(floating point) 명령어는 이용가능한 부동 소수점 실행 유닛을 갖는 실행 유닛의 포트상에 스케줄링된다. 실행 유닛들과 연관된 레지스터 파일들이 또한 정보 명령어 처리 결과들을 저장하기 위해 포함된다. 예시적인 실행 유닛들은 부동 소수점 실행 유닛, 정수 실행 유닛, 점프 실행 유닛, 로드 실행 유닛, 스토어 실행 유닛, 및 그외의 공지된 실행 유닛들을 포함한다.
하위 레벨 데이터 캐시 및 데이터 변환 버퍼(D-TLB)(450)는 실행 유닛(들)(440)에 결합된다. 데이터 캐시는 잠재적으로 메모리 코히어런시 상태(memory coherency state)에 유지되는 데이터 피연산자(data operand)들과 같은 최근에 사용된/연산된 요소들을 저장하기 위한 것이다. D-TLB는 최근의 가상/선형 대 물리적 어드레스 변환들을 저장하는 것이다. 특정 예로서, 프로세서는 물리적 메모리를 복수의 가상 페이지로 분할하는 페이지 테이블 구조(page table structure)를 포함할 수 있다.
여기서, 코어들(401 및 402)은 최근 페치된 요소들을 캐싱하는 상위 레벨 또는 퍼더 아웃(further-out) 캐시(410)에 대한 액세스를 공유한다. 상위 레벨 또는 퍼더 아웃은 실행 유닛(들)으로부터 증가하거나 또는 더 멀어지는 캐시 레벨들을 지칭한다는 점에 유의하자. 일 실시예에서, 상위 레벨 캐시(410)는 제2 또는 제3 레벨 데이터 캐시와 같은 최종 레벨 데이터 캐시 - 프로세서(400)상의 메모리 계층 구조에서의 최종 캐시 - 이다. 그러나, 상위 레벨 캐시(410)는, 이것이 명령어 캐시와 연관될 수 있거나 명령어 캐시를 포함할 수 있으므로, 그렇게만 제한되지는 않는다. 트레이스 캐시(trace cache) - 일종의 명령어 캐시 - 는 최근에 디코딩된 트레이스들을 저장하기 위해 디코더(425) 이후에 대신에 결합될 수 있다.
묘사된 구성에서, 프로세서(400)는 또한 본 발명의 실시예에 따라 전력 관리를 수행할 수 있는 전력 컨트롤러(460) 및 버스 인터페이스 모듈(405)을 포함한다. 이 시나리오에서, 버스 인터페이스(405)는 시스템 메모리 및 다른 컴포넌트들과 같은 프로세서(400) 외부의 디바이스들과 통신한다.
메모리 컨트롤러(470)는 하나 또는 많은 메모리와 같은 다른 디바이스들과 인터페이싱할 수 있다. 일례에서, 버스 인터페이스(405)는 메모리와 인터페이싱하기 위한 메모리 컨트롤러 및 그래픽 프로세서와 인터페이싱하기 위한 그래픽 컨트롤러와의 링 인터커넥트를 포함한다. SoC 환경에서, 네트워크 인터페이스, 코프로세서들, 메모리, 그래픽 프로세서, 및 임의의 다른 알려진 컴퓨터 디바이스들/인터페이스와 같은 더욱 많은 디바이스들이 높은 기능성과 저전력 소비를 가진 소형 폼 팩터를 제공하기 위해 단일 다이 또는 집적 회로상에 집적될 수 있다.
이제 도 5를 참조하면, 본 발명의 일 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도가 도시된다. 도 5에 도시된 바와 같이, 프로세서 코어(500)는 다단계 파이프라인형 비순차적 프로세서일 수 있다. 코어(500)는 통합 전압 레귤레이터 또는 외부 전압 레귤레이터로부터 수신될 수 있는 수신 동작 전압에 기초하여 다양한 전압에서 동작할 수 있다.
도 5에서 알 수 있는 바와 같이, 코어(500)는 실행될 명령어들을 페치하여 프로세서 파이프라인에서의 이후의 사용을 위해 이들을 준비하기 위해 사용될 수 있는 프론트 엔드 유닛들(510)을 포함한다. 예를 들어, 프론트 엔드 유닛들(510)은 페치 유닛(501), 명령어 캐시(503), 및 명령어 디코더(505)를 포함할 수 있다. 몇몇 구현들에서, 프론트 엔드 유닛들(510)은 마이크로코드 스토리지뿐만 아니라 마이크로 연산 스토리지와 함께 트레이스 캐시를 추가로 포함할 수 있다. 페치 유닛(501)은, 예를 들어, 메모리 또는 명령어 캐시(503)로부터 매크로 명령어들을 페치하고, 이들을 프리미티브(primitive)들, 즉, 프로세서에 의한 실행을 위한 마이크로 연산들로 디코딩하기 위해 명령어 디코더(505)에 이들을 공급할 수 있다.
마이크로 명령어들을 수신하고 이들을 실행을 위해 준비하는데 사용될 수 있는 OOO(out-of-order) 엔진(515)이 프론트 엔드 유닛들(510)과 실행 유닛들(520) 간에 결합된다. 더 구체적으로, OOO 엔진(515)은 마이크로 명령어 흐름을 리오더링하고 실행에 필요한 각종 리소스들을 할당할 뿐만 아니라, 레지스터 파일(530) 및 확장된 레지스터 파일(535)과 같은 각종 레지스터 파일들 내의 스토리지 위치들상으로의 논리적 레지스터들의 리네이밍을 제공하기 위해 각종 버퍼들을 포함할 수 있다. 레지스터 파일(530)은 정수 및 부동소수점 연산들을 위한 별개의 레지스터 파일들을 포함할 수 있다. 구성, 제어, 및 추가 동작들의 목적을 위해, MSR(machine specific register)들(538)의 세트가 또한 존재하고 코어(500) 내의 (그리고 코어 외부의) 다양한 로직에 액세스할 수 있다.
여러 특수 하드웨어 중에서도, 예를 들어, 다양한 정수, 부동 소수점, 및 SIMD(single instruction multiple data) 로직 유닛들을 포함하는 다양한 리소스들이 실행 유닛(520)에 존재할 수 있다. 예를 들어, 이러한 실행 유닛들은, 다른 실행 유닛들 중에서도, 하나 이상의 ALU(arithmetic logic unit)(522)과 하나 이상의 벡터 실행 유닛(524)을 포함할 수 있다.
실행 유닛들로부터의 결과들은 리타이어먼트 로직, 즉, 리오더 버퍼(ROB)(540)에 제공될 수 있다. 더 구체적으로, ROB(540)는 실행되는 명령어들과 연관된 정보를 수신하기 위한 다양한 어레이들 및 로직을 포함할 수 있다. 이 정보는 그 후 명령어들이 유효하게 리타이어되어 프로세서의 아키텍처 상태에 커밋(commit)되는 데이터를 야기할 수 있는지를, 또는 명령어들의 적합한 리타이먼트를 막는 하나 이상의 예외가 발생했는지를 결정하기 위해 ROB(540)에 의해 검사된다. 물론, ROB(540)는 리타이어먼트와 연관된 다른 동작들을 다룰 수 있다.
도 5에 도시된 바와 같이, ROB(540)는, 일 실시예에서, 저 레벨 캐시(예를 들어, L1 캐시)일 수 있는 캐시(550)에 결합되지만, 본 발명의 범위는 이와 관련하여 제한되지는 않는다. 또한, 실행 유닛들(520)은 캐시(550)에 직접 결합될 수 있다. 캐시(550)로부터, 더 높은 레벨 캐시들, 시스템 메모리 등과의 데이터 통신이 발생할 수 있다. 코어(500)의 성능 및 에너지 효율 능력은 작업부하 및/또는 프로세서 제약에 기초하여 변할 수 있다는 점에 유의한다. 이와 같이, 전력 컨트롤러(도 5에 도시되지 않음)는, 본 명세서에 설명되는 대로 결정되는 열 설정점에 적어도 부분적으로 기초하여 프로세서(500)의 전부 또는 일부에 대해 적절한 구성을 동적으로 결정할 수 있다. 도 5의 실시예에서 이런 고 레벨로 도시되지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 것을 이해해야 한다. 예를 들어, 도 5의 구현은 Intel® x86 ISA(instruction set architecture)의 것과 같은 비순차적 머신에 관한 것이지만, 본 발명의 범위는 이와 관련하여 제한되지는 않는다. 즉, 다른 실시예들은 순차적 프로세서, ARM 기반 프로세서와 같은 RISC(reduced instruction set computing) 프로세서, 또는 에뮬레이션 엔진 및 연관된 로직 회로를 통해 상이한 ISA의 명령어들 및 동작들을 에뮬레이팅할 수 있는 또 다른 유형의 ISA의 프로세서로 구현될 수 있다.
이제 도 6을 참조하면, 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도가 도시된다. 도 6의 실시예에서, 코어(600)는 전력 소비를 감소시키도록 설계된 상대적으로 제한된 파이프라인 깊이를 갖는 Intel® AtomTM 기반 프로세서와 같은 상이한 마이크로 아키텍처의 저전력 코어일 수 있다. 알 수 있는 바와 같이, 코어(600)는 명령어 디코더(615)에 명령어들을 제공하도록 결합된 명령어 캐시(610)를 포함한다. 분기 예측기(605)가 명령어 캐시(610)에 결합될 수 있다. 명령어 캐시(610)는 또 다른 레벨의 캐시 메모리, 예를 들어, L2 캐시(도 6에는 예시의 용이함을 위해 도시되지 않음)에 추가로 결합될 수 있다는 점에 유의해야 한다. 다음으로, 명령어 디코더(615)는 저장 및 주어진 실행 파이프라인으로의 전달을 위해 발행 큐(620)에 디코딩된 명령어들을 제공한다. 마이크로코드 ROM(618)은 명령어 디코더(615)에 결합된다.
부동 소수점 파이프라인(630)은 128, 256 또는 512 비트에 의한 것과 같이 주어진 비트의 복수의 아키텍처 레지스터를 포함할 수 있는 부동 소수점 레지스터 파일(632)을 포함한다. 파이프라인(630)은 파이프라인의 다중 실행 유닛 중 하나상에서의 실행을 위한 명령어들을 스케줄링하기 위한 부동 소수점 스케줄러(634)를 포함한다. 도시된 실시예에서, 이러한 실행 유닛들은 ALU(635), 셔플 유닛(636), 및 부동 소수점 덧셈기(638)를 포함한다. 다음으로, 이들 실행 유닛에서 생성된 결과는 버퍼들 및/또는 레지스터 파일(632)의 레지스터들에 되돌려 제공될 수 있다. 물론, 이러한 소수의 예시적인 실행 유닛으로 도시되어 있지만, 또 다른 실시예에서는 추가의 또는 상이한 부동 소수점 실행 유닛들이 존재할 수 있음을 이해해야 한다.
정수 파이프라인(640)이 또한 제공될 수 있다. 도시된 실시예에서, 파이프라인(640)은 128 또는 256비트에 의한 것과 같이 주어진 비트의 복수의 아키텍처 레지스터를 포함할 수 있는 정수 레지스터 파일(642)을 포함한다. 파이프라인(640)은 파이프라인의 다중 실행 유닛 중 하나상에서의 실행을 위해 명령어들을 스케줄링하는 정수 스케줄러(644)를 포함한다. 도시된 실시예에서, 이러한 실행 유닛들은 ALU(645), 시프터 유닛(646), 및 점프 실행 유닛(648)을 포함한다. 다음으로, 이들 실행 유닛에서 생성된 결과는 버퍼들 및/또는 레지스터 파일(642)의 레지스터들에 제공될 수 있다. 물론, 이들 소수의 예시적인 실행 유닛들이 도시되어 있지만, 또 다른 실시예에서 추가의 또는 상이한 정수 실행 유닛들이 존재할 수 있음을 이해해야 한다.
메모리 실행 스케줄러(650)는 TLB(654)에 또한 결합되는 어드레스 생성 유닛(652)에서의 실행을 위해 메모리 동작들을 스케줄링할 수 있다. 알 수 있는 바와 같이, 이들 구조는 L0 및/또는 L1 데이터 캐시일 수 있는 데이터 캐시(660)에 결합될 수 있는데, 이것은 L2 캐시 메모리를 포함하는 캐시 메모리 계층 구조의 추가 레벨들에 다음으로 결합된다.
비순차적 실행에 대한 지원을 제공하기 위해, 리오더 버퍼(680) 이외에, 비순차적으로 실행되는 명령어들을 순서대로의 리타이어먼트를 위해 리오더하도록 구성되는 할당기/리네이머(670)가 제공될 수 있다. 코어(600)의 성능 및 에너지 효율 능력은 작업부하 및/또는 프로세서 제약들에 기초하여 변할 수 있다는 점에 유의한다. 이와 같이, 전력 컨트롤러(도 6에 도시되지 않음)는, 본 명세서에 설명되는 대로 결정되는 열 설정점에 적어도 부분적으로 기초하여 프로세서(500)의 전부 또는 일부에 대해 적절한 구성을 동적으로 결정할 수 있다. 도 6의 예시에서 이러한 특정 파이프라인 아키텍처가 도시되었지만, 많은 변경과 대안이 가능하다는 것을 이해해야 한다.
도 5 및 도 6의 마이크로 아키텍처들에 따른 것과 같이 비대칭 코어들을 갖는 프로세서에서, 작업 부하들은 전력 관리 사유로 인해 코어들 사이에서 동적으로 스와핑될 수 있는데, 그 이유는 이러한 코어들이 상이한 파이프라인 설계들 및 깊이들을 갖기는 하지만 동일한 또는 관련된 ISA의 것일 수 있기 때문이라는 것을 유의하라. 이러한 동적 코어 스와핑은 사용자 애플리케이션(및 가능하게는 또한 커널)에 투명한 방식으로 수행될 수 있다.
도 7을 참조하면, 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도가 도시되어 있다. 도 7에 예시된 바와 같이, 코어(700)는 매우 낮은 전력 소비 레벨에서 실행되는 다단계 순차적 파이프라인을 포함할 수 있다. 하나의 그러한 예로서, 프로세서(700)는 캘리포니아주, 서니베일의 ARM Holdings, LTD.에서 입수가능한 ARM Cortex A53 설계에 따른 마이크로 아키텍처를 가질 수 있다. 한 구현에서, 32 비트 및 64 비트 코드 모두를 실행하도록 구성되는 8 스테이지 파이프라인이 제공될 수 있다. 코어(700)는 명령어를 페치하고 명령어들, 예를 들어, ARMv8 ISA와 같은 주어진 ISA의 매크로 명령어들을 디코딩할 수 있는 디코드 유닛(715)에 이들을 제공하도록 구성되는 페치 유닛(710)을 포함한다. 또한, 큐(730)는 디코딩된 명령어들을 저장하기 위해 디코드 유닛(715)에 결합될 수 있다는 것을 추가로 유의하라. 디코딩된 명령어들은 발행 로직(725)에 제공되고, 여기서 디코딩된 명령어들은 다중 실행 유닛 중 주어진 하나에 발행될 수 있다.
도 7을 더 참조하면, 발행 로직(725)은 다중 실행 유닛 중 하나에 명령어들을 발행할 수 있다. 도시된 실시예에서, 이들 실행 유닛은 정수 유닛(735), 곱셈 유닛(740), 부동 소수점/벡터 유닛(750), 이중 발행 유닛(760), 및 로드/스토어 유닛(770)을 포함한다. 이러한 상이한 실행 유닛들의 결과들은 라이트백 유닛(780)에 제공될 수 있다. 예시를 용이하게 하기 위해 단일 라이트백 유닛이 도시되어 있지만, 일부 구현에서는 개별 라이트백 유닛들이 각각의 실행 유닛들과 연관될 수 있다는 것을 이해해야 한다. 또한, 도 7에 도시된 각각의 유닛 및 로직은 높은 레벨에서 표현되지만, 특정 구현은 더 많은 또는 상이한 구조들을 포함할 수 있다는 것을 이해해야 한다. 도 7에서와 같이 파이프라인을 갖는 하나 이상의 코어를 사용하여 설계된 프로세서는 모바일 디바이스에서 서버 시스템에 이르기까지 많은 상이한 최종 제품으로 구현될 수 있다.
도 8을 참조하면, 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도가 도시되어 있다. 도 8에 예시된 바와 같이, 코어(800)는 (도 7의 코어(700)보다 높은 전력 소비 레벨에서 발생할 수 있는) 매우 높은 성능 레벨에서 실행하는 다단계 다발행 비순차적 파이프라인을 포함할 수 있다. 이러한 일례로서, 프로세서(800)는 ARM Cortex A57 설계에 따른 마이크로아키텍처를 가질 수 있다. 구현에서, 32 비트 및 64 비트 코드 모두를 실행하도록 구성되는 15(또는 그보다 큰)단의 파이프라인이 제공될 수 있다. 또한, 파이프라인은 3개(또는 그보다 큰) 와이드(wide) 및 3개(또는 그보다 큰)의 발행 동작을 제공할 수 있다. 코어(800)는 명령어들을 페치하고 명령어들, 예를 들어, ARMv8 명령어 세트 아키텍처의 매크로 명령어들을 디코딩하고, 명령어들 내의 레지스터 참조들을 리네이밍하고, 명령어들을 (결국은) 선택된 실행 유닛에 디스패치할 수 있는 디코더/리네이머/디스패처(815)에 이들을 제공하도록 구성되는 페치 유닛 유닛(810)을 포함한다. 디코딩된 명령어들은 큐(825)에 저장될 수 있다. 도 8에서 예시의 용이함을 위해 단일 큐 구조가 도시되어 있지만, 다중의 상이한 유형의 실행 유닛 각각에 대해 개별 큐가 제공될 수 있다는 점을 이해해야 한다는 것을 유의하라.
또한, 도 8에는 발행 로직(830)이 도시되어 있으며, 이 발행 로직으로부터 큐(825)에 저장된 디코딩된 명령어들이 선택된 실행 유닛에 발행될 수 있다. 또한, 발행 로직(830)은 발행 로직(830)이 결합되는 다중의 상이한 유형의 실행 유닛 각각에 대한 개별적인 발행 로직을 갖는 특정 실시예에서 구현될 수 있다.
디코딩된 명령어들은 다중의 실행 유닛 중 주어진 하나에 발행될 수 있다. 도시된 실시예에서, 이들 실행 유닛은 하나 이상의 정수 유닛(835), 곱셈 유닛(840), 부동 소수점/벡터 유닛(850), 분기 유닛(860) 및 로드/스토어 유닛(870)을 포함한다. 실시예에서, 부동 소수점/벡터 유닛(850)은 SIMD 또는 128 또는 256 비트의 벡터 데이터를 다루도록 구성될 수 있다. 또한, 부동 소수점/벡터 실행 유닛(850)은 IEEE-754 배정도 부동 소수점 연산을 수행할 수 있다. 이들 상이한 실행 유닛들의 결과들은 라이트백 유닛(880)에 제공될 수 있다. 일부 구현에서는, 별도의 라이트백 유닛들이 각각의 실행 유닛들과 연관될 수 있다는 점에 유의해야 한다. 또한, 도 8에 도시된 각각의 유닛들 및 로직은, 높은 레벨에서 표현되지만, 특정 구현은 더 많은 또는 상이한 구조들을 포함할 수 있다는 것을 이해해야 한다.
도 7 및 도 8의 마이크로 아키텍처들에 따른 것과 같이 비대칭 코어들을 갖는 프로세서에서, 작업 부하들은 전력 관리 사유로 인해 코어들 사이에서 동적으로 스와핑될 수 있는데, 그 이유는 이러한 코어들이 상이한 파이프라인 설계들 및 깊이들을 갖기는 하지만 동일한 또는 관련된 ISA의 것일 수 있기 때문이라는 것을 유의하라. 이러한 동적 코어 스와핑은 사용자 애플리케이션(및 가능하게는 또한 커널)에 투명한 방식으로 수행될 수 있다.
도 5 내지 도 8 중 임의의 하나 이상에서와 같이 파이프라인들을 갖는 하나 이상의 코어를 이용하여 설계된 프로세서는 모바일 디바이스들로부터 서버 시스템들에 이르기까지의 많은 상이한 최종 제품들에 구현될 수 있다. 이제 도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 프로세서의 블록도가 도시된다. 도 9의 실시예에서, 프로세서(900)는 독립적인 동작 전압 및 동작 주파수에서 동작하도록 각각이 제어될 수 있는 다중 도메인을 포함하는 SoC일 수 있다. 특정 예시적인 예로서, 프로세서(900)는 i3, i5, i7과 같은 Intel® Architecture CoreTM 기반 프로세서 또는 인텔사로부터 입수 가능한 또 다른 그러한 프로세서일 수 있다. 그러나, 캘리포니아주 서니베일의 Advanced Micro Devices, Inc.(AMD)로부터 입수 가능한 바와 같은 다른 저전력 프로세서들, ARM Holdings, Ltd. 또는 그의 사용권자로부터의 ARM 기반 설계 또는 캘리포니아주 서니베일의 MIPS Technologies, Inc. 또는 그들의 사용권자들 또는 어답터(adopter)들로부터의 MIPS 기반 설계가 Apple A7 프로세서, Qualcomm Snapdragon 프로세서 또는 Texas Instruments OMAP 프로세서와 같은 것 대신에 다른 실시예들에서 존재할 수 있다. 이러한 SoC는 스마트폰, 태블릿 컴퓨터, 패블릿 컴퓨터, UltrabookTM 컴퓨터 또는 다른 휴대용 컴퓨팅 디바이스, 또는 차량 컴퓨팅 시스템과 같은 저전력 시스템에서 사용될 수 있다.
도 9에 도시된 높은 레벨 도면에서, 프로세서(900)는 복수의 코어 유닛(9100-910n)을 포함한다. 각각의 코어 유닛은 하나 이상의 프로세서 코어, 하나 이상의 캐시 메모리 및 다른 회로를 포함할 수 있다. 각각의 코어 유닛(910)은 하나 이상의 명령어 세트(예를 들어, 더 새로운 버전으로 추가된 일부 확장들을 갖는) x86 명령어 세트; MIPS 명령어 세트; (NEON과 같은 선택적 추가 확장들을 갖는) ARM 명령어 세트) 또는 다른 명령어 세트 또는 이들의 조합들을 포함할 수 있다. 코어 유닛들 중 일부는 (예로서, 상이한 설계의) 이종 리소스들일 수 있다는 점에 유의한다. 게다가, 각각의 그러한 코어는 실시예에서 공유 레벨(L2) 캐시 메모리일 수 있는 캐시 메모리(도시되지 않음)에 결합될 수 있다. 비휘발성 스토리지(930)는 다양한 프로그램 및 다른 데이터를 저장하기 위해 사용될 수 있다. 예를 들어, 이러한 스토리지를 이용하여, 마이크로코드, BIOS와 같은 부팅 정보, 다른 시스템 소프트웨어 및 다른 정보의 적어도 부분들을 저장할 수 있다. 실시예들에서, 비휘발성 스토리지(930)는, 펌웨어에 의한 사용을 위해 우선순위화될 수 있는, 여기에 설명된 바와 같은 다중의 구성을 저장할 수 있다.
각각의 코어 유닛(910)은 프로세서의 추가 회로에 대한 인터커넥션을 가능하게 하기 위한 버스 인터페이스 유닛과 같은 인터페이스도 포함할 수 있다. 실시예에서, 각각의 코어 유닛(910)은 다음으로 메모리 컨트롤러(935)에 결합되는 주요 캐시 코히런트 온-다이 인터커넥트로서 작용할 수 있는 코히런트 패브릭에 결합된다. 다음으로, 메모리 컨트롤러(935)는 DRAM과 같은 메모리와의 통신을 제어한다(도 9에서는 예시의 용이함을 위해 도시되지 않음).
코어 유닛들에 더하여, 그래픽 처리를 수행하는 것은 물론이고, 가능하게는 그래픽 프로세서 상에서 범용 동작들(소위, GPGPU 동작)을 실행하기 위한 하나 이상의 그래픽 처리 유닛(GPU들)을 포함할 수 있는 적어도 하나의 그래픽 유닛(920)을 포함하는 추가 처리 엔진들이 프로세서 내에 존재한다. 또한, 적어도 하나의 이미지 신호 프로세서(925)가 존재할 수 있다. 신호 프로세서(925)는 SoC의 내부에 있거나 칩과 떨어진 하나 이상의 캡처 디바이스로부터 수신되는 인커밍 이미지 데이터를 처리하도록 구성될 수 있다.
다른 가속도계들도 존재할 수 있다. 도 9의 예시에서, 비디오 코더(950)는 비디오 정보에 대한 인코딩 및 디코딩을 포함하는 코딩 동작들을 수행하여, 예로서 고해상도 비디오 콘텐츠에 대한 하드웨어 가속 지원을 제공할 수 있다. 시스템의 내부 및 외부 디스플레이들에 대한 지원의 제공을 포함하는 디스플레이 동작들을 가속화하기 위해 디스플레이 컨트롤러(955)가 더 제공될 수 있다. 게다가, 보안 부팅 동작, 다양한 암호화 동작 등과 같은 보안 동작들을 수행하기 위한 보안 프로세서(945)가 존재할 수 있다.
유닛들 각각은 전력 관리자(940)를 통해 제어되는 전력 소비를 가질 수 있는데, 이 전력 관리자는 열점 선택에 기초한 적절한 구성의 동적 결정을 포함하여, 본 명세서에 기술된 다양한 전력 관리 기법들을 수행하는 제어 로직을 포함할 수 있다.
일부 실시예들에서, SoC(900)는 다양한 주변 디바이스들이 그에 결합될 수 있는 코히런트 패브릭에 결합되는 논-코히어런트(non-coherent) 패브릭을 추가로 포함할 수 있다. 하나 이상의 인터페이스(960a-960d)는 하나 이상의 오프 칩 디바이스와의 통신을 가능하게 한다. 그러한 통신은 다른 유형의 통신 프로토콜 가운데서도 PCIeTM, GPIO, USB, I2C, UART, MIPI, SDIO, DDR, SPI, HDMI와 같은 다양한 통신 프로토콜을 통한 것일 수 있다. 도 9의 실시예에서 이러한 높은 레벨에서 도시되지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 것을 이해해야 한다.
이제 도 10을 참조하면, 대표적인 SoC의 블록도가 도시되어 있다. 도시된 실시예에서, SoC(1000)는 태블릿 컴퓨터 또는 다른 휴대용 컴퓨팅 디바이스 또는 차량 컴퓨팅 시스템과 같은 다른 저전력 디바이스 또는 스마트폰에 통합하기 위해 최적화되도록 저전력 동작을 위해 구성되는 멀티 코어 SoC일 수 있다. 일례로서, SoC(1000)는 보다 높은 전력 및/또는 저전력 코어들, 예를 들어, 비순차적 코어들 및 순차적 코어들의 조합과 같은 비대칭 또는 상이한 유형의 코어들을 사용하여 구현될 수 있다. 상이한 실시예들에서, 이러한 코어들은 Intel® ArchitectureTM 코어 설계 또는 ARM 아키텍처 설계에 기초할 수 있다. 또 다른 실시예에서, Intel과 ARM 코어들의 혼합이 주어진 SoC에서 구현될 수 있다.
도 10에서 알 수 있는 바와 같이, SoC(1000)는 복수의 제1 코어(10120 - 10123)를 갖는 제1 코어 도메인(1010)을 포함한다. 예에서, 이러한 코어들은 본 명세서에 설명된 바와 같은 순차적 코어들과 같은 저전력 코어들일 수 있다. 일 실시예에서, 이들 제1 코어는 ARM Cortex A53 코어들로서 구현될 수 있다. 다음으로, 이들 코어는 코어 도메인(1010)의 캐시 메모리(1015)에 결합된다. 또한, SoC(1000)는 제2 코어 도메인(1020)을 포함한다. 도 10의 예시에서, 제2 코어 도메인(1020)은 복수의 제2 코어(10220 - 10223)를 갖는다. 예에서, 이들 코어는 제1 코어들(1012)보다 전력 소비가 큰 코어들일 수 있다. 실시예에서, 제2 코어들은 비순차적 코어들일 수 있으며, 이것들은 ARM Cortex A57 코어들로서 구현될 수 있다. 다음으로, 이들 코어는 코어 도메인(1020)의 캐시 메모리(1025)에 결합된다. 도 10에 도시된 예는 각각의 도메인에 4개의 코어를 포함하고 있지만, 다른 예에서는 주어진 도메인에 코어가 더 많거나 더 적은 코어들이 제공될 수 있다는 점을 이해해야 한다는 것을 유의하라.
도 10을 더 참조하면, 예를 들어, 코어 도메인들(1010 및 1020)의 하나 이상의 코어에 의해 제공되는, 그래픽 작업부하를 독립적으로 실행하도록 구성되는 하나 이상의 그래픽 처리 유닛(GPU들)을 포함할 수 있는 그래픽 도메인(1030)도 제공된다. 예로서, GPU 도메인(1030)은 그래픽 및 디스플레이 렌더링 동작들을 제공하는 것에 추가하여 다양한 화면 크기를 위한 디스플레이 지원을 제공하기 위해 사용될 수 있다.
알 수 있는 바와 같이, 다양한 도메인들은, 실시예에서, 통합된 메모리 컨트롤러(1050)에 다음으로 결합되는 캐시 코히어런트 인터커넥트 패브릭일 수 있는 코히어런트 인터커넥트(1040)에 결합된다. 코히어런트 인터커넥트(1040)는, 일부 예에서, L3 캐시와 같은 공유 캐시 메모리를 포함할 수 있다. 실시예에서, 메모리 컨트롤러(1050)는 DRAM의 다중의 채널(도 10에서는 예시의 용이함을 위해 도시되지 않음)과 같은 오프 칩 메모리와의 다중의 통신 채널을 제공하는 다이렉트 메모리 컨트롤러일 수 있다.
상이한 예들에서, 코어 도메인들의 수는 변할 수 있다. 예를 들어, 모바일 컴퓨팅 디바이스에 통합하기에 적합한 저전력 SoC의 경우, 도 10에 도시된 바와 같은 제한된 수의 코어 도메인이 존재할 수 있다. 또한, 이러한 저전력 SoC들에서, 고전력 코어를 포함하는 코어 도메인(1020)은 더 적은 수의 그러한 코어들을 가질 수 있다. 예를 들어, 일 구현에서, 2개의 코어(1022)는 감소된 전력 소비 레벨에서의 동작을 가능하게 하도록 제공될 수 있다. 또한, 상이한 코어 도메인들이 인터럽트 컨트롤러에 결합되어 상이한 도메인들 간에 작업부하를 동적으로 스와핑하는 것을 가능하게 할 수 있다.
또 다른 실시예들에서, SoC가 데스크톱, 서버, 고성능 컴퓨팅 시스템, 기지국 등과 같은 다른 컴퓨팅 디바이스에 통합하기 위해 보다 높은 성능(및 전력) 레벨로 스케일링될 수 있다는 점에서, 더 많은 수의 코어 도메인뿐만 아니라 추가적인 선택적 IP 로직이 존재할 수 있다. 하나의 그러한 예로서, 각각이 주어진 수의 비순차적 코어를 갖는 4개의 코어 도메인이 제공될 수 있다. 또한, 선택적 GPU 지원(이것은 예로서 GPGPU의 형태를 취할 수 있음) 이외에, 특정 기능들(예를 들어, 웹 서빙, 네트워크 처리, 스위칭 등)에 대해 최적화된 하드웨어 지원을 제공하는 하나 이상의 가속기가 또한 제공될 수 있다. 또한, 이러한 가속기들을 오프 칩 컴포넌트들에 결합하기 위한 입력/출력 인터페이스가 존재할 수 있다.
이제 도 11을 참조하면, 또 다른 예시적인 SoC의 블록도가 도시되어 있다. 도 11의 실시예에서, SoC(1100)는 멀티미디어 애플리케이션, 통신 및 다른 기능들에 대해 높은 성능을 가능하게 하는 다양한 회로를 포함할 수 있다. 이와 같이, SoC(1100)는 스마트폰, 태블릿 컴퓨터, 스마트 TV, 차량 컴퓨팅 시스템 등과 같은 매우 다양한 휴대용 및 기타 디바이스들에 통합하기에 적합하다. 도시된 예에서, SoC(1100)는 CPU(central processor unit) 도메인(1110)을 포함한다. 실시예에서, 복수의 개별 프로세서 코어가 CPU 도메인(1110)에 존재할 수 있다. 일례로서, CPU 도메인(1110)은 4개의 멀티스레드 코어를 갖는 쿼드 코어 프로세서일 수 있다. 이러한 프로세서들은 동종 또는 이종 프로세서들, 예를 들어, 저전력 및 고전력 프로세서 코어들의 혼합일 수 있다.
다음으로, 하나 이상의 GPU에서 고급 그래픽 처리를 수행하여 그래픽을 다루고 API들을 계산하는 GPU 도메인(1120)이 제공된다. DSP 유닛(1130)은 멀티미디어 명령어들의 실행 동안 발생할 수 있는 진보된 계산 이외에, 음악 재생, 오디오/비디오 등과 같은 저전력 멀티미디어 애플리케이션을 다루기 위한 하나 이상의 저전력 DSP를 제공할 수 있다. 다음으로, 통신 유닛(1140)은 셀룰러 통신(3G/4G LTE를 포함함), BluetoothTM, IEEE 802.11 등과 같은 무선 근거리 프로토콜과 같은 다양한 무선 프로토콜을 통해 커넥티비티(connectivity)를 제공하기 위한 다양한 컴포넌트를 포함할 수 있다.
또한, 멀티미디어 프로세서(1150)는 사용자 제스처의 처리를 포함하여, 고해상도 비디오 및 오디오 콘텐츠의 캡처 및 재생을 수행하기 위해 사용될 수 있다. 센서 유닛(1160)은 주어진 플랫폼에 존재하는 다양한 오프 칩 센서와 인터페이스하기 위한 복수의 센서 및/또는 센서 컨트롤러를 포함할 수 있다. 이미지 신호 프로세서(1170)는 하나 이상의 개별 ISP를 구비하여 스틸 카메라 및 비디오 카메라를 포함하는 플랫폼의 하나 이상의 카메라로부터의 캡처된 콘텐츠에 관한 이미지 처리를 수행할 수 있다.
디스플레이 프로세서(1180)는 그러한 디스플레이상에서의 재생을 위해 콘텐츠를 무선으로 통신하는 능력을 포함하여, 주어진 픽셀 밀도의 고해상도 디스플레이에의 접속에 대한 지원을 제공할 수 있다. 또한, 로케이션 유닛(1190)은 GPS 수신기로서 사용하여 획득된 매우 정확한 위치 정보를 애플리케이션에 제공하기 위해 다중 GPS 배치에 대한 지원을 갖는 그러한 GPS 수신기를 포함할 수 있다. 도 11의 예에서는 이러한 특정 세트의 컴포넌트가 도시되었지만, 다양한 변형 및 대안이 가능하다는 것을 이해해야 한다.
이제 도 12를 참조하면, 실시예들이 사용될 수 있는 예시적인 시스템의 블록도가 도시되어 있다. 알 수 있는 바와 같이, 시스템(1200)은 스마트폰 또는 다른 무선 통신기일 수 있다. 기저대역 프로세서(1205)는 시스템으로부터 송신되거나 시스템에 의해 수신되는 통신 신호에 대해 다양한 신호 처리를 수행하도록 구성된다. 다음으로, 기저대역 프로세서(1205)는 많은 잘 알려진 소셜 미디어 및 멀티미디어 애플리케이션과 같은 사용자 애플리케이션 이외에, OS 및 다른 시스템 소프트웨어를 실행하는 시스템의 메인 CPU일 수 있는 애플리케이션 프로세서(1210)에 결합된다. 애플리케이션 프로세서(1210)는 본 명세서에 설명된 바와 같은 전력 컨트롤러 및 스로틀링 회로를 포함할 수 있고, 디바이스에 대해 다양한 다른 컴퓨팅 동작들을 수행하도록 추가로 구성될 수 있다.
다음으로, 애플리케이션 프로세서(1210)는 사용자 인터페이스/디스플레이(1220), 예를 들어, 터치 스크린 디스플레이에 결합될 수 있다. 게다가, 애플리케이션 프로세서(1210)는 비휘발성 메모리, 즉 플래시 메모리(1230) 및 시스템 메모리, 즉 DRAM(dynamic random access memory)(1235)을 포함하는 메모리 시스템에 결합될 수 있다. 추가로 알 수 있는 바와 같이, 애플리케이션 프로세서(1210)는 또한 비디오 및/또는 스틸 이미지를 기록할 수 있는 하나 이상의 이미지 캡처 디바이스와 같은 캡처 디바이스(1240)에 결합된다.
여전히 도 12를 참조하면, 가입자 식별 모듈 및 가능하게는 보안 저장 및 암호 프로세서를 포함하는 UICC(universal integrated circuit card)(1240)가 또한 애플리케이션 프로세서(1210)에 결합된다. 시스템(1200)은 애플리케이션 프로세서(1210)에 결합될 수 있는 보안 프로세서(1250)를 추가로 포함할 수 있다. 복수의 센서(1225)는 애플리케이션 프로세서(1210)에 결합되어 가속도계 및 다른 환경 정보와 같은 다양한 감지된 정보의 입력을 가능하게 할 수 있다. 오디오 출력 디바이스(1295)는 예를 들어, 음성 통신, 오디오 데이터의 재생 또는 스트리밍 등의 형태로 사운드를 출력하기 위한 인터페이스를 제공할 수 있다.
추가로 예시되는 것처럼, NFC(near field communication) 안테나(1265)를 통해 NFC 근접 장으로 통신하는 NFC 무접촉 인터페이스(1260)가 제공된다. 도 12에는 별도의 안테나가 도시되어 있지만, 일부 구현에서, 하나의 안테나 또는 상이한 세트의 안테나가 제공되어 다양한 무선 기능을 가능하게 할 수 있다는 점을 이해해야 한다.
PMIC(power management integrated circuit)(1215)가 플랫폼 레벨 전력 관리를 수행하기 위해 애플리케이션 프로세서(1210)에 결합된다. 이를 위해, PMIC(1215)는 원하는 대로 특정의 저전력 상태로 진입하기 위해 애플리케이션 프로세서(1210)에 전력 관리 요청을 발행할 수 있다. 더욱이, 플랫폼 제약에 기초하여, PMIC(1215)는 또한 시스템(1200)의 다른 컴포넌트들의 전력 레벨을 제어할 수 있다. 또한 본 명세서에서 설명된 바와 같이, PMIC(1215)는 주어진 플랫폼 이벤트에 응답하여 스로틀링 신호를 애플리케이션 프로세서(1210)에 전송할 수 있다.
통신이 송신 및 수신될 수 있게 하기 위해, 다양한 회로가 기저대역 프로세서(1205)와 안테나(1290) 사이에 결합될 수 있다. 구체적으로, 무선 주파수(RF) 송수신기(1270) 및 WLAN(wireless local area network) 송수신기(1275)가 존재할 수 있다. 일반적으로, RF 송수신기(1270)는 CDMA(code division multiple access), GSM(global system for mobile communication), LTE(long term evolution), 또는 다른 프로토콜에 따른 것과 같이 3G 또는 4G 무선 통신 프로토콜과 같은 주어진 무선 통신 프로토콜에 따라 무선 데이터 및 호출을 수신하고 송신하기 위해 사용될 수 있다. 또한, GPS 센서(1280)가 존재할 수 있다. 무선 신호들, 예를 들어, AM/FM 및 다른 신호들의 수신 또는 송신과 같은 다른 무선 통신이 또한 제공될 수 있다. 또한, WLAN 송수신기(1275)를 통해, 로컬 무선 통신이 또한 실현될 수 있다.
이제 도 13을 참조하면, 실시예들이 사용될 수 있는 또 다른 예시적인 시스템의 블록도가 도시되어 있다. 도 13의 예시에서, 시스템(1300)은 태블릿 컴퓨터, 2:1 태블릿, 패블릿 또는 다른 컨버터블 또는 독립형 태블릿 시스템과 같은 모바일 저전력 시스템일 수 있다. 예시된 바와 같이, SoC(1310)가 존재하고, 디바이스에 대한 애플리케이션 프로세서로서 동작하도록 구성될 수 있고, 본 명세서에 설명된 바와 같은 전력 컨트롤러 및 스로틀링 회로를 포함할 수 있다.
다양한 디바이스가 SoC(1310)에 결합될 수 있다. 도시된 예시에서, 메모리 서브시스템은 SoC(1310)에 결합되는 플래시 메모리(1340) 및 DRAM(1345)을 포함한다. 또한, 터치 패널(1320)은 SoC(1310)에 결합되어, 터치 패널(1320)의 디스플레이상에 가상 키보드의 제공을 포함하는, 터치를 통한 디스플레이 능력 및 사용자 입력을 제공한다. 유선 네트워크 커넥티비티를 제공하기 위해, SoC(1310)는 이더넷 인터페이스(1330)에 결합된다. 주변기기 허브(1325)는 SoC(1310)에 결합되어, 다양한 포트들 또는 다른 커넥터들 중 임의의 것에 의해 시스템(1300)에 결합될 수 있는 것과 같이, 다양한 주변기기 디바이스들과 인터페이싱할 수 있게 한다.
SoC(1310) 내의 내부 전력 관리 회로 및 기능성에 추가하여, PMIC(1380)는 SoC(1310)에 결합되어, 예를 들어, 시스템이 배터리(1390)에 의해 전력을 공급받는지 또는 AC 어댑터(1395)를 통해 AC 전력을 공급받는지에 기초하여, 플랫폼 기반 전력 관리를 제공한다. 이 전력 소스 기반 전력 관리에 추가하여, PMIC(1380)는 환경 및 사용 조건에 기초하여 플랫폼 전력 관리 활동을 추가적으로 수행할 수 있다. 또한, PMIC(1380)는 제어 및 상태 정보를 SoC(1310)에 통신하여 SoC(1310) 내에서 다양한 전력 관리 활동을 야기할 수 있다. 또한 본 명세서에서 설명된 바와 같이, PMIC(1380)는 주어진 플랫폼 이벤트에 응답하여 스로틀링 신호를 SoC(1310)에 전송할 수 있다.
여전히 도 13을 참조하면, 무선 능력을 제공하기 위해, WLAN 유닛(1350)은 SoC(1310)에 그리고 다음으로 안테나(1355)에 결합된다. 다양한 구현에서, WLAN 유닛(1350)은 하나 이상의 무선 프로토콜들에 따른 통신을 제공할 수 있다.
추가로 예시된 바와 같이, 복수의 센서(1360)가 SoC(1310)에 결합될 수 있다. 이들 센서들은 사용자 제스처 센서를 포함하여 다양한 가속도계, 환경 및 기타 센서들을 포함할 수 있다. 최종적으로, 오디오 코덱(1365)은 SoC(1310)에 결합되어 오디오 출력 디바이스(1370)에 인터페이스를 제공한다. 물론, 도 13에는 이 특별한 구현이 도시되어 있지만, 많은 변형 및 대안이 가능하다는 점을 이해해야 한다.
이제 도 14를 참조하면, 노트북, UltrabookTM 또는 다른 소형 폼 팩터 시스템과 같은 대표적인 컴퓨터 시스템의 블록도가 도시되어 있다. 프로세서(1410)는, 일 실시예에서, 마이크로프로세서, 멀티코어 프로세서, 멀티스레드 프로세서, 초 저전압 프로세서, 내장형 프로세서, 또는 기타 공지된 처리 요소를 포함한다. 예시된 구현에서, 프로세서(1410)는 시스템(1400)의 많은 다양한 컴포넌트들과의 통신을 위한 메인 처리 유닛 및 중앙 허브로서 역할한다. 일례로서, 프로세서(1400)는 SoC로서 구현되고 본 명세서에 설명된 바와 같은 전력 컨트롤러 및 스로틀링 회로를 포함할 수 있다.
프로세서(1410)는, 일 실시예에서, 시스템 메모리(1415)와 통신한다. 예시적인 예로서, 시스템 메모리(1415)는 주어진 양의 시스템 메모리를 제공하기 위해 다중의 메모리 디바이스 또는 모듈을 통해 구현된다.
데이터, 애플리케이션, 하나 이상의 운영 체제 등과 같은 정보의 영구 저장을 제공하기 위해, 대용량 스토리지(1420)도 프로세서(1410)에 결합될 수 있다. 다양한 실시예들에서, 더 얇고 더 가벼운 시스템 설계를 가능하게 하는 것은 물론이고 시스템 반응성을 향상시키기 위해, 대용량 스토리지는 SSD를 통해 구현될 수 있거나, 또는 대용량 스토리지는 전력 차단 이벤트 동안에 컨텍스트 상태와 기타 그런 정보의 비휘발성 저장을 가능케 하여 시스템 활동의 재개시 시에 빠른 기동이 이루어질 수 있도록 하는 SSD 캐시로서 역할하는 더 작은 용량의 SSD 스토리지를 갖는 하드 디스크 드라이브(HDD)를 사용하여 주로 구현될 수 있다. 도 14에 또한 도시된 바와 같이, 플래시 디바이스(1422)는, 예를 들어, SPI(serial peripheral interface)를 통해 프로세서(1410)에 결합될 수 있다. 이 플래시 디바이스는, BIOS뿐만 아니라 시스템의 다른 펌웨어를 포함하는 시스템 소프트웨어의 비휘발성 저장을 제공할 수 있다.
다양한 입력/출력(I/O) 디바이스들이 시스템(1400) 내에 존재할 수 있다. 구체적으로, 도 14의 실시예에서, 터치 스크린(1425)을 추가로 제공하는 고해상도 LCD 또는 LED 패널일 수 있는 디스플레이(1424)가 도시되어 있다. 일 실시예에서, 디스플레이(1424)는 고성능 그래픽 인터커넥트로서 구현될 수 있는 디스플레이 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 터치스크린(1425)은 실시예에서, I2C 인터커넥트일 수 있는 또 다른 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 도 14에 추가로 도시된 바와 같이, 터치스크린(1425) 외에도, 터치를 통한 사용자 입력은 터치 패드(1430)를 통해서도 발생할 수 있으며, 이 터치 패드는 섀시 내에 구성될 수 있고, 터치스크린(1425)과 동일한 I2C 인터커넥트에 또한 결합될 수 있다.
인지 컴퓨팅 및 다른 목적들을 위해, 다양한 센서들이 시스템 내에 존재할 수 있으며, 상이한 방식으로 프로세서(1410)에 결합될 수 있다. 특정의 관성 및 환경 센서들이 센서 허브(1440)를 통해, 예들 들어, I2C 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 도 14에 도시된 실시예에서, 이들 센서들은, 가속도계(1441), ALS(ambient light sensor)(1442), 컴퍼스(1443) 및 자이로스코프(1444)를 포함할 수 있다. 다른 환경 센서들은, 일부 실시예에서, SMBus(system management bus) 버스를 통해 프로세서(1410)에 결합되는 하나 이상의 열 센서(1446)를 포함할 수 있다.
도 14에서 또한 알 수 있는 바와 같이, 다양한 주변 디바이스들이 LPC(low pin count) 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 도시된 실시예에서, 다양한 컴포넌트들이 내장형 컨트롤러(1435)를 통해 결합될 수 있다. 이러한 컴포넌트들은 키보드(1436)(예를 들어, PS2 인터페이스를 통해 결합됨), 팬(1437), 및 열 센서(1439)를 포함할 수 있다. 일부 실시예들에서, 터치 패드(1430)는 PS2 인터페이스를 통해 EC(1435)에도 결합될 수 있다. 또한, TPM(trusted platform module)(1438)과 같은 보안 프로세서가 또한 이 LPC 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다.
시스템(1400)은, 무선으로 하는 것을 포함하여, 다양한 방식으로 외부 디바이스들과 통신할 수 있다. 도 14에 도시된 실시예에서, 각각이 특별한 무선 통신 프로토콜을 위해 구성된 무선 장치(radio)에 대응할 수 있는 다양한 무선 모듈들이 존재한다. 근접 장(near field)과 같은 근거리에서의 무선 통신을 위한 하나의 방식은, 일 실시예에서, SMBus를 통해 프로세서(1410)와 통신할 수 있는 NFC 유닛(1445)을 통해서일 수 있다. 이 NFC 유닛(1445)을 통해, 서로 매우 근접한 디바이스들이 통신할 수 있다는 점에 유의한다.
도 14에서 추가로 알 수 있는 바와 같이, 추가적인 무선 유닛들이 WLAN 유닛(1450) 및 블루투스 유닛(1452)을 포함하는 다른 근거리 무선 엔진들을 포함할 수 있다. WLAN 유닛(1450)을 사용하여, Wi-FiTM 통신이 실현될 수 있는 한편, 블루투스 유닛(1452)을 통해, 근거리 블루투스TM 통신이 발생할 수 있다. 이러한 유닛들은 주어진 링크를 통해 프로세서(1410)와 통신할 수 있다.
또한, 예를 들어, 셀룰러 또는 기타의 무선 광역 프로토콜에 따른 무선 광역 통신은 다음으로 SIM(subscriber identity module; 1457)에 결합될 수 있는 WWAN 유닛(1456)을 통해 발생할 수 있다. 또한, 로케이션 정보의 수신과 이용을 가능케 하기 위해, GPS 모듈(1455)이 또한 존재할 수 있다. 도 14에 도시된 실시예에서, WWAN 유닛(1456) 및 카메라 모듈(1454)과 같은 통합된 캡처 디바이스는 주어진 링크를 통해 통신할 수 있다는 점에 유의한다.
통합 카메라 모듈(1454)이 리드(lid)에 통합될 수 있다. 오디오 입력 및 출력을 제공하기 위해, HDA(high definition audio) 링크를 통해 프로세서(1410)에 결합될 수 있는 DSP(digital signal processor; 1460)를 통해 오디오 프로세서가 구현될 수 있다. 유사하게, DSP(1460)는, 섀시 내에 구현될 수 있는 출력 스피커들(1463)에 다음으로 결합될 수 있는 통합된 CODEC(coder/decoder) 및 증폭기(1462)와 통신할 수 있다. 유사하게, 증폭기 및 CODEC(1462)는, 일 실시예에서 시스템 내의 다양한 동작들의 음성 활성화 제어를 가능케 하기 위해 고품질 오디오 입력들을 제공하는 (디지털 마이크로폰 어레이와 같은) 이중 어레이 마이크로폰을 통해 구현될 수 있는 마이크로폰(1465)으로부터 오디오 입력들을 수신하도록 결합될 수 있다. 오디오 출력들은 증폭기/CODEC(1462)으로부터 헤드폰 잭(1464)으로 제공될 수 있다는 점에 또한 유의한다. 도 14의 실시예에서 이러한 특정 컴포넌트들로 도시되었지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 점을 이해해야 한다.
실시예들이 많은 상이한 시스템 유형들에서 구현될 수 있다. 이제 도 15를 참조하면, 본 발명의 실시예에 따른 시스템의 블록도가 도시되어 있다. 도 15에 도시된 바와 같이, 멀티프로세서 시스템(1500)은 포인트-투-포인트 인터커넥트 시스템이고, 포인트-투-포인트 인터커넥트(1550)를 통해 결합되는 제1 프로세서(1570) 및 제2 프로세서(1580)를 포함한다. 도 15에 도시된 바와 같이, 프로세서들(1570 및 1580) 각각은 제1 및 제2 프로세서 코어들(즉, 프로세서 코어들(1574a 및 1574b) 및 프로세서 코어들(1584a 및 1584b))을 포함하는 멀티코어 프로세서일 수 있으나, 잠재적으로 더 많은 코어들이 프로세서에 존재할 수 있다. 프로세서들 각각은 PCU(1575, 1585) 또는 다른 전력 관리 로직, 및 스로틀링 회로(1577, 1587)를 포함할 수 있다.
도 15를 여전히 참조하면, 제1 프로세서(1570)는 MCH(memory controller hub)(1572) 및 P-P(point-to-point) 인터페이스들(1576, 1578)을 추가로 포함한다. 유사하게, 제2 프로세서(1580)는 MCH(1582) 및 P-P 인터페이스들(1586 및 1588)을 포함한다. 도 15에 도시된 바와 같이, MCH들(1572, 1582)은 프로세서들을 각자의 메모리들, 즉, 메모리(1532) 및 메모리(1534)에 결합하는데, 이 메모리들은 각자의 프로세서들에 국지적으로 소속되는 시스템 메모리(예를 들어, DRAM)의 부분들일 수 있다. 제1 프로세서(1570) 및 제2 프로세서(1580)는 P-P 인터커넥트들(1562, 1564)을 통해 제각기 칩세트(1590)에 결합될 수 있다. 도 15에 도시된 바와 같이, 칩셋(1590)은 P-P 인터페이스들(1594 및 1598)을 포함한다.
게다가, 칩셋(1590)은 인터페이스(1592)를 포함하여 P-P 인터커넥트(1539)에 의해 고성능 그래픽 엔진(1538)과 칩셋(1590)을 결합한다. 다음으로, 칩셋(1590)은 인터페이스(1596)를 통해 제1 버스(1516)에 결합될 수 있다. 도 15에 도시된 바와 같이, 다양한 I/O 디바이스들(1514)이, 제1 버스(1516)를 제2 버스(1520)에 결합하는 버스 브리지(1518)와 함께, 제1 버스(1516)에 결합될 수 있다. 예를 들어, 일 실시예에서 키보드/마우스(1522), 통신 디바이스들(1526), 및 코드(1530)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 저장 디바이스와 같은 데이터 저장 유닛(1528)을 포함하는 다양한 디바이스들이 제2 버스(1520)에 결합될 수 있다. 또한, 오디오 I/O(1524)가 제2 버스(1520)에 결합될 수 있다. 실시예들은 스마트 셀룰러 전화, 태블릿 컴퓨터, 넷북, UltrabookTM 등과 같은 모바일 디바이스들을 포함하는 다른 유형들의 시스템들에 통합될 수 있다.
이제 도 16을 참조하면, 실시예에 따른 시스템의 블록도가 도시되어 있다. 더 구체적으로는, 도 16에 예시된 것은, 모바일 폰, 태블릿 컴퓨터, 랩톱 컴퓨터 등과 같은 소형 휴대용 디바이스로부터 데스크톱 시스템, 서버 컴퓨터 등과 같은 더 큰 시스템에 이르는, 임의 유형의 컴퓨팅 시스템일 수 있는 시스템(1600)의 일부이다. 본 명세서의 실시예들의 전형적인 환경들에서, 컴퓨팅 시스템은, 플랫폼 전기적 장애가 가능할 수 있도록, 적어도 때때로 배터리 기반 전력 소스로 전력을 공급받을 수 있다. 본 발명의 범위는 이와 관련하여 제한되지 않지만, 이러한 전기적 장애들은 전압 레귤레이터 언더 전압 로크아웃 레벨 아래의 배터리 전압 강하(battery voltage droop)를 포함할 수 있다. 또 다른 예는 배터리 단락 보호 장애일 수 있다. 플랫폼 이벤트들은 또한 AC 전력에 대해 발생할 수 있다. 예를 들어, AC 어댑터는 또한 과전류 및 단락 보호 메커니즘들을 갖는다. 1에 대해, AC 어댑터는 그것이 특정 임계값에 도달하고 전압이 강하하도록 할 때 출력 전류를 제한할 수 있다; 일단 전압이 특정 임계값 미만으로 떨어지면, AC 어댑터는 턴 오프된다. 복구하기 위해, AC 어댑터는 전형적으로 벽으로부터 분리된다. 또한, 프로그래머블 전원은 통상적으로 부하가 임계 전압보다 더 많이 인출할 때 전원이 전류를 제한하도록 요구하고 전압이 임계 전압 아래로 떨어질 때 턴 오프한다. 이러한 전기적 장애를 방지하기 위해, PMIC(power management integrated circuit)와 같은 플랫폼 에이전트가 통지를 발행할 수 있다. 플랫폼 이벤트의 이러한 통지는 전기적 장애와 같은 가능한 불리한 플랫폼 이벤트의 검출에 응답하여 플랫폼 이벤트 신호의 트리거링으로서 이뤄질 수 있다. 본 명세서에 설명된 바와 같이, 이 플랫폼 이벤트 신호는 프로세서 내에서 스로틀링을 야기하기 위해 사용될 수 있다.
구체적으로, 도 16에 예시된 바와 같이, 시스템(1600)은 멀티코어 프로세서 또는 다른 SoC일 수 있는 프로세서(1610)를 포함한다. 본 명세서의 실시예들에서, 프로세서(1610)는 프로세서 패키지로서 구현될 수 있고, 하나 이상의 반도체 다이들을 포함할 수 있다. 도시된 바와 같이, 프로세서(1610)는 복수의 처리 요소(16201-1620n)를 포함한다. 일부 경우들에서, 처리 요소들(1620)은 동종 처리 코어들과 같은 동종 처리 요소들일 수 있다. 그러나, 많은 실시예들에서, 코어들, 그래픽 프로세서들, 컨트롤러들, 특수화된 기능 유닛들 등을 포함하는, 이종 처리 요소들(1620)이 존재할 수 있다. 일부 경우들에서, 처리 요소들(1620)의 컬렉션들은 소위 도메인들로 그룹화될 수 있고, 이것은 공통 또는 독립적 성능 상태들에서 동작할 수 있다.
도 16에 추가로 예시된 바와 같이, 프로세서(1610)는 스로틀링 회로(1630)를 또한 포함한다. 도시된 실시예에서, 스로틀링 회로(1630)는 복수의 개별 스로틀링 에이전트(16301-1630n)를 포함할 수 있다. 예시된 바와 같이, 스로틀링 회로(1630)는 분산형 하드웨어 회로일 수 있고, 각각의 스로틀링 에이전트(1630)는 대응하는 처리 요소(1620)와 연관된다. 그러나, 본 발명의 범위는 이와 관련하여 제한되지 않고, 다른 실시예들에서는 1:1 이외의 대응 관계가 가능하다는 것을 이해해야 한다. 실시예들에서, 스로틀링 회로(1630) 및 그의 구성 스로틀링 에이전트들(16301-1630n)은 하드웨어 회로들로서 구현될 수 있다. 또한, 도 16에 도시된 구현에서, 각각의 스로틀링 에이전트(1630)가 대응하는 처리 요소(1620)와 연관되나 그로부터 분리되지만, 일부 경우들에서 주어진 스로틀링 에이전트는 대응하는 처리 요소(1620) 내에 포함될 수 있다.
여전히 도 16을 참조하면, 전력 타겟 에이전트(PTA)(1640), 전력 관리 에이전트(PMA)(1650) 및 사용 모니터(1660)가 더 예시되어 있다. 프로세서(1610)에 관하여 외부 컴포넌트들로서 도시되지만, 일부 실시예들에서, PTA(1640), PMA(1650) 및 사용 모니터(1660)는 프로세서(1610)의 하나 이상의 처리 엔진(1620)상에서 실행되는 펌웨어 및/또는 소프트웨어에서 적어도 부분적으로 구현될 수 있다. 예를 들어, PTA(1640)는 운영 체제 또는 다른 시스템 스케줄러 내에서 구현될 수 있다. 이와 같이, PTA(1640)는 전력 소스 능력(예를 들어, 충전 능력)의 상태에 관한 정보를 수신한다. 다음으로, 일부 실시예들에서 펌웨어 또는 전력 관리 마이크로코드일 수 있는 PMA(1650)는 처리 요소들(1620) 중 하나 이상에서 실행될 수 있다. 예로서, 전용 코어 또는 마이크로컨트롤러는 프로세서(1610)의 전력 소비를 관리하도록 PMA(1650)를 실행하기 위해 사용될 수 있다. 그리고, 사용 모니터(1660)는 또한 사용자 행동을 모니터링하고 힌트 정보를 PMA(1650)에 제공하기 위해 운영 체제 또는 다른 시스템 스케줄러 내에 구현될 수 있다. 사용 모니터(1660)는 전력(배터리 런타임) 및 성능을 위한 프로세서 활용을 최적화할 수 있다. 실시예에서, 사용 모니터(1660)는 전력 타겟 에이전트(1640)로 번들링될 수 있지만, 이들 2개의 에이전트는 상이한 기능들을 수행한다는 점에 유의한다.
도 16에 더 예시된 바와 같이, 시스템(1600)은 플랫폼 모니터(1670)를 추가로 포함한다. 플랫폼 모니터(1670)는 플랫폼 이벤트들을 모니터링하고 스로틀링을 트리거하는 플랫폼 이벤트의 검출에 응답하여 스로틀 신호를 어써트하도록 구성될 수 있다. 일례로서, 플랫폼 모니터(1670)는 크리티컬 전압 레일(critical voltage rail)을 임계값과 비교하기 위한 하드웨어 회로를 포함할 수 있다. 이러한 레일 전압이 임계값 아래로 떨어질 때, 플랫폼 모니터(1670)는 스로틀 신호를 출력하도록 구성될 수 있다. 상이한 구현들이 확실히 가능하지만, 실시예에서 플랫폼 모니터(1670)는 전력 관리 통합 회로(PMIC), 충전 컨트롤러 또는 다른 플랫폼 하드웨어 컴포넌트로서 구현될 수 있다.
정상 동작 동안, PTA(1640)는 입력 전력 능력 정보를 수신할 수 있고, 그것에 적어도 부분적으로 기초하여 플랫폼 이벤트 동안 프로세서(1610)에 대한 최대 허용 전력 소비 레벨인 패키지 스로틀링 전력 임계값 또는 타겟을 결정할 수 있다. 이러한 패키지 스로틀링 전력 타겟은 프로세서에 대한 주어진 전력 타겟 또는 예산보다 작을 수 있다는 점에 유의한다. 일부 경우들에서, 프로세서는 다중의 전력 레벨로 구성될 수 있다. 이러한 전력 레벨들은 하나 이상의 더 낮은 장기 전력 예산들 또는 한계들(평균적으로, 프로세서가 초과하지 않을 수 있음)을 포함할 수 있다. 프로세서는 장기 전력 예산을 초과할 수 있는 더 높은 순간 전력 예산으로 추가로 구성될 수 있다. 일부 실시예들에서, 각각의 구성된 전력 예산은 또한 연관된 스로틀링 전력 타겟을 가질 수 있다는 것을 이해해야 한다.
입력 전력 능력 정보의 통지, 또는 플랫폼 디바이스상의 높은 부하의 또 다른 통지와 같은 다른 플랫폼 정보로부터, PTA(1640)는 시스템(1600)에 대한 배터리 소스의 이용 가능한 충전에 적어도 부분적으로 기초하여 패키지 스로틀링 전력 임계값을 결정할 수 있다. 또 다른 통지의 일례로서, 모뎀이 고전력 스파이크로 동작하여 원거리 기지국에 송신하는 경우, 모뎀은 프로세서를 순간적으로 스로틀링하기 위해 신호를 어써트할 수 있다. 실시예들에서, 전력 타겟 에이전트(1640)는 플랫폼이 AC 소스에 의해 전력을 공급받는 동안에도 업데이트들을 위한 입력 전력 조건을 모니터링할 수 있다는 점에 유의한다. 또한, 모니터링된 입력 전력 조건에 적어도 부분적으로 기초하여, PTA(1640)는 패키지 스로틀링 전력 타겟을 사전에 설정할 수 있다. PTA(1640)는 또한 스로틀링 회로(1630)의 스로틀링 에이전트들에게 패키지 스로틀링 전력 타겟을 전송할 수 있다.
다음으로, 전력 관리 에이전트(1650)는, 사용 모니터(1660)에 의해 제공되는 힌트 정보에 적어도 부분적으로 기초하여, 스로틀링 에이전트들이 패키지 스로틀링 전력 임계값을 처리 요소 스로틀링 전력 임계값들 또는 타겟들로 변환할 수 있게 하기 위해 변환 정보를 생성할 수 있다. 예로서, 힌트 정보는 상이한 유형의 처리 요소들(1620)에 대해 수행되는 작업부하들에 관한 우선순위 힌트들에 대응할 수 있다. 실시예에서, 힌트 정보는 프로세서(1610)에 적합한 파라미터들을 선택하는 전력 관리 에이전트(1650)에 대한 수치 값이다. 이러한 힌트 정보는 OS 또는 사용 모니터(1660)가 특정 프로세서에 결부되지 않도록 추상화될 수 있다(그 역할은 전력 관리 에이전트(1650)에 의해 행해진다). 일 실시예에서, 사용 모니터(1660)는 사용자 행동을 모니터링하고 힌트 정보를 분자(numerator)로서 제공하도록 구성될 수 있다. 예를 들어, 2가지 상이한 유형의 사용자 활동, 즉 파일 복사 활동 및 게임 활동을 가정한다. 이러한 배열로, 사용자 모니터(1660)는 파일 복사 활동을 위한 제1 힌트 값(힌트-1) 및 게임 활동을 위한 제2 힌트 값(힌트-2)을 갖는 힌트 정보를 출력할 수 있다. 이 힌트 정보에 적어도 부분적으로 기초하여, PMA(1650)는 예를 들어 제어 신호들의 형태로, 대응하는 스로틀링 에이전트들(1630)에게 변환 정보를 제공할 수 있다. 이 특정 힌트 정보에 응답하여, 전력 관리 에이전트(1650)는 "힌트-1"이 수신되면, 스로틀링 에이전트(1630)에 대한 10% 변환 비율을 설정하고 스로틀링 에이전트(16302)에 대한 90% 변환 비율을 설정할 수 있다; 그리고 "힌트-2"가 수신되면, 스로틀링 에이전트(16301)에 대한 50% 변환 비율을 설정하고, 스로틀링 에이전트(16302)에 대한 50% 변환 비율을 설정한다. 다음으로, 각각의 스로틀링 에이전트(1630)는 이러한 변환 정보 및 패키지 스로틀링 전력 임계값을 사용하여 하나 이상의 연관된 처리 요소(1620)에 대한 적절한 스로틀링 동작점들을 결정한다.
패키지 스로틀링 전력 타겟 및 개별 처리 요소 스로틀링 전력 타겟들을 설정하기 위한 동작들의 상기 논의는 주어진 시간 지속기간들 또는 실행 루프들에 따라 정상 동작 동안에 사전에 발생할 수 있다는 점에 유의한다. 이어서, 동작 동안에 프로세서 스로틀링을 트리거하는 주어진 플랫폼 이벤트가 검출되는 경우, 개별 처리 요소들(1620)을 스로틀링하기 위한 빠른 낮은 레이턴시 하드웨어 기반 동작이 발생한다. 즉, 플랫폼 모니터(1670)가 AC 소스로부터 배터리 소스로의 동작 전력의 스위칭과 같은 플랫폼에서의 변화를 식별할 때, 스로틀 신호를 스로틀링 회로(1630)에 전송하여 플랫폼 이벤트가 발생되었다는 것을 나타낸다. 그리고 이 스로틀 신호에 응답하여, 개별 스로틀링 에이전트들(1630)은 대응하는 처리 요소들(1620)이 대응하는 스로틀 동작점보다 크지 않게 동작하도록 즉시 강제하여, 낮은 레이턴시 스로틀링을 가능하게 한다. 도 16의 실시예에서 이러한 하이 레벨로 도시되어 있지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
이제, 도 17을 참조하면, 본 발명의 실시예에 따른 방법에 대한 흐름도가 도시되어 있다. 더 구체적으로, 방법(1700)은 실시예에 따라 전력 타겟 에이전트에 의한 플랫폼 전력 소비를 제어하는 것뿐만 아니라 사용자 모니터에 의해 사용자 활동을 모니터링하기 위한 방법이다. 이와 같이, 방법(1700)은 하드웨어 회로, 소프트웨어, 펌웨어 및/또는 이들의 조합들에 의해 수행될 수 있다. 특정 실시예에서, 전력 타겟 에이전트 및 사용 모니터는 적어도 부분적으로 소프트웨어로서 구현될 수 있고, 하나의 특정 실시예에서 에이전트들은 운영 체제 또는 다른 감독자 소프트웨어 내에 포함될 수 있다.
예시된 바와 같이, 방법(1700)은 입력 전력 소스 능력 변화의 통지를 수신함으로써 시작된다(블록 1710). 입력 전력 소스 능력 변화는 배터리 능력 또는 AC 전력 소스 상태일 수 있다. 배터리 능력은 배터리 충전 상태, 온도, 또는 노화 효과로 인해 변할 수 있다. AC 전력 소스는 USB 전력 전달 허브일 수 있으며, 이것은 플러그 인된 포트들의 수에 의존하여 광고 전력을 변경한다. 이러한 입력 전력 능력 변경의 표시는 PMIC, 배터리 연료 게이지, USB 전력 전달 컨트롤러, 배터리 충전 회로, 전압 레귤레이터 등과 같은 하나 이상의 플랫폼 엔티티로부터 플랫폼 타겟 에이전트에 제공되는 루틴 통지일 수 있다. 예를 들어, 배터리 능력(예를 들어, 충전 백분율)의 주기적 통지가 제공될 수 있다. 또는 다른 경우에, 전력 타겟 에이전트는 이 정보에 대해 일상적으로 폴링할 수 있다.
임의의 이벤트에서, 제어는 블록(1710)으로부터 블록(1720)으로 넘겨지는데, 여기서 패키지 스로틀링 전력 타겟은 이 능력 변경에 적어도 부분적으로 기초하여 설정될 수 있다. 더 구체적으로, 본 명세서에 설명된 바와 같이, 배터리의 충전 능력에 적어도 부분적으로 기초하는 피크 전력 임계값이 설정될 수 있다. 하나의 대표적인 예로서, 플랫폼이 배터리에 의해 전력을 공급받을 때, 전력 타겟 에이전트는 배터리가 80% 충전을 가질 때 패키지 스로틀링 전력 타겟을 50 와트(W) 레벨에 설정할 수 있고, 배터리가 20% 충전을 가질 때 30W에 설정할 수 있다. 플랫폼에 AC 전력 소스가 공급되는 동안이라 하더라도, 전력 타겟 에이전트는 배터리가 80% 충전을 가질 때 패키지 스로틀링 전력 타겟을 50W에 설정하거나 프로그램하고, (상기 대표적인 예에 따라) 배터리가 20% 충전을 가질 때 30W를 프로그램하도록 구성될 수 있다는 점에 유의한다. 블록(1730)에서, 이 패키지 스로틀링 전력 타겟은 구성 스토리지에 저장될 수 있다. 예를 들어, 이 정보는 프로세서의 구성 레지스터의 스로틀링 전력 임계값 필드에 저장될 수 있다. 또한, 전력 타겟 에이전트는 이 패키지 스로틀링 전력 타겟을 스로틀링 에이전트들에 전송할 수 있다.
전력 타겟 에이전트(또는 운영 체제의 또 다른 부분 또는 다른 시스템 소프트웨어)가 마찬가지로 스케줄링 활동들을 수행할 수 있다. 따라서, 도 17에 추가로 예시된 바와 같이, 블록(1740)에서, 전력 타겟 에이전트는 처리 요소들에 작업부하들을 스케줄링할 수 있다. 예를 들어, 계산 집약적 작업 부하는 코어 처리 요소에 스케줄링될 수 있고, 그래픽 집약적 작업 부하는 그래픽 처리 요소에 스케줄링될 수 있고, 네트워크 작업 부하는 인터페이스 컨트롤러에 스케줄링될 수 있고, 등등과 같이 된다. 블록(1750)에서, 사용 모니터는 전력 관리 에이전트에 힌트 정보를 제공할 수 있다. 더 구체적으로, 이 힌트 정보는 상이한 유형들의 처리 요소들에 대해 스케줄링되는 작업부하들에 관한 우선순위 정보와 관련될 수 있다. 예를 들어, 계산 중심적 작업 부하에 대해, 코어 처리 요소들은 더 높은 우선순위를 가질 수 있고 따라서 이 힌트 정보는 동일한 것을 나타낼 수 있다. 다음으로, 그래픽 집약적 작업 부하에 대해, 그래픽 처리 요소(들)는 더 높은 우선순위를 가질 수 있고, 따라서 이들 처리 요소(들)에 대한 대응하는 더 높은 우선순위 힌트 정보가 이 경우에서 제공될 수 있다. 본 발명의 범위가 이와 관련하여 제한되지 않지만, 일 실시예에서 이 힌트 정보는 변환 비율 등의 형태를 취할 수 있다. 도 17의 실시예에서 이러한 하이 레벨로 도시되어 있지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
이제, 도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 방법에 대한 흐름도가 도시된다. 더 구체적으로는, 도 18에 도시된 바와 같이, 방법(1800)은 본 명세서에 설명된 바와 같이 전력 관리 에이전트를 통해 프로세서 내의 전력 소비를 제어하기 위한 방법이다. 이와 같이, 방법(1800)은 하드웨어 회로, 소프트웨어, 펌웨어 및/또는 이들의 조합들에 의해 수행될 수 있다. 특정 실시예에서, 전력 관리 에이전트는 적어도 부분적으로 하드웨어 회로 및 펌웨어로서 구현될 수 있고, 하나의 특정 실시예에서, 전력 관리 에이전트는 전용 코어와 같은 전용 처리 요소 또는 전력 관리 코드를 실행하기 위한 마이크로컨트롤러일 수 있다.
예시된 바와 같이, 방법(1800)은 전력 예산 및 작업부하에 적어도 부분적으로 기초하여 각각의 처리 요소에 대한 동작점을 결정함으로써 시작한다(블록 1810). 예를 들어, 프로세서가 동작할 수 있는 (그리고 프로세서의 구성 스토리지에 저장될 수 있는) TDP 레벨 또는 다른 장기 전력 레벨과 같은 주어진 전력 예산으로 프로세서가 구성되는 것으로 가정한다. 또한 전력 관리 에이전트는 상이한 처리 요소들 상에서 실행될 작업부하들에 대한 정보를 가질 수 있다. 따라서, 실시예에서, 전력 관리 에이전트는, 전력 및 성능의 원하는 조합을 전달하기 위해 호스트 소프트웨어로부터의 요청들에 적어도 부분적으로 기초하여, 각각의 처리 요소의 동작점을 결정하도록 구성될 수 있다. 이와 같이, 전력 관리 에이전트는 처리 요소들 각각에 대한 이 총 전력 예산의 할당 또는 배분을 수행할 수 있다. 예를 들어, 모든 처리 요소들이 동일한 작업 부하들을 수행할 때, 공통의 동작점이 처리 요소들 각각에 대해 결정될 수 있다. 대신에 더 전형적인 시나리오들에서, 일부 처리 요소들은 더 높은 작업 부하들을 가질 수 있고 및/또는 다른 처리 요소들보다 더 높은 전력을 소비할 수 있다. 이와 같이, 각각의 처리 요소에 대해 비대칭 동작점들(예를 들어, 각각이 다른 잠재적인 파라미터들 중에서도 동작 전압 및 동작 주파수로 형성됨)이 결정될 수 있다. 그 후, 블록(1820)에서, 이러한 동작점들은 개별 처리 요소들에 전송될 수 있다. 이러한 동작점 정보에 응답하여, 처리 요소들은 이러한 동작점들에서 동작하도록 야기된다. 블록들(1810 및 1820)에서의 이러한 동작들은 플랫폼의 정상 동작 동안 반복적으로 진행할 수 있다는 것을 이해해야 한다.
여전히 도 18을 참조하면, 마름모꼴(1830)에서, 힌트 정보가 (예를 들어, 사용 모니터로부터) 수신되는지가 결정된다. 어떤 그러한 힌트 정보도 수신되지 않는 것으로 결정되는 경우, 제어는 업데이트 기간이 완료되었는지를 결정하기 위해 마름모꼴(1840)에 다음으로 넘겨진다. 이 업데이트 기간은 전력 관리 에이전트가 동작점들을 업데이트할지를 결정하기 위해 전력 예산 및 현재 작업부하를 분석할 수 있는 지속기간이다. 이 업데이트 기간이 완료되었다면, 제어는 앞서 논의된 블록(1810)으로 되돌아 간다.
여전히 도 18을 참조하면, 대신에 업데이트된 힌트 정보가 수신되었다고 결정되면, 제어는 블록(1850)으로 넘어간다. 블록(1850)에서, 변환이 결정될 수 있다. 더 구체적으로, 이러한 변환은 패키지 스로틀링 전력 타겟을 취하고 상이한 처리 요소들 사이에 그것을 적절하게 할당하기 위한 동작의 일부 형태이다. 실시예들에서, 전력 관리 에이전트는 사용 모니터로부터 수신된 힌트 정보에 적어도 부분적으로 기초하여 이러한 변환을 수행할 수 있다. 이러한 방식으로, 그들의 우선순위, 중요도(criticality), 사용자 유용성 등에 기초한 상이한 처리 요소들에 대한 가용 전력 예산의 공정한 할당이 발생할 수 있다.
일 실시예에서, 패키지 대 요소 스로틀링 전력의 변환은 스케일링 인자에 의한 것일 수 있다. 하나의 이러한 예에서, 프로세서가 2개의 처리 요소(코어 및 그래픽 프로세서)을 포함하는 것으로 가정하고, 또한 패키지 스로틀링 전력 임계값이 50W라고 가정한다. 또한, 예시적인 목적을 위해, 작업부하가 코어 집약적일 때(예를 들어, 파일들의 호스트 소프트웨어 복사), 전력 관리 에이전트는 변환 정보를 생성하여 코어에 90% 비율을 및 그래픽 프로세서에 10%를 설정하는 것이 가정된다. 이러한 비율 또는 스케일링 인자 배열에서, 처리 요소들에 대한 결과적인 전력 예산은 코어에 대한 45W의 레벨 및 그래픽 프로세서에 대한 5W의 레벨에 대응한다. 대신에 (예를 들어, 이미지들의 호스트 소프트웨어 렌더링에 대한) 작업부하가 전력 관리 에이전트가 20% 비율을 코어에 및 80% 비율을 그래픽 프로세서에 대해 설정하는 식이 되도록 하는 것으로 가정한다. 이러한 비율 또는 스케일링 인자 배열에 의해, 처리 요소들에 대한 결과적인 전력 예산은 코어에 대한 10W의 레벨 및 그래픽에 대한 40W의 레벨에 대응한다.
실시예들은 전력 관리 에이전트가 각각의 스로틀링 에이전트에 의해 동적으로 계산될 예산 배분을 정의하도록 변환 정보를 제공할 수 있게 하기 위해 상이한 기술들을 사용할 수 있다는 점에 유의한다. 그러므로, 이 변환을 수행하는 상이한 방식들이 가능하지만, 일부 예들에서, 할당은 처리 요소들 각각과 연관된 비율 정보에 따라 발생할 수 있다. 또는 전력 관리 에이전트에 의해 수행되는 변환 동작에 기초하여, 포인터 정보가 제공될 수 있다. 다음으로, 포인터 정보는 동작점 정보를 포함하는 테이블에의 액세스를 가능하게 하기 위해 사용된다. 변환 정보가 비율 정보를 포함하는 예에서, 각각의 처리 요소에 대한 비율 값(예를 들어, 계수)의 설정은 사용 모니터로부터 수신된 힌트 정보에 적어도 부분적으로 기초할 수 있다. 마지막으로 도 18을 더 참조하면, 제어는 변환 정보가 스로틀링 에이전트들로 전송될 수 있는 블록(1860)으로 넘겨진다. 도 18의 실시예에서는 이러한 하이 레벨로 도시되지만, 많은 변형들 및 대안들이 가능하다.
이제, 도 19를 참조하면, 본 발명의 또 다른 실시예에 따른 방법에 대한 흐름도가 도시되어 있다. 더 구체적으로, 방법(1900)은 실시예에 따라 스로틀링 에이전트를 사용하여 처리 요소 전력 스로틀링 한계들을 설정하기 위한 방법이다. 이와 같이, 방법(1900)은 하드웨어 회로, 소프트웨어, 펌웨어 및/또는 이들의 조합들에 의해 수행될 수 있다. 특정 실시예에서, 방법(1900)을 수행하기 위해 (적어도 하나의 처리 요소와 각각 연관된 복수의 개별 하드웨어 회로를 갖는 분산형 스로틀링 회로와 같은) 하나 이상의 하드웨어 회로가 제공될 수 있다. 개별 플랫폼 요소 스로틀링 전력 타겟들을 설정하기 위해 사용되는 방법(1900)은, 이러한 동작들이 실제 스로틀링 동작의 낮은 레이턴시 개시에 영향을 주지 않기 때문에 이 타겟 설정이 중요하지 않은 방식으로 수행될 수 있으므로, 소위 저속 루프에 따라 실행될 수 있다는 점에 유의한다.
도 19에 도시된 바와 같이, 방법(1900)은 전력 타겟 에이전트로부터의 패키지 스로틀링 전력 타겟을 및 전력 관리 에이전트로부터의 변환 정보를 수신함으로써 시작한다(블록 1910). 도 19에서 단일 동작으로서 도시되어 있지만, 이들 2개의 상이한 값이 비동기적으로 (그리고 2개의 상이한 엔티티로부터) 그리고 주어진 시간 지속기간에 따라 수신될 수 있다는 것을 이해해야 한다. 임의의 이벤트에서, 제어는 다음으로 블록(1920)으로 넘어가고, 여기서 처리 요소 스로틀링 전력 타겟은 이들 2개의 값에 적어도 부분적으로 기초하여 결정될 수 있다. 일례로서, 스로틀링 에이전트는 예를 들어 다음 수학식 Pelement_throttle = f(Ppackage_throttle, cpower_management)에 따라 패키지 스로틀링 전력 타겟(Ppackage_throttle)(전력 타겟 에이전트에 의해 설정되는 대로임) 및 계수(cpower_management)(전력 관리 에이전트에 의해 주어지는 대로임)의 함수로서 처리 요소 스로틀링 전력 타겟(Pelement_throttle)을 계산한다. 일부 실시예들에서, 스로틀링 에이전트가 패키지-대-요소 스로틀링 전력 임계값들로 변환하기 위한 특정한 타이밍 요건이 없을 수 있다. 이는 전력 타겟 에이전트가 통상적으로 수 초 정도의 레이턴시를 가질 수 있는 특정 플랫폼 이벤트들(예를 들어, 배터리 조건에서의 변화)에 응답하여서만 스로틀 전력을 설정할 수 있기 때문이다. 또한, 전력 관리 에이전트는 전형적으로 하드 타이밍 요건들을 갖지 않는 소프트웨어 활동 유형들을 호스팅하도록 최적화할 수 있다는 것을 이해해야 한다.
또 다른 실시예에서, 스로틀링 에이전트는 (플랫폼 펌웨어, 예를 들어 입력/출력 시스템(BIOS)에 의해 제공될 수 있는) 룩업 테이블을 유지하도록 구성될 수 있다. 이 실시예에 의해, 전력 관리 에이전트는 패키지 스로틀링 전력 임계값들의 주어진 세트에 대한 룩업 테이블에 대한 포인터를 제공한다.
여전히 도 19를 참조하면, 제어는 다음으로 블록(1930)으로 넘어가고, 여기서 처리 요소에 대한 스로틀 동작점이 이 처리 요소 스로틀링 전력 타겟에 기초하여 결정될 수 있다. 예로서, 스로틀링 에이전트는 이 처리 요소 스로틀링 전력 타겟에 기초하여 로컬 룩업 테이블에 액세스하여 대응하는 동작점(예를 들어, 전압/주파수 쌍)을 식별할 수 있다. 다음으로 블록(1940)에서, 스로틀 동작점은 주어진 저장 위치에, 예를 들어, 스로틀링 에이전트에 내부적으로 저장될 수 있다. 일례로서, 스로틀링 에이전트는, 아래에 더 설명되는 바와 같이, 스로틀 표시가 수신될 때의 스로틀 활동들을 제어하기 위해 판독되고 사용될 수 있는 결정된 스로틀 동작점을 저장하기 위한 구성 스토리지를 포함할 수 있다.
본 명세서의 실시예들에 의해, 상이한 처리 요소들에 대한 결과적인 동작점들은 주어진 작업부하에 대한 처리 요소들의 적어도 부분적으로 우선순위에 기초하여 비대칭 레벨들에 있을 수 있다는 점에 유의한다. 또한, 적어도 하나의 처리 요소(및 가능하게는 다중의 것)는 최소 동작점보다 큰 스로틀 동작점에서 동작하도록 야기될 수 있다는 것을 이해해야 한다. 즉, 배터리 능력(예를 들어, 충전 레벨)에 기초하여, 스로틀 동작점은 전형적인 스로틀 포인트(즉, 프로세서의 구성 스토리지에 저장될 수 있는 최저 동작점에서)보다 높을 수 있다. 예로서, 이 최저 동작점은 프로세서가 동작할 수 있는 최저 주파수 및 전압인 저주파수 모드에 대응할 수 있다. 도 19의 실시예에서 이러한 하이 레벨로 도시되어 있지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
실시예들에서, 스로틀링 에이전트들은 하나 이상의 연관된 처리 요소가 주어진 동작점에서 동작하도록 야기하기 위해 계산된 처리 요소 스로틀링 전력 타겟들을 사용할 수 있다. 코어 또는 그래픽 프로세서의 경우, 동작점은 동작 전압/주파수 쌍으로 변환될 수 있다. 입력/출력(IO) 포트와 같은 다른 처리 요소들에 대해, 동작점은 동적 링크 폭, 대역폭 등과 같은 다른 동작 파라미터들로 변환될 수 있다. 스로틀링 에이전트들은 플랫폼 전기 장애를 회피하기 위해 스로틀링을 즉시 실행하도록 구성될 수 있다는 점에 유의한다. 일부 경우에, 처리 요소가 (예를 들어, 하드웨어 제한으로 인해) 표시된 스로틀링 동작점으로 즉시 전이할 수 없는 경우, 이것은 최적 스로틀링 상태에 고정(lock)하기 전에 안전한 상태(예를 들어, 현재 동작점보다 낮지만 스로틀 동작점보다 높은 중간 동작점)로 먼저 전이할 수 있다.
이제, 도 20을 참조하면, 본 발명의 또 다른 실시예에 따른 방법에 대한 흐름도가 도시되어 있다. 더 구체적으로, 도 20의 방법(2000)은 실시예에 따라 스로틀링 에이전트를 이용하여 처리 요소를 스로틀링하기 위한 방법이다. 이와 같이, 방법(2000)은 하드웨어 회로, 소프트웨어, 펌웨어 및/또는 이들의 조합들에 의해 수행될 수 있다. 본 명세서의 실시예들에 의해, 방법(2000)은 주어진 하드웨어 회로, 즉 주어진 스로틀링 에이전트에 의해 수행될 수 있다. 하드웨어 회로들(및 하나 이상의 처리 요소와 연관된 잠재적으로 전용의 하드웨어 회로들)의 사용에 의해, 스로틀 동작들은 매우 낮은 레이턴시로 발생할 수 있다. 이와 같이, 방법(2000)은 낮은 레이턴시 스로틀링이 발생할 수 있게 하기 위해 고속 루프에 따라 실행될 수 있다. 예를 들어, 일 실시예에서, 스로틀링 에이전트들은 스로틀링이 서브-마이크로초의 레이턴시 윈도우 내에서 플랫폼 이벤트의 표시로부터 발생하게 야기하도록 구성될 수 있다. 실시예들에서 분산형 하드웨어 회로들의 사용에 의해, 적절한 스로틀링 포인트들 및 제어 처리 요소들을 결정하는 OS 또는 다른 시스템 소프트웨어(및/또는 전력 관리 에이전트와 같은 전력 제어 회로/펌웨어)의 오버헤드가 회피될 수 있다는 점에 유의한다.
도 20에 예시된 바와 같이, 방법(2000)은 스로틀 동작점을 판독함으로써 시작된다(블록 2010). 앞서 논의한 바와 같이, 이 스로틀 동작점은 스로틀링 에이전트의 구성 스토리지에 저장될 수 있다. 다음에, 마름모꼴(2020)에서, 예를 들어 플랫폼 모니터로부터, 스로틀 신호가 수신되는지가 판정된다. 본 명세서에 설명된 바와 같이, 이 스로틀 신호는 따라서 프로세서가 이제 패키지 스로틀링 전력 임계값보다 크지 않은 전력 레벨에서 동작하도록 제어될 것이라는 스로틀링 에이전트에 대한 표시이다. 이와 같이, (예를 들어,) AC 소스가 제거될 때, 플랫폼 이벤트의 표시가 발생한다(예를 들어, 스로틀 신호). 이 표시에 응답하여, 프로세서는 전체 전력 소비를 이전에 프로그램된 전력 타겟에 스로틀링하도록 구성될 수 있다(예를 들어, 전력 타겟 에이전트에 의해 설정되는 바와 같이 80% 충전에서 50W 및 20%에서 30W).
스로틀 신호가 수신되었다고 결정되면, 제어는 블록(2030)으로 넘어가고, 여기서 처리 요소는 스로틀 동작점에서 동작하도록 야기된다. 예를 들어, 처리 요소가 내부 클록 발생기 및 연관된 전압 레귤레이터를 포함하는 경우에, 스로틀링 에이전트는 동작 주파수 및 동작 전압 중 하나 이상이 처리 요소에 대해 내부적으로 업데이트되도록 야기하기 위해 동작점 커맨드를 전송할 수 있다. 다른 경우들에서, 스로틀링 에이전트는 연관된 클록 발생기들, 전압 레귤레이터들, 링크 상태 머신들 등과 같은 다른 제어 컴포넌트들과 통신하여, 처리 요소가 처리 요소 스로틀링 전력 임계값보다 크지 않은 전력 레벨에서 동작하도록 적절한 동작 파라미터들을 제어할 수 있다. 도 20의 실시예에서 이러한 하이 레벨로 도시되어 있지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
아래의 예들은 추가 실시예들과 관련된다.
일례에서, 프로세서는 동작들을 수행하는 복수의 처리 요소; 복수의 처리 요소들에 결합되어 복수의 처리 요소의 전력 소비를 제어하는 PMA; 및 PMA에 결합된 스로틀링 회로를 포함한다. 스로틀링 회로는 복수의 처리 요소 중 하나와 각각 연관된 복수의 스로틀링 에이전트를 포함할 수 있고, 여기서 PMA는 변환 정보를 스로틀링 회로에 통신하고, 복수의 스로틀링 에이전트 각각은 변환 정보에 적어도 부분적으로 기초하여 복수의 처리 요소 중 연관된 하나에 대한 스로틀링 전력 레벨을 결정한다.
예에서, 변환 정보는 비율 정보를 포함하고, PMA는 사용 모니터로부터 수신된 힌트 정보에 적어도 부분적으로 기초하여 변환 정보를 결정하고, 힌트 정보는 복수의 처리 요소의 상대 우선순위를 표시하기 위한 것이다.
예에서, 변환 정보는 포인터 정보를 포함하고, 복수의 스로틀링 에이전트의 제1 스로틀링 에이전트는 포인터 정보의 제1 포인터로 룩업 테이블에 액세스하여 제1 처리 요소에 대한 제1 스로틀링 전력 레벨을 결정한다.
예에서, 제1 스로틀링 에이전트는 제1 스로틀링 전력 레벨에 기초하여 제1 처리 요소에 대한 제1 동작점을 결정하고 제1 처리 요소에 동작점 업데이트를 전송하여 제1 처리 요소가 제1 동작점에서 동작하도록 야기한다.
예에서, 제1 동작점은 최소 동작점보다 크다.
예에서, 전력 타겟 에이전트는 배터리의 충전 능력에 대한 변경에 적어도 부분적으로 기초하여 프로세서에 대한 패키지 스로틀링 전력 레벨을 설정한다.
예에서, 플랫폼 모니터는 플랫폼 이벤트에 응답하여 스로틀링 신호를 스로틀링 회로에 통신하고, 여기서 플랫폼 이벤트는 플랫폼의 배터리 동작으로의 스위치를 포함하고, 전력 타겟 에이전트는 패키지 스로틀링 전력 레벨을 스로틀링 회로에 추가로 통신한다.
예에서, 패키지 스로틀링 전력 레벨은 프로세서의 열 설계 전력보다 작고, 스로틀링 회로는 복수의 처리 요소 중 적어도 일부가 최소 동작점보다 큰 동작점에서 동작하도록 야기한다.
또 다른 예에서, 방법은: 복수의 처리 회로를 포함하는 SoC의 전력 컨트롤러에서, 플랫폼 이벤트에 응답하여, 힌트 정보에 적어도 부분적으로 기초하여 SoC에 대한 스로틀링 전력 임계값에 대한 변환 정보를 결정하는 단계; 및 변환 정보를 SoC의 복수의 스로틀링 에이전트에 전송하여 - 복수의 스로틀링 에이전트 각각은 복수의 처리 회로 중 적어도 하나와 연관됨 -, 복수의 스로틀링 에이전트로 하여금 변환 정보에 적어도 부분적으로 기초하여, 최소 동작점보다 큰 스로틀 레벨로 복수의 처리 회로 중 적어도 하나의 것의 동작점을 업데이트하도록 야기하는 단계를 포함한다.
예에서, 방법은 사용 모니터로부터 힌트 정보를 수신하는 단계를 추가로 포함하고, 힌트 정보는 복수의 처리 회로에 관한 우선순위 정보를 포함한다.
예에서, 방법은 복수의 스로틀링 에이전트에서 변환 정보를 수신하는 단계; 복수의 스로틀링 에이전트 중 제1 스로틀링 에이전트에 의해, 복수의 처리 회로 중 제1 처리 회로가 변환 정보의 제1 변환 요소에 기초하여 제1 동작점에서 동작하도록 야기하는 단계; 및 복수의 스로틀링 에이전트 중 제2 스로틀링 에이전트에 의해, 복수의 처리 회로 중 제2 처리 회로가 변환 정보의 제2 변환 요소에 기초하여 제2 동작점에서 동작하도록 야기하는 단계 - 제2 동작점은 제1 동작점보다 크고, 제2 처리 회로는 힌트 정보에 따라 제1 처리 회로보다 높은 우선순위를 가짐 - 를 포함한다.
예에서, 변환 정보를 결정하는 단계는 힌트 정보에 적어도 부분적으로 기초하여 복수의 처리 회로 중 하나와 각각 연관된 복수의 계수를 생성하는 단계를 포함한다.
예에서, 방법은, 복수의 스로틀링 에이전트 중 제1 스로틀링 에이전트에서, 복수의 계수 중 제1 계수 및 SoC에 대한 스로틀링 전력 한계에 기초하여 복수의 처리 회로 중 제1 처리 회로에 대한 제1 스로틀링 전력 레벨을 계산하는 단계; 및 제1 처리 회로로 하여금 제1 스로틀링 전력 레벨에 기초하여 제1 동작점에서 동작하도록 야기하는 단계 - 제1 동작점은 최소 동작점보다 큼 - 를 추가로 포함한다.
예에서, 방법은: 제1 처리 회로로 하여금 중간 동작점에서 동작하도록 야기하는 단계 - 중간 동작점은 제1 처리 회로가 동작하고 있었던 이전 동작점보다 낮고 제1 동작점보다 높음 -; 및 제1 처리 회로에 대한 하드웨어 제한이 완료된 후에 제1 처리 회로로 하여금 제1 동작점에서 동작하도록 야기하는 단계를 추가로 포함한다.
예에서, 변환 정보를 결정하는 단계는, 힌트 정보에 적어도 부분적으로 기초하여, 복수의 처리 회로 중 하나와 각각 연관된 복수의 포인터를 생성하는 단계를 포함한다.
예에서, 방법은: 복수의 스로틀링 에이전트의 제1 스로틀링 에이전트에 의해, 복수의 포인터 중 제1 포인터를 이용하여 테이블에 액세스하여, 복수의 처리 회로 중 제1 처리 회로에 대한 제1 스로틀링 전력 레벨을 획득하는 단계; 및 제1 처리 회로로 하여금 제1 스로틀링 전력 레벨에 기초하여 제1 동작점에서 동작하도록 야기하는 단계 - 제1 동작점은 최소 동작점보다 큼 - 를 추가로 포함한다.
또 다른 예에서, 명령어들을 포함하는 컴퓨터 판독가능 매체가 상기 예들 중 임의의 것의 방법들을 수행한다.
또 다른 예에서, 데이터를 포함하는 컴퓨터 판독가능 매체는 상기 예들 중 임의의 하나의 것의 방법을 수행하기 위해 적어도 하나의 집적 회로를 제조하도록 적어도 하나의 머신에 의해 사용된다.
또 다른 예에서, 장치는 상기 예들 중 임의의 하나의 것의 방법을 수행하기 위한 수단을 포함한다.
또 다른 예에서, 시스템은: 시스템에 전력을 제공하는 제1 전력 소스; 시스템에 전력을 제공하는 제2 전력 소스 - 제2 전력 소스는 배터리를 포함함 -; 제2 전력 소스를 충전하기 위한 충전 회로; 프로세서에 결합된 전력 관리 통합 회로 - 전력 관리 통합 회로는 제1 전력 소스로부터 제2 전력 소스로의 전력의 스위치에 응답하여 스로틀링 신호를 프로세서에 전송하고, 제2 전력 소스 및 충전 회로 중 적어도 하나는 배터리의 충전 능력을 프로세서에 통신하는 것임 -; 및 프로세서를 포함한다.
예에서, 프로세서는: 제1 명령어들을 실행하는 적어도 하나의 코어; 제2 명령어들을 실행하는 적어도 하나의 그래픽 프로세서; 적어도 하나의 코어 및 적어도 하나의 그래픽 프로세서에 결합되어 프로세서에 대한 전력 예산에 따라 적어도 하나의 코어 및 적어도 하나의 그래픽 프로세서의 전력 소비를 제어하는 전력 컨트롤러 - 전력 타겟 에이전트는 충전 능력에 적어도 부분적으로 기초하여 프로세서에 대한 스로틀링 전력 예산을 사전에 결정함 - 를 포함할 수 있다. 다음으로, 전력 컨트롤러는 적어도 하나의 코어 및 적어도 하나의 그래픽 프로세서의 우선순위에 기초하여 변환 정보를 사전에 결정한다. 프로세서는 전력 컨트롤러에 결합된 스로틀링 회로를 추가로 포함할 수 있고, 여기서 스로틀링 회로는 변환 정보 및 스로틀링 전력 예산에 적어도 부분적으로 기초하여 적어도 하나의 코어에 대한 제1 스로틀링 전력 예산 및 적어도 하나의 그래픽 프로세서에 대한 제2 스로틀링 전력 예산을 사전에 결정하고, 및 스로틀링 신호에 응답하여, 적어도 하나의 코어로 하여금 제1 스로틀링 전력 예산에 기초하여 제1 동작점에서 동작하도록 야기하고 적어도 하나의 그래픽 프로세서로 하여금 제2 스로틀링 전력 예산에 기초하여 제2 동작점에서 동작하도록 야기한다.
예에서, 변환 정보는 비율 정보를 포함하고, 전력 컨트롤러는 사용 모니터로부터 수신된 힌트 정보에 적어도 부분적으로 기초하여 변환 정보를 결정하고, 힌트 정보는 적어도 하나의 코어 및 적어도 하나의 그래픽 프로세서의 상대 우선순위를 나타내는 것이다.
예에서, 변환 정보는 포인터 정보를 포함하고, 스로틀링 회로는 포인터 정보의 제1 포인터로 룩업 테이블에 액세스하여 적어도 하나의 코어에 대한 제1 스로틀링 전력 예산을 결정하고, 포인터 정보의 제2 포인터로 룩업 테이블에 액세스하여 적어도 하나의 그래픽 프로세서에 대한 제2 스로틀링 전력 예산을 결정한다.
예에서, 전력 컨트롤러는: 적어도 하나의 코어가 중간 동작점에서 동작하도록 야기하고 - 중간 동작점은 적어도 하나의 코어가 동작하고 있었던 이전 동작점보다 낮고, 제1 동작점보다 높고, 제1 동작점은 최소 동작점보다 큼 -; 및 적어도 하나의 코어에 대한 하드웨어 제한이 완료된 후에 적어도 하나의 코어가 제1 동작점에서 동작하도록 야기한다.
상기 예들의 다양한 조합들이 가능하다는 것을 이해해야 한다.
"회로(circuit)" 및 "회로(circuitry)"라는 용어들은 본 명세서에서 교환가능하게 사용된다는 점에 유의한다. 본 명세서에서 사용되는 바와 같이, 이러한 용어들 및 용어 "로직"은 단독으로 또는 임의의 조합, 아날로그 회로, 디지털 회로, 하드 유선 회로, 프로그래머블 회로, 프로세서 회로, 마이크로컨트롤러 회로, 하드웨어 로직 회로, 상태 머신 회로, 및/또는 임의의 다른 유형의 물리적 하드웨어 컴포넌트를 지칭하기 위해 사용된다. 실시예들은 다수의 상이한 유형의 시스템에서 사용될 수 있다. 예를 들어, 일 실시예에서, 통신 디바이스는 본 명세서에서 설명된 다양한 방법들 및 기법들을 수행하도록 구성될 수 있다. 물론, 본 발명의 범위는 통신 디바이스로 한정되지 않고, 대신에 다른 실시예들은 명령어들을 처리하기 위한 다른 유형의 장치, 또는 컴퓨팅 디바이스상에서 실행되는 것에 응답하여 해당 디바이스가 본 명세서에 기술된 방법들 및 기법들 중 하나 이상을 수행하게 야기하는 명령어들을 포함하는 하나 이상의 머신 판독가능 매체와 관련될 수 있다.
실시예들은 코드로 구현될 수 있으며, 명령어들을 수행하도록 시스템을 프로그램하기 위해 사용될 수 있는 명령어들을 저장한 비일시적 저장 매체상에 저장될 수 있다. 실시예들은 또한 데이터로 구현될 수 있고, 적어도 하나의 머신에 의해 사용된다면, 적어도 하나의 머신으로 하여금 하나 이상의 동작을 수행하도록 적어도 하나의 집적 회로를 제작하게 야기하는 비일시적 저장 매체상에 저장될 수 있다. 또 다른 실시예들은 SoC 또는 다른 프로세서로 제조될 때 하나 이상의 동작을 수행하도록 SoC 또는 다른 프로세서를 구성하는 정보를 포함하는 컴퓨터 판독가능 저장 매체로 구현될 수 있다. 저장 매체는, 플로피 디스크들, 광학 디스크들, SSD들(Solid State Drives), CD-ROM들(Compact Disk Read-Only Memories), CD-RW들(Compact Disk Rewritables) 및 광자기 디스크들을 포함하는 임의의 유형의 디스크, ROM들(Read-Only Memories), DRAM들(Dynamic Random Access Memories), SRAM들(Static Random Access Memories)과 같은 RAM들(Random Access Memories), EPROM들(Erasable Programmable Read-Only Memories), 플래시 메모리들, EEPROM들(Electrically Erasable Programmable Read-Only Memories), 자기 또는 광학 카드들과 같은 반도체 디바이스들, 또는 전자 명령어들을 저장하는데 적합한 임의의 다른 유형의 매체를 포함할 수 있지만, 이에 제한되는 것은 아니다.
본 발명은 제한된 수의 실시예들에 대하여 설명되었지만, 관련 기술분야의 통상의 기술자라면 그것으로부터의 다수의 수정 및 변형을 인식할 것이다. 첨부된 청구항들은 본 발명의 진정한 사상과 범위에 속하는 모든 이러한 수정과 변형을 포함한다.
Claims (18)
- 장치로서:
제1 처리 코어, 제2 처리 코어, 및 그래픽 프로세서를 포함하는 복수의 처리 요소 - 상기 제1 처리 코어는 상기 제2 처리 코어보다 낮은 전력 처리 코어를 포함함 -;
상기 복수의 처리 요소에 결합된 전력 관리 에이전트(PMA) - 상기 PMA는 상기 복수의 처리 요소의 전력 소비를 제어함 -; 및
상기 PMA에 결합된 스로틀링(throttling) 회로 - 상기 스로틀링 회로는 상기 처리 요소들이 상기 PMA에 의해 제공되는 변환 정보에 기초하여 대응하는 전압/주파수 쌍에서 동작하게 함 -;
를 포함하고, 상기 PMA는 상이한 속성들을 갖는 작업 부하(workload)들에 대해 상이한 변환 정보를 제공하는, 장치. - 제1항에 있어서,
상기 PMA는 전력 타겟에 기초하여 상기 복수의 처리 요소의 전력 소비를 제어하는, 장치. - 제1항 또는 제2항에 있어서,
상기 상이한 변환 정보는 또한 상기 스로틀링 회로로 하여금 상기 그래픽 프로세서에 대해 상이한 전력 레벨들을 구성하게 하는, 장치. - 제1항 또는 제2항에 있어서,
상기 상이한 속성들은 상이한 작업 부하 우선순위들을 포함하고, 상기 상이한 변환 정보는 제1 작업 부하 우선순위에 기초한 제1 변환 정보 및 제2 작업 부하 우선순위에 기초한 제2 변환 정보를 포함하는, 장치. - 제4항에 있어서,
상기 제1 변환 정보는 상기 제1 처리 코어, 상기 제2 처리 코어 및 상기 그래픽 프로세서에 대한 제1 동작점들을 나타내는 정보를 포함하고, 상기 제2 변환 정보는 상기 제1 처리 코어, 상기 제2 처리 코어 및 상기 그래픽 프로세서에 대한 제2 동작점들을 나타내는 정보를 포함하는, 장치. - 제4항에 있어서, 상기 제1 동작점 및 상기 제2 동작점은 상기 제1 처리 코어, 상기 제2 처리 코어 및 상기 그래픽 프로세서에 대한 제1 주파수 세트 및 제2 주파수 세트를 포함하는, 장치.
- 제1항 또는 제2항에 있어서,
상기 상이한 변환 정보는 상이한 대응 비율 정보를 포함하는, 장치. - 제1항 또는 제2항에 있어서, 상기 PMA는 힌트 정보에 적어도 부분적으로 기초하여 상기 상이한 변환 정보를 결정하는, 장치.
- 제8항에 있어서, 상기 힌트 정보는 제1 작업 부하 속성의 제1 특성들 및 제2 작업 부하 속성의 제2 특성들에 기초하는, 장치.
- 방법으로서,
제1 처리 코어, 제2 처리 코어, 및 그래픽 프로세서를 포함하는 복수의 처리 요소 상에서 작업 부하들을 실행하는 단계 - 상기 제1 처리 코어는 상기 제2 처리 코어보다 낮은 전력 처리 코어를 포함함 -;
전력 관리 에이전트(PMA)에 의해, 상기 복수의 처리 요소의 전력 소비를 제어하는 단계;
스로틀링 회로에 의해, 상기 처리 요소들이 상기 PMA에 의해 제공되는 변환 정보에 기초하여 대응하는 전압/주파수 쌍에서 동작하게 하는 단계; 및
상기 PMA에 의해, 상이한 속성들을 갖는 작업 부하들에 대해 상이한 변환 정보를 제공하는 단계
를 포함하는 방법. - 제10항에 있어서,
상기 PMA는 전력 타겟에 기초하여 상기 복수의 처리 요소의 전력 소비를 제어하는, 방법. - 제10항 또는 제11항에 있어서,
상기 상이한 변환 정보는 또한 상기 스로틀링 회로로 하여금 상기 그래픽 프로세서에 대해 상이한 전력 레벨들을 구성하게 하는, 방법. - 제10항 또는 제11항에 있어서,
상기 상이한 속성들은 상이한 작업 부하 우선순위들을 포함하고, 상기 상이한 변환 정보는 제1 작업 부하 우선순위에 기초한 제1 변환 정보 및 제2 작업 부하 우선순위에 기초한 제2 변환 정보를 포함하는, 방법. - 제13항에 있어서,
상기 제1 변환 정보는 상기 제1 처리 코어, 상기 제2 처리 코어 및 상기 그래픽 프로세서에 대한 제1 동작점들을 나타내는 정보를 포함하고, 상기 제2 변환 정보는 상기 제1 처리 코어, 상기 제2 처리 코어 및 상기 그래픽 프로세서에 대한 제2 동작점들을 나타내는 정보를 포함하는, 방법. - 제13항에 있어서,
상기 제1 동작점 및 상기 제2 동작점은 상기 제1 처리 코어, 상기 제2 처리 코어 및 상기 그래픽 프로세서에 대한 제1 주파수 세트 및 제2 주파수 세트를 포함하는, 방법. - 제10항 또는 제11항에 있어서,
상기 상이한 변환 정보는 상이한 대응 비율 정보를 포함하는, 방법. - 제10항 또는 제11항에 있어서,
상기 PMA는 힌트 정보에 적어도 부분적으로 기초하여 상기 상이한 변환 정보를 결정하는, 방법. - 제17항에 있어서, 상기 힌트 정보는 제1 작업 부하 속성의 제1 특성들 및 제2 작업 부하 속성의 제2 특성들에 기초하는, 방법.
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