JPH05210641A - 多重プロセッサコンピューターシステムのアーキテクチャ - Google Patents

Abstract

(57)【要約】 【目的】多重プロセッサコンピューターシステムのアー
キテクチャを構築する方法および装置を与える。 【構成】多重プロセッサシステム100は、各システムバ
ス110-112に結合された少なくとも二つのプロセッサ102
-108と、システムバスに結合された少なくとも二つの入
出力バスとを含む。各入出力バス114-116について単一
システムバスに負荷をかける代償の下に多重拡張スロッ
ト156-158をホストすることができる。システムおよび
入出力バスは各々独立に調停され、本発明の多重プロセ
ッサシステムに対する分離バスシステムを確定する。シ
ステムの主メモリは少なくとも二つのメモリインターリ
ーブ118-120からなり、それらはシステムバスを通して
同時にアクセスすることができる。各入出力バスは、入
出力バスエイジェントにより主メモリもしくはメモリイ
ンターリーブを介して読み取り／書き込みされるデータ
をバッファする入出力バスインターフェース回路134-13
6により、システムバスにインターフェースされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的にコンピューター
システムに関し、特に多重システムバスおよび多重入出
力サブシステムバスへ多重プロセッサを相互接続すべく
多重プロセッサコンピューターシステムを構造化するた
めの方法および装置に関する。この入出力サブシステム
バスは、入出力サブシステムバス上に駐在するエイジェ
ントにより、メモリに書き込むべきデータまたはメモリ
から読み取るべきデータをバッファリングするためのシ
ステムバスに対してインターフェースされる。そしてす
べてのシステムバスおよび入出力サブシステムバスは、
多重プロセッサコンピューターシステムを得るための、
分離状バスシステム（decoupled bus system）を確定す
るため、独立に調停される。

【０００２】

【従来の技術】コンピューターシステムは伝統的に中央
処理ユニット（ＣＰＵ）と、ＣＰＵののオペレーション
のためにＣＰＵにより使用される、主メモリを含めたデ
ータ格納デバイスと、ＣＰＵを主要メモリその他のデー
タ格納デバイスに相互接続するシステムバスとを含む。
加えて入出力デバイスが前記バスを介してシステムに接
続される。かくしてシステムはクロックその他のコマン
ド信号およびデバイス間のデータ信号を搬送することに
より、システムを構成するいろいろのデバイス間をつな
ぐ通信リンクとして働く。

【０００３】プロセッサおよびメモリデバイスが発展す
るにともない、コンピューターシステムはシステムバス
間を一層短時間に一層多量のデータを送信すべく益々高
速で作動されるようになった。通信の重荷を幾分か軽減
するため、多重バスを含むコンピューターシステムが開
発されている。例えばプロセッサを関連の高速メモリに
相互接続するために高速バスを用意し、低速入出力デバ
イスへの相互接続のために低速入出力バスを用意するこ
とができる。多重バスコンピューターシステムは多量の
データおよび制御信号を搬送することができる。しかし
ながら、多重バスコンピューターシステムは多重バスの
制御の点でそれ自身新しい制御上の問題を作り出す。

【０００４】さらに高度の高速性を達成するためには、
多重プロセッサシステムが開発されなければならない。
もちろん多重プロセッサシステムのオペレーションに必
要とされる制御信号およびデータ信号の数は単一プロセ
ッサシステムに必要とされるのもよりも大きい。コンピ
ューターシステム内のユニット間通信の複雑度は多重プ
ロセッサシステムの場合は一層増大することは明白であ
る。多重プロセッサシステム内の通信の複雑度はそのよ
うなシステムが多重バスを含むときは一層増大する。

【０００５】プロセッサ間の相互作用を最小限にするた
め、多重プロセッサシステムの組織化およびプログラム
化のような現存の方法を使用することによって既存のコ
ンピューターシステムアーキテクチャのオペレーション
を改善できるが、本技術分野の進歩を図ると共により良
好に作動するシステムを与えるために、新規かつ改良さ
れたコンピューターシステムを与える努力が続けられて
いる。改良されたそのようなシステムアーキテクチャ
は、相当に広範囲な用途に耐える幅広いシステムコンフ
ィギュレーションを与えるため、縮小／拡大性（scalab
ility）を持つことが好ましい。このようにすれば、コ
ンピューターシステムは与えられた用途に構築（コンフ
ィギュレーション）化できると共に予定範囲内で生じた
用途に応じて拡大／縮小できよう。

【０００６】

【発明が解決しようとする課題】従って本発明は次の事
項を課題とする。イ．多重プロセッサコンピューターシ
ステムのアーキテクチャを構築するための改良された方
法および装置を与えること、ロ．システムバス各々に結
合された少なくとも二つのプロセッサに対し独立に調停
される少なくとも二つのシステムまたはメモリバス、並
びに単一システムバスを用いて複数システムに供する同
数までの入出力バスエイジェントを許容できる多重拡張
スロットを与えるべくシステムバスに結合される少なく
とも一つの独立に調停される入出力バス、を含むべく多
重プロセッサコンピューターシステムのアーキテクチャ
を構築する改良された方法および装置を与えること、
ハ．システムバス各々に結合されたプロセッサに対し独
立に調停される少なくとも二つのシステムまたはメモリ
バス並びに多重拡張スロット（これらは単一システムバ
スを用いて複数システムに供する同数までの入出力バス
エイジェントを許容できる拡張スロットである）を与え
るべくシステムバスに結合される少なくとも二つの独立
に調停される入出力バスを含むことができるように、そ
してその際、単一システムバスにかかる負荷を代償とし
てメモリデータバッファリングが前記入出力バスと入出
力バスエイジェント間に与えられるようにすること。

【０００７】

【課題を解決するための手段】上記の課題は本発明によ
り次のように解決される。すなわち本発明の多重プロセ
ッサシステムは、少なくとも二つのプロセッサが各々結
合された少なくとも二つのシステムバスまたはメモリバ
スと、多重拡張スロットを与えるべくシステムバスに結
合された少なくとも一つの入出力バスおよび好ましくは
二つ以上の入出力バスとを含む。これら拡張スロットは
一入出力バス当たり単一システムバス負荷を負う代償の
下に相当数のシステム用入出力バスエイジェントをホス
ト（host、受容）する。各システムバスおよび入出力バ
スは本発明の多重プロセッサシステムに供する分離され
たバスシステムを確定するため、独立の調停（arbitrat
ion）を受ける。システム用の主メモリは好ましくは少
なくとも二つのメモリインターリーブ（interleave、複
合体）を含み、その各々はシステムバスを介して同時的
にアクセスできる。各入出力バスはシステムバスに対
し、主メモリまたはメモリインターリーブから入出力バ
スエイジェントにより書き込み、読み取りされるデータ
をバッファする入出力インターフェース回路によって、
インターフェースされる。主メモリ読み取り／書き込み
データをバッファすることにより、前記入出力インター
フェース回路は、当該入出力バス上のエイジェントが主
メモリからのデータを受信できるようになった最も早い
時期に、主メモリからデータを供給することができ、ま
た入出力バス上の一エイジェントが主メモリへ書き込ま
れるデータを供給できるようになった最も早い時期に、
そのデータを受信することができる。

【０００８】本発明の一局面において、多重プロセッサ
アーキテクチャは、少なくとも二つのプロセッサが各々
結合された少なくとも二つのシステムバスを含む。これ
らのシステムバスには少なくとも二つのメモリインター
リーブが結合され、各メモリインターリーブはシステム
バス結合を行うための少なくとも二つのポートを有す
る。入出力バス上に駐在するエイジェントを相互に結合
すると共にプロセッサに結合し、およびメモリインター
リーブに結合するため、少なくとも二つの入出力バスが
与えられる。少なくとも二つの入出力バスインターフェ
ース手段がこれら入出力バスを上記システムバスに結合
する。システムバスおよび入出力バスの制御は独立に調
停され、各入出力バスインターフェース手段は、これら
エイジェントからメモリインターリーブに書き込まれる
データをラッチ留めするための、かつ前記二つのメモリ
インターリーブからエイジェントにより読まれるべきデ
ータを先取り読み取り（read-ahead prefetching）する
ための、バッファ手段を含む。本発明に基づく最も広範
な装置上の特徴としては少なくとも一つの入出力バス
を、その上に駐在するエイジェントの相互結合、プロセ
ッサへの結合、およびメモリインターリーブへの結合を
するため、与えることができる。

【０００９】バッファ手段は各々、少なくとも一つのバ
ッファレジスタを含む。このレジスタは、二つのメモリ
インターリーブのラインデータのサイズに相当するライ
ンデータを受信するサイズにされたバッファレジスタを
少なくとも一つ含む。この入出力バスインターフェース
手段は各々、一ラインデータないし一入出力バスインタ
ーフェース手段内に含まれるバッファレジスタ数に相当
するラインデータまでを選択的に取ってくるための制御
手段を含む。好ましくはこのバッファ手段は各々、前記
二つのメモリインターリーブの一ラインデータのサイズ
に相当する一ラインデータを受信するサイズにされたバ
ッファレジスタを少なくとも二つの含む。この構造によ
り、一エイジェントにより一バッファレジスタをパック
（pack、データ全体の充填または捕捉）できる一方、も
う一つのバッファレジスタの中にパックされたデータを
二つのインターリーブへ書き込むことにより、当該一バ
ッファレジスタを空にすることができる。

【００１０】本発明の別の局面では多重プロセッサアー
キテクチャは、少なくとも二つのプロセッサが各々に結
合された少なくとも二つのシステムバスを含む。少なく
とも二つのメモリインターリーブが設けられ、そのイン
ターリーブは各々、これらメモリインターリーブをシス
テムバスに結合するため、システムバス数に対応する数
のポートを有する。少なくとも二つの入出力バスが設け
られ、その上に駐在するエイジェントを相互接続する。
システムバス数に対応する数のポートを有する少なくと
も二つの入出力バスインターフェース手段が前記入出力
バスをシステムバスに結合する。上記エイジェントは入
出力バス、入出力バスインターフェース手段およびシス
テムバスを介してプロセッサおよびメモリインターリー
ブに結合される。システムバスおよび入出力バスは各
々、システムバスと入出力バスの制御を独立に調停する
ための調停手段を含み、入出力バスインターフェース手
段は各々、エイジェントからメモリインターリーブへ書
き込まれるべきデータをラッチ留めするための、またメ
モリインターリーブからエイジェントにより読み取るべ
きデータを先取り読み取りするための、バッファ手段を
含む。

【００１１】バッファ手段は各々、メモリインターリー
ブから一ラインデータを受信するサイズにされた少なく
とも一つのバッファレジスタを含む。前記少なくとも二
つの入出力バスインターフェース手段は、一ラインデー
タないしある入出力バスインターフェース手段内に含ま
れるバッファレジスタの数までに相当する数のラインデ
ータを選択的に取ってくるための制御手段を含む。好ま
しくは、各バッファ手段は、メモリインターリーブから
一ラインデータを受信するサイズにされた少なくとも二
つのバッファレジスタを含む。この場合、一つのバッフ
ァレジスタは一エイジェントによりパックされ、別のバ
ッファレジスタ中にパックされたデータをメモリインタ
ーリーブに書き込むことにより、バッファレジスタが空
にされる。

【００１２】本発明の別の局面では、多重プロセッサア
ーキテクチャはプロセッサが各々に結合された二つのシ
ステムバスを含む。各々に二つのポートを有する少なく
とも二つのメモリインターリーブが設けられる。各メモ
リインターリーブの二つのポートの第一のものは前記二
つのシステムバスの第一のバスに結合され、各メモリイ
ンターリーブの二つのポートの第二のものは前記二つの
システムバスの第二のバスに結合される。二つの入出力
バスはこれら二つの入出力バス上に駐在するエイジェン
トを相互に結合すると共に、プロセッサ、メモリインタ
ーリーブに結合する。入出力バスインターフェース手段
は、二つの入出力バスを二つのシステムバスに結合す
る。その場合二つのシステムバスおよび二つの入出力バ
スバスの制御は独立に調停される。この入出力バスイン
ターフェース手段は、当該エイジェントから当該メモリ
インターリーブに書き込むべきデータをラッチ留めする
ために、また当該エイジェントによりメモリインターリ
ーブから読み取るべきデータを先取り読み取りするため
の、バッファ手段を含む。

【００１３】このバッファ手段は、メモリインターリー
ブから一ラインデータを受信するサイズにされたバッフ
ァレジスタを各入出力バスごとに少なくとも一つ含む。
前記入出力バスインターフェース手段は、一ラインデー
タないし各入出力バスの入出力バスインターフェース手
段内に含まれるバッファレジスタ数までに相当する数の
ラインデータを選択的に取ってくるための制御手段を含
む。このバッファ手段は、メモリインターリーブから受
けとる一ラインデータを受信するサイズにされたバッフ
ァレジスタを各入出力バス毎に少なくとも二つ含む。こ
の場合、充満しているバッファレジスタはこの中にパッ
クされたデータをメモリインターリーブに書き込むこと
により空にできる。他方、バッファレジスタの空のもの
はエイジェントによりメモリインターリーブに書き込ま
れるべきデータをパックできる。好ましくはこのバッフ
ァ手段は四ないし八のバッファレジスタを含む。

【００１４】本発明のさらに別の局面では、多重プロセ
ッサ相互接続方法は次のステップを含む。イ．第一およ
び第二プロセッサを第一システムバスに相互接続するス
テップ、ロ．第三および第四プロセッサを第二システム
バスに相互接続するステップ、ハ．少なくとも二つのメ
モリインターリーブを、該メモリインターリーブの第一
および第二ポートにより、該第一および第二システムバ
スに相互接続するステップ、ニ．第一入出力バスインタ
ーフェース手段により第一入出力バスを該第一および第
二システムバスにインターフェースするステップ、ホ．
該第一入出力バスに第一エイジェントを結合するステッ
プにして、該第一入出力バスが該第一エイジェントを相
互接続できると共に該プロセッサ、該メモリインターリ
ーブに接続できるようにするステップ。ヘ．該第二入出
力バスインターフェース手段により第二入出力バスを該
第一および第二システムバスにインターフェースするス
テップ、ト．第二エイジェントを該第二入出力バスに結
合するステップにして該第二入出力バスが該第二エイジ
ェントを相互に接続できると共に該プロセッサおよび該
メモリインターリーブに結合できるようにするステッ
プ、チ．該第一および第二入出力バス並びに該第一およ
び第二入出力バスへのアクセスを独立に調停するステッ
プと、リ．該第一および第二入出力バスに結合されたエ
イジェントから、該メモリインターリーブ中に書き込む
べきデータをパックするステップにして、該データが該
第一および第二入出力バスインターフェース手段中にパ
ックされるパックするステップと、ヌ．パックしたデー
タを該メモリインターリーブ中に書き込むステップと、
ル．該メモリインターリーブから読み取るべきデータを
該第一および第二入出力バスに結合されたエイジェント
まで取ってくるステップにして、該データが該第一およ
び第二入出力バスインターフェース手段中に取ってくる
ステップと、オ．該メモリインターリーブから読み取っ
てきたデータを該エイジェントに転送するステップ。

【００１５】この多重プロセッサ相互接続方法において
は、メモリインターリーブ中に格納されたラインデータ
は、ｘバイトのデータを含むことが好ましい。また一エ
イジェントからメモリインターリーブに書き込まれるデ
ータは少なくとも一ラインデータを含むことが好まし
く、またデータをパックするステップはパックされたデ
ータをメモリインターリーブに書き込む前にラインバッ
ファ中へラインデータをパックすることが好ましい。さ
らにデータをパックするこのステップは、メモリインタ
ーリーブに書き込まれるべき多重ラインデータをパッキ
ングするための多重ラインバッファができること、多重
ラインバッファ中にデータをパックし続けること、そし
て多重ラインバッファの中にパックされたデータをメモ
リインターリーブへ書き込むことにより多重ラインバッ
ファが空にされるときは常に、各多重ラインバッファが
新規なデータに利用できるようにすべく多重ラインバッ
ファを回転（rotation）させることできることが好まし
い。

【００１６】この多重プロセッサ相互接続方法において
は、メモリインターリーブ中に格納されたラインデータ
は、ｘバイトのデータを含むことが好ましい。またメモ
リインターリーブから読み取るべきデータを、第一およ
び第二入出力バスに結合された一エイジェントへ取って
くるステップは、取ってきたデータをそのエイジェント
に転送する前に少なくとも一ラインデータをラインバッ
ファ中に取ってくることを含むことが好ましい。さらに
第一および第二入出力バスに結合されたエイジェントへ
メモリインターリーブからデータを取ってくる方法は次
のステップを含むことが好ましい。イ．メモリインター
リーブから読み取るべき先取りされたデータからなる多
重ラインを受信するための多重ラインバッファを与える
こと、ロ．メモリインターリーブからデータを読み取る
エイジェントの優先レベル相応数のラインデータを選択
的に取ってくること、ハ．そのエイジェントにより多重
ラインバッファから読み取られたデータを転送するステ
ップ。

【００１７】本発明の他の課題、利点は以下の説明、添
付の図面、および前記特許請求から明かとなろう。

【００１８】

【実施例】図を参照するに、図１（ａ）（ｂ）は本発明
に基づき四つのプロセッサ１０２、１０４、１０６、１
０８、二つのシステムバス１１０、１１２および二つの
サブシステム入出力バス１１４、１１６を含む本発明の
多重プロセッサシステムの実施例を示すブロック線図で
ある。プロセッサ１０２、１０４はシステムバス１１０
に結合され、プロセッサ１０６、１０８はシステムバス
１１２に結合される。好ましい実施例では１１０、１１
２は多重化されない、保有型バーストバス（tenured bu
rst bus）である。「保有型」とは、データ転送の間、
あるマスターがバスを占有することを意味し、「多重化
されない」とは、個別化された物理的アドレスおよびデ
ータ路を意味する。「バースト」とは、一つのアドレス
がシステムバス上に置かれること、そしてその後メモリ
ラインデータ全体が転送されるまで、データビット群
（例えば好ましい実施例では３２ビットまたは６４ビッ
トのいずれかのデータ）が各システムバスクロックで転
送されることを意味する。

【００１９】プロセッサ１０２-１０８はシステムバス
１１０、１１２を介して四つの独立の二重ポート付きメ
モリインターリーブ１１８、１２０、１２２、および１
２４に結合される。バス１１０、１１２はメモリバスと
呼んでもよい。インターリーブとは、一つのメモリ分配
方式（memory partitioning scheme）で、多重メモリバ
ンクにまたがり線形にアドレス指定されるメモリライン
を複合する（interleave）方式である。例えば図１
（ａ）（ｂ）に示す四路インターリーブ（four-wayinte
rleave）においては、ラインアドレス０はメモリインタ
ーリーブ１１８のバンク０にマップされ、ラインアドレ
ス１はメモリインターリーブ１２０のバンク０にマップ
され、ラインアドレス２はメモリインターリーブ１２２
のバンク０にマップされ、ラインアドレス３はメモリイ
ンターリーブ１２４のバンク０にマップされ、ラインア
ドレス４はメモリインターリーブ１１８のバンク０にマ
ップされ、以下同様である。図１（ａ）（ｂ）の多重プ
ロセッサシステム１００には四つのメモリインターリー
ブが示されるが、開示したアーキテクチャに任意の適当
な数のインターリーブが使用できる。ただし一つないし
四つのメモリインターリーブが典型的である。

【００２０】システムバス１１０、１２０にはまた二重
ポート付き（dual ported）中断コントローラ１２６、
および二重ポート付き入出力バスインターフェース回路
１３４、１３６を含んだ入出力バスインターフェース手
段が結合される。その場合、入出力バスバスインターフ
ェース回路１３４がシステムバス１１０、１１２に入出
力バス１１４をインターフェースし、入出力バスインタ
ーフェース回路１３６が入出力バス１１６をシステムバ
ス１１０、１１２にインターフェースする。中断コント
ローラ１２６、および入出力バスインターフェース回路
１３４、１３６のオペレーションは後述する。

【００２１】入出力バス１１４、は一次入出力バスとし
て設計されており、多重プロセッサ一システム１００に
ビデオサブシステム１３８を結合する。ビデオサブシス
テム１３８はまたビデオバス１４０を介してプロセッサ
１０２-１０８に直接に結合される。入出力バス１１４
には周辺バス１４２が結合され、多重プロセッサ一シス
テム１００を標準の周辺デバイス１４４、ＲＯＭ／ＲＡ
Ｍ１４６、診断プロセッサ１４８、および構築兼検査
（configuration and test, CAT）コントローラコント
ローラ１５０に結合する。コントローラ１５０はＣＡＴ
バス１５２、を介して１００に対してもインターフェー
スする。入出力バス１１４に供する中央調停制御点（ce
ntral arbitration control point, CACP）を収容する
直接メモリアクセス（direct memory access, DMA）コ
ントローラ１５４もまた直接メモリアクセスオペレーシ
ョンのため入出力バス１１４に結合される。

【００２２】ある数の拡張スロット１５６が、これと対
応する数のエイジェントを多重プロセッサ一システム１
００にインターフェースするため、入出力バス１１４上
に設けられる。多重プロセッサ一システム１００用の好
ましい入出力バスは、例えば「マイクロチャンネル」の
名称でＩＢＭコーポレーションから市販されている。こ
の入出力バスバスは８個の拡張スロットを与える。この
ようにして本発明のアーキテクチャを利用することによ
り、多重プロセッサ一システム１００に使用される入出
力バスに対応させてシステムバス（すなわちシステムバ
ス１１０、１１２）に単一負荷を与える代償として、あ
る数の拡張スロットを与えることができる。もしも上記
のＩＢＭ入出力バスが使用されると、８個の拡張スロッ
トが与えられるが、他の入出力バスバ選択すればその入
出力バスに応じた別の数の拡張スロットを与える。図示
した多重プロセッサ一システム１００の入出力バス１１
６はさらに別口の拡張スロット１５８を与え、また入出
力バス１１６に結合された中央調停制御点ＣＡＣＰ付き
のＤＭＡコントローラ１６０を含む。

【００２３】図示した実施例では四つのプロセッサ１０
２-１０８を示すが、与えられた用途および必要なプロ
セッサパワーに応じ、本発明に基づいて任意の合理的な
数のプロセッサが使用できることは明白である。さら
に、単一プロセッサ１０２-１０８の代わりに双対プロ
セッサ（dual processors）を与えることができる。プ
ロセッサ１０２-１０８は好ましくはインテルコーポレ
ーションから市販されている８０４８６プロセッサであ
る。いずれにせよ、プロセッサ１０２-１０８は、図１
（ａ）のプロセッサ１０２の拡大図により示されるプロ
セッサバスＰＢにより相互接続されるプロセッサユニッ
トＰおよびコピーバックキャッシュメモリＣを含む。

【００２４】コピーバックキャッシュは読み取りヒット
（read hits）および書き込みヒット（write hits）を
共に、システムバスまたはメモリバスから離して保持す
る。書き込みヒットはその内部キャッシュエントリーを
修正し、キャッシュメモリ内で修正されたラインにマー
クを付ける。グローバルキャッシュ コンシステンシー
プロトコルは、ただ一つのコーピーバックキャッシュ
メモリのみがシステムに通報せずにラインを占有し、こ
れを自由に修正することを許す。占有者たるキャッシュ
（以下、オーナーキャッシュと言う）はデータのライン
の有効なコピーのみを有することができるので、それが
修正済みラインデータを置換するときはシステムメモリ
を更新しなければならない。オーナーキャッシュはまた
他の任意のシステムデバイスからのライン要求に応答し
て、ライン内容を供給する責任をもつ。

【００２５】図１（ａ）（ｂ）のコンフィギュレーショ
ン（構成）は、例えば図４、図５の構成に拡大する（up
-scaled）ことができ、あるいは図２、図３のコンフィ
ギュレーションに縮小することができる。図２の点線の
箱に示すように究極的縮小は、一つのバス、一つのプロ
セッサおよび一つのポート付きメモリを具えたシステム
１６２への縮小である。コンフィギュレーションは、一
つ以上のプロセッサ、一つのバスおよび一つのポート付
きメモリからなる最も簡単なこの例の場合から、Ｎバ
ス、Ｎポート付きメモリ、およびＮバス各々に接続され
た一つ以上のプロセッサを備えた場合に及ぶ。特に、図
２-５はそれぞれ、単一バスシステム、双対バスシステ
ム、三バスシステム、および四バスシステムを示す。一
般に入出力バスはＮシステムバスすべてにまたがりポー
ト結合するか、あるいはＮ未満のシステムバスのいくつ
かに対してポート結合することができる。後者の場合、
すべてのプロセッサが入出力バスリソースに関して同一
の判断（view）を持つことを保証するため、このＮ個の
ポートを結合されたメモリはハードウェアの形でインテ
リジェント復号器およびバス-ツー-バスブリッジサービ
ス（bus-to-bus bridge service）を与えることができ
よう。

【００２６】本発明のアーキテクチャの重要な特徴は、
システムバス１１０、１１２および入出力バス１１４、
１１６が独立に調停されるシステムリソースであるこ
と、すなわち多重プロセッサ一システム１００が、分離
状バス構造（decoupled bus structure）を含むこと、
である。独立の調停はすべてのシステムコンフィギュレ
ーションについてすべてのシステムおよび入出力バスに
対し行われる。例えば、図１（ａ）（ｂ）に示す実施例
ではシステムバス１１０、１１２は各々、それら自身の
調停回路１１０Ａ、１１２Ａをバスシステムの一部とし
て含み、調停はよく知られた調停戦略、例えば指定され
た優先レベル、に基づいて行われる。同様に、入出力バ
ス１１４、１１６の調停はよく知られた調停戦略に従っ
て独立に行われる。

【００２７】このようにしてエイジェントが、その接続
されている入出力バスの占有者になるべく調停を行う
と、そのエイジェントはその入出力バスのみの専有権を
勝ち取る。あるエイジェントが主メモリへのアクセスを
希望することをある入出力バスインターフェースが復号
するときのみ、そのエイジェントはシステムバスを求め
る調停を行い、メモリサイクルを実行する。それゆえ、
エイジェントは、多重プロセッサシステムのプロセッサ
が依然としてシステムバス（すなわち図１（ａ）（ｂ）
の多重プロセッサシステム１００内のシステムバス１１
０、１１２）につながるメモリインターリーブへの完全
なアクセスを有する間、その入出力バス上の他のエイジ
ェントと通信することができる。

【００２８】図６のブロック線図は、現在実行可能な多
数のオペレーションによって、どのようにして開示に係
るアーキテクチャの分離状バス（decoupled bus）構造
体が多重プロセッサ一システム１００内でオペレーショ
ンを行うかを例示する。例えば図６に示すように、プロ
セッサ１０６はシステムバス１１２を経由し信号路１６
４を通してメモリインターリーブ１１８に結合され、プ
ロセッサ１０４はシステムバス１１０を経由し、信号路
１６６を通してメモリインターリーブ１２４に結合され
る。

【００２９】さらに、以下のシステムオペレーションも
プロセッサ１０６、１０４のオペレーションと同時進行
する。イ．二つの入出力バスエイジェントＭ２Ｕ１、Ｍ
２Ｕ２が入出力バス１１６を経由し信号路１６８を通し
て別の入出力バスに結合される。ロ．バスエイジェント
Ｍ１Ｕ１が入出力バス１１４を経由し信号路１７０を通
して入出力バスインターフェース回路１３４に結合され
る。信号路１７０は多分メモリオペレーションのために
システムバス１１０、１１２の一つが利用可能となるの
を待っている。ハ．プロセッサ１０８はビデオバス１４
０を経由し信号路１７２を通してビデオサブシステム１
３８に結合される。もちろん、信号路１６４-１７２は
端に本発明の例示のため１００を通して現在存在する多
数の信号路の例をしめすにすぎない。分離状バス構造は
メモリインターリーブおよびキャッシュメモリと一体的
になって、システムプロセッサおよび入出力バス上に駐
在するエイジェントの同時的オペレーションを可能に
し、また、本開示のアーキテクチャに基づいて構成され
るシステムバスおよびシステムメモリの使用を最小限に
する。

【００３０】本例の多重プロセッサシステムの別の特徴
は、本多重プロセッサシステムが主メモリ（すなわち図
１（ａ）（ｂ）のメモリ１１８-１２４）からまたは主
メモリへデータを移動する際に実質上最大速度で入出力
バス上のエイジェントを活動させることができる点であ
る。このため、入出力バスインターフェース回路１３
４、１３６は主メモリから読み取ったデータを、エイジ
ェントがそのデータを受信するや否や供給するように構
成されており、また主メモリへ書き込まれたデータを、
エイジェントがそのデータを供給することができるよう
になるや否や、受信するように構成されている。このこ
とは各エイジェントの能力を改善するのみならず、各エ
イジェントによる入出力バス帯域の利用度を低減する。
入出力バス帯域の利用が低減すれば一層多数のエイジェ
ントが入出力バスによるサービスを受けられるようにな
り、また入出力バスリソースす（なわち入出力バス上の
エイジェント）へのアクセスを試みるプロセッサの停滞
を低減することができる。

【００３１】入出力バス上のエイジェントと本例の多重
プロセッサシステムの主メモリもしくはメモリインター
リーブとの間のデータ交換について図７を参照して説明
する。この図は図１（ｂ）の入出力バスインターフェー
ス回路１３４のブロック線図である。入出力バスインタ
ーフェース回路１３４、１３６は互いに非常に類似し、
実質上同一であるので、入出力バスインターフェース回
路１３４のみをここに説明する。最大効率は入出力バス
インターフェース回路１３４、１３６が本システムのバ
スの全線（１６もしくは３２バイト）のバースト読み取
り／書き込みサイクルを使用するときに得られる。これ
らのサイクルは、最適にインターリーブ化されたメモリ
アーキテクチャを利用する。次いでこのアーキテクチャ
がメモリインターリーブおよびプロセッサコピーバック
キャッシュ間の取引に対して最適化される。

【００３２】入出力バスインターフェース回路１３４、
１３６がシステムバス全線のバースト読み取り／書き込
みサイクルを許容できるようにするため、データは入出
力バスインターフェース回路１３４、１３６内にバッフ
ァされる。書き込みにおいては入出力バスエイジェント
によるある数の書き込みが、少なくとも一つのバッファ
レジスタを含むバッファ手段内に蓄積され、読み取りに
おいてはシステムメモリからの少なくとも一ラインのデ
ータが同じバッファ手段中に読み取られる。これらの読
み取り／書き込みオペレーションはほとんどの入出力バ
スエイジェントもしくはマスターが「ブロック指向され
ている」という事実、すなわちデータは大体において大
きく、かつ比較的に良好に組織化され、しかも線形上昇
アドレス順で進行するという事実、を利用する。このこ
とは入出力バスのストリーミングモードプロトコルにと
って特に有用である。これらプロトコルは定義により一
様（homogeneous）である。すなわち単一データストリ
ームはすべて読み取りであるかすべて書き込みで、線形
上昇アドレス順になっている。

【００３３】図７に示す入出力バスインターフェース回
路１３４の実施例では、これらバッファレジスタは先着
順先出力（first-in-firsut-out, FIFO）レジスタ１７
４Ａ-１７４Ｙを含む。ＦＩＦＯレジスタ各々は（Ｘ＋
１）データワード Ｄ０-ＤＸを含み、１２８ビットも
しくは２５６ビットのいずれかのメモリラインデータ全
体を格納する。例えばＸは７にすることができる。これ
は各々１６ビットもしくは３２ビットの８データワード
が、１２８ビットもしくは２５６ビットラインデータ用
の各ＦＩＦＯレジスタ１７４Ａ-１７４Ｙ内に格納され
るようにするためである。

【００３４】入出力バスインターフェース回路１３４の
入出力バスアドレス復号器１７６が主メモリへのバスマ
スター書き込みを復号しても、その書き込みはシステム
バス、すなわちシステムバス１１０、１１２の一方、に
直ちには伝播されない。データは入出力バスインターフ
ェース回路１３４内にラッチ留めされる。さらに特定す
るとＦＩＦＯレジスタ１７４Ａ-１７４Ｙ中にラッチ留
めされ、バスマスターサイクルが直ちに停止される。こ
のようにして入出力バスインターフェース回路１３４
は、現バスマスターであるエイジェントがデータを供給
するや否や、そのデータを受領する。ここでマスターが
線形アドレス順の書き込みを続行するか、そうでなけれ
ばあるストリームを開始すると仮定しよう。入出力バス
インターフェース回路１３４は、ラインバッファである
ＦＩＦＯレジスタ１７４Ａ-１７４Ｙの一つにラインデ
ータ全体が捕捉されるまで、すなわち「パック（充填）
される」まで、遅延無しにデータをラッチし続ける。こ
のラインデータは当該システムコンフィギュレーション
に応じて１６ビットまたは３２バイトである。

【００３５】その場合のみ、入出力バスインターフェー
ス回路１３４のバス／ＦＩＦＯコントローラ１７８はシ
ステムバスすなわちシステムバス１１０、１１２の一方
を求めて調停し、主メモリまたはメモリインターリーブ
１１８-１２４へ単一書き込みラインバーストとしてデ
ータを伝播する。その一方、入出力バスインターフェー
ス回路１３４内の別のＦＩＦＯレジスタまたはラインバ
ッファは中断無しに主マスターからデータを受信し続け
てこれをパックし続ける。

【００３６】図１（ａ）（ｂ）の多重プロセッサ一シス
テム１００の好ましい実施例では、入出力バスインター
フェース回路１３４、１３６はシステムコンフィギュレ
ーションに応じて４または８個のＦＩＦＯレジスタまた
はラインバッファを有する。その場合Ｙは３または７に
等しい。もちろん、与えられた用途の必要に応じて任意
の合理的な数のＦＩＦＯレジスタが使用できる。このよ
うにしてＦＩＦＯレジスタ１７４Ａ-１７４Ｙはマスタ
ーにより連続的に充満され、システムバスを介して主メ
モリへ移され、次いで新規データに再度利用可能にされ
る。ラインバッファまたはＦＩＦＯレジスタ１７４Ａ-
１７４Ｙは無期限に回転（roll over）し続け、マスタ
ーの遅延を起こさせない。ただし一つのバッファを空に
する前にすべてのバッファが充満するほどにシステムバ
スが遅れてしまったときはこのかぎりではない。この遅
れが生じた場合は、マスターは一つのレジスタまたはラ
インバッファが利用可能となるまで、停留（stall）さ
れる。

【００３７】「パッキング」という語は、単一システム
バスバースト書き込みをすべく多重バスマスターサイク
ルを集合化（assembled）することを意味する。例えば
３２ビットマスターの８サイクルが３２バイトのライン
サイズを得るための単一システムバス書き込みにパック
される。８バスマスターサイクルに関連して高々一キャ
ッシュコヒーレンシーオペレーションが生ずるように、
ラインサイズがシステムキャッシュメモリのサイズに一
致されることが好ましい。１６ビットマスターの場合
は、そのサイクルの内の１６個が単一システムバス書き
込みにパックされる。

【００３８】入出力バスインターフェース回路１３４の
入出力バスアドレス復号器１７６が主メモリからバスマ
スター読み取りを復号すると、入出力バスアドレス復号
器１７６はマスターを停留させ、直ちにシステムバスを
得る調停を行う。一旦システムバス１１０、１１２の一
つが勝ち取られると、入出力バスインターフェース回路
１３４が主メモリからラインデータ全体を単一バースト
読み取りで取って来て、ラインバッファまたはＦＩＦＯ
レジスタ１７４Ａ-１７４Ｙの一つに局所的に格納す
る。主マスターにより要求されたこのデータは入出力バ
ス１１４上に出力され、マスターは解放される。もしも
マスターが線形アドレス順の読み取りを続行するか、あ
るいはストリームを開始すると、入出力バスインターフ
ェース回路１３４はそのラインバッファから遅延無しに
データを供給する。

【００３９】マスターが線形上昇順にデータを要求し続
けることを予期して、入出力バスインターフェース回路
１３４はさらにシステムバスバースト読み取りを開始す
ることができる。これを先取り読み取りと言う。これは
別のラインバッファまたはＦＩＦＯレジスタ１７４Ａ-
１７４Ｙのいくつかに格納する。このようにして入出力
バスインターフェース回路１３４はマスターの要求を予
期し、マスターが要求するときに所望のデータが準備さ
れているように局所的に待機させておく。入出力バスイ
ンターフェース回路１３４は、一ラインデータ以上で最
大数がラインバッファもしくはＦＩＦＯレジスタ１７４
Ａ-１７４Ｙの数に相当する数のラインデータを、主メ
モリから先取りするように選択的に構成できる。例えば
メモリ読み取りを行うバスエイジェントまたはマスター
の調停レベルに基づいて、１、２、４、または８ライン
データが先取りできる。先取りされるライン数は、当該
バスエイジェントに相関される。この相関はその数が当
該エイジェントにより読み取られるライン数に対応する
ようになっている。

【００４０】入出力バスインターフェース回路１３４の
書き込みオペレーションと異なり、第一バスマスターの
読み取りは入出力バスインターフェース回路１３４が主
メモリから第一ラインデータを取ってくる間、停留され
る。しかし、３２ビットマスターおよび３２バイトライ
ンサイズを用いる場合は、次の７サイクルがラインバッ
ファまたはＦＩＦＯレジスタ１７４Ａ-１７４Ｙの一つ
から遅延無しにサービスを受ける。したがって、停留し
た読み取りに関連して生じた時間損失は、はるかに多数
の非遅延読み取りが行われる間に効果的に償却（amorti
zation）され、平均読み取り待ち時間（average read l
atency）が低下される。

【００４１】最新のデータのみの使用を確実化する上記
開示に係る多重プロセッサアーキテクチャのための作動
方法および装置を以下に説明する。本例の高性能多重プ
ロセッサアーキテクチャは、上記入出力バスインターフ
ェース回路１３４、１３６内の主メモリに書き込むデー
タの格納を含む。入出力バスインターフェース回路１３
４、１３６への書き込みデータの格納によって、現在バ
スマスターとなっているエイジェントがデータを供給す
ることができるようになるや否や、確実にそのデータが
受領される。しかし、そのデータが主メモリに書き込ま
れるまで、主メモリ内に収容されているデータは最新の
データではない。コピーバックキャッシュメモリも未だ
主メモリ内のデータになっていないそのデータの正確な
コピーのみを収容できる。また上記開示の多重プロセッ
サシステムの中断コントローラ１２６は緊密結合され
る。すなわち中断コントローラ１２６へのアクセスは、
入出力バス１１４、１１６上に駐在するエイジェントお
よびシステムバス１１０、１１２上に駐在するプロセッ
サ１０２-１０８により、入出力バスあるいはシステム
バスへのアクセスもしくはシステムバスの占有をするこ
となしに迅速に行うことができる。

【００４２】したがって本例の高性能アーキテクチャに
おいては、中断が行われる前にあるバスエイジェントに
より主メモリに書き込まれたデータが主メモリに到達す
ること、かつ入出力バスインターフェース回路１３４、
１３６のＦＩＦＯレジスタ１７４Ａ-１７４Ｙを通して
伝播中ではないことを確実化しなければならない。さら
にターゲットメモリロケーションのキャッシュ化したコ
ピーがすべて、中断が行われる前に無効化されもしくは
更新されることを確実化しなければならない。さもない
と、中断肯定応答サイクル（interrupt acknowledge cy
cle）およびまだ未更新の主メモリからのプロセスデー
タに応答して中断サービスルーチン（ＩＳＲ）が呼びだ
されることがある。

【００４３】ここで図８ないし１１を参照する。これら
の図は図１（ａ）（ｂ）の多重プロセッサ一システム１
００の一部で、最新のデータのみが使用されることを確
実化する多重プロセッサ一システム１００のオペレーシ
ョンを例示する。入出力バスインターフェース回路１３
４、１３６が類似するため、図７の場合と同様、入出力
バスインターフェース回路１３４のみを説明する。入出
力バスマスターＭ１Ｕ１が主メモリへ書き込みを行うと
きは、入出力バスインターフェース回路１３４のＦＩＦ
Ｏレジスタ１７４Ａ-１７４Ｙがアドレス／データをラ
ッチ留めし、直ちにマスターＭ１Ｕ１を解放する。すな
わちマスターＭ１Ｕ１は、データが主メモリに到達する
ことを待ってからそのサイクルを停止する必要がない。
これについて図８を参照されたい。

【００４４】Ｍ１Ｕ１の書き込みサイクルが終了するや
否や、マスターＭ１Ｕ１の斜視図部分から、書き込みが
完了され、関連のプロセッサ（図８ないし１１にプロセ
ッサ１０４）に書き込みサイクルが終了したことを示す
中断信号が発生される。システムバス上には中断コント
ローラ１２６が駐在するので、また中断コントローラ１
２６は入出力バスマスターの活動と同時的にアクセスで
きるので、中断信号（Ｉ）は図９に示すようにプロセッ
サ１０４へ通過される。プロセッサ１０４は中断コント
ローラ１２６から中断ベクトルを取得するため、システ
ムバス１１０上に中断肯定応答（Inerrupt Acknowledg
e, ＩＡＫ）サイクルを発生する。これは図１０に示す
ようにプロセッサ１０４が中断サービスルーチン（Inte
rrupt Service Routine,ＩＳＲ）を行うことができるよ
うにするためである。本開示の多重プロセッサシステム
のオペレーションのこの特徴により、最新データのみが
システムにより使用されることを確実化するため、ＩＡ
Ｋサイクルのサービスが遅延される。

【００４５】Ｍ１Ｕ１からの中断要求に応答してプロセ
ッサ１０４がＩＡＫサイクルをシステムバス１１０上に
発生するとき、もしもシステムバス１１０が入出力バス
１１４の現在の占有者でないなら、すなわち入出力バス
１１４が他のあるバスマスターに占有され、このデータ
がＦＩＦＯレジスタ１７４Ａ-１７４Ｙ内に収容できる
なら入出力バスインターフェース回路１３４が当該ＩＡ
Ｋサイクルを求める再試行信号ＲＥＴＲＹをプロセッサ
１０４に発生し、図１１に示すようにビジー信号（使用
中であることを示す信号）ＢＵＳＹを提起する。この入
出力バスインターフェース回路１３４があたかも中断コ
ントローラ１２６の代わりに選択されたスレーブ（slav
e）であるかのように振る舞う。中断コントローラ１２
６は、入出力バスインターフェース回路１３４により発
生された再試行信号を検出するためシステムバスを監視
すると共に、スレーブとしてＩＡＫサイクルに応答して
適当な中断ベクトルを返すがその前に、予定数のクロッ
クサイクル分の時間だけ待機する。もしも中断コントロ
ーラ１２６がその待機時間の間、再試行信号を発見しな
いと、入出力バスインターフェース回路１３４は再試行
信号を発生しなくなり、従って中断コントローラ１２６
は適当な中断ベクトルを供給し、ＩＡＫサイクルを正常
通り終了する。

【００４６】この再試行信号は当該ＩＡＫサイクルを係
属させたまま、プロセッサ１０４をシステムバスから降
ろさせる。システムバス調停回路１１０Ａ、１１２Ａ
は、入出力バスインターフェース回路１３４がその信号
ＢＵＳＹを除去するまで、プロセッサ１０２がシステム
バス上に載ることを許さない。やがてシステムバスは入
出力バスの専有権を獲得する。しかし、先の占有者に帰
属する主メモリ書き込みのためのバスマスターであって
ＦＩＦＯレジスタ１７４Ａ-１７４Ｙに係属中のもの
が、すべてのバスマスター書き込みを完了し、すべての
関連のコヒーレンシーオペレーションを完了するまで
は、入出力バスインターフェース回路１３４はその信号
ＢＵＳＹを除去しない。入出力バスインターフェース回
路１３４は何時コヒーレンシーオペレーションが完了す
るかを決定するため、システムバスを監視する。入出力
バスインターフェース回路１３４がその信号ＢＵＳＹを
除去するまで、入出力バスインターフェース回路１３４
は他の任意のプロセッサによる入出力バスへのアクセス
の試み、またはＩＡＫサイクルの試みに応答して再試行
信号を発生し続ける。

【００４７】最後に入出力バスインターフェース回路１
３４がその信号ＢＵＳＹを除去すると、図１（ａ）に示
す１１０Ａまたは１１２ＡはＩＡＫサイクルを初めに試
みたプロセッサ１０４がサイクルを再発行させることを
許す。この場合は、入出力バスインターフェース回路１
３４は使用中でないので入出力バスインターフェース回
路１３４は再試行信号を発行せず、中断コントローラ１
２６が中断ベクトルを供給し、サイクルを終了する。こ
の場合、入出力バスインターフェース回路は再試行信号
を発行しないが、中断コントローラ１２６がプロセッサ
１０４に成功裡に中断ベクトルを供給してＩＡＫサイク
ルを終了させたことを入出力バスインターフェース回路
１３４が検出するまで、入出力バスインターフェース回
路は入出力バス専有権を「ロック」し、バスを他のマス
ターに引き渡すことはしない。この手順は、他の入出力
バスがマスターとして当該入出力バス占有権を獲得せん
として入出力バスインターフェース回路１３４にメモリ
書き込みを発行すると共により高い優先性の中断を上記
ＩＡＫ完了前に発行することに対抗するための保護策と
なる。もしも別のマスターによるバス占有が許可された
とすると、関連のデータが依然として入出力バスインタ
ーフェース回路１３４のＦＩＦＯレジスタ１７４Ａ-１
７４Ｙ内に存在しているにも拘わらず、より高い優先性
の中断のために中断コントローラ１２６が中断ベクトル
を供給する可能性がある。上記のＩＡＫサイクルの取り
扱いと類似の方法で使用中の入出力バスへの非ＩＡＫサ
イクルを取り扱うことにより、システム性能を強化する
ことができ、デッドロックを回避することができる。

【００４８】バッファしたデータがインターフェース回
路内に駐在するときは中断肯定応答（ＩＡＫ）サイクル
の発行をプロセッサに再試行させるよう、多重プロセッ
サ一システム１００の入出力バスインターフェース回路
１３４、１３６等のシステムの全入出力バスインターフ
ェース回路を構築できるが、そのようなオペレーション
はシステムの動作を遅延させるだけである。もしもすべ
てのバッファ済みデータが、ＩＡＫサイクルの完了前に
主メモリに排出されているなら、システムの遅延が起き
る。従って一次入出力バス１１４に対する入出力バスイ
ンターフェース回路１３４についてのみ、上記ＩＡＫ再
試行オペレーションを与えることが好ましい。入出力バ
ス１１６等の任意の追加の入出力バスからのデータの排
出は、任意の追加入出力バスへの入出力アクセスをシス
テムのプロセッサに行わせることにより、確実化でき
る。この手順は入出力バスインターフェース回路１３４
のＩＡＫ再試行オペレーションよりも遅いけれども、任
意の駐在データを主メモリへ排出することを確実に行う
ことができる。

【００４９】ここで好ましい入出力バスであるＩＢＭマ
イクロチャンネルを引用しながら、分離状多重入出力バ
ス（multiple decoupled I/O buses）を共通システムバ
スに対してインターフェースするための方法および装置
を説明する。しかしながら、本発明のこの特徴は一般的
にいかなる入出力バスに対しても、それが与えられた多
重プロセッサシステムに使用すべく選択されたものであ
れば、適用できることを了解されたい。とりわけ分離状
多重入出力バスを使用することの利点は、多重プロセッ
サシステムを得る上で構築の自由度が大きいことが挙げ
られる。その理由は各追加入出力バスが相当数（例えば
本好ましい入出力バス例では８または１６個）の拡張ス
ロットを支持するからである。入出力バスは独立であ
り、主メモリデータ読み取り／書き込みをバッファする
ので、達成可能な入出力データ率は各入出力バスの追加
数に比例して増大する。追加入出力バスは入出力帯域お
よび容量への要求が大きくなるに伴って追加できる。ま
た各追加入出力バスは独立にバッファされるので、シス
テムバス上に１この余分の負荷があることを別にすれば
追加入出力バスを追加しても関連して生じる内在的な電
気的負荷の問題は起きない。例えばマイクロチャンネル
入出力バスの使用により、１個の余分なシステムバス負
荷で８個の追加入出力バスエイジェントに対する容量を
与える。本例に開示した多重プロセッサシステムにおい
ては、入出力バスは各々にそれ自身の入出力バスインタ
ーフェース回路および内蔵のＣＡＣＰとのＤＭＡを有す
ることに注目されたい。

【００５０】本例の多重プロセッサシステムにおいては
多重入出力バスを許容するために二つの復号装置が利用
される。それらは、利用可能なメモリおよび入出力バス
の入出力空間を分割（partitions）するプログラム可能
な復号器と、エイジェントおよびＤＭＡ／ＣＡＣＰ等の
各入出力バス上のハードウェア（これらは市販のもので
よい）が一つ以上の入出力バスの存在を理解する義務か
ら解放するためのアドレストランスレーターとである。

【００５１】入出力バスに対する各入出力バスインター
フェース回路、例えば図７に示す入出力バスインターフ
ェース回路１３４、は一組の入出力バスコンフィギュレ
ーションレジスタ１８０を含む。入出力バスコンフィギ
ュレーションレジスタ１８０のいくつかは入出力バスが
応答するメモリアドレスおよび入出力アドレスを確定す
る。システムコンフィギュレーション（システムの構
築）の期間に、各入出力バスに関連された入出力バスイ
ンターフェース回路１３４の入出力バスコンフィギュレ
ーションレジスタ１８０の内の対応するものに、ＣＡＴ
バスを介して入出力バスに対する特定のアドレス領域が
負荷される。このようにして利用可能なメモリ空間およ
び入出力空間が多重入出力バスに分配される。入出力バ
スコンフィギュレーションレジスタ１８０内に与えられ
る特定のアドレスレジスタには次のものがある。イ．あ
る特定の入出力バスに分配されたメモリアドレスの領域
を特定するための、入出力バスメモリレジスタのトップ
／ボトム ＴＯＭ／ＢＯＭ、ロ．ある特定の入出力バス
に分配された入出力アドレス領域を特定するための、入
出力アドレスレジスタのトップ／ボトム ＴＩＯ／ＢＩ
Ｏ、ハ．ある特定の入出力バスに対して、７６８Ｋない
し８９６Ｋ領域内のいずれの８Ｋ幅拡張ＲＯＭスライス
が分配されたかを特定するためのＲＯＭ拡張レジスタ、
ニ.２４ビットアドレスバスエイジェントを支持するた
めに８Ｋないし１６Ｍ領域内のいずれの１Ｍスライスが
特定入出力バスに分配されたかを特定するための８Ｋな
いし１６Ｍローカルビットレジスタ。

【００５２】入出力バスハードウェアに関連していくつ
かの固定アドレスが設けられる。ＩＢＭマイクロチャン
ネルハードウェアではこれら固定アドレスのすべてが入
出力空間の最下位５１２バイト内に駐在する。例えば、
入出力ポート０１００ｈ-０１０７ｈはエイジェントの
構築のために保全される。エイジェントがセットアップ
モードに置かれると、そのエイジェントはこの領域の入
出力アドレス空間に応答し、かつコンフィギュレーショ
ンを目的としてのみ、この領域に応答する。すべてのエ
イジェントが入出力アドレス空間の同一領域を使用する
ので、異なる入出力バス上のエイジェントを識別するた
め、システムバスアドレス復号器１８２が設けられる。
しかしその場合でも複合器１８２は同時にすべての入出
力バス上のすべてのエイジェントが依然入出力アドレス
空間の同一領域を見ることを保証する。入出力バスコン
フィギュレーションレジスタ１８０内の専用トランスレ
ーションレジスタによって入出力バスインターフェース
回路１３４内にプログラム可能なアドレストランスレー
ション装置が設けられる。システムの構築と同時に、各
入出力バスインターフェース回路１３４内のこの専用ト
ランスレーションレジスタは、ＣＡＴバスを介してこれ
ら固定アドレスへのアクセスを復号またはトランスレー
ションするために使用するベース値を負荷される。

【００５３】例えば、図１（ａ）（ｂ）に示すようにそ
れぞれ入出力バス１１４、１１６に接続された入出力バ
スインターフェース回路１３４、１３６がそれらのシス
テムバスアドレス復号器に対しトランスレーションベー
ス値として００００ｈおよび０４００ｈを有していると
仮定しよう。トランスレーションベース値００００ｈを
持つ、図７に示す入出力バス１１４のシステムアドレス
復号器１８２は、００００ｈで始まる５１２倍塗布に応
答する。この入出力バス上のエイジェントをプロセッサ
が構築するときは、このプロセッサは入出力バス手ｋ木
に基づきポート０１００ｈ-０１０７ｈを通して構築を
行う。第二の入出力バスバス１１６上のエイジェントを
構築するためには、このプロセッサはポート０５００-
０５０７ｈを通して構築を行う。すなわちポートは５１
２バイトブロック中に同じだけオフセットされている
が、この場合は００００ｈの変わりに０４００ｈを基準
とするしかし、第二入出力バス１１６の入出力バスバス
インターフェース回路１３６のシステムバスアドレス復
号器（この復号器は図してないが、図７のシステムバス
復号器１８２と実質的に同一である）が第二入出力バス
１１６上にサイクルを伝播するに先立ちこのオフセット
を剥奪（strip）する。その結果第二入出力バス１１６
上のエイジェントは依然として０１００ｈ-０１０７ｈ
のコンフィギュレーションサイクルを見る。

【００５４】

【効果】以上に説明したように、本発明は第一に多重プ
ロセッサコンピューターシステムのアーキテクチャを構
築するための改良された方法および装置を与えることが
できる。そしてこの多重プロセッサコンピューターシス
テムのアーキテクチャを構築する方法および装置は、シ
ステムバス各々に結合された少なくとも二つのプロセッ
サに対し独立に調停される少なくとも二つのシステムま
たはメモリバス、並びに単一システムバスを用いて複数
システムに供する同数までの入出力バスエイジェントを
許容できる多重拡張スロットを与えるべくシステムバス
に結合される少なくとも一つの独立に調停される入出力
バスを含むことができる。またこの方法および装置は、
システムバス各々に結合されたプロセッサに対し独立に
調停される少なくとも二つのシステムまたはメモリバス
並びに多重拡張スロットを与えるべくシステムバスに結
合される少なくとも二つの独立に調停される入出力バス
を含むことができる。これらの多重拡張スロットは単一
システムバスを用いて複数システムに供する相当数の入
出力バスエイジェントを許容できる拡張スロットであ
る。そしてこれら多重拡張スロットは一つのシステムバ
スに負荷がかかるだけで前記入出力バスと入出力バスエ
イジェント間にメモリデータバッファリングを与えるこ
とができる。

【図面の簡単な説明】

【図１】本発明の多重プロセッサシステムの実施例を示
すブロック線図で、四つのプロセッサ、二つのシステム
バスおよび二つのサブシステム入出力バスを含む例を示
す。

【図２】図１（ａ）（ｂ）の多重プロセッサシステムの
縮小されたコンフィギュレーションのブロック線図の一
部である。

【図３】図１（ａ）（ｂ）の多重プロセッサシステムの
縮小型コンフィギュレーションのブロック線図の残りの
一部である。

【図４】図１（ａ）（ｂ）の多重プロセッサシステムの
拡大型コンフィギュレーションのブロック線図の一部で
ある。

【図５】図１（ａ）（ｂ）の多重プロセッサシステムの
拡大型コンフィギュレーションのブロック線図の残りの
一部である。

【図６】図１（ａ）（ｂ）の多重プロセッサシステムの
ブロック線図で、このシステム上で同時に行うことので
きるオペレーションを例示する。

【図７】図１（ａ）（ｂ）の多重プロセッサシステムの
入出力バスインターフェース回路のブロック線図であ
る。

【図８】図１（ａ）（ｂ）の多重プロセッサシステムに
おいて最新のデータのみが使用されることを確実化する
本システムの動作を例示する、多重プロセッサシステム
の図の一部である。

【図９】図８と同様、図１（ａ）（ｂ）の多重プロセッ
サシステムにおいて最新のデータのみが使用されること
を確実化する本システムの動作を例示する、多重プロセ
ッサシステムの図の他の一部である。

【図１０】図８と同様、図１（ａ）（ｂ）の多重プロセ
ッサシステムにおいて最新のデータのみが使用されるこ
とを確実化する本システムの動作を例示する、多重プロ
セッサシステムの図の他の一部である。

【図１１】図８と同様、図１（ａ）（ｂ）の多重プロセ
ッサシステムにおいて最新のデータのみが使用されるこ
とを確実化する本システムの動作を例示する、多重プロ
セッサシステムの図の他の一部である。

【符号の説明】

１００ 多重プロセッサシステム １０２-１０８ プロセッサ １１０、１１２ システムバス １１４、１１６ サブシステム入出力バス １１８-１２４ 二重ポート付きメモリインターリーブ １２６ 二重ポート付き中断コントローラ １３４、１３６ 二重ポート付き入出力バスインターフ
ェース回路 １３８ ビデオサブシステム１ １４０ ビデオバス １４２ 周辺バス １４４ 周辺デバイス １４６ ＲＯＭ／ＲＡＭ １４８ 診断プロセッサ １５０ 構築兼検査（configuration and test, CAT）
コントローラ １５２ ＣＡＴバス １５４ 直接メモリアクセス（direct memory access,
DMA）コントローラ １５６ スロット １５８ 拡張スロット １６０ ＤＭＡコントローラ １６２ 一バス、一プロセッサおよび一ポートメモリを
具えたシステム １６４-１７２ 信号路 １７４Ａ-１７４Ｙ ＦＩＦＯレジスタ １７６ 入出力バスアドレス復号器 １７８ バス／ＦＩＦＯコントローラ １８０ 入出力バスコンフィギュレーションレジスタ １８２ システムバスアドレス復号器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クレイグ エイ．ウォールラス アメリカ合衆国 29642 サウス カロラ イナ、イーズリ、フェアファックス ロー ド 205 (72)発明者 ジミー ディー．パイク アメリカ合衆国 29212 サウス カロラ イナ、コロンビア、ファイアブランチ ロ ード 119 (72)発明者 エドワード エイ．マクドナルド アメリカ合衆国 29072 サウス カロラ イナ、レキシントン、メドウ ウッド ド ライブ 164 (72)発明者 アーサー エフ．コウチクロフト，ジュニ ア アメリカ合衆国 29170 サウス カロラ イナ、ウエスト コロンビア、ウィトン ロード 3209 (72)発明者 ピー．クリス ラウバー アメリカ合衆国 29630 サウス カロラ イナ、セントラル、オールド シーダー レイン 126 (72)発明者 ダニエル シー．ロビンズ アメリカ合衆国 29640 サウス カロラ イナ、イーズリ、ジェイムズタウン ロー ド 321 (72)発明者 ジーン エフ．ヤング アメリカ合衆国 29073 サウス カロラ イナ、レキシントン、スウィート スプリ ングス ロード 3412

Claims (2)

【特許請求の範囲】
1. 【請求項１】多重プロセッサアーキテクチャであって、 少なくとも二つのシステムバスと、 該少なくとも二つのシステムバスのそれぞれに結合され
   た少なくとも二つのプロセッサと、 少なくとも二つのメモリインターリーブにしてその各々
   が、該少なくとも二つのシステムバスに結合された少な
   くとも二つのポートを各々に有するインターリーブと少
   なくとも一つの入出力バスにしてその上に駐在するエイ
   ジェントを、エイジェント相互に、また該プロセッサ、
   および該少なくとも二つのメモリインターリーブに結合
   する前記入出力バスと、 該少なくとも二つの入出力バスを該少なくとも二つのシ
   ステムバスに結合するための少なくとも一つの入出力バ
   スインターフェース手段とを含み、 該少なくとも二つのシステムバスおよび該少なくとも一
   つの入出力バスの制御が独立に調停され、 該少なくとも一つの入出力バスインターフェース手段
   が、該エイジェントから書き込まれるべきデータを該少
   なくとも二つのメモリインターリーブにラッチ留めする
   ための、かつ該エイジェントにより読み取られるべきデ
   ータを該少なくとも二つのメモリインターリーブから先
   取り読みするためのバッファ手段を含むことを特徴とす
   る多重プロセッサアーキテクチャ。
2. 【請求項２】多重プロセッサを相互接続するための方法
   であって、 第一および第二プロセッサを第一システムバスに相互接
   続するステップと、 第三および第四プロセッサを第二システムバスに相互接
   続するステップと、 少なくとも二つのメモリインターリーブを、該メモリイ
   ンターリーブ上の第一および第二ポートにより、該第一
   および第二システムバスに相互接続するステップと、 第一入出力バスインターフェース手段により第一入出力
   バスを該第一および第二システムバスにインターフェー
   スするステップと、 該第一入出力バスが該第一エイジェントを相互接続でき
   ると共に該プロセッサおよび該メモリインターリーブに
   接続できるように、第一エイジェントを該第一入出力バ
   スに結合するステップと該第一および第二システムバス
   並びに該第一入出力バスへのアクセスを独立に調停する
   ステップと、 該第一入出力バスに結合されたエイジェントから該メモ
   リインターリーブ中に書き込むべきデータをパッキング
   するステップにして、該データが該第一入出力バスイン
   ターフェース手段中にパックされる前記ステップと、 パックされたデータを該メモリインターリーブ中に書き
   込むステップと、 該メモリインターリーブから読み取るべきデータを該第
   一入出力バスに結合されたエイジェント取ってくるステ
   ップにして、該データが該第一入出力バスインターフェ
   ース手段中に取ってくるステップと、 該メモリインターリーブから取ってきたを、該第一入出
   力バスインターフェースから該エイジェントに転送する
   ステップとを含む多重プロセッサ相互接続方法。