JPH09101915A - キャッシュメモリの制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 画像データ処理において、縦方向に広がった
データに対しても高いキャッシュヒット率を持つキャッ
シュの制御方法を提供する。 【解決手段】 プロセッサが主メモリに対して出力する
メモリアドレス１０を上位タグ部１１、インデックス部
１２、下位タグ部１３、ラインアドレス部１４に分け、
インデックス部１２の値でキャッシュのエントリ番号を
求め、キャッシュのタグテーブル１６及び１７に上位タ
グ部１１と下位タグ部１３を記憶し、ラインデータメモ
リ部１８にラインアドレス部１４の値に対応する数のデ
ータを記憶する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
の制御方法に関し、特に画像データを記憶する主メモリ
とこの画像データを処理するプロセッサとの間におかれ
る画像データ用のキャッシュメモリの制御方法に関する
ものである。

【０００２】

【従来の技術】近年、マルチメディア技術の普及によっ
て、パソコン等の通常の計算機システムで画像データや
ビデオデータの圧縮・伸長、グラフィックスデータの回
転や変形などの画像処理を行う必要が生じてきた。一般
に、画像処理は扱うデータ量が大きく処理量も多い。こ
のためプロセッサでの処理速度の向上やメモリアクセス
の高速化を図るためにキャッシュメモリが使われる。

【０００３】図５は従来のキャッシュメモリを備えた計
算機システムの概略の構成を示すものである。図５にお
いて、１００はプロセッサ、１０１は主メモリ、１０２
は主メモリの一部のコピーを記憶するキャッシュメモリ
であり、これらはアドレスバス１０３及びデータバス１
０４で相互に接続されている。データバス１０４には、
バスコントローラ１０３が接続されている。

【０００４】プロセッサ１００が出力するアドレスに対
応するデータのコピーがキャッシュメモリ１０２に存在
（ヒット）する場合にはヒット信号１０５がバスコント
ローラ１０３に対して出力され、キャッシュメモリ１０
２内のデータがプロセッサ１００に対して返される。対
応するデータのコピーがキャッシュメモリ１０２内に存
在しない場合には、バスコントローラ１０３は主メモリ
１０１内のデータを返す。プロセッサ１００がデータを
主メモリ１０１に書き込む場合も同様に、プロセッサ１
００が出力するアドレスに対応するデータがキャッシュ
１０２に存在する場合にはこのデータを、存在しない場
合には主メモリ１０１内のデータを書き換える。

【０００５】このような構成構成において、通常キャッ
シュメモリ１０２のアクセス時間は、主メモリ１０１の
アクセス時間に対して非常に高速であるので、キャッシ
ュメモリ１０１のヒット率が高いほどプロセッサ１００
の処理が高速化される。

【０００６】次に図６及び図７を用いて、従来のキャッ
シュメモリを画像処理に用いる場合のキャッシュメモリ
内のデータ配列と２次元画像データ上でのデータ配列の
関係を説明する。

【０００７】図６は主メモリ１００上での２次元データ
の配置を示す図である。同図において、１０８は画像デ
ータ領域であり、横方向１０２４画素、縦方向１０２４
画素で、各画素当り１バイトのデータを持ち、メモリの
アドレスはバイト単位で付与されているものとする。１
水平ライン１０９のデータ量は１０２４バイトであり、
キャッシュメモリ１０２のラインデータサイズ（１つの
エントリに割り当てられた連続するデータ量）が１６バ
イトとすると、６４ブロック（６４エントリ）を要す
る。画像データ領域１０８において、１ブロック幅の矩
形領域１２０は左上の画素のアドレス（Ｂ）とすると、
アドレス（Ｂ）から右上の画素のアドレス（Ｂ＋１
６）、以下、（Ｂ＋１０２４）から（Ｂ＋１０２４＋１
５）、、、、で与えられるデータで表わされる。

【０００８】図７は従来のキャッシュメモリの構成と制
御方式を模式的に示した図である。同図において、１３
０はプロセッサが出力するアドレスであり、このアドレ
スは同図に示すように、３つのフィールドに分けられ
て、各フィールドがキャッシュ内に記憶され、あるいは
キャッシュの制御に用いられる。

【０００９】１３１はタグ部であり、キャッシュメモリ
に格納されるデータの索引となる部分である。１３２は
インデックス部であり、キャッシュメモリのエントリ番
号（エントリアドレス）となる。１３３はラインアドレ
スであり、キャッシュメモリの１エントリ（１ライン）
中でのデータの記憶位置を示している。

【００１０】キャッシュメモリは、インデックス部１３
２が入力されこれに対応するエントリを指定するデコー
ダ１３４、各エントリに記憶されたデータのタグ情報を
記憶するタグテーブル１３５、データの実体が記憶され
ているラインデータメモリ１３６、ラインアドレス１３
３からラインデータメモリ１３６内のデータを選択する
データセレクタ１３７、メモリアドレス１３０のタグ部
１３１とデコーダ１３４によって選択されたエントリの
タグテーブル１３５の内容を比較する比較器１３４、こ
の比較器から出力されるヒット信号によってデータセレ
クタ１３７からラインアドレス１３３によって指定され
たデータを出力するデータスイッチ１３９などから構成
される。

【００１１】同図において、１エントリに記憶されるデ
ータ量（ラインサイズ）は１６バイトであり、エントリ
数は２５６個である。従って、メモリアドレス１３０で
のラインアドレス１３３のビット数は４ビット、インデ
ックス部１３２のビット数は８ビット、キャッシュの総
容量は１６バイト×２５６エントリ＝４ｋバイトであ
る。

【００１２】図の構成の動作を説明する。データを読み
出す場合には、ＣＰＵアドレス１３０のインデックス部
１３２でタグテーブル１３５を参照し、読み出された値
とタグ部１３０が一致した場合には、ＣＰＵアドレス１
３０のラインアドレス部によって参照されたラインデー
タのバイト位置にあるデータを読み出す。また、キャッ
シュメモリにデータを書き込む場合には、ＣＰＵアドレ
ス１３０のインデックス部１３２でタグテーブル１３５
を参照し、タグ部１３０と一致した場合には、ラインデ
ータメモリ内のラインアドレス１３３によって参照され
た位置にデータを格納する。

【００１３】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、画像データ領域１０８の主記憶上の配列
が画像の横方向に対してアドレスが連続するようになっ
ているために、縦方向に配列したデータに対して反復的
にアクセスする画像処理、例えばＭＰＥＧ等の画像圧縮
・伸長処理で頻出するブロック単位での動きベクトルの
探索やブロック内離散コサイン変換の計算においては、
キャッシュがヒットする確率が低くなってしまう。

【００１４】例えば、上記の構成のキャッシュでは２５
６エントリがラインアドレスフィールド１３３に引き続
くインデックス部１３２のフィールドによってマッピン
グされているので、同じインデックス値を持つブロック
データは最大４個までしかキャッシュ内に置くことがで
きない。従って、図６における縦方向に連続するブロッ
ク領域１１４〜１１７は同時にキャッシュに記憶される
可能性はあるが、次に領域１１８をアクセスする際に
は、この内のいずれかはページアウトされ、消去される
か主メモリに退避される。このように、従来の構成で
は、横方向に配列された画像データ対する処理において
は高いキャッシュヒット率を得ることができたが、縦方
向に広がったの画像データに対する処理においては高い
キャッシュヒット率を得ることができなかった。

【００１５】また、画像データの縦方向に対するキャッ
シュのヒット率を向上させるために、ラインデータメモ
リが記憶する画像データ上の配置を矩形状にする方法が
知られている（特開平５−５３９０９）が、この方法に
おいてもラインデータメモリが記憶する形状が矩形にな
った分だけ画像データの横方向に並ぶブロック数が増え
るため、縦方向に配置されたデータに対しては上記した
従来例と同様にページアウトが生じてしまう。

【００１６】本発明は上記問題点に鑑み、プロセッサが
画像データを処理する際にそのアクセスパターンに依存
せずに、特に縦方向に広い領域をアクセスする際にも、
高いキャッシュヒット率を得ることが可能な画像データ
メモリ用のキャッシュメモリの制御方法を提供するもの
である。

【００１７】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の画像データメモリ用キャッシュメモリの第
１の制御方法は、プロセッサが出力するアドレスを上位
桁側から各々ａ、ｂ、ｃ、ｄビットの幅からなる４つの
アドレスフィールドに分け、２^d語のデータが連続的に
記憶されるラインメモリ部とａ及びｃフィールドを記憶
するタグメモリ部を持ち全体で２^b個のエントリを持つ
キャッシュを用いて、プロセッサから出力される主メモ
リのアドレスのａ及びｃに対応するフィールドの値と、
このアドレスのｂに対応するフィールドの値をインデッ
クスとしてタグメモリ部を読み出して得られたアドレス
情報を比較し、一致した場合にはこのアドレスのｄに対
応するフィールドによって指定されるラインメモリ部の
データの読み出しもしくは書き込みを行うように制御す
るものである。

【００１８】更に本発明の画像データメモリ用キャッシ
ュメモリの第２の制御方法は、プロセッサが出力するア
ドレスを上位桁側から各々ａ、ｂ、ｃ、ｄ，ｅ、ｆ、ｇ
ビットの幅からなる７つのアドレスフィールドに分け、
２^g語のデータが連続的に記憶されるラインメモリ部と
ａ、ｃ及びｆフィールドを記憶するタグメモリ部を持ち
全体で２^b+e個のエントリを持つキャッシュを用いて、
プロセッサから出力される主メモリのアドレスのａ、ｃ
及びｆに対応するフィールドの値と、このアドレスのｂ
及びｅに対応するフィールドの値をインデックスとして
タグメモリ部を読み出して得られたアドレス情報を比較
し、一致した場合にはこのアドレスのｄ及びｇに対応す
るフィールドによって指定されるラインメモリ部のデー
タの読み出しもしくは書き込みを行うように制御するも
のである。

【００１９】

【発明の実施の形態】本発明は上記した第１の構成によ
って、メモリアドレス上でキャッシュメモリのラインア
ドレスを与えるｄビットのラインアドレスフィールドと
エントリ番号を与えるｂビットのインデックスフィール
ドが連続しておらずｃビット分だけ離れているため、画
像データ領域上でキャッシュメモリに記憶されるブロッ
クの配置上の制約がなくなり、ラインアドレスフィール
ドとインデックスフィールドが隣接している場合の比べ
て画像データ上で縦方向に連続するブロックを同時によ
り多くキャッシュ上に記憶することができる。

【００２０】また、上記した第２の構成によって、キャ
ッシュのラインデータメモリが画像メモリ上で横が２^g
語、縦が２^d語の矩形領域のデータを記憶する構成にお
いても、メモリアドレス上でキャッシュメモリのライン
アドレスを与えるｄ及びｇビットのラインアドレスフィ
ールドとエントリ番号を与えるｂ及びｅビットのインデ
ックスフィールドが連続しておらず、各々ｃおよびｆビ
ット分だけ離れているため、画像データ領域上でキャッ
シュメモリに記憶されるブロックの配置上の制約がなく
なり、縦及び横方向のラインアドレスフィールドとイン
デックスフィールドが隣接している場合の比べて画像デ
ータ上で縦及び横方向に連続するブロックを同時により
多くキャッシュ上に記憶することができる。

【００２１】以下本発明の実施例を図面を参照しながら
説明する。本発明の実施例におけるキャッシュメモリを
備えた計算機システムの概略の構成と動作は、基本的に
従来例において図５を用いて説明したものと同様であ
る。

【００２２】（実施例１）本発明の第１の実施例におけ
るキャッシュメモリの制御方式を図１及び図２を用いて
説明する。図１はキャッシュメモリの概略構成とキャッ
シュメモリ内のデータ配置を示す図であり、図２は２次
元画像データ上でのデータ配列を示す図である。図２に
おいて、１は画像データ領域であり、横方向１０２４画
素、縦方向１０２４画素で、各画素当り１バイトのデー
タを持ち、メモリのアドレスはバイト単位で付与されて
いるものとする。１水平ライン２のデータ量は１０２４
バイトであり、キャッシュメモリのラインデータサイズ
（１つのエントリに割り当てられた連続するデータ量）
が１６バイトとすると、６４ブロック（６４エントリ）
を要する。画像データ領域１において、１ブロック幅の
矩形領域３は左上の画素のアドレス（Ｂ）とすると、ア
ドレス（Ｂ）から左上の画素のアドレス（Ｂ＋１６）、
以下、（Ｂ＋１０２４）から（Ｂ＋１０２４＋１
５）、、、、で与えられるデータで表わされる。

【００２３】図２において、１０はプロセッサが出力す
るアドレスであり、このアドレスは同図に示すように、
４つのフィールドに分けられて、各フィールドがキャッ
シュ内に記憶され、あるいはキャッシュの制御に用いら
れる。１１は上位タグ部であり、キャッシュメモリに格
納されるデータの索引の上位フィールドとなる部分であ
る。１２はインデックス部であり、キャッシュメモリの
エントリ番号（エントリアドレス）となる。１３は下位
タグ部であり、キャッシュメモリ内のデータの索引の下
位フィールドになる。１４はラインアドレスであり、キ
ャッシュメモリの１エントリ（１ライン）中でのデータ
の記憶位置を示すものである。キャッシュメモリは、イ
ンデックス部１２が入力されこれに対応するエントリを
指定するデコーダ１５、各エントリに記憶されたデータ
の上位タグ情報（タグ部１１）及び下位タグ情報（タグ
部１３）を記憶するタグテーブル１６、１７、データの
実体が記憶されているラインデータメモリ１８、ライン
アドレス１４からラインデータメモリ１８内のデータを
選択するデータセレクタ１９、メモリアドレス１０の上
位タグ部１１および下位タグ部１３とデコーダ１５によ
って選択されたエントリのタグテーブル１１６及び１７
の内容を比較する比較器２０、この比較器から出力され
るヒット信号によってデータセレクタ１９からラインア
ドレス１４によって指定されたデータを出力するデータ
スイッチ２１などから構成される。

【００２４】同図において、１エントリに記憶されるデ
ータ量（ラインサイズ）は１６バイトであり、エントリ
数は２５６個である。従って、メモリアドレス１０での
ラインアドレス１４のビット数は４ビット、インデック
ス部１２のビット数は８ビット、キャッシュの総容量は
１６バイト×２５６エントリ＝４ｋバイトである。

【００２５】図の構成の動作を説明する。データを読み
出す場合には、ＣＰＵアドレス１０のインデックス部１
２でタグテーブル１６及び１７を参照し、読み出された
各々の値とタグ部１１及び１３がそれぞれ一致した場合
には、ＣＰＵアドレス１０のラインアドレス部１４によ
って参照されたラインデータのバイト位置にあるデータ
を読み出す。また、キャッシュメモリにデータを書き込
む場合には、ＣＰＵアドレス１０のインデックス部１２
でタグテーブル１６及び１７を参照し、タグ部１１及び
１３と各々が一致した場合には、ラインデータメモリ内
のラインアドレス１４によって参照された位置にデータ
を格納する。

【００２６】本実施例において、下位タグ部１３のビッ
ト幅は６ビットになっており、この下位タグ部１３と４
ビット幅のラインアドレス１４によって１水平ライン中
の任意の位置を指定することができる。また、このとき
インデックス部１２の８ビットは画像データ領域１中で
の水平ラインの位置の内の下位８ビットを示すアドレス
になる。メモリアドレス１０をこのような形態に分割し
てキャッシュメモリを制御することによって、キャッシ
ュの各エントリが記憶するブロックの位置を画像データ
領域１中の任意の位置に配置することができる。これに
よって、縦方向に長く連続した矩形領域や縦及び横方向
に連続した大きな矩形領域のデータを同時にキャッシュ
内に記憶することが可能になる。このため、画像データ
の縦方向に関して広い範囲に頻繁にアクセスするような
演算において高いヒット率が期待でき、プロセッサから
主メモリに対するアクセス回数が低減され、プロセッサ
における処理時間が短縮されることが期待できる。

【００２７】（実施例２）以下本発明の第２の実施例に
おけるキャッシュメモリの制御方式を図３及び図４を用
いて説明する。図３は２次元画像データ上でのデータ配
列を示す図であり、図４はキャッシュメモリの概略構成
とキャッシュメモリ内のデータ配置を示す図である。図
３において、３１は画像データ領域であり、図２に示し
た画像データ領域と同じパラメータを有している。図２
との違いは、キャッシュメモリの１エントリに入るデー
タの画像データ領域内での配置が、図２では水平方向に
連続した１６画素（１６バイト）であったのに対して、
図３では４×４画素（１６バイト）の矩形領域になって
いることである。このため、画像データ領域での水平方
向のデータ量は、４水平ラインで２５６ブロック（２５
６エントリ）となっている。

【００２８】図４は第２の実施例におけるキャッシュメ
モリの概略の構成と基本的な制御方法を示した図であ
る。キャッシュメモリの基本的な構成と動作は、図１に
示したものと同様であるが、上記したような１エントリ
中のデータの画像データ領域中での配置の相違に対応し
た構成と制御方法の相違がある。この相違する部分のみ
を説明する。また、図４において、図１と同等な構成用
件に対しては同じ番号を付した。

【００２９】４０はプロセッサが出力するアドレスであ
り、このアドレスは同図に示すように、７つのフィール
ドに分けられて、各フィールドがキャッシュ内に記憶さ
れ、あるいはキャッシュの制御に用いられる。４１は上
位タグ部であり、キャッシュメモリに格納されるデータ
の索引の上位フィールドとなる部分である。４２、４５
は各々垂直インデックス部、水平インデックス部であ
り、キャッシュメモリのエントリ番号（エントリアドレ
ス）となる。４３、４６は各々垂直タグ部及び水平タグ
部であり、キャッシュメモリ内のデータの索引の中位及
び下位フィールドになる。４４、４７は各々垂直ライン
アドレス、水平ラインアドレスであり、キャッシュメモ
リの１エントリ（１ライン）中でのデータの記憶位置を
示すものである。

【００３０】デコーダ１５には２つのインデックス部４
２、４５が入力され、このフィールドの値に対応するエ
ントリが選択される。キャッシュのタグメモリ部は３つ
のタグ部４１、４３、４６に対応する３つのタグテーブ
ル４８、４９、５０より構成されており、比較器５１は
メモリアドレス４０のこれら３つのタグ部と対応する３
つのタグテーブルからデコーダ１５によって選択された
エントリのタグ情報を比較する。この比較器から出力さ
れるヒット信号によってデータセレクタ１９からライン
アドレス４４及び４７によって指定されたデータがデー
タスイッチ２１から出力される。

【００３１】同図において、１エントリに記憶されるデ
ータ量（ラインサイズ）は４×４画素（１６バイト）で
あり、エントリ数は２５６個である。従って、メモリア
ドレス４０での垂直ラインアドレス４４及び水平ライン
アドレス４７のビット数は２ビット、垂直インデックス
部４２及び水平インデックス部４５のビット数は各々４
ビットである。

【００３２】図４の構成の動作も、おおむね図１の構成
での動作と同じである。本実施例において、垂直タグ部
４３及び水平タグ部４６のビット幅は８ビットになって
おり、この各タグ部と２ビット幅のラインアドレス４
４、４７によって１水平ラインおよび１垂直ライン中の
任意の画素の位置を指定することができる。このときイ
ンデックス部４２、４５の８ビットはそれぞれ画像デー
タ領域３１中での４×４画素のブロックを単位とした垂
直及び水平位置の内の下位４ビットを示すアドレスにな
る。メモリアドレス４０をこのような形態に分割してキ
ャッシュメモリを制御することによって、キャッシュの
各エントリが記憶するブロックの位置を画像データ領域
１中の任意の位置に配置することができる。これによっ
て、縦方向に長く連続した矩形領域や縦及び横方向に連
続した大きな矩形領域のデータを同時にキャッシュ内に
記憶することが可能になる。このため、画像データの縦
方向に関して広い範囲に頻繁にアクセスするような演算
や縦及び横方向にある程度の広がりがある範囲に頻繁に
アクセスする演算において高いヒット率が期待でき、プ
ロセッサから主メモリに対するアクセス回数が低減さ
れ、プロセッサにおける処理時間が短縮されることが期
待できる。

【００３３】

【発明の効果】以上のように本発明によれば、メモリア
ドレス上でラインアドレスに相当するフィールドとキャ
ッシュメモリのエントリ番号を与えるインデックスに相
当するフィールドとの間にタグデータとなるフィールド
を挿入することによって、画像データ領域内でのブロッ
クの配置に関する制約を軽減することができる。これに
よって、縦方向に長く連続した矩形領域や縦及び横方向
に連続した大きな矩形領域のデータを同時にキャッシュ
内に記憶することが可能になり、画像データに対する多
くの演算において高いヒット率を期待することができ、
その結果、プロセッサにおける処理時間の短縮が期待で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるキャッシュメモ
リの構成と動作説明図

【図２】同実施例における画像データ領域のデータ配置
図

【図３】本発明の第２の実施例における画像データ領域
のデータ配置図

【図４】本発明の第２の実施例におけるキャッシュメモ
リの構成と動作説明図

【図５】キャッシュメモリを備えた計算機システムの概
略図

【図６】従来例における画像データ領域のデータ配置図

【図７】従来例におけるキャッシュメモリの構成と動作
説明図

【符号の説明】

１００ プロセッサ １０１ 主メモリ １０２ キャッシュメモリ １１ メモリアドレスの上位タグ部 １２ メモリアドレスのインデックス部 １３ メモリアドレスの下位タグ部 １４ メモリアドレスのラインアドレス １５ エントリデコーダ １６ 上位タグテーブル １７ 下位タグテーブル １８ ラインデータメモリ １９ データセレクタ ２０ アドレス比較器 ２１ データスイッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】プロセッサと主メモリの間におかれるデー
   タキャッシュメモリにおいて、プロセッサが該キャッシ
   ュに出力するＭビットのアドレスが上位桁側からａビッ
   ト、ｂビット、ｃビット、ｄビットの幅からなる第１か
   ら第４の４つのアドレスフィールドに分けられ、 前記キャッシュが前記第２のアドレスフィールドのｂビ
   ット幅のインデックスで指定される２^b個のエントリを
   持ち、 前記各エントリが（ａ＋ｃ）ビットのタグメモリ部を持
   ち該タグメモリ部には前記第１のフィールドと前記第３
   のフィールドの（ａ＋ｃ）ビットのアドレス情報が記憶
   され、 前記各エントリには前記第１から第３のアドレスフィー
   ルドに記されたアドレス値に対応した２^d語のデータが
   連続的に記憶されるラインメモリ部が設けられ、 プロセッサから出力される主メモリのアドレスの第１及
   び第３のフィールドの値と、該アドレスの第２のフィー
   ルドの値をインデックスとして前記タグメモリ部を読み
   出して得られたアドレス情報を比較し、一致した場合に
   は、前記アドレスの第４のフィールドによって指定され
   るラインメモリ部のデータの読み出しもしくは書き込み
   を行うことを特徴とするキャッシュメモリの制御方法。
2. 【請求項２】主メモリ上におかれた２次元画像データの
   １ラインのデータ量が２^c+d語以下であることを特徴と
   する請求項１記載のキャッシュメモリの制御方法。
3. 【請求項３】プロセッサと主メモリの間におかれるデー
   タキャッシュメモリにおいて、プロセッサが該キャッシ
   ュに出力するＭビットのアドレスが上位桁側からａビッ
   ト、ｂビット、ｃビット、ｄビット、ｅビット、ｆビッ
   ト、ｇビットの幅からなる第１から第７の７つのアドレ
   スフィールドに分けられ、 前記キャッシュが前記第２及び第５のアドレスフィール
   ドのｂ＋ｅビット幅のインデックスで指定される２^b+e
   個のエントリを持ち、 前記各エントリが（ａ＋ｃ＋ｆ）ビットのタグメモリ部
   を持ち該タグメモリ部には前記第１、第３及び第６のフ
   ィールドの（ａ＋ｃ＋ｆ）ビットのアドレス情報が記憶
   され、 前記各エントリには前記第１から第３及び第５から第６
   のアドレスフィールドに記されたアドレス値に対応した
   ２^d+g語のデータが連続的に記憶されるラインメモリ部
   が設けられ、 プロセッサから出力される主メモリのアドレスの第１、
   第３及び第６のフィールドの値と、該アドレスの第２及
   び第５のフィールドの値をインデックスとして前記タグ
   メモリ部を読み出して得られたアドレス情報を比較し、
   一致した場合には、前記アドレスの第４及び第７のフィ
   ールドによって指定されるラインメモリ部のデータの読
   み出しもしくは書き込みを行うことを特徴とするキャッ
   シュメモリの制御方法。
4. 【請求項４】主メモリ上におかれた２次元画像データの
   ２辺のデータ量がそれぞれ２^c+d語、２^f+g語であり、各
   エントリのラインメモリ部には画像データの縦方向及び
   横方向に連続した２^d語×２^g語が記憶されることを特徴
   とする請求項３記載のキャッシュメモリの制御方法。