JP3289284B2 - アドレス加算器付きキャッシュメモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機の記憶装置に使
われ半導体メモリを用いたアドレス加算器つきキャッシ
ュメモリ装置に関する。

【０００２】

【従来の技術】マイクロプロセッサでは、メモリをアク
セスするときに、次のようなベース・アドレッシング・
モードでアクセスするのが一般的である。

【０００３】 命令 ｌｏａｄ ｄｉｓｐ［ｒ０］，ｒ２ 動作 ｍｅｍｏｒｙ（ｒ０＋ｄｉｓｐ）→ｒ２ この例では、レジスタｒ０の内容とディスプレースメン
ト値（ｄｉｓｐ）の和をアドレスとしてメモリを参照
し、そのメモリの内容をレジスタｒ２に加算する。その
他のアドレッシング・モードでもアドレス演算に加算を
伴うものが多い。実際のプログラムでは、アドレス計算
に加算を行なう場合がほとんどである。

【０００４】また、最近のＲＩＳＣ型プロセッサでは、
プロセッサの処理が高速化し、主記憶の速度がそれに追
い付かないため、小容量だが高速なキャッシュメモリを
付加するのが一般的である。そのため、アドレス計算を
行なってキャッシュメモリを読み出すまでの時間が、プ
ロセッサの速度を決定す主な原因となっている。そのた
め、プロセッサの演算速度を向上させるには、加算処理
とキャッシュメモリへのアクセスを高速化することが求
められている。

【０００５】図５は従来例のアドレス加算器付きキャッ
シュメモリ装置のブロック図を示す。この例では、アド
レスＳ＝Ａ＋Ｂに位置するメモリをアクセスでき、キャ
ッシュメモリとしては、最も高速でかつ回路が単純なダ
イレクト・マップ方式を用いている。２０ビットの入力
信号（Ａ）２０および２０ビットの入力信号（Ｂ）２１
は、２０ビットの桁上げ伝播加算器１１により加算され
て２０ビットの出力信号（Ｓ）２２を得る。この出力信
号２２をアドレスとして３２ビット×２²⁰語のメモリ
（ＲＡＭ）１２に入力し、また３２ビットの入力データ
信号２３および３２ビットの出力データ信号２４と接続
される。１１ビット×２⁸ 語のメモリ（ＲＡＭ）１３は
信号（Ｓ）２２の下位桁８ビット（ビット９〜２）信号
３１をメモリのアドレス入力とし、１１ビットの入力デ
ータ信号２８および１１ビットの出力データ信号２９と
接続される。

【０００６】信号２６は信号Ｓ（２２）の上位桁１０ビ
ット（ビット１９〜１０）に１ビットの「１」を付加し
た１１ビット信号で、出力データ信号２９とコンパレー
タ１４で比較され一致を示すヒット出力信号３０を出力
する。

【０００７】データ用メモリ１２に格納されるデータ
は、４語毎のブロックで管理され、各ブロック毎にタグ
が付加されて、タグ用メモリ１３に格納されている。こ
のタグは、各ブロックがアドレス空間のどこに位置する
かのタグ情報（アドレスの上位桁）と、各ブロックに有
効なデータが格納されているかを示すフラグ（バリッド
フラグ）から構成される。コンパレータ１４によって、
アドレスの上位桁２６とタグ用メモリ１３のタグ情報と
が一致し、かつ、バリッドフラグが有効であることが検
出されると、データ用メモリ１２の内容が有効となる。
この状態をキャッシュが「ヒット」したと呼び、逆の状
態を「ミス」したと呼ぶ。キャッシュがヒットすればプ
ロセッサは処理を続行し、ミスした場合は対応するブロ
ックのデータを改めて主記憶からデータ用メモリ１２に
読込み、対応するタグ情報をタグ用メモリ１３に書込
む。

【０００８】入力Ａ（２０）と入力Ｂ（２１）の値が与
えられると加算器１１で加算（Ｓ＝Ａ＋Ｂ）が行われ、
時間Ｔａ後にアドレス２２が確定する。アドレス２２が
確定してからアクセス時間Ｔｒ後に出力データ２９が確
定する。このデータ２９の確定した時間Ｔｃ後にヒット
信号３０が確定する。

【０００９】入力Ａ（２０）と入力Ｂ（２１）の値が与
えられてから、ヒット信号（３０）が確定するまでの時
間Ｔｏが、このアドレス加算器付きキャッシュメモリの
性能を示す。 Ｔｏ＝Ｔａ＋Ｔｒ＋Ｔｃ …（１） ここで、Ｔａ＝５０ｎｓ，Ｔｒ＝３０ｎｓ，Ｔｃ＝１０
ｎｓ，ならばＴｏ＝９０ｎｓとなる。

【００１０】（１）式は、一見正しいように見えるが、
加算器１１とメモリ１３の詳細な構成を考慮すると異な
ることがわかる。

【００１１】図６は加算器１１の詳細な構造を示すブロ
ック図である。加算器１１は２０桁のリップル桁上げ方
式の桁上げ伝播加算器で、２０個の全加算器４０〜５９
から構成される。これら全加算器は、入力Ａ，Ｂ，Ｃｉ
ｎの１の数をかぞえて２桁の２進数（Ｃｏｕｔ，Ｓ）を
出力する。全加算器の出力Ｃｏｕｔは上の桁の全加算器
の入力Ｃｉｎに接続されている。そのため、入力Ａ（２
０），Ｂ（２１）が与えられてから、加算結果Ｓ（２
２）の第ｋビットが確定する時間Ｔａ（ｋ）は、全加算
器の遅延時間をＴｆとすると、 Ｔａ（ｋ）＝（ｋ＋１）×Ｔｆ …（２） で与えられる。つまり、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎ
ｉｆｉｃａｎｔ Ｂｉｔ）付近の結果は早く得られる
が、ＭＳＢ（Ｍｏｓｔ ＳｉｇｎｉｆｉｃａｎｔＢｉ
ｔ）付近の結果が確定するのは時間がかかる。

【００１２】同様の考察をメモリに対して行なってみ
る。図７はスタティック・ランダムアクセス・メモリ
（ＳＲＡＭ）の一般的な構造を示すブロック図である。
Ｎビット（Ｎ＝８）のアドレス入力信号３１は、ｎビッ
ト（ｍ＝４）の行アドレス信号２５とｍビット（ｎ＝
４）の列アドレス信号とに分けられ、行デコーダ７１が
ｎ＝４ビットのアドレス入力信号２５をデコードして２
ⁿ 本のワードライン信号７２を生成する。２^N 本あるメ
モリセル７３はそれぞれ１ビットの情報を記憶し、２本
１組で２^m 組あるビットライン７４の１組はメモリセル
７３にデータを読み書きする真偽１組の信号となる。ビ
ットライン７４のマルチプレクサ７５は２０チャネルの
ＭＯＳトランジスタで構成され、バッファ７６は１ビッ
ト分の入力データ２８をマルチプレクサ７５に伝える。
読出し用センスアンプ７７はマルチプレクサ７５の出力
を差動入力で増幅し、列デコーダ７８はｍビットの入力
アドレス信号２６をデコードしてマルチプレクサ７５を
制御する。

【００１３】２² ０語のメモリセルは、２ⁿ 行×２^m 列
の平面上に配置されている。ここで、Ｎ＝ｎ＋ｍとす
る。２０ビットのアドレスがｎビットの行アドレス２５
とｍビットの列アドレス２６に分割される。

【００１４】メモリの読出しは、以下の手順で行なわれ
る。アドレス３１が与えられると、行デコーダ７１で行
アドレス２５をデコードし、ワードラインのひとつ（７
２）が「１」になる。すると、その行の２^m 個のメモリ
セルが選択され、それぞれのビットラインにメモリセル
の値（一方にはメモリセルの値，もう一方にはその反転
値）を出力する。その間に、列デコーダ７８で列アドレ
ス２６をデコードし、セレクタ７５を制御してビットラ
イン７４を選択しておく。すると、選択したビットライ
ン（７４）上の値がセンスアンプ７７に伝えられ、メモ
リセル（７３）の値が出力データ２９として出力され
る。

【００１５】メモリの読出しアクセス時間は、行アドレ
スからのアクセス時間Ｔｒ（Ｒ）と、列アドレスからの
アクセス時間Ｔｒ（Ｃ）の２通り規定できる。 Ｔｒ（Ｒ）＝Ｔｒｄ＋Ｔｃｅ＋Ｔｓｅ＋Ｔａｐ …（３） Ｔｒ（Ｃ）＝Ｔｃｄ＋Ｔｓｅ＋Ｔａｐ …（４） ここで、Ｔｒｄを行デコーダ７１の遅延時間、Ｔｃｄを
列デコーダ７８の遅延時間、Ｔｃｅをメモリセル７３の
アクセス時間、Ｔｓｅをセレクタ７５の遅延時間、Ｔａ
ｐをセンスアンプ７７の遅延時間とする。またＴｒｄは
Ｔｃｄとほぼ等しいので、Ｔｒ（Ｒ）はＴｒ（Ｃ）より
も、約Ｔｃｅ分だけ時間がかかることになる。

【００１６】ここで具体例として、アドレス８ビットの
加算器付きメモリを考える。Ｎ＝８，ｎ＝４，ｍ＝４で
あり、行アドレス２５がアドレス３１の上位４ビット、
列アドレス２６がアドレス３１の下位４ビットであるも
のとする。

【００１７】図８はこの場合の各部の遅延時間の特性図
を示す。横軸はアドレスのビット番号、縦軸は時刻であ
る。各部の遅延時間は、次のとおりとする。 Ｔｆ＝２．５ｎｓ，Ｔｒｄ＝７．５ｎｓ，Ｔｃｄ＝７．
５ｎｓ，Ｔｃｅ＝１２．５ｎｓ，Ｔｓｅ＝３．０ｎｓ，
Ｔａｐ＝７．０ｎｓ …（５） 図５の例ではメモリ１３のアドレスとして用いられるの
は、加算器２２の下位桁のみであり、上位桁加算を待た
ずに済む。（１）式は次の（６）式で置き換えられる。 Ｔｏ＝Ｔａ（９）＋Ｔｒ＋Ｔｃ …（６） 図８では、Ｔａ（９）＝２５ｎｓ，Ｔｒ＝３０ｎｓ，Ｔ
ｃ＝１０ｎｓ，Ｔｏ＝６５ｎｓであり、（１）式による
９０ｎｓより良い性能が出ていることが分かる。しか
し、遅延のネックとなっているのはアドレス３１のＭＳ
Ｂであり、列アドレスは早く得らえるが、行アドレス側
が遅いためメモリの読出しが遅れている。ハードウェア
が有効に使われていないことが分かる。

【００１８】

【発明が解決しようとする課題】上述した従来例のアド
レス演算器付きキャッシュメモリ装置では、読出し時間
が長いという欠点がある。これは、メモリの読出し時間
は、行アドレスからのアクセス時間Ｔｒ（Ｒ）よりも、
列アドレスからのアクセス時間Ｔｒ（Ｃ）の方が短いこ
とを有効に活用できていないためである。この有効活用
のためには、行アドレスをなるべく早くメモリに伝える
ように加算器の構成を変える必要がある。

【００１９】本発明の目的は、メモリの行アドレスを列
アドレスより下位桁にすることによって、アドレス加算
器の出力が確定した部分からメモリのアクセスを開始さ
せ、読出し時間を短くしたキャッシュメモリ装置を提供
することにある。

【００２０】

【課題を解決するための手段】本発明のアドレス加算器
付きキャッシュメモリ装置の構成は、アドレス計算に２
つの入力２進数を加算する加算器と、この加算器の下位
桁出力をアドレスとしてデータを格納するデータ用メモ
リと、このデータ用メモリがどのアドレスのものかを記
憶するタグ用メモリと、前記加算器の上位桁出力と前記
タグ用メモリの出力を比較する比較器とを備え、前記加
算器の出力の下位桁の下位桁部分を前記タグ用メモリの
行アドレスに入力し、前記加算器出力の下位桁の上位桁
部分を前記タグ用メモリの列アドレスに入力することを
特徴とする。

【００２１】

【実施例】図１は本発明の一実施例のアドレス加算器付
きキャッシュメモリのブロック図である。この実施例で
は、アドレスＳ＝Ａ＋Ｂに位置するメモリをアクセスで
きる。キャッシュメモリは、最も高速でかつ回路が単純
なダイレクト・マップ方式を用いている。本実施例が図
５の実施例と相違している点は、タグ用ＲＡＭ１３のア
ドレス入力信号３１が、４ビットの行アドレス信号２５
および４ビットの列アドレス信号２６に分けられている
ことである。

【００２２】加算器１１は、図６で示したものと同じ構
成であり、遅延時間Ｔａには（２）式が成立つ。メモリ
１２は図７で示したものと同じ構成であり、遅延時間Ｔ
ｒには（３），（４）式が成立つ。本実施例が従来例
（図２）と異なるのは、メモリ１３へのアドレスが、加
算器出力２２の下位桁側を行アドレスしたことである。

【００２３】入力Ａ（２０）と入力Ｂ（２１）の値が与
えられると加算器１１で加算（Ｓ＝Ａ＋Ｂ）が行なわ
れ、（２）式より時間Ｔａ（５）後に行アドレスが、時
間Ｔａ（９）後に列アドレスが確定する。行アドレスが
確定してからアクセス時間Ｔｒ（Ｒ）後の時刻と、列ア
ドレスが確定してからアクセス時間Ｔｒ（Ｃ）後の時刻
の、遅い方の時刻にメモリ出力が確定する。また、メモ
リ出力１１５と加算器出力１１３のうち遅い方からＴｃ
ｍｐ後にコンパレータ出力が確定する。

【００２４】全体遅延時間は、 Ｔｏ＝ｍａｘ（Ｔａ（５）＋Ｔｒ（Ｒ），Ｔａ（９）＋
Ｔｒ（Ｃ），Ｔａ（１９）＋Ｔｃ …（７） この式に（２），（３），（４），（５）式を代入する
と次のようになる。 Ｔｏ＝ｍａｘ（１５＋３０，２５＋１７．５，５０）＋
１０＝６０ｎｓ 図１の各部の遅延時間を図２に示す。（７）式の各変数
の値は（５）式（図８で使用したもの）と同じである。
図２では各部分の遅延時間は図８と同じであるが、図８
より５ｎｓ速くなっている。これは行アドレスに速い信
号を割当てたためである。

【００２５】図３は本発明の第２の実施例として他の加
算器を用いた場合の加算器のブロック図である。

【００２６】図において、加算器１１は、ビット３〜５
とビット１７〜１９において桁上げ選択加算器４１，４
２，４４，４５に、それ以外のビットはリップル桁上げ
加算器４０，４３になっている。

【００２７】リップル桁上げ加算器４１〜４５は、入力
Ａ，Ｂ，Ｃｉｎの１の数をかぞえて２桁の２進数（Ｃｏ
ｕｔ，Ｓ）を出力する全加算器が３個（４３は１１個）
で構成される。

【００２８】リップル桁上げ加算器４０の桁上げ出力信
号（Ｃｏｕｔ）４９によって３ビットのセレクタ４６が
リップル桁上げ加算器４１，４２の和出力信号（Ｓ）を
切換え、ゲート４８はリップル桁上げ加算器４０〜４２
の桁上げ出力信号（Ｃｏｕｔ）からリップル桁上げ加算
器４３への桁上げ入力信号（Ｃｉｎ）を生成し、リップ
ル桁上げ加算器４３の桁上げ出力信号（Ｃｏｕｔ）５０
によって３ビットのセレクタ４７がリップル桁上げ加算
器４４，４５の和出力信号（Ｓ）を切換える。

【００２９】リップル桁上げ加算器４１，４２とセレク
タ４６および、リップル桁上げ加算器４４，４５とセレ
クタ４７とは、３ビットの桁上げ選択加算器４１，４４
は桁上げ信号４９，５０が１の場合の３ビットの加算
を、全加算器４２，４５は桁上げ信号４９，５０が０の
場合の３ビットの加算を行なっており、桁上げ信号４
９，５０が確定した時点でセレクタ４６，４７で加算器
４１または４２（４４または４５）の和出力を選択す
る。同時に、ゲート４８によって全加算器４３への桁上
げ入力信号が確定できる。

【００３０】図３の加算器を使用した場合の図１の各部
の遅延時間を図４に示す。（７）式の各変数の値は
（５）式（図８で使用したもの）と同じである。また、
セレクタ４６とゲート４８の遅延時間は共に２．５ｎｓ
とする。図４では、 Ｔｏ＝ｍａｘ（１０＋３０，２５＋１７．５，４０）＋１０＝５０ｎｓ であり、図２の場合より１０ｎｓ速くなっている。これ
は行アドレスの生成とコンパレータへの入力を更に速く
したためである。列アドレスの生成は高速化していない
が、これによる性能向上はこの例ではないためである。

【００３１】本実施例のアドレス加算器は、桁上げ選択
加算器（Ｃａｒｒｙ ＳｅｌｅｃｔＡｄｄｅｒ）を使用
したが、桁上げ先見機構を用いた加算器（Ｃａｒｒｙ
Ｌｏｏｋ−Ａｈｅａｄ Ａｄｄｅｒ）でもよく、また、
本実施例ではメモリとしてスタティック・メモリ（ＳＲ
ＡＭ）を用いたが、ダイナミック・メモリ（ＤＲＡＭ）
であっても、読出し専用メモリ（ＲＯＭ）であってもか
まわない。

【００３２】

【発明の効果】以上説明したように、本発明によるアド
レス加算器付きメモリは、次の２つの効果を有する。

【００３３】（１）演算時間が短い。 従来例の６５ｎｓに対し、実施例１（図６）では６０ｎ
ｓ、実施例２では５０ｎｓと早くなった。メモリの行ア
ドレスによるアクセス時間が列アドレスによるアクセス
時間より短いことを利用し、加算器の演算時間の分布を
これに合せることによって、遅延時間に無駄の無いメモ
リが得られる。

【００３４】（２）ハードウェア量はほとんど増加しな
い。 実施例１ではハードウェア量は従来例と同じであり、実
施例２では従来例より全加算器６個，３ビットのセレク
タが２個，ゲート１個だけ増加しただけで済んでいる。

【図面の簡単な説明】

【図１】本発明の一実施例のハードウェア構成を示すブ
ロック図。

【図２】図１の実施例の効果を示す遅延時間の模式図。

【図３】本発明の第２の実施例で使用した加算器のブロ
ック図。

【図４】第２の実施例の効果を示す遅延時間の模式図。

【図５】従来例のキャッシュメモリ装置のハードウェア
構成を示すブロック図。

【図６】図５で使用した加算器の構造を示すブロック
図。

【図７】従来例で使用したメモリの構造を示すブロック
図。

【図８】従来例の演算時間を示す遅延時間の模式図。

【符号の説明】

１１ 桁上げ伝播加算器 １２ データ用メモリ １３ タグ用メモリ １４ コンパレータ ２０，２１ 入力信号 ２２ 出力信号Ｓ ２３，２８ 入力データ信号 ２４，２９ 出力データ信号 ２５，２６，３１ アドレス信号 ３０ ビット出力信号 ４０〜４５ リップル桁上げ加算器 ４６，４７ セレクタ ４８ ゲート ４９，５０ 桁上げ信号 ５１〜７０ 全加算器 ７１ 行デコーダ ７２ ワードライン信号 ７３ メモリセル ７４ ビットライン ７５ マルチプレクサ ７６ バッファ ７７ センスアンプ ７８ 列デコーダ

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 G06F 12/02 G06F 9/30 - 9/36

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 アドレス計算に２つの入力２進数を加算
   する加算器と、この加算器の下位桁出力をアドレスとし
   てデータを格納するデータ用メモリと、このデータ用メ
   モリがどのアドレスのものかを記憶するタグ用メモリ
   と、前記加算器の上位桁出力と前記タグ用メモリの出力
   を比較する比較器とを備え、前記加算器の出力の下位桁
   の下位桁部分を前記タグ用メモリの行アドレスに入力
   し、前記加算器出力の下位桁の上位桁部分を前記タグ用
   メモリの列アドレスに入力することを特徴とするアドレ
   ス加算器付きキャッシュメモリ装置。