JP2502274B2 - 画像変換装置 - Google Patents
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- JP2502274B2 JP2502274B2 JP57184336A JP18433682A JP2502274B2 JP 2502274 B2 JP2502274 B2 JP 2502274B2 JP 57184336 A JP57184336 A JP 57184336A JP 18433682 A JP18433682 A JP 18433682A JP 2502274 B2 JP2502274 B2 JP 2502274B2
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims description 41
- 230000015654 memory Effects 0.000 claims description 26
- 238000000034 method Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 6
- 230000009466 transformation Effects 0.000 description 4
- 230000008602 contraction Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/0007—Image acquisition
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Image Generation (AREA)
- Studio Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、デイジタル的な信号処理によつて画像の
幾何学的変換を行なうようにした画像変換装置に関す
る。この発明は、放送用特殊効果装置やアニメーシヨン
作成装置として用いられる。
幾何学的変換を行なうようにした画像変換装置に関す
る。この発明は、放送用特殊効果装置やアニメーシヨン
作成装置として用いられる。
「背景技術とその問題点」 デイジタルビデオ信号を処理して、原画像が幾何学的
に変換された画像を形成するひとつの方法として、書込
アドレス制御方式と称されるものがある。この書込アド
レス制御方式について第１図及び第２図を参照して説明
する。
に変換された画像を形成するひとつの方法として、書込
アドレス制御方式と称されるものがある。この書込アド
レス制御方式について第１図及び第２図を参照して説明
する。
第１図において、IM1が入力画像を示し、IM2が出力画
像を示し、入力画像の画素が白いドツトで示され、出力
画像IM2の画素がＸマークで示されている。これら入力
画像IM1及び出力画像IM2は、同一形状で、夫々の画素
は、同一位置に配されている。各画素の位置は、入力画
像IM1においては、（x1，y1）座標により表わされ、出
力画像IM2においては、（x2，y2）座標により表わされ
る。
像を示し、入力画像の画素が白いドツトで示され、出力
画像IM2の画素がＸマークで示されている。これら入力
画像IM1及び出力画像IM2は、同一形状で、夫々の画素
は、同一位置に配されている。各画素の位置は、入力画
像IM1においては、（x1，y1）座標により表わされ、出
力画像IM2においては、（x2，y2）座標により表わされ
る。
そして、入力画像がスキヤンされ、このスキヤンされ
た入力画像IM1の画素が座標変換によつて出力画像IM2の
座標上のどの位置になるかが求められる。この座標変換
は、目的とする幾何学的変換で定まるものである。この
変換によつて求められた出力画像IM2上の位置に最も近
い位置の画素に、入力画像IM1の変換された画素が割り
当てられる。デイジタル信号処理においては、入力画像
IM1及び出力画像IM2と夫々対応する画像メモリが設けら
れ、画素の位置が画像メモリのアドレスと対応させら
れ、１画像が例えば８ビツトのデータとされる。また、
３次元の画像変換を行なうためには、深さ方向の座標軸
も必要とされる。
た入力画像IM1の画素が座標変換によつて出力画像IM2の
座標上のどの位置になるかが求められる。この座標変換
は、目的とする幾何学的変換で定まるものである。この
変換によつて求められた出力画像IM2上の位置に最も近
い位置の画素に、入力画像IM1の変換された画素が割り
当てられる。デイジタル信号処理においては、入力画像
IM1及び出力画像IM2と夫々対応する画像メモリが設けら
れ、画素の位置が画像メモリのアドレスと対応させら
れ、１画像が例えば８ビツトのデータとされる。また、
３次元の画像変換を行なうためには、深さ方向の座標軸
も必要とされる。
また、画像変換の他の方法として読出しアドレス制御
方式がある。この読出しアドレス制御方式は、入力画像
IM1の座標（x1，y1）から出力画像IM2の座標（x2，y2）
への変換についての逆変換を求め、この逆変換で求めら
れた出力画像IM2の各画素の入力画像IM1上の位置に最も
近い入力画像IM1の画素を取り出し、これを出力画像IM2
の各画素に割り当てるものである。
方式がある。この読出しアドレス制御方式は、入力画像
IM1の座標（x1，y1）から出力画像IM2の座標（x2，y2）
への変換についての逆変換を求め、この逆変換で求めら
れた出力画像IM2の各画素の入力画像IM1上の位置に最も
近い入力画像IM1の画素を取り出し、これを出力画像IM2
の各画素に割り当てるものである。
このように、書込アドレス制御方式は、入力画像IM1
の座標を基準として出力画像メモリの書込みアドレスを
制御するものである。また、読出アドレス制御方式は、
出力画像IM2の座標を基準として入力画像メモリの読出
しアドレスを制御するものである。読出しアドレス制御
方式では、逆変換を求める演算が非常に複雑となり、そ
のためのハードウエアも大規模となる問題がある。これ
に対して、書込アドレス制御方式は、逆変換を求めなく
て良い利点がある。しかし、書込アドレス制御方式は、
入力画像IM1の画素が割り当てられない画素が出力画像I
M2において生じる欠点がある。
の座標を基準として出力画像メモリの書込みアドレスを
制御するものである。また、読出アドレス制御方式は、
出力画像IM2の座標を基準として入力画像メモリの読出
しアドレスを制御するものである。読出しアドレス制御
方式では、逆変換を求める演算が非常に複雑となり、そ
のためのハードウエアも大規模となる問題がある。これ
に対して、書込アドレス制御方式は、逆変換を求めなく
て良い利点がある。しかし、書込アドレス制御方式は、
入力画像IM1の画素が割り当てられない画素が出力画像I
M2において生じる欠点がある。
書込アドレス制御方式によつて入力画像IM1を45°回
転させる幾何学的変換を行なう場合、第２図Ａに示す入
力画像IM1の４個の画素a1，a2，a3，a4は、出力画像IM2
においては、第２図Ｂに示す位置となる。そして、変換
後の画素a1〜a4の夫々に最も近い出力画像の４個の画素
b1，b2，b3，b4が割り合てられる。したがつて、出力画
像IM2の画素b5には、割当てられる画像データが存在し
ないことになる。このように、書込アドレス制御方式に
おいては、出力画素の間欠が生じる欠点がある。
転させる幾何学的変換を行なう場合、第２図Ａに示す入
力画像IM1の４個の画素a1，a2，a3，a4は、出力画像IM2
においては、第２図Ｂに示す位置となる。そして、変換
後の画素a1〜a4の夫々に最も近い出力画像の４個の画素
b1，b2，b3，b4が割り合てられる。したがつて、出力画
像IM2の画素b5には、割当てられる画像データが存在し
ないことになる。このように、書込アドレス制御方式に
おいては、出力画素の間欠が生じる欠点がある。
「発明の目的」 この発明は、書込アドレス制御方式の画像変換装置に
おける問題点を解決するものである。この発明は、出力
画素の間欠を防止した画像変換装置の実現を目的とする
ものである。また、この発明は、演算などの処理をパイ
プライン制御方式によつて行なうことが可能な画像変換
装置の提供を目的とするものである。
おける問題点を解決するものである。この発明は、出力
画素の間欠を防止した画像変換装置の実現を目的とする
ものである。また、この発明は、演算などの処理をパイ
プライン制御方式によつて行なうことが可能な画像変換
装置の提供を目的とするものである。
「発明の概要」 この発明は、入力画像信号の各画素の信号に基いて得
た補間画素（以下仮想入力画素という）の信号を、画面
内の各部分の拡大率に応じて形成し、変換パターンに従
つて入力画像信号の各画素の信号及び仮想入力画素の信
号を出力側の画像メモリに書込み、出力側の画像メモリ
から各画素の信号及び仮想入力画素の信号を順次読出
し、変換された出力画像を形成するようにしたものであ
る。
た補間画素（以下仮想入力画素という）の信号を、画面
内の各部分の拡大率に応じて形成し、変換パターンに従
つて入力画像信号の各画素の信号及び仮想入力画素の信
号を出力側の画像メモリに書込み、出力側の画像メモリ
から各画素の信号及び仮想入力画素の信号を順次読出
し、変換された出力画像を形成するようにしたものであ
る。
「実施例」 第３図は、この発明の一実施例の構成を示し、１が入
力画像データが供給され、１フレームの画像データが書
込まれる画像メモリであり、２が出力画像データが書込
まれる画像メモリである。
力画像データが供給され、１フレームの画像データが書
込まれる画像メモリであり、２が出力画像データが書込
まれる画像メモリである。
画像メモリ１から順次読出された画像データが仮想画
素付加回路３に供給され、仮想画素が付加される。
素付加回路３に供給され、仮想画素が付加される。
この一実施例では、入力画像と出力画像との間で画面
の局所的な拡大率が全画面にわたつて一定値におさえら
れていることを前提として、仮想入力画素を全画面で均
一にとつている。第４図において、白いドツトが原入力
画素を示している。第４図は、模式的なもので、縦が４
画素で横が５画素としている。そして、第４図において
黒ドツトで示すように、画素間の距離が原入力画素に関
するものの1/2となるように、仮想入力画素が均一に付
加される。したがつて、原入力画素と仮想入力画素とを
合計した画素数は、（８×10＝80）となり、４倍に増加
するものとなる。このような仮想入力画素は、仮想画素
付加回路３において線形補間によつて形成することがで
きる。
の局所的な拡大率が全画面にわたつて一定値におさえら
れていることを前提として、仮想入力画素を全画面で均
一にとつている。第４図において、白いドツトが原入力
画素を示している。第４図は、模式的なもので、縦が４
画素で横が５画素としている。そして、第４図において
黒ドツトで示すように、画素間の距離が原入力画素に関
するものの1/2となるように、仮想入力画素が均一に付
加される。したがつて、原入力画素と仮想入力画素とを
合計した画素数は、（８×10＝80）となり、４倍に増加
するものとなる。このような仮想入力画素は、仮想画素
付加回路３において線形補間によつて形成することがで
きる。
仮想入力画素は、局所的な拡大率に応じた密度で形成
するようにしても良い。つまり、入力画像の複数画素を
含む領域毎に拡大率を求め、拡大率が大きい領域ほど付
加する仮想入力画素を増し、入力画素の密度を高くする
のである。
するようにしても良い。つまり、入力画像の複数画素を
含む領域毎に拡大率を求め、拡大率が大きい領域ほど付
加する仮想入力画素を増し、入力画素の密度を高くする
のである。
仮想画素付加回路３から現れる原入力画素及び仮想入
力画素が専用ハードウエア４に供給される。画像メモリ
１からの画像データの書込及び読出がプロセツサ５によ
り制御され、また、この画像メモリ１の読出しアドレス
と画像変換パターンと対応する変換式とから画像メモリ
２の書込アドレスがプロセツサ５において求められる。
つまり、プロセツサ５は、入力画像のどの部分がどこに
変換されるかを計算し、画像メモリ１に対して必要な画
素のアクセス命令を与える。この変換式としては、線形
変換で近似するもの、入力画像を多数の矩形のブロツク
に分割すると共に、出力画像を多数の多角形で近似する
ものなどを用いることができる。プロセツサ５と関連し
て入出力装置６が設けられ、画像変換パターンの種類の
指定などが行なわれる。
力画素が専用ハードウエア４に供給される。画像メモリ
１からの画像データの書込及び読出がプロセツサ５によ
り制御され、また、この画像メモリ１の読出しアドレス
と画像変換パターンと対応する変換式とから画像メモリ
２の書込アドレスがプロセツサ５において求められる。
つまり、プロセツサ５は、入力画像のどの部分がどこに
変換されるかを計算し、画像メモリ１に対して必要な画
素のアクセス命令を与える。この変換式としては、線形
変換で近似するもの、入力画像を多数の矩形のブロツク
に分割すると共に、出力画像を多数の多角形で近似する
ものなどを用いることができる。プロセツサ５と関連し
て入出力装置６が設けられ、画像変換パターンの種類の
指定などが行なわれる。
専用ハードウエア４は、求められた画像メモリ２の書
込アドレスに入力画素を書込む。同一の書込アドレスに
対して２回以上の書込がされるときは、最新の入力画素
が書込まれる。この画像メモリ２からの読出しは、一定
の順序に従つてなされ、画像メモリ２から出力画像デー
タが取り出される。
込アドレスに入力画素を書込む。同一の書込アドレスに
対して２回以上の書込がされるときは、最新の入力画素
が書込まれる。この画像メモリ２からの読出しは、一定
の順序に従つてなされ、画像メモリ２から出力画像デー
タが取り出される。
カラー画像の場合、画像メモリ１、仮想画素付加回路
3,専用ハードウエア4,画像メモリ２がカラービデオ信号
の各コンポーネント（Y,U,V）毎に設けられている。
3,専用ハードウエア4,画像メモリ２がカラービデオ信号
の各コンポーネント（Y,U,V）毎に設けられている。
また、仮想入力画素を全画面にわたつて均一に発生さ
せ、原入力画素及び仮想入力画素からなる入力画素を均
一に存在させた場合には、専用ハードウエア４において
パイプライン方式でデータ処理を行なうことができる。
パイプライン方式の処理とは、あるクロツクに同期して
処理データが処理部を流れていく方式のことである。こ
のパイプライン方式を行なうためには、各処理データの
各処理部分での処理が同一時間ですむ必要がある。そし
て、パイプライン方式を用いることにより、ハードウエ
アの簡単化と高速のデータ処理が可能となる。前述のよ
うに、仮想入力画素を付加することによつて、入力画素
が４倍に増加しているために、専用ハードウエア４で
は、４倍のスピードでデータ処理を行なう必要がある。
したがつてパイプライン方式を用いることは、このよう
な必要に対して有効である。
せ、原入力画素及び仮想入力画素からなる入力画素を均
一に存在させた場合には、専用ハードウエア４において
パイプライン方式でデータ処理を行なうことができる。
パイプライン方式の処理とは、あるクロツクに同期して
処理データが処理部を流れていく方式のことである。こ
のパイプライン方式を行なうためには、各処理データの
各処理部分での処理が同一時間ですむ必要がある。そし
て、パイプライン方式を用いることにより、ハードウエ
アの簡単化と高速のデータ処理が可能となる。前述のよ
うに、仮想入力画素を付加することによつて、入力画素
が４倍に増加しているために、専用ハードウエア４で
は、４倍のスピードでデータ処理を行なう必要がある。
したがつてパイプライン方式を用いることは、このよう
な必要に対して有効である。
画像変換の一例を第５図に示す。この画像変換は、ア
ルフアベツトの４文字からなる入力画像IM1を、第５図
Ｂに示すように、円筒面に伸縮なく巻きつけ、これを透
視変換によつて見た場合のような出力画像IM2に変換す
るものである。この変換において、入力画像中の任意の
２点をとり、この２点と対応する出力画像中の２点を考
えると、入力画像中の２点間の距離と比べて出力画像中
の２点間の距離は、決して大きくならない。
ルフアベツトの４文字からなる入力画像IM1を、第５図
Ｂに示すように、円筒面に伸縮なく巻きつけ、これを透
視変換によつて見た場合のような出力画像IM2に変換す
るものである。この変換において、入力画像中の任意の
２点をとり、この２点と対応する出力画像中の２点を考
えると、入力画像中の２点間の距離と比べて出力画像中
の２点間の距離は、決して大きくならない。
また第６図Ａに示す入力画像IM1を第６図B,第６図C,
及び第６図Ｄに示すような出力画像IM2に夫々変換する
場合でも、出力画像のどの部分も入力画像より引き伸ば
されていない。この第５図及び第６図に示されるよう
に、実際に用いられる画像変換は、局所的な拡大率が１
以下の一定値におさえられている場合が多い。
及び第６図Ｄに示すような出力画像IM2に夫々変換する
場合でも、出力画像のどの部分も入力画像より引き伸ば
されていない。この第５図及び第６図に示されるよう
に、実際に用いられる画像変換は、局所的な拡大率が１
以下の一定値におさえられている場合が多い。
このように、画像の拡大率が１以下の一定値におさえ
られている場合に、この一実施例のように、入力画像の
密度を４倍とすることにより画素の間欠が生じることを
必ず防止することができる。この点について、第７図を
参照して説明する。
られている場合に、この一実施例のように、入力画像の
密度を４倍とすることにより画素の間欠が生じることを
必ず防止することができる。この点について、第７図を
参照して説明する。
第７図Ａは、入力画像IM1の入力画素及び仮想入力画
素を示す。この入力画素の隣接するもの同士の水平方向
及び垂直方向の距離を0.5とすると、入力画像中の任意
の点に対して の距離以内に必らず原入力画素又は仮想入力画素が存在
している。したがつて、第７図Ａ及び第７図Ｂに示すよ
うに、出力画像IM2の変換領域７内にある画素８に対応
する入力画像IM1中の点９を考えれば、この点９から 以内の位置に必らず原入力画素又は仮想入力画素が存在
することになる。この点９と原入力画素又は仮想入力画
素との距離は、変換後に伸びることがないとしているか
ら、第７図Ｂに示すように、画素８から 位内の所に、必ず原入力画素又は仮想入力画素に変換を
施した点が存在することになる。したがつて、画素８に
画像データが割当てられないような出力画素の間欠が生
じることを防止できる。
素を示す。この入力画素の隣接するもの同士の水平方向
及び垂直方向の距離を0.5とすると、入力画像中の任意
の点に対して の距離以内に必らず原入力画素又は仮想入力画素が存在
している。したがつて、第７図Ａ及び第７図Ｂに示すよ
うに、出力画像IM2の変換領域７内にある画素８に対応
する入力画像IM1中の点９を考えれば、この点９から 以内の位置に必らず原入力画素又は仮想入力画素が存在
することになる。この点９と原入力画素又は仮想入力画
素との距離は、変換後に伸びることがないとしているか
ら、第７図Ｂに示すように、画素８から 位内の所に、必ず原入力画素又は仮想入力画素に変換を
施した点が存在することになる。したがつて、画素８に
画像データが割当てられないような出力画素の間欠が生
じることを防止できる。
「発明の効果」 この発生に依れば、書込アドレス制御方式であるの
で、逆変換を求める必要がなく、ハードウエアの簡略化
を図ることができる。また、この発明では、原入力画素
に対して仮想入力画素を付加することにより、入力画素
の密度を高くしているので、出力画素の間欠を防止する
ことができる。更に、画像変換の変換パターンに対し画
像拡大の処理を付加することにより、画像変換の局所的
な拡大率が一定値におさえられている場合には、この発
明により付加される仮想画素を均一なものとすることが
でき、したがつて、データ処理方式としてパイプライン
制御方式を用いることが可能となる。
で、逆変換を求める必要がなく、ハードウエアの簡略化
を図ることができる。また、この発明では、原入力画素
に対して仮想入力画素を付加することにより、入力画素
の密度を高くしているので、出力画素の間欠を防止する
ことができる。更に、画像変換の変換パターンに対し画
像拡大の処理を付加することにより、画像変換の局所的
な拡大率が一定値におさえられている場合には、この発
明により付加される仮想画素を均一なものとすることが
でき、したがつて、データ処理方式としてパイプライン
制御方式を用いることが可能となる。
第１図及び第２図は従来の書込アドレス制御方式による
画像変換装置の説明に用いる略線図、第３図はこの発明
の一実施例の構成を示すブロツク図、第４図はこの発明
の一実施例における仮想入力画素の説明に用いる略線
図、第５図及び第６図はこの発明を適用しうる画像変換
のいくつかの例の説明に用いる略線図、第７図はこの発
明の一実施例の説明に用いる略線図 IM1……入力画像、IM2……出力画像、1,2……画像メモ
リ、３……仮想画素付加回路、４……専用ハードウエ
ア、５……プロセツサ。
画像変換装置の説明に用いる略線図、第３図はこの発明
の一実施例の構成を示すブロツク図、第４図はこの発明
の一実施例における仮想入力画素の説明に用いる略線
図、第５図及び第６図はこの発明を適用しうる画像変換
のいくつかの例の説明に用いる略線図、第７図はこの発
明の一実施例の説明に用いる略線図 IM1……入力画像、IM2……出力画像、1,2……画像メモ
リ、３……仮想画素付加回路、４……専用ハードウエ
ア、５……プロセツサ。
Claims (2)
- 【請求項１】入力側の画像メモリに貯えられた入力画像
中の画素が所定の変換パターンに従って出力画像の座標
上のどの位置になるかが求められ、求められた出力画像
の座標上の位置に最も近い位置の画素に、上記入力画像
中の画素が割り当てられるように、書込みアドレスを制
御して出力側の画像メモリに入力画像信号を書込むよう
にした画像変換装置において、 上記入力画像信号の各画素の信号に基づいて形成された
補間画素の信号を上記入力画像信号に対して付加するこ
とによって、入力画像の複数の画素を含む領域毎に定め
た変換パターンの拡大率に応じて画素の密度を増加させ
る手段と、 上記変換パターンに従って上記入力画像信号の各画素の
信号及び上記補間画素の信号を上記書込みアドレスの制
御により上記出力側の画像メモリに書込み、上記出力側
の画像メモリに書込まれた信号を順次読出し、画像変換
された出力画像を発生する手段と からなることを特徴とする画像変換装置。 - 【請求項２】入力側の画像メモリに貯えられた入力画像
中の画素が所定の変換パターンに従って出力画像の座標
上のどの位置になるかが求められ、求められた出力画像
の座標上の位置に最も近い位置の画素に、上記入力画像
中の画素が割り当てられるように、書込みアドレスを制
御して出力側の画像メモリに入力画像信号を書込むよう
にした画像変換装置において、 上記入力画像信号の各画素の信号に基づいて形成された
補間画素の信号を上記入力画像信号に対して付加するこ
とによって、画素の密度を均一に増加させる手段と、 入力画像の複数の画素を含む領域毎に定められ、且つ所
定値以下の拡大率を有する変換パターンに従って上記入
力画像信号の各画素の信号及び上記補間画素の信号を上
記書込みアドレスの制御により上記出力側の画像メモリ
に書込み、上記出力側の画像メモリに書込まれた信号を
順次読出し、画像変換された出力画像を発生する手段と からなることを特徴とする画像変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184336A JP2502274B2 (ja) | 1982-10-20 | 1982-10-20 | 画像変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184336A JP2502274B2 (ja) | 1982-10-20 | 1982-10-20 | 画像変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972568A JPS5972568A (ja) | 1984-04-24 |
| JP2502274B2 true JP2502274B2 (ja) | 1996-05-29 |
Family
ID=16151518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184336A Expired - Lifetime JP2502274B2 (ja) | 1982-10-20 | 1982-10-20 | 画像変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2502274B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149276A (ja) * | 1984-08-17 | 1986-03-11 | Canon Inc | 画像編集装置 |
| JPS61201371A (ja) * | 1985-03-04 | 1986-09-06 | Nippon Telegr & Teleph Corp <Ntt> | 画像生成装置 |
| JPH0529455Y2 (ja) * | 1985-07-18 | 1993-07-28 | ||
| GB2183118B (en) * | 1985-11-19 | 1989-10-04 | Sony Corp | Image signal processing |
| JPS62279477A (ja) * | 1986-05-28 | 1987-12-04 | Fujitsu Ltd | 画像デ−タ回転方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5172235A (ja) * | 1974-12-09 | 1976-06-22 | Mitsubishi Electric Corp | |
| JPS5853781B2 (ja) * | 1979-12-24 | 1983-12-01 | 株式会社東芝 | 画像拡大縮小装置 |
-
1982
- 1982-10-20 JP JP57184336A patent/JP2502274B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5972568A (ja) | 1984-04-24 |
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