JPH10154230A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH10154230A JPH10154230A JP8310852A JP31085296A JPH10154230A JP H10154230 A JPH10154230 A JP H10154230A JP 8310852 A JP8310852 A JP 8310852A JP 31085296 A JP31085296 A JP 31085296A JP H10154230 A JPH10154230 A JP H10154230A
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Abstract
(57)【要約】
【課題】 キャッシュミスヒットを少なくすることによ
り、画像の高速処理を可能とする画像処理装置を提供す
る。 【解決手段】 本装置Ａは、画像メモリ１にＣＰＵ２か
らキャッシュメモリ３を介してデータアクセスするに際
し、画像の横および縦方向アドレスをそれぞれ構成する
ＣＰＵ２のアドレスＳ１のうちの、ある互いに異なるア
ドレスビット同士を合成してキャッシュメモリアドレス
Ｓ２となすと共に、残りのアドレスビットをキャッシュ
メモリ３のアドレスタグＳ４との比較に用いるための比
較アドレスＳ３となすキャッシュメモリアドレス制御部
９を具備してなる。さらに、キャッシュメモリアドレス
Ｓ２をなす、画像の横または縦方向アドレスを構成する
アドレスビットのビット数を可変となしてもよい。
り、画像の高速処理を可能とする画像処理装置を提供す
る。 【解決手段】 本装置Ａは、画像メモリ１にＣＰＵ２か
らキャッシュメモリ３を介してデータアクセスするに際
し、画像の横および縦方向アドレスをそれぞれ構成する
ＣＰＵ２のアドレスＳ１のうちの、ある互いに異なるア
ドレスビット同士を合成してキャッシュメモリアドレス
Ｓ２となすと共に、残りのアドレスビットをキャッシュ
メモリ３のアドレスタグＳ４との比較に用いるための比
較アドレスＳ３となすキャッシュメモリアドレス制御部
９を具備してなる。さらに、キャッシュメモリアドレス
Ｓ２をなす、画像の横または縦方向アドレスを構成する
アドレスビットのビット数を可変となしてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
を用いた画像処理装置に関するものである。
を用いた画像処理装置に関するものである。
【０００２】
【従来の技術】ＣＰＵ（中央処理装置）から主メモリ等
のメモリへのデータアクセスを見かけ上高速化する方法
として、高速のキャッシュメモリを用いることがある。
この方法では、ＣＰＵからのメモリアクセスは、まずア
クセス対象のメモリのデータの一部がコピーされている
キャッシュメモリに対して行い、求めるデータがキャッ
シュメモリに存在しなかった場合にのみアクセス対象の
メモリへのアクセスを行う。通常のプログラムにおいて
は、データアクセスに局所性があるので、メモリ上の適
当なデータをキャッシュメモリにコピーしておけば、Ｃ
ＰＵからのデータアクセスのほとんどを高速なキャッシ
ュメモリへのアクセスだけで済ませることができる。
のメモリへのデータアクセスを見かけ上高速化する方法
として、高速のキャッシュメモリを用いることがある。
この方法では、ＣＰＵからのメモリアクセスは、まずア
クセス対象のメモリのデータの一部がコピーされている
キャッシュメモリに対して行い、求めるデータがキャッ
シュメモリに存在しなかった場合にのみアクセス対象の
メモリへのアクセスを行う。通常のプログラムにおいて
は、データアクセスに局所性があるので、メモリ上の適
当なデータをキャッシュメモリにコピーしておけば、Ｃ
ＰＵからのデータアクセスのほとんどを高速なキャッシ
ュメモリへのアクセスだけで済ませることができる。
【０００３】図４は、そのような従来のキャッシュメモ
リを用いた画像処理装置の一例（以下、従来装置とい
う）Ａ’における概略構成を示す回路図である。図４に
おいて、従来装置Ａ’では、アクセス対象のメモリを画
像データの格納されている画像メモリ１とし、この画像
メモリ１にＣＰＵ２からキャッシュメモリ３を介してデ
ータアクセスを行うに際し、ダイレクトマップ方式と呼
ばれる以下の制御方法を採用している。すなわち、キャ
ッシュメモリ３は、画像メモリ１のデータのコピーが記
憶されているＢＳ（Buffer Storage) ３ａと、ＢＳ３ａ
のデータが画像メモリ１のどのアドレスのデータかを示
す情報であるアドレスタグが記憶されているＡＡ(Addre
ss Array) ３ｂという２つのメモリから構成されてい
る。ＢＳ３ａおよびＡＡ３ｂはＣＰＵ２の出力するアド
レスＳ１のうち、下位ビット部分であるキャッシュメモ
リアドレスＳ２’によってアドレッシングされる。一
方、残りの上位ビット部分である比較アドレスＳ３’は
アドレスタグＳ４’としてＡＡ３ｂに記憶される。そし
て、ＣＰＵ２のメモリアクセス時に、比較アドレスＳ
３’と、ＡＡ３ｂから読みだしたアドレスタグＳ４’と
をコンパレータ４によって比較する。この比較結果が一
致した場合をヒット、一致しなかった場合をミスヒット
と呼び、この情報はヒット情報Ｓ５としてコンパレータ
４から出力される。
リを用いた画像処理装置の一例（以下、従来装置とい
う）Ａ’における概略構成を示す回路図である。図４に
おいて、従来装置Ａ’では、アクセス対象のメモリを画
像データの格納されている画像メモリ１とし、この画像
メモリ１にＣＰＵ２からキャッシュメモリ３を介してデ
ータアクセスを行うに際し、ダイレクトマップ方式と呼
ばれる以下の制御方法を採用している。すなわち、キャ
ッシュメモリ３は、画像メモリ１のデータのコピーが記
憶されているＢＳ（Buffer Storage) ３ａと、ＢＳ３ａ
のデータが画像メモリ１のどのアドレスのデータかを示
す情報であるアドレスタグが記憶されているＡＡ(Addre
ss Array) ３ｂという２つのメモリから構成されてい
る。ＢＳ３ａおよびＡＡ３ｂはＣＰＵ２の出力するアド
レスＳ１のうち、下位ビット部分であるキャッシュメモ
リアドレスＳ２’によってアドレッシングされる。一
方、残りの上位ビット部分である比較アドレスＳ３’は
アドレスタグＳ４’としてＡＡ３ｂに記憶される。そし
て、ＣＰＵ２のメモリアクセス時に、比較アドレスＳ
３’と、ＡＡ３ｂから読みだしたアドレスタグＳ４’と
をコンパレータ４によって比較する。この比較結果が一
致した場合をヒット、一致しなかった場合をミスヒット
と呼び、この情報はヒット情報Ｓ５としてコンパレータ
４から出力される。
【０００４】メモリリード時にヒットした場合（以下、
リードヒットという）、ヒット情報Ｓ５によってデータ
セレクタ５はＢＳデータＳ６を選択し、データバス６を
通してＣＰＵ２にＢＳデータＳ６を伝送する。メモリリ
ード時にミスヒットした場合（以下、リードミスヒット
時という）、ヒット情報Ｓ５によってデータセレクタ５
は画像メモリデータＳ７を選択し、データバス６を通し
てＣＰＵ２に画像メモリデータＳ７を伝送する。さら
に、リードミスヒット時には画像メモリデータＳ７をデ
ータバッファ７を通してＢＳ３ａにコピーすると共に、
比較アドレスデータ信号Ｓ３’をアドレスバッファ８を
通してＡＡ３ｂに書き込む。
リードヒットという）、ヒット情報Ｓ５によってデータ
セレクタ５はＢＳデータＳ６を選択し、データバス６を
通してＣＰＵ２にＢＳデータＳ６を伝送する。メモリリ
ード時にミスヒットした場合（以下、リードミスヒット
時という）、ヒット情報Ｓ５によってデータセレクタ５
は画像メモリデータＳ７を選択し、データバス６を通し
てＣＰＵ２に画像メモリデータＳ７を伝送する。さら
に、リードミスヒット時には画像メモリデータＳ７をデ
ータバッファ７を通してＢＳ３ａにコピーすると共に、
比較アドレスデータ信号Ｓ３’をアドレスバッファ８を
通してＡＡ３ｂに書き込む。
【０００５】一方、メモリライト時にはＢＳ３ａの内容
と画像メモリ１の内容との一致を保つために次の動作を
行う。メモリライト時にヒットした場合（以下、ライト
ヒットという）はＢＳ３ａと画像メモリ１の両方の内容
を更新する。メモリライト時にミスヒットした場合（以
下、ライトミスヒットという）は画像メモリ１だけを更
新する。
と画像メモリ１の内容との一致を保つために次の動作を
行う。メモリライト時にヒットした場合（以下、ライト
ヒットという）はＢＳ３ａと画像メモリ１の両方の内容
を更新する。メモリライト時にミスヒットした場合（以
下、ライトミスヒットという）は画像メモリ１だけを更
新する。
【０００６】
【発明が解決しようとする課題】上記従来の構成では、
次のような問題があった。いま、画像メモリ１に対して
ＣＰＵ２よりアクセスする場合を考える。画像の横方向
の座標をｘ、縦方向の座標をｙとする。画像の横サイズ
としては、アドレスの計算がシフト命令と加算命令との
組合せで容易にできること等の理由により２のべき乗が
一般に用いられるが、ここでは１０２４とする。また、
画像メモリ１上の各座標に対するＣＰＵ２からのアドレ
スのとり方としては、図５に示すように、画像の向かっ
て左上から始まって矢印の方向に増加する方法が一般的
であり、かつ実用的でもある。
次のような問題があった。いま、画像メモリ１に対して
ＣＰＵ２よりアクセスする場合を考える。画像の横方向
の座標をｘ、縦方向の座標をｙとする。画像の横サイズ
としては、アドレスの計算がシフト命令と加算命令との
組合せで容易にできること等の理由により２のべき乗が
一般に用いられるが、ここでは１０２４とする。また、
画像メモリ１上の各座標に対するＣＰＵ２からのアドレ
スのとり方としては、図５に示すように、画像の向かっ
て左上から始まって矢印の方向に増加する方法が一般的
であり、かつ実用的でもある。
【０００７】ｘ＝ｙ＝０のときのＣＰＵ２のアドレスＳ
１が０であるとすると、座標（ｘ，ｙ）に対するＣＰＵ
２からのアドレスＳ１は次式（１’）で表される。 （アドレス）＝ｘ＋ｙ＊１０２４ ……（１’） すなわち、アドレスの下位１０ビットはｘの値によって
構成される。
１が０であるとすると、座標（ｘ，ｙ）に対するＣＰＵ
２からのアドレスＳ１は次式（１’）で表される。 （アドレス）＝ｘ＋ｙ＊１０２４ ……（１’） すなわち、アドレスの下位１０ビットはｘの値によって
構成される。
【０００８】ＢＳ３ａのアドレッシングが１０ビットの
アドレス（０〜１０２３）であった場合、そのアドレス
値はｘであり、メモリリード時にＡＡ３ｂに記憶される
アドレスタグＳ４’の値はｙである。画像に対して縦方
向に移動するリードアクセスを行った場合、キャッシュ
メモリアドレスＳ２’が同一でアドレスタグＳ４’だけ
が更新されるため、移動前のアドレスタグＳ４’は保存
されず、再度移動前の座標にアクセスする場合は常にキ
ャッシュミスヒットとなる。一方、横方向に移動するリ
ードアクセスを行った場合は、キャッシュメモリアドレ
スＳ２’が変化するため、移動前のアドレスタグＳ４’
は保存され、再度移動前の座標にアクセスする場合はキ
ャッシュヒットとなる。つまり、画像の縦方向に移動す
るアクセスを行う場合は横方向に移動するアクセスを行
う場合に比べてアクセス速度が低下する。その結果、縦
方向に移動するアクセスを頻繁に行うような画像処理に
おいては、処理速度の低下を招くこととなる。
アドレス（０〜１０２３）であった場合、そのアドレス
値はｘであり、メモリリード時にＡＡ３ｂに記憶される
アドレスタグＳ４’の値はｙである。画像に対して縦方
向に移動するリードアクセスを行った場合、キャッシュ
メモリアドレスＳ２’が同一でアドレスタグＳ４’だけ
が更新されるため、移動前のアドレスタグＳ４’は保存
されず、再度移動前の座標にアクセスする場合は常にキ
ャッシュミスヒットとなる。一方、横方向に移動するリ
ードアクセスを行った場合は、キャッシュメモリアドレ
スＳ２’が変化するため、移動前のアドレスタグＳ４’
は保存され、再度移動前の座標にアクセスする場合はキ
ャッシュヒットとなる。つまり、画像の縦方向に移動す
るアクセスを行う場合は横方向に移動するアクセスを行
う場合に比べてアクセス速度が低下する。その結果、縦
方向に移動するアクセスを頻繁に行うような画像処理に
おいては、処理速度の低下を招くこととなる。
【０００９】本発明は上記事情に鑑みてなされたもので
あり、その目的とするところは、キャッシュミスヒット
を少なくすることにより、画像の高速処理を可能とする
画像処理装置を提供することである。
あり、その目的とするところは、キャッシュミスヒット
を少なくすることにより、画像の高速処理を可能とする
画像処理装置を提供することである。
【００１０】
【課題を解決するための手段】本発明は、画像メモリに
ＣＰＵからキャッシュメモリを介してデータアクセスす
る画像処理装置において、ＣＰＵのアドレスビットのう
ちの、画像の横および縦方向アドレスをそれぞれ構成す
るあるアドレスビット同士を合成してキャッシュメモリ
のアドレスとなすと共に、残りのアドレスビットをキャ
ッシュメモリのアドレスタグデータとの比較に用いるた
めの比較アドレスデータとなすキャッシュメモリのアド
レス制御部を具備してなることを特徴とする。上記発明
の構成によれば、画像の縦方向に移動するアクセスを行
った場合においてもキャッシュヒットし易くなるため、
画像の高速処理が可能となる。
ＣＰＵからキャッシュメモリを介してデータアクセスす
る画像処理装置において、ＣＰＵのアドレスビットのう
ちの、画像の横および縦方向アドレスをそれぞれ構成す
るあるアドレスビット同士を合成してキャッシュメモリ
のアドレスとなすと共に、残りのアドレスビットをキャ
ッシュメモリのアドレスタグデータとの比較に用いるた
めの比較アドレスデータとなすキャッシュメモリのアド
レス制御部を具備してなることを特徴とする。上記発明
の構成によれば、画像の縦方向に移動するアクセスを行
った場合においてもキャッシュヒットし易くなるため、
画像の高速処理が可能となる。
【００１１】さらに、前記キャッシュメモリのアドレス
をなす、画像の横または縦方向アドレスを構成するアド
レスビットのビット数を可変とすれば、画像処理の内容
に応じて、キャッシュヒットし易くなるため、より高速
な処理が可能となる。
をなす、画像の横または縦方向アドレスを構成するアド
レスビットのビット数を可変とすれば、画像処理の内容
に応じて、キャッシュヒットし易くなるため、より高速
な処理が可能となる。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
の一実施形態について説明し、本発明の理解に供する。
なお、以下の実施形態は本発明を具体化した一例であっ
て、本発明の技術的範囲を限定するものではない。
の一実施形態について説明し、本発明の理解に供する。
なお、以下の実施形態は本発明を具体化した一例であっ
て、本発明の技術的範囲を限定するものではない。
【００１３】図１は本実施形態に係る画像処理装置Ａの
概略構成を示す回路図である。なお、図４に示した従来
の画像処理装置の一例Ａ’における概略構成を示す回路
図と共通する要素には、同一符号を付した。図１に示す
ように、本実施形態に係る画像処理装置（以下、本装置
という）Ａは、画像メモリ１にＣＰＵ２からキャッシュ
メモリ３を介してデータアクセスする点で従来例と同様
である。しかし、本装置Ａは、ＣＰＵ２のアドレスＳ１
（ＣＰＵのアドレスビットに相当）のうちの、ある画像
の横および縦方向アドレスをそれぞれ構成するアドレス
ビット同士を合成してキャッシュメモリアドレスＳ２
（キャッシュメモリのアドレスに相当）となすと共に、
残りのアドレスビットをキャッシュメモリ３のアドレス
タグＳ４（アドレスタグデータに相当）との比較に用い
るための比較アドレスＳ３（比較アドレスデータに相
当）となすキャッシュメモリアドレス制御部９（キャッ
シュメモリのアドレス制御部に相当）を具備してなる点
で従来例と異なる。さらに、本装置Ａでは、前記キャッ
シュメモリアドレスＳ２をなす、画像の横または縦方向
アドレスを構成するアドレスビットのビット数を可変と
なしてもよく、この点でも従来例と異なる。
概略構成を示す回路図である。なお、図４に示した従来
の画像処理装置の一例Ａ’における概略構成を示す回路
図と共通する要素には、同一符号を付した。図１に示す
ように、本実施形態に係る画像処理装置（以下、本装置
という）Ａは、画像メモリ１にＣＰＵ２からキャッシュ
メモリ３を介してデータアクセスする点で従来例と同様
である。しかし、本装置Ａは、ＣＰＵ２のアドレスＳ１
（ＣＰＵのアドレスビットに相当）のうちの、ある画像
の横および縦方向アドレスをそれぞれ構成するアドレス
ビット同士を合成してキャッシュメモリアドレスＳ２
（キャッシュメモリのアドレスに相当）となすと共に、
残りのアドレスビットをキャッシュメモリ３のアドレス
タグＳ４（アドレスタグデータに相当）との比較に用い
るための比較アドレスＳ３（比較アドレスデータに相
当）となすキャッシュメモリアドレス制御部９（キャッ
シュメモリのアドレス制御部に相当）を具備してなる点
で従来例と異なる。さらに、本装置Ａでは、前記キャッ
シュメモリアドレスＳ２をなす、画像の横または縦方向
アドレスを構成するアドレスビットのビット数を可変と
なしてもよく、この点でも従来例と異なる。
【００１４】本装置Ａの詳細構成および動作は次のとお
りである。図１において、キャッシュメモリ３は、画像
メモリ１のデータのコピーが記憶されているＢＳ（Buff
er Storage) ３ａと、ＢＳ３ａのデータが画像メモリ１
のどのアドレスのデータかを示す情報であるアドレスタ
グが記憶されているＡＡ(Address Array) ３ｂという２
つのメモリから構成されている。キャッシュメモリ制御
部９は、ＣＰＵ２の出力するアドレスＳ１から、キャッ
シュメモリアドレスＳ２と比較アドレスＳ３へのビット
の割り付けを行う。キャッシュメモリアドレスＳ２はＢ
Ｓ３ａおよびＡＡ３ｂのアドレッシングに用いられ、一
方、比較アドレスＳ３はアドレスタグＳ４としてＡＡ３
ｂに記憶される。そして、ＣＰＵ２のメモリアクセス時
に、比較アドレスＳ３と、ＡＡ３ｂから読みだしたアド
レスタグＳ４とをコンパレータ４によって比較する。こ
の比較結果が一致した場合をヒット、一致しなかった場
合をミスヒットと呼び、この情報はヒット情報Ｓ５とし
てコンパレータ４から出力される。
りである。図１において、キャッシュメモリ３は、画像
メモリ１のデータのコピーが記憶されているＢＳ（Buff
er Storage) ３ａと、ＢＳ３ａのデータが画像メモリ１
のどのアドレスのデータかを示す情報であるアドレスタ
グが記憶されているＡＡ(Address Array) ３ｂという２
つのメモリから構成されている。キャッシュメモリ制御
部９は、ＣＰＵ２の出力するアドレスＳ１から、キャッ
シュメモリアドレスＳ２と比較アドレスＳ３へのビット
の割り付けを行う。キャッシュメモリアドレスＳ２はＢ
Ｓ３ａおよびＡＡ３ｂのアドレッシングに用いられ、一
方、比較アドレスＳ３はアドレスタグＳ４としてＡＡ３
ｂに記憶される。そして、ＣＰＵ２のメモリアクセス時
に、比較アドレスＳ３と、ＡＡ３ｂから読みだしたアド
レスタグＳ４とをコンパレータ４によって比較する。こ
の比較結果が一致した場合をヒット、一致しなかった場
合をミスヒットと呼び、この情報はヒット情報Ｓ５とし
てコンパレータ４から出力される。
【００１５】メモリリード時にヒットした場合（以下、
リードヒットという）、ヒット情報Ｓ５によってデータ
セレクタ５はＢＳデータＳ６を選択し、データバス６を
通してＣＰＵ２にＢＳデータＳ６を伝送する。メモリリ
ード時にミスヒットした場合（以下、リードミスヒット
時という）、ヒット情報Ｓ５によってデータセレクタ５
は画像メモリデータＳ７を選択し、データバス６を通し
てＣＰＵ２に画像メモリデータＳ７を伝送する。さら
に、リードミスヒット時には画像メモリデータＳ７をデ
ータバッファ７を通してＢＳ３ａにコピーすると共に、
比較アドレスＳ３をアドレスバッファ８を通してＡＡ３
ｂに書き込む。
リードヒットという）、ヒット情報Ｓ５によってデータ
セレクタ５はＢＳデータＳ６を選択し、データバス６を
通してＣＰＵ２にＢＳデータＳ６を伝送する。メモリリ
ード時にミスヒットした場合（以下、リードミスヒット
時という）、ヒット情報Ｓ５によってデータセレクタ５
は画像メモリデータＳ７を選択し、データバス６を通し
てＣＰＵ２に画像メモリデータＳ７を伝送する。さら
に、リードミスヒット時には画像メモリデータＳ７をデ
ータバッファ７を通してＢＳ３ａにコピーすると共に、
比較アドレスＳ３をアドレスバッファ８を通してＡＡ３
ｂに書き込む。
【００１６】一方、メモリライト時にはＢＳ３ａの内容
と画像メモリ１の内容との一致を保つために次の動作を
行う。メモリライト時にヒットした場合（以下、ライト
ヒットという）はＢＳ３ａと画像メモリ１の両方の内容
を更新する。メモリライト時にミスヒットした場合（以
下、ライトミスヒットという）は画像メモリ１だけを更
新する。
と画像メモリ１の内容との一致を保つために次の動作を
行う。メモリライト時にヒットした場合（以下、ライト
ヒットという）はＢＳ３ａと画像メモリ１の両方の内容
を更新する。メモリライト時にミスヒットした場合（以
下、ライトミスヒットという）は画像メモリ１だけを更
新する。
【００１７】いま、画像メモリ１に対してＣＰＵ２より
アクセスする場合を考える。画像の横方向の座標をｘ、
縦方向の座標をｙとする。画像の横サイズとしては、ア
ドレスの計算がシフト命令と加算命令との組合せで容易
にできること等の理由により２のべき乗が一般に用いら
れるが、ここでは従来例と同様の１０２４とする。各座
標の画像データは８ビットデータであり、ＣＰＵ２のデ
ータバス６のビット幅は３２ビットである。ＣＰＵ２か
ら画像メモリ１へのアクセスは３２ビット単位で可能で
あり、このとき連続するアドレスのデータを同時にリー
ド・ライトすることができる。ＢＳ３ａも同様に３２ビ
ット幅の構成であり、３２ビットのリード・ライト、８
ビットのライトが可能である。ＡＡ３ｂは３２ビット幅
のＢＳ３ａに対して１つ割り当てられている。画像デー
タのリードアクセス時には、画像メモリ１に対しては３
２ビットのリードアクセスを行い、その結果、４座標分
のデータが同時にキャッシュメモリ３のＢＳ３ａにコピ
ーされる。
アクセスする場合を考える。画像の横方向の座標をｘ、
縦方向の座標をｙとする。画像の横サイズとしては、ア
ドレスの計算がシフト命令と加算命令との組合せで容易
にできること等の理由により２のべき乗が一般に用いら
れるが、ここでは従来例と同様の１０２４とする。各座
標の画像データは８ビットデータであり、ＣＰＵ２のデ
ータバス６のビット幅は３２ビットである。ＣＰＵ２か
ら画像メモリ１へのアクセスは３２ビット単位で可能で
あり、このとき連続するアドレスのデータを同時にリー
ド・ライトすることができる。ＢＳ３ａも同様に３２ビ
ット幅の構成であり、３２ビットのリード・ライト、８
ビットのライトが可能である。ＡＡ３ｂは３２ビット幅
のＢＳ３ａに対して１つ割り当てられている。画像デー
タのリードアクセス時には、画像メモリ１に対しては３
２ビットのリードアクセスを行い、その結果、４座標分
のデータが同時にキャッシュメモリ３のＢＳ３ａにコピ
ーされる。
【００１８】本発明の特徴をなすキャッシュメモリ制御
部９は、ＣＰＵ２の出力するアドレスＳ１から、キャッ
シュメモリアドレスＳ２と比較アドレスＳ３へのビット
の割り付けを次のように行う。キャッシュメモリアドレ
スＳ２を、次式（１）に示すように、ｘの下位５ビット
とｙの下位５ビットとを合成したものとする。 （キャッシュメモリアドレス）＝（ｘ＆１Ｆｈ）＋（ｙ＆１Ｆｈ）＊２5 ……（１） つまり、ＢＳ３ａのアドレスの下位５ビットにｘの下位
５ビット、上位５ビットにｙの下位５ビットを割り当て
る。また、比較アドレスＳ３を、次式（２）に示すよう
に、ｘの上位５ビットとｙの上位５ビットとを合成した
ものとする。 （比較アドレス）＝（ｘ＆３Ｅ０ｈ）＊２-5＋（ｙ＆３Ｅ０ｈ） ……（２） つまり、比較アドレスＳ３の下位５ビットにｘの上位５
ビット、上位５ビットにｙの上位５ビットを割り当て
る。
部９は、ＣＰＵ２の出力するアドレスＳ１から、キャッ
シュメモリアドレスＳ２と比較アドレスＳ３へのビット
の割り付けを次のように行う。キャッシュメモリアドレ
スＳ２を、次式（１）に示すように、ｘの下位５ビット
とｙの下位５ビットとを合成したものとする。 （キャッシュメモリアドレス）＝（ｘ＆１Ｆｈ）＋（ｙ＆１Ｆｈ）＊２5 ……（１） つまり、ＢＳ３ａのアドレスの下位５ビットにｘの下位
５ビット、上位５ビットにｙの下位５ビットを割り当て
る。また、比較アドレスＳ３を、次式（２）に示すよう
に、ｘの上位５ビットとｙの上位５ビットとを合成した
ものとする。 （比較アドレス）＝（ｘ＆３Ｅ０ｈ）＊２-5＋（ｙ＆３Ｅ０ｈ） ……（２） つまり、比較アドレスＳ３の下位５ビットにｘの上位５
ビット、上位５ビットにｙの上位５ビットを割り当て
る。
【００１９】ここで、図２に示すように、画像メモリ１
上にてアクセスの移動を行う場合を想定する。座標
（ｘ，ｙ）＝（０，０）の画像データをリードすると
き、（ｘ，ｙ）＝（１，０），（２，０），（３，０）
の画像データも同時にリードされ、キャッシュメモリ３
のＢＳ３ａにコピーされる。このとき、各座標の画像デ
ータがコピーされるＢＳ３ａの３２ビットアドレスは０
０ｈであり、ＡＡ３ｂに記憶されるアドレスタグの値は
００ｈである。続いて（０，０），（０，１），（０，
２），（０，３）のアクセスを行う場合において、キャ
ッシュメモリアドレスＳ２、比較アドレスＳ３およびア
ドレスタグＳ４の値は次のとおりとなる。
上にてアクセスの移動を行う場合を想定する。座標
（ｘ，ｙ）＝（０，０）の画像データをリードすると
き、（ｘ，ｙ）＝（１，０），（２，０），（３，０）
の画像データも同時にリードされ、キャッシュメモリ３
のＢＳ３ａにコピーされる。このとき、各座標の画像デ
ータがコピーされるＢＳ３ａの３２ビットアドレスは０
０ｈであり、ＡＡ３ｂに記憶されるアドレスタグの値は
００ｈである。続いて（０，０），（０，１），（０，
２），（０，３）のアクセスを行う場合において、キャ
ッシュメモリアドレスＳ２、比較アドレスＳ３およびア
ドレスタグＳ４の値は次のとおりとなる。
【００２０】 座標 キャッシュメモリアドレス 比較アドレス アドレスタグ （０，０） ００ｈ ００ｈ − （０，１） ２０ｈ ００ｈ − （０，２） ４０ｈ ００ｈ − （１，２） ４０ｈ ００ｈ ００ｈ （２，１） ２０ｈ ００ｈ ００ｈ （２，０） ００ｈ ００ｈ ００ｈ ここで、（０，２）までのアクセスがキャッシュヒット
するかしないかは、それ以前のアクセスに依存するが、
（１，２）のアクセスは（０，２）のアクセスにより、
（２，１）のアクセスは（０，１）のアクセスにより、
（２，０）のアクセスは（０，０）のアクセスによりそ
れぞれキャッシュヒットしており、高速アクセスが可能
である。一方、従来例では、同様のアクセスを行った場
合、キャッシュメモリアドレスＳ２’、比較アドレスＳ
３’およびアドレスタグＳ４’の値は次のとおりとな
る。
するかしないかは、それ以前のアクセスに依存するが、
（１，２）のアクセスは（０，２）のアクセスにより、
（２，１）のアクセスは（０，１）のアクセスにより、
（２，０）のアクセスは（０，０）のアクセスによりそ
れぞれキャッシュヒットしており、高速アクセスが可能
である。一方、従来例では、同様のアクセスを行った場
合、キャッシュメモリアドレスＳ２’、比較アドレスＳ
３’およびアドレスタグＳ４’の値は次のとおりとな
る。
【００２１】 座標 キャッシュメモリアドレス 比較アドレス アドレスタグ （０，０） ００ｈ ００ｈ − （０，１） ００ｈ ０１ｈ − （０，２） ００ｈ ０２ｈ − （１，２） ００ｈ ０２ｈ ０２ｈ （２，１） ００ｈ ０１ｈ ０２ｈ （２，０） ００ｈ ００ｈ ０１ｈ 同一のキャッシュメモリアドレスＳ２’に対し、比較ア
ドレスＳ３’の値が更新されるアクセスすなわち（１，
２）へのアクセス以外ではキャッシュミスヒットとな
り、処理速度が低下する。
ドレスＳ３’の値が更新されるアクセスすなわち（１，
２）へのアクセス以外ではキャッシュミスヒットとな
り、処理速度が低下する。
【００２２】これに対し、本装置Ａでは、図１に示した
キャッシュメモリアドレス制御部９においてもキャッシ
ュヒットし易く、処理速度の低下を防止することができ
る。
キャッシュメモリアドレス制御部９においてもキャッシ
ュヒットし易く、処理速度の低下を防止することができ
る。
【００２３】また、本装置Ａでは、図１に示したキャッ
シュメモリアドレス制御部９において、さらに画像処理
の内容によりＣＰＵ２からのアドレスの、どのビットを
割り付けるかを変更することとしてもよい。画面処理の
例として画像の縦方向への投影データ算出処理を挙げ
る。これは、図３に示すように、画像中の処理領域１０
内において、縦ライン１１の方向に画像データを加算
し、横方向の座標（ｘ）毎に投影データを算出する処理
である。図中、処理領域１０の矩形の左上の座標を
（０，０）、右下の座標を（６３，６３）とする。上記
と同様、アドレスタグの下位５ビットにｘの上位５ビッ
ト、上位５ビットにｙの上位５ビットを割り当てた場合
を想定する。横方向座標（ｘ＝０）における、縦方向へ
の投影データ算出処理の際の画像データリードを伴うキ
ャッシュメモリアドレスＳ２および比較アドレスＳ３の
値は次のとおりとなる。
シュメモリアドレス制御部９において、さらに画像処理
の内容によりＣＰＵ２からのアドレスの、どのビットを
割り付けるかを変更することとしてもよい。画面処理の
例として画像の縦方向への投影データ算出処理を挙げ
る。これは、図３に示すように、画像中の処理領域１０
内において、縦ライン１１の方向に画像データを加算
し、横方向の座標（ｘ）毎に投影データを算出する処理
である。図中、処理領域１０の矩形の左上の座標を
（０，０）、右下の座標を（６３，６３）とする。上記
と同様、アドレスタグの下位５ビットにｘの上位５ビッ
ト、上位５ビットにｙの上位５ビットを割り当てた場合
を想定する。横方向座標（ｘ＝０）における、縦方向へ
の投影データ算出処理の際の画像データリードを伴うキ
ャッシュメモリアドレスＳ２および比較アドレスＳ３の
値は次のとおりとなる。
【００２４】 すなわち、ｙ＝３２以上となったときにアドレスタグＳ
４が更新され、ｙ＝３２〜６３のデータでｙ＝０〜３１
のデータを上書きする。その結果、次の横方向の座標
（ｘ＝１）に対するアクセスではキャッシュヒットせ
ず、アクセス時間が長くなる。そこで、処理領域の縦方
向の長さに対応して、ＣＰＵ２のアドレスＳ１のどのビ
ットを割り付けるかを変更する。ここでは、キャッシュ
メモリアドレスＳ２の下位３ビットにｘの下位３ビッ
ト、上位７ビットにｙの下位７ビットを割り当てる。同
時に比較アドレスＳ３の下位７ビットにｘの上位７ビッ
ト、上位３ビットにｙの上位３ビットを割り当てる。そ
れぞれは次式（３）、（４）で表される。
４が更新され、ｙ＝３２〜６３のデータでｙ＝０〜３１
のデータを上書きする。その結果、次の横方向の座標
（ｘ＝１）に対するアクセスではキャッシュヒットせ
ず、アクセス時間が長くなる。そこで、処理領域の縦方
向の長さに対応して、ＣＰＵ２のアドレスＳ１のどのビ
ットを割り付けるかを変更する。ここでは、キャッシュ
メモリアドレスＳ２の下位３ビットにｘの下位３ビッ
ト、上位７ビットにｙの下位７ビットを割り当てる。同
時に比較アドレスＳ３の下位７ビットにｘの上位７ビッ
ト、上位３ビットにｙの上位３ビットを割り当てる。そ
れぞれは次式（３）、（４）で表される。
【００２５】 （キャッシュメモリアドレス）＝（ｘ＆０７ｈ）＋（ｙ＆７Ｆｈ）＊２3 ……（３） （比較アドレス）＝（ｘ＆３Ｆ８ｈ）＊２-3＋（ｙ＆３８０ｈ）……（４） この場合、横方向座標（ｘ＝０）における、縦方向への
投影データ算出処理の際の画像データリードに伴うキャ
ッシュメモリアドレスＳ２および比較アドレスＳ３の値
は次のとおりとなる。
投影データ算出処理の際の画像データリードに伴うキャ
ッシュメモリアドレスＳ２および比較アドレスＳ３の値
は次のとおりとなる。
【００２６】 このように、縦ラインのアクセスに伴うアドレスタグの
更新はなされず、次の横方向の座標（ｘ＝１）に対する
アクセスはキャッシュヒットし、アクセス時間がより高
速となる。以上のように、画像処理の内容に応じて、よ
りキャッシュヒットし易く、より高速な処理を行うこと
もできる。
更新はなされず、次の横方向の座標（ｘ＝１）に対する
アクセスはキャッシュヒットし、アクセス時間がより高
速となる。以上のように、画像処理の内容に応じて、よ
りキャッシュヒットし易く、より高速な処理を行うこと
もできる。
【００２７】
【発明の効果】以上の説明のとおり、本願発明によれ
ば、画像の縦方向に移動するアクセスを行った場合にお
いてもキャッシュヒットし易くなるため、画像の高速処
理が可能となる。さらに、画像処理の内容に応じて、キ
ャッシュヒットし易くして、より高速な処理を可能とす
ることもできる。
ば、画像の縦方向に移動するアクセスを行った場合にお
いてもキャッシュヒットし易くなるため、画像の高速処
理が可能となる。さらに、画像処理の内容に応じて、キ
ャッシュヒットし易くして、より高速な処理を可能とす
ることもできる。
【図１】本発明の一実施形態に係る画像処理装置Ａの概
略構成を示す回路図である。
略構成を示す回路図である。
【図２】画像上のアクセスの移動の説明図である。
【図３】投影データ算出処理の説明図である。
【図４】従来の画像処理装置の一例Ａ’における概略構
成を示す回路図である。
成を示す回路図である。
【図５】従来の画像上のアクセスの移動の説明図であ
る。
る。
Ａ 画像処理装置 １ 画像メモリ ２ ＣＰＵ ３ キャッシュメモリ ９ キャッシュメモリアドレス制御部（キャッシュメモ
リのアドレス制御部） Ｓ１ アドレス（ＣＰＵのアドレスビット） Ｓ２ キャッシュメモリアドレス（キャッシュメモリの
アドレス） Ｓ３ 比較アドレス（比較アドレスデータ） Ｓ４ アドレスタグ（アドレスタグデータ）
リのアドレス制御部） Ｓ１ アドレス（ＣＰＵのアドレスビット） Ｓ２ キャッシュメモリアドレス（キャッシュメモリの
アドレス） Ｓ３ 比較アドレス（比較アドレスデータ） Ｓ４ アドレスタグ（アドレスタグデータ）
Claims (2)
- 【請求項１】 画像メモリにＣＰＵからキャッシュメモ
リを介してデータアクセスする画像処理装置において、
ＣＰＵのアドレスビットのうちの、画像の横および縦方
向アドレスをそれぞれ構成するあるアドレスビット同士
を合成してキャッシュメモリのアドレスとなすと共に、
残りのアドレスビットをキャッシュメモリのアドレスタ
グデータとの比較に用いるための比較アドレスデータと
なすキャッシュメモリのアドレス制御部を具備してなる
ことを特徴とする画像処理装置。 - 【請求項２】 前記キャッシュメモリのアドレスをな
す、画像の横または縦方向アドレスを構成するアドレス
ビットのビット数を可変となした請求項１記載の画像処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310852A JPH10154230A (ja) | 1996-11-21 | 1996-11-21 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310852A JPH10154230A (ja) | 1996-11-21 | 1996-11-21 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154230A true JPH10154230A (ja) | 1998-06-09 |
Family
ID=18010176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8310852A Pending JPH10154230A (ja) | 1996-11-21 | 1996-11-21 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154230A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008033688A (ja) * | 2006-07-28 | 2008-02-14 | Fujitsu Ltd | キャッシュメモリ制御方法、及び装置 |
| JP2009087139A (ja) * | 2007-10-01 | 2009-04-23 | Mitsubishi Electric Corp | キャッシュメモリ制御装置 |
-
1996
- 1996-11-21 JP JP8310852A patent/JPH10154230A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008033688A (ja) * | 2006-07-28 | 2008-02-14 | Fujitsu Ltd | キャッシュメモリ制御方法、及び装置 |
| US8266380B2 (en) | 2006-07-28 | 2012-09-11 | Fujitsu Semiconductor Limited | Cache memory control method and cache memory apparatus |
| JP2009087139A (ja) * | 2007-10-01 | 2009-04-23 | Mitsubishi Electric Corp | キャッシュメモリ制御装置 |
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