JPH0950399A

JPH0950399A - 多次元空間に配列されたデータの処理に適したキャッシュメモリシステム

Info

Publication number: JPH0950399A
Application number: JP7204278A
Authority: JP
Inventors: Hideki Yoshizawa; 英樹吉沢; Riyuushi Ootsuka; 竜志大塚
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-08-10
Filing date: 1995-08-10
Publication date: 1997-02-18

Abstract

(57)【要約】【課題】多次元空間に配列されたデータの処理、特
に、３Ｄグラフィックデータの処理の様な２次元平面に
配列されたグラフィックデータの高速処理に適したキャ
ッシュメモリシステムに関し、多次元空間に配列される
データの特質に適合したキャッシュメモリシステムを提
供する。【解決手段】予測アドレス生成回路７６において、現
アドレスから予め定められた規則に従って予測アドレス
を生成する。２つのキャッシュメモリバンク７２，７４
を設け、一方を現バンクに他方を予測バンクに割り当て
る。キャッシュコンパレータにおいて、現アドレスが予
測バンクのみにヒットしたと判断されるとき、現バンク
及び予測バンクの割り当てを反転する。予測アドレスが
現バンクにも予測バンクにもヒットしないと判断される
とき、予測アドレスに対応するデータブロックを予測バ
ンクに予めロードする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多次元空間に配列
された（複数のアドレスの組み合わせでアドレスされ
る）データの処理、特に、３Ｄグラフィックデータの処
理の様な２次元平面に配列された（Ｘアドレス及びＹア
ドレスの組み合わせでアドレスされる）グラフィックデ
ータの高速処理に適したキャッシュメモリシステムに関
する。

【０００２】多次元空間に配列されたデータ、例えば３
Ｄグラフィックデータの処理装置において、グラフィッ
クデータはビデオＲＡＭの様なフレームバッファメモリ
に格納され、プロセッサはフレームバッファメモリに格
納されたグラフィックデータを直接アクセスし読み書き
を行なう。この様な多次元空間に配列されたデータは極
めて大量であることから、その格納には大容量の半導体
メモリが使用される。この様な大容量の半導体メモリは
アクセス時間が長いという特性があるため、キャッシュ
メモリシステムを導入して見かけのアクセス時間を短か
くして高速処理を実現することが考えられる。

【０００３】一方、３Ｄグラフィックデータの様な多次
元空間に配列されたデータの処理には次の様な特質があ
る。ｉ）長期的には空間全体に処理がランダムに分布し、短
期的には局所的な領域内のデータに処理が集中する。 ii）処理が集中する領域は平面的或いは空間的に一定の
拡がりを有する。

【０００４】iii ）１つの図形又は立体を構成する各デ
ータの処理は予め定められた一定の順序に従って行なわ
れるので次に処理すべきデータの予測が可能である。従
って、多次元空間に配列されたデータの処理装置にキャ
ッシュメモリシステムを導入する際には、上記の特質を
考慮して設計する必要がある。特開平４−１０２１４６
号公報（米国特許出願第４５４９５２号に基づく優先権
を主張する日本出願の公開公報）には、表示のためのフ
レームバッファと共に使用されるキャッシュメモリシス
テムが開示されている。しかしながら、汎用コンピュー
タシステムに広く採用されているキャッシュシステムと
同様に、各データブロックは主メモリのアドレスの下位
側の例えば３ビットを除いたアドレスビットで識別され
るので、キャッシュメモリの各記憶領域は表示用のフレ
ームバッファのアドレスが連続する例えば８ワードから
なるデータブロックを格納することになる。すなわち、
各データブロックは表示される画像の１本の走査線の一
部に対応し、２次元的な拡がりを有する領域に対応する
ものではない。

【０００５】又、汎用コンピュータシステムのためのキ
ャッシュシステムと同様に、表示フレームバッファのた
めのアドレスの一部のアドレスビットを使ってキャッシ
ュメモリの各記憶領域が識別されるダイレクトマッピン
グ方式が採用されているので、フレームバッファ内に格
納されている各データがキャッシュメモリのどの記憶領
域に格納されるかは予め一義的に定められている。従っ
て、長期的には画面全体に処理がランダムに分布し、短
期的には局所的な領域に処理が集中するグラフィックデ
ータの処理の特質により、用意されたキャッシュメモリ
の記憶領域の大部分が有効に利用されないという問題が
ある。

【０００６】そこで本願発明者は、特願平６−１８１０
１３号において、上記ｉ）ii）の特質を考慮して、複数
のデータアドレスのそれぞれの上位ビットの組み合わせ
で特定されるデータブロックをキャッシュメモリの各記
憶領域にキャッシングするように構成し、かつ、キャッ
シュメモリの各記憶領域をデータアドレスの一部のビッ
トで直接指定するのでなく、タグメモリに記憶されたラ
イン番号により関接的に指定するようにしたキャッシュ
メモリシステムを提案した。

【０００７】しかしながら、このシステムにおいては、
ｉ）ii）の特質については考慮されているものの、iii
）の特質については未だ考慮が払われていなかった。

【０００８】

【発明が解決しようとする課題】本発明の目的は、多次
元空間に配列されるデータの処理の上記の様な特質に適
合したキャッシュメモリシステムを提供することにあ
る。

【０００９】

【課題を解決するための手段】本発明によれば、主記憶
に記憶され、複数のデータアドレスの組み合わせで特定
されるデータの処理に適したキャッシュメモリシステム
であって、該複数のデータアドレスの組み合わせの第１
の部分からなるブロックアドレスでそれぞれが特定され
残りの第２の部分からなるブロック内アドレスでそれぞ
れを構成するデータが特定されるデータブロックのコピ
ーをそれぞれ記憶するための複数の記憶領域を有する第
１のキャッシュメモリバンクと、該複数のデータアドレ
スの組み合わせの第１の部分からなるブロックアドレス
でそれぞれが特定され残りの第２の部分からなるブロッ
ク内アドレスでそれぞれを構成するデータが特定される
データブロックのコピーをそれぞれ記憶するための複数
の記憶領域を有する第２のキャッシュメモリバンクと、
特定のデータアドレスの組み合わせに対応する現ブロッ
クアドレスから予め定められた規則に従って予測ブロッ
クアドレスを決定するブロックアドレス予測回路と、現
ブロックアドレス、及び該ブロックアドレス予測回路が
決定した予測ブロックアドレスが前記第１及び第２のキ
ャッシュメモリバンクにヒットしたかミスヒットしたか
を決定するキャッシュコンパレータと、該キャッシュコ
ンパレータの判定結果に従って、該主記憶及び該第１及
び第２のキャッシュメモリバンクを制御するための制御
ブロックとを具備するキャッシュメモリシステムが提供
される。

【００１０】

【発明の実施の形態】本願発明に係るキャッシュメモリ
システムの具体例を説明する前に、その理解を容易にす
るため、前述の特願平６−１８１０１３号に開示された
キャッシュメモリの具体例を図面を参照しつつ説明す
る。図１は本願発明者が提案したキャッシュメモリシス
テムが採用されている画像処理装置の具体例を示す。

【００１１】図中、３０はプロセッサ、３１は主メモ
リ、３２は２次元キャッシュメモリシステムであって、
画像データから切り出される２次元の拡がりを有するデ
ータブロックをキャッシングするもの、３３はメモリコ
ントローラであって、主メモリ３１からのデータのブロ
ック転送を制御するもの、３４はバッファであって、２
次元キャッシュメモリシステム３２からの制御信号（Ｓ
Ｗ１）に応答して、主メモリ３１に与えるアドレス（プ
ロセッサ３０からのものと、２次元キャッシュメモリシ
ステム３２からのものとがある）を切り換えるもの、３
５はバッファであって、２次元キャッシュメモリシステ
ム３２からの制御信号（ＳＷ０）に応答して、プロセッ
サ３０に与えるデータ（主メモリ３１からのものと、２
次元キャッシュメモリシステム３２からのものとがあ
る）を切り換えるものである。

【００１２】図１に示される画像処理装置は、プロセッ
サ３０と主メモリ３１との間に、画像データから切り出
される２次元の拡がりを有するデータブロックをキャッ
シングする２次元キャッシュメモリシステム３２を備え
ている。例えば、画像データが２０４８×１０２４画素
からなる場合、１データブロックを８×８画素で設定す
ると、図２に示すように、主メモリ３１に格納される画
像データは、ブロックアドレス「（０，０）」から始ま
って「（２５５，１２７）」に終わる２５６×１２８個
のデータブロックに分けられることになる。主メモリ３
１は例えば図２に示されるようにＸアドレスを下位アド
レス、Ｙアドレスを上位アドレスとしてアドレスされる
ので、各データブロック、例えばデータブロック（０，
０）は図２中にハッチングで示す位置に対応する。２次
元キャッシュメモリシステム３２は、例えば、図３に示
すように、４つの記憶領域（＃０〜＃３）を備えて、こ
れらの各記憶領域（ライン）に、その内の１つのデータ
ブロックをキャッシングしていく構成を採る。

【００１３】以下、説明の便宜上、画像データは、２０
４８×１０２４画素の大きさを持ち、１データブロック
は、８×８画素で構成されることを想定する。従って、
画像データのＸアドレスは１１ビット、Ｙアドレスは１
０ビットとなり、各データブロックは８ビットのＸ′及
び７ビットのＹ′の組み合わせからなるブロックアドレ
ス（Ｘ′，Ｙ′）により識別される。

【００１４】図４に、２次元キャッシュメモリシステム
３２の詳細構成を図示する。図中、４０はキャッシュメ
モリであって、例えば４つの記憶領域（ライン）を備え
て画像データブロックのコピーを一時的に格納するも
の、４１はＸ・Ｙアドレスレジスタであって、プロセッ
サ３０の発行する画像データのＸ・Ｙアドレスをラッチ
するもの、４２はキャッシュコンパレータであって、プ
ロセッサ３０の要求する画像データの属するデータブロ
ックのコピーがキャッシュメモリ４０に有効に登録され
ているか否かを検出するもの、４３は制御ブロックであ
って、キャッシング制御処理を実行するものである。な
お、以下、Ｘ・Ｙアドレスレジスタ４１を構成する１１
ビット構成のＸアドレスレジスタを符号４１ａ，Ｘ・Ｙ
アドレスレジスタ４１を構成する１０ビット構成のＹア
ドレスレジスタを符号４１ｂで表すことがある。

【００１５】図５に、この制御ブロック４３の詳細構
成、図６に、このキャッシュコンパレータ４２の詳細構
成を図示する。この図５に示すように、制御ブロック４
３は、キャッシュメモリ４０の持つ４つの記憶領域（ラ
イン）対応に備えられて、その記憶領域に格納されるデ
ータブロックに対してのアクセス発生の有無の履歴を管
理するリファレンスフラグ５０と、キャッシュメモリ４
０の持つ４個の記憶領域対応に備えられて、その記憶領
域に格納されるデータブロックが、直前にアクセスされ
たデータブロックであるのか否かを管理するカレントア
クセスフラグ５１と、キャッシュメモリ４０の持つ４個
の記憶領域対応に備えられて、その記憶領域に格納され
るデータブロックのインデックスＸ′（後述するＴＡＧ
メモリ６０をアドレスするためのタグアドレスとなる）
を管理するインデックスレジスタ５２と、４ビット構成
のリフレッシュカウンタ５３と、６ビット構成のスキャ
ンカウンタ５４と、主メモリ３１のアクセスのために用
いられるアドレスをラッチする２１ビット構成の２Ｄプ
レーンアドレスレジスタ５５と、全体の制御処理を司る
シーケンサ５６とから構成される。

【００１６】一方、図６に示すように、キャッシュコン
パレータ４２は、Ｘアドレスレジスタ４１ａに格納され
るＸアドレスの上位８ビットからなるタグアドレスＸ′
でアドレスされて、キャッシングされるデータブロック
のタグＹ′と、キャッシングされるデータブロックの有
効無効を表示するバリッドビットと、キャッシングされ
るデータブロックの格納先記憶領域のライン番号を記憶
するＴＡＧメモリ６０を有している。キャッシュコンパ
レータ４２はさらにＸ′値でアドレスされることにより
ＴＡＧメモリ６０から読み出されるタグＹ′と、Ｙアド
レスレジスタ４１ｂに格納されるＹ′値とが一致するの
か否かを判断して、両者が一致し、かつ、そのときのバ
リット情報が有効を表示するときにヒット信号を出力す
るとともに、それ以外のときにミスヒット信号を出力す
る一致検出回路６１と、ＴＡＧメモリ６０から読み出さ
れる格納先の記憶領域のライン番号をラッチする（ライ
ン番号は他からセットされることもある）ライン番号レ
ジスタ６２とを有している。

【００１７】すなわち、具体例で説明するならば、キャ
ッシュメモリ４０のライン番号「＃３」の格納領域に、
（Ｘ′，Ｙ′）＝（１０２，３８）というブロックアド
レスを持つ有効なデータブロックが格納されているとき
には、ＴＡＧメモリ６０は、タグアドレス「Ｘ′＝１０
２」でアドレスされるＴＡＧフィールドにタグ「Ｙ′＝
３８」、バリットビットフィールドに「バリットビット
＝０」という値、ライン番号フィールドに「ライン番号
＝３」という値が格納される。なお、キャッシュメモリ
４０に格納されるデータブロック内のアクセス位置は、
Ｘアドレスの下位３ビットと、Ｙアドレスの下位３ビッ
トの組み合わせからなるブロック内アドレスで指定され
ることになる。

【００１８】この様に図示されたキャッシュシステムは
従来のコングルエント方式のものと類似した構成のタグ
メモリを有しているが、タグメモリはキャッシュメモリ
の各記憶領域を関接的に指定するためのライン番号フィ
ールドを有しているので、格納されるタグと記憶領域と
の関係が動的に決定される。ここで、画像データは２次
元データであるので、タグアドレスが同一で、タグＹ′
が異なるデータブロックが存在するのであるが、この例
では、そのようなデータブロックの同時キャッシングを
許していない。後述するように、汎用コンピュータで採
用されているセットアソシアティブ方式にならって複数
ウェイ構成を採用することで、このことは許されること
になる。

【００１９】次に、図７ないし図１６に示すフローチャ
ートに従って２次元キャッシュメモリシステム３２が実
行する処理を説明する。なお、当業者であれば、これら
のフローチャートに従ってＶｅｒｉｌｏｇ−ＨＤＬの様
なハードウェア記述言語（ＨＤＬ）により動作をｒｅｇ
ｉｓｔｅｒｔｒａｎｓｆｅｒｌｅｖｅｌ（ＲＴＬ）
で記述しＲＴＬの記述を論理合成ツールへ入力すること
によって自動的にゲートレベル回路の設計データが得ら
れるので、フローチャートを参照した動作の記述をもっ
て詳細な回路構成の記述に代えることとする。

【００２０】２次元キャッシュメモリシステム３２は、
プロセッサ３０からアクセス要求があると、図７のメイ
ン処理フローのステップ１００１に示すように、先ず最
初に、リファレンスビットリフレッシュ処理を実行す
る。このリファレンスビットリフレッシュ処理では、図
８の処理フローに詳細を示すように、先ず最初に、４ビ
ットで構成されるリフレッシュカウンタ５３の計数値が
最大値に到達したのか否かを判断して（ステップ１１０
１）、到達していないことを判断するときには、リフレ
ッシュカウンタ５３の計数値を１つインクリメントして
（ステップ１１０２）処理を終了し、一方、到達したこ
とを判断するときには、リフレッシュカウンタ５３の計
数値をクリアするとともに（ステップ１１０３）、リフ
ァレンスフラグ５０の全フラグ値をクリアして（ステッ
プ１１０４）処理を終了する。

【００２１】すなわち、このリファレンスビットリフレ
ッシュ処理では、規定の回数分のアクセス要求が発行さ
れる度毎に、リファレンスフラグ５０のフラグ値をリセ
ットしていくという処理を実行するのである。次に、図
７のメイン処理フローのステップ１００２に示すよう
に、プロセッサ３０の発行したアクセス要求のアクセス
モードを判断する。プロセッサ３０の発行するアクセス
要求には、キャッシュメモリ４０をバイパスして主メモ
リ３１に直接アクセスしていくバイパスモードと、キャ
ッシュメモリ４０にアクセスしてくるノーマルモードと
いう２種類のアクセスモードが存在するので、このステ
ップ１００２では、プロセッサ３０の発行するアクセス
要求がバイパスモードであるのか、ノーマルモードであ
るのかを判断する。

【００２２】この判断でバイパスモードであることを判
断するときは、続いて、図７のメイン処理フローのステ
ップ１００３で示すように、プロセッサ３０の発行した
アクセス要求がリード処理なのか、ライト処理なのかを
判断する。この判断でリード要求であることを判断する
ときは、バイパスモードに従って主メモリ３１のデータ
がリードされても、主メモリとキャッシュメモリとのデ
ータの整合性が保たれるから、続いて、図７のメイン処
理フローのステップ１００４で示すように、主メモリ３
１に対してメモリリード要求を発行して処理を終了す
る。

【００２３】一方、この判断でライト要求であることを
判断するときには、バイパスモードに従って主メモリ３
１のデータがライトされることで、データの整合性が保
たれなくなるので、ライト要求データの属するデータブ
ロックのコピーがキャッシュメモリ４０に格納されてい
るか否かを調べるべく、続いて、図７のメイン処理フロ
ーのステップ１００５で示すように、キャッシュヒット
判定処理を実行する。

【００２４】このキャッシュヒット判定処理では、図９
の処理フローに詳細を示すように、キャッシュコンパレ
ータ４２を起動することで実行するものであって、Ｘア
ドレスレジスタ４１ａに格納されるＸアドレスの上位８
ビットＸ′でＴＡＧメモリ６０をアドレスすることで、
ＴＡＧメモリ６０からＹアドレス上位７ビット値Ｙ′と
バリッドビットとを読み出して、この読み出したＹ′値
と、Ｙアドレスレジスタ４１ｂに格納されるＹアドレス
の上位７ビット値Ｙ′とが一致し、かつ、バリッドビッ
トが有効を表示する“０”を示しているか否かを検出す
ることで実行され（ステップ１２０１）、この検出処理
に従って、キャッシュメモリ４０にヒットすることを判
断するときには、図示するのを省略したヒットフラグに
“１”をセットして（ステップ１２０２）処理を終了
し、一方、ミスヒットすることを判断するときには、こ
のヒットフラグに“０”をセットして（ステップ１２０
３）処理を終了する。

【００２５】すなわち、このキャッシュヒット判定処理
では、キャッシュコンパレータ４２を起動することで、
プロセッサ３０の発行したライト要求アドレスの指すデ
ータブロックのコピーが有効なものとしてキャッシュメ
モリ４０に格納されているか否かをチェックして、有効
なものとして格納されているときにはヒットフラグに
“１”をセットし、そうでないときにはヒットフラグに
“０”をセットしていくという処理を実行する。

【００２６】続いて、図７のメイン処理フローのステッ
プ１００６に示すように、ヒットフラグのフラグ値を参
照して、そのフラグ値が“１”であるのか、“０”であ
るのかを判断する。この判断でヒットフラグ値が“０”
であることを判断するときには、ライト対象のデータが
キャッシュメモリ４０に格納されていないことから、バ
イパスモードに従って主メモリ３１のデータがライトさ
れても影響を受けないので、図７のメイン処理フローの
ステップ１００７で示すように、直ちに主メモリ３１に
対してメモリライト要求を発行して処理を終了する。

【００２７】一方、この判断でヒットフラグ値が“１”
であることを判断するときには、データの整合性を保つ
べく、図７のメイン処理フローのステップ８で示すよう
に、キャッシュ無効化処理を実行してから、主メモリ３
１に対してメモリライト要求を発行して処理を終了す
る。このキャッシュ無効化処理では、図１０の処理フロ
ーに詳細を示すように、先ず最初に、Ｘアドレスレジス
タ４１ａに格納されるＸ′の指すＴＡＧメモリ６０のラ
イン番号フィールドにアクセスして、そのフィールドに
格納されるライン番号を読み出してライン番号レジスタ
６２にセットする（ステップ１３０１）。次に、図１５
（ａ）の処理フローに従い、ライン番号レジスタ６２に
セットされるライン番号に対応するリファレンスフラグ
５０のフラグヒットをアクセス発生無表示の“０”にセ
ットする（ステップ１３０２）。続いて、図１６（ａ）
の処理フローに従い、ライン番号レジスタ６２にセット
されるライン番号に対応するインデックスレジスタ５２
のＸ′値が指すＴＡＧメモリ６０のエントリーのバリッ
トビットを無効表示の“１”にセットする（ステップ１
３０３）。続いて、図１５（ｃ）の処理フローに従い、
カレントアクセスフラグ５１のフラグ値を一度全て
“０”にセットしてから、ライン番号レジスタ６２にセ
ットされるライン番号に対応するカレントアクセスフラ
グ５１のフラグ値を直前アクセス表示の“１”にセット
して処理を終了する（ステップ１３０４）。

【００２８】すなわち、このキャッシュ無効化処理で
は、バイパスモードに従って主メモリ３１にライトされ
るデータの属するデータブロックに関しての登録情報を
無効化していくとともに、カレントアクセスフラグ５１
のフラグ値を更新していくという処理を実行する。一
方、図７のメイン処理フローのステップ１００２で、プ
ロセッサ３０の発行したアクセス要求がノーマルモード
であることを判断するときには、図７のメイン処理フロ
ーのステップ１００９で示すように、プロセッサ３０の
発行したアクセス要求がリード処理なのか、ライト処理
なのかを判断する。

【００２９】この判断でライト要求であることを判断す
るときは、続いて、図７のメイン処理フローのステップ
１０１０で示すように、ライト要求データの属するデー
タブロックのコピーがキャッシュメモリ４０に格納され
ているか否かを調べるべく、キャッシュヒット判定処理
を実行する。このとき実行するキャッシュヒット判定処
理は、図７のメイン処理フローのステップ１００５で実
行したものと同じ処理であって、キャッシュコンパレー
タ４２を起動することで、プロセッサ３０の発行したラ
イト要求アドレスの指すデータブロックのコピーが有効
なものとしてキャッシュメモリ４０に格納されているか
否かをチェックして、有効なものとして格納されている
ときにはヒットフラグに“１”をセットし、そうでない
ときにはヒットフラグに“０”をセットする。

【００３０】続いて、図７のメイン処理フローのステッ
プ１０１１に示すように、ヒットフラグのフラグ値を参
照して、そのフラグ値が“１”であるのか、“０”であ
るのかを判断する。この判断でヒットフラグ値が“０”
であることを判断するときには、ライト対象のデータが
キャッシュメモリ４０に格納されていないことから、図
７のメイン処理フローのステップ１０１２で示すよう
に、直ちに主メモリ３１に対してメモリライト要求を発
行して処理を終了する。

【００３１】一方、この判断でヒットフラグ値が“１”
であることを判断するときには、ライト対象のデータが
キャッシュメモリ４０に格納されていることから、図７
のメイン処理フローのステップ１０１３で示すように、
ライト処理のキャッシュアクセス処理を実行することで
キャッシュメモリ４０に格納されるライト対象データを
書き換えて、その後でデータの整合性を保つべく、主メ
モリ３１に対してメモリライト要求を発行して処理を終
了する。

【００３２】このライト処理のキャッシュアクセス処理
では、図１１（ｂ）の処理フローに詳細を示すように、
先ず最初に、Ｘアドレスレジスタ４１ａに格納される
Ｘ′の指すＴＡＧメモリ６０のライン番号フィールドに
アクセスして、そのフィールドに格納されるライン番号
を読み出してライン番号レジスタ６２にセットする（ス
テップ１５０１）。次に、Ｘアドレスレジスタ４１ａに
格納されるＸアドレスの下位３ビットと、Ｙアドレスレ
ジスタ４１ｂに格納されるＹアドレスの下位３ビットと
で指定されるデータブロック内アドレスを特定して、そ
のデータブロック内アドレスに従って、ライン番号レジ
スタ６２の格納値の指すラインに格納されるデータブロ
ックの中にあるライト先位置を特定して、図示しない読
出レジスタ（Ｄレジスタ）に格納されるプロセッサ３０
から転送されてきたライトデータをその格納先に格納す
る（ステップ１５０２）。続いて、図１５（ｃ）の処理
フローに従い、カレントアクセスフラグ５１のフラグ値
を一度全て“０”にセットしてから、ライン番号レジス
タ６２にセットされるライン番号に対応するカレントア
クセスフラグ５１のフラグ値を直前アクスセ表示の
“１”にセットする（ステップ１５０３）。続いて、図
１５（ｂ）の処理フローに従い、ライン番号レジスタ６
２にセットされる記憶領域番号に対応するリファレンス
フラグ５０のフラグ値を“１”にセット（セットしてあ
るときにはそのまま）して（ステップ１５０４）処理を
終了する。

【００３３】すなわち、このライト処理のキャッシュア
クセス処理では、キャッシュメモリ４０に格納されるデ
ータをプロセッサ３０の要求するものに書き換えるとと
もに、カレントアクセスフラグ５１及びリファレンスフ
ラグ５０のフラグ値を更新する。一方、図７のメイン処
理フローのステップ１００９で、プロセッサ３０の発行
したアクセス要求がリード要求であることを判断すると
きは、続いて、図７のメイン処理フローのステップ１０
１４で示すように、リード要求データの属するデータブ
ロックのコピーがキャッシュメモリ４０に格納されてい
るか否かを調べるべく、キャッシュヒット判定処理を実
行する。

【００３４】このとき実行するキャッシュヒット判定処
理は、図７のメイン処理フローのステップ１００５で実
行したものと同じ処理であって、キャッシュコンパレー
タ４２を起動することで、プロセッサ３０の発行したリ
ード要求アドレスの指すデータブロックのコピーが有効
なものとしてキャッシュメモリ４０に格納されているか
否かをチェックして、有効なものとして格納されている
ときにはヒットフラグに“１”をセットし、そうでない
ときにはヒットフラグに“０”をセットする。

【００３５】続いて、図７のメイン処理フローのステッ
プ１０１５に示すように、ヒットフラグのフラグ値を参
照して、そのフラグ値が“１”であるのか、“０”であ
るのかを判断する。この判断でヒットフラグ値が“１”
であることを判断するときには、リード対象のデータが
キャッシュメモリ４０に格納されていることから、図７
のメモリ処理フローのステップ１０１６で示すように、
リード処理のキャッシュアクセス処理を実行することで
キャッシュメモリ４０に格納されるリード対象データを
読み取って、プロセッサ３０に転送して処理を終了す
る。

【００３６】このリード処理のキャッシュアクセス処理
では、図１１（ａ）の処理フローに詳細を示すように、
先ず最初に、Ｘアドレスレジスタ４１ａに格納される
Ｘ′の指すＴＡＧメモリ６０のライン番号フィールドに
格納されるライン番号を読み出してライン番号レジスタ
６２にセットする（ステップ１４０１）。次に、Ｘアド
レスレジスタ４１ａに格納されるＸアドレスの下位３ビ
ットと、Ｙアドレスレジスタ４１ｂに格納されるＹアド
レスの下位３ビットとで指定されるデータブロック内ア
ドレスを特定して、そのデータブロック内アドレスに従
って、ライン番号レジスタ６２の格納値の指すラインに
格納されるデータブロックの中からリード対象データを
読み出して、図示しない読出レジスタ（Ｄレジスタ）に
セットする（ステップ１４０２）。続いて、図１５
（ｃ）の処理フローに従い、カレントアクセスフラグ５
１のフラグ値を一度全て“０”にセットしてから、ライ
ン番号レジスタ６２にセットされるライン番号に対応す
るカレントアクセスフラグ５１のフラグ値を直前アクセ
ス表示の“１”にセットする（ステップ１４０３）。続
いて、図１５（ｂ）の処理フローに従い、ライン番号レ
ジスタ６２にセットされるライン番号に対応するリファ
レンスフラグ５０のフラグ値を“１”にセット（セット
してあるときにはそのまま）して処理を終了する（ステ
ップ１４０４）。

【００３７】すなわち、このリード処理のキャッシュア
クセス処理では、キャッシュメモリ４０に格納されるリ
ード対象データを読み出してプロセッサ３０に転送する
とともに、カレントアクセスフラグ５１及びリファレン
スフラグ５０のフラグ値を更新する。一方、図７のメイ
ン処理フローのステップ１０１５で、ヒットフラグ値が
“０”であることを判断するときには、リード対象デー
タがキャッシュメモリ４０に格納されていないことか
ら、リード対象データの属するデータブロックをキャッ
シュメモリ４０に格納すべく、図７のメイン処理フロー
のステップ１０１７で示すように、ブロックリード処理
を実行した後、ステップ１０１６のキャッシュアクセス
処理を実行する。

【００３８】次に、図１２ないし図１４に従って、この
ブロックリード処理の詳細について説明する。ここで、
図１２に示す処理フローの左側部分と右側部分は、並列
的に実行される。ブロックリード処理では、図１２の処
理フローに示すように、先ず最初に、ステップ１６０１
で、スワップアウトするデータブロックを決定する。こ
の決定処理では、図１３の処理フローに従い、先ず最初
に、フラグ値が“０”を示すリファレンスフラグ５０が
あるか否かを判断して（ステップ１７０１）、有ること
を判断するときには、そのリファレンスフラグ５０に対
応するキャッシュメモリ４０のライン番号をライン番号
レジスタ６２にセットし（ステップ１７０２）、無いこ
とを判断するときには、フラグ値が“１”を示すカレン
トアクセスフラグ５１に対応するキャッシュメモリ４０
のライン番号をライン番号レジスタ６２にセットする
（ステップ１７０３）。

【００３９】後述するように、このライン番号レジスタ
６２の格納値の指す記憶領域に格納されるデータブロッ
クがスワップアウトの対象となるので、この決定処理で
は、前回実行されたリファレンスフラグ５０のクリア処
理から今回のアクセスまでの間に、アクセスされたこと
のない記憶領域が存在する場合には、その記憶領域に格
納されるデータブロックをスワップアウト対象として決
定する。存在しない場合には、直前にアクセスされたデ
ータブロックをスワップアウト対象として決定する。

【００４０】次に、ステップ１６０２で、スワップアウ
ト対象として決定したデータブロックに関してのＴＡＧ
メモリ６０の登録データを無効化する。この無効化処理
は、図１６（ａ）の処理フローに従い、ライン番号レジ
スタ６２にセットされるライン番号に対応するインデッ
クスレジスタ５２のＸ′値が指すＴＡＧメモリ６０のエ
ントリーのバリットビットを無効表示の“１”にセット
することで実行する。すなわち、スワップアウト対象と
して決定したデータブロックについてのＴＡＧメモリ６
０のバリットビットを無効化する。

【００４１】続いて、ステップ１６０３で、リード対象
データの属するデータブロックの格納先となるライン番
号をＴＡＧメモリ６０に登録する。この登録処理では、
図１６（ｃ）の処理フローに従い、Ｘアドレスレジスタ
４１ａに格納されるＸ′の指すＴＡＧメモリ６０のライ
ン番号フィールドに、ライン番号レジスタ６２の持つラ
イン番号をセットする。すなわち、新たに格納されるデ
ータブロックについてのＴＡＧメモリ６０のライン番号
フィールドに、格納先のライン番号を登録する。

【００４２】続いて、ステップ１６０４で、リード対象
データの属するデータブロックのタグＹ′値をＴＡＧメ
モリ６０に登録する。この登録処理では、図１６（ｄ）
の処理フローに従い、Ｘアドレスレジスタ４１ａに格納
されるタグアドレスＸ′の指すＴＡＧメモリ６０のＴＡ
Ｇフィールドに、Ｙアドレスレジスタ４１ｂに格納され
るタグＹ′をセットする。すなわち、新たに格納される
データブロックについてのＴＡＧメモリ６０のＴＡＧフ
ィールドに、そのデータブロックＹ′値を登録する。

【００４３】続いて、ステップ１６０５で、インデック
スレジスタ５２のレジスタ値を更新する。この更新処理
では、図１５（ｄ）の処理フローに従い、ライン番号レ
ジスタ６２にセットされるライン番号に対応するインデ
ックスレジスタ５２に、Ｘアドレスレジスタ４１ａに格
納されるＸ′値をセットする。すなわち、新たに有効と
なるＴＡＧメモリ６０のエントリーを指すように更新す
る。

【００４４】続いて、ステップ１６０６で、カレントア
クセスフラグ５１のフラグ値を更新する。この更新処理
では、図１５（ｃ）の処理フローに従い、カレントアク
セスフラグ５１のフラグ値を一度全て“０”にセットし
てから、ライン番号レジスタ６２にセットされるライン
番号に対応付けられるカレントアクセスフラグ５１を特
定して、そのフラグ値を直前アクセス表示の“１”にセ
ットする。

【００４５】一方、このステップ１６０１ないしステッ
プ１６０６の処理と平行して、ステップ１６０７で、リ
ード対象データの属するデータブロックのコピーをキャ
ッシュメモリ４０に格納すべく、バーストリード処理を
実行する。このバーストリード処理では、図１４の処理
フローに詳細を示すように、先ず最初に、６ビット構成
のスキャンカウンタ５４の計数値をクリアする（ステッ
プ１８０１）。次に、スキャンカウンタ５４の計数値
と、Ｘアドレスレジスタ４１ａに格納されるＸ′値と、
Ｙアドレスレジスタ４１ｂに格納されるＹ′値とを、図
１７に示す形態に従って２Ｄプレーンアドレスレジスタ
５５にセットする（ステップ１８０２）。続いて、２Ｄ
プレーンアドレスレジスタ５５の格納するアドレスを指
定して、メモリコントローラ３３に対して８ワードのバ
ーストリード要求を発行する（ステップ１８０３）。こ
のバーストリード要求に応答して転送されてくる８ワー
ドのデータを受け取って（ステップ１８０５）、ライン
番号レジスタ６２の格納値の指すキャッシュメモリ６０
上の記憶領域に書き込む（ステップ１８０６）。続い
て、スキャンカウンタ５４の計数値を８個インクリメン
トすることで２Ｄプレーンアドレスレジスタ５５の格納
値を更新して（ステップ１８０７）、スキャンカウンタ
５４がキャリーオーバするときには処理を終了し、キャ
リーオーバしないときには、再び、２Ｄプレーンアドレ
スレジスタ５５の格納するアドレスを指定して、メモリ
コントローラ３３に対して８ワードのバーストリード要
求を発行していくことを繰り返す。

【００４６】すなわち、このバーストリード処理では、
プロセッサ３０の要求データの属するデータブロックの
示すブロックアドレス（Ｘ′，Ｙ′）を起点にして、そ
のデータブロック内のデータを指すことになるＸ・Ｙア
ドレスを発行していくことで、そのデータブロックのコ
ピーをキャッシュメモリ４０に格納していく。このよう
にして、図１２の処理フローにあって、ステップ１６０
１ないしステップ１６０６の処理と、ステップ１６０７
のバーストリード処理とを終了すると、最後に、ステッ
プ１６０８で、新たに格納したデータブロックに関して
のＴＡＧメモリ６０の登録データを有効化する。

【００４７】この有効化処理では、図１６（ｂ）の処理
フローに従い、ライン番号レジスタ６２にセットされる
ライン番号に対応するインデックスレジスタ５２のＸ′
値が指すＴＡＧメモリ６０のエントリーのバリットビッ
トを有効表示の“１”にセットする。以上説明したよう
に本願発明者によるキャッシュメモリシステムは、タグ
メモリの構成及びそれによるキャッシュヒット／ミスヒ
ットの判定処理については従来のコングルエント方式と
類似の方式が採用されている。しかし、格納されるタグ
とキャッシュ記憶領域との対応関係が固定的でなく動的
に決定されるので、タグの数とキャッシュ記憶領域のラ
イン数を互いに独立に設計することができ、かつ、動作
時に特定のデータブロックに処理が集中しても記憶領域
を有効に利用することができる。

【００４８】上記に説明した例ではＹアドレスの上位ビ
ットＹ′からなるタグをＸアドレスの上位ビットＸ′で
アドレスされるタグメモリに格納する構成が採用されて
いるがその逆も可能であり、さらに、Ｘ′，Ｙ′のビッ
トをタグのビットとタグアドレスのビットに任意に配分
することが可能である。また、上記には２次元アドレス
Ｘ，Ｙでアドレスされるデータの処理について説明した
が、３次元アドレスＸ，Ｙ，Ｚでアドレスされるデータ
の処理については、それぞれの上位ビットＸ′，Ｙ′，
Ｚ′をタグのビットとタグアドレスのビットに適宜配分
すれば良く、同様にしてさらに高次元のアドレスを有す
るデータの処理についても容易に拡張することができ
る。

【００４９】次に本願発明に係るキャッシュメモリシス
テムが採用された画像処理装置の具体例を説明する。本
願発明に係るキャッシュメモリシステムは、２つのキャ
ッシュメモリバンクを具備しており、一方は現在アクセ
スされているデータを含むデータブロックをキャッシン
グするための現バンク、他方は現在アクセスされている
データのアドレス（現データアドレス）に基づいて次に
キャッシングされることが予測されるデータブロックを
予めキャッシングしておくための予測バンクに割り当て
られる。そして、現データアドレスが現バンクにミスヒ
ットしたときでも予測バンクにヒットすれば現バンクと
予測バンクの割り当てを反転することにより、主記憶へ
のアクセスのために処理を中断することなく続行するこ
とができる。したがって、予測が的中している間は２つ
のキャッシュメモリバンクの割り当ては交互に入れ替わ
ることになる。この間に予測バンクにキャッシングされ
るべきデータブロックが予測バンクにキャッシングされ
ていないと判断されたら、現バンクへのアクセスに並行
して予測バンクへのブロックリード処理が行なわれる。

【００５０】現データアドレスに基づく予測のモードは
複数通り予め用意しておき、プロセッサ３０からの指示
に従って切り換え可能であることが好ましい。また、プ
ロセッサ３０からの指示に従って２つのキャッシュメモ
リバンクを２ウェイセットアソミアティブ方式による制
御に切り換え可能であることがさらに好ましい。図１８
は予測モードの４つの例を示す。図１８中、ハッチング
されている領域は現データアドレスで特定されるデータ
を表わし、２重ハッチングされている領域は該データを
含むデータブロックの起点（原点）を表わす。図１８に
示されるように、モード０においては、現在要求されて
いるデータを含むデータブロックの右隣りのデータブロ
ックが予測バンクに予めキャッシングされる。モード１
においては、現在要求されているデータブロックの左隣
りのデータブロックが予測バンクに予めキャッシングさ
れる。モード２では、上に隣接するデータブロックが予
めキャッシングされ、モード３では下に隣接するデータ
ブロックが予めキャッシングされる。

【００５１】図１９は図１の２次元キャッシュメモリシ
ステム３２を改良した本発明の予測型２次元キャッシュ
メモリシステム７０の構成の概略を示すブロック図であ
る。図１９において、本発明の予測型２次元キャッシュ
メモリシステムは、Ａバンク７２及びＢバンク７４の２
つのバンクを有するキャッシュメモリ７５と、プロセッ
サ３０から出力される２次元アドレス（例えばＸ−アド
レス１１ビット、Ｙ−アドレス１０ビットの合計２１ビ
ット）から予測モードに応じて予測ブロックアドレスを
生成する予測アドレス生成回路７６と、キャッシュメモ
リ７５のＡバンク７２に現ブロックアドレス及び予測ブ
ロックアドレスがヒットしたかミスヒットしたかを判定
するＡバンク用キャッシュコンパレータ７８と、キャッ
シュメモリ７５のＢバンク７４に現ブロックアドレス及
び予測ブロックアドレスがヒットしたかミスヒットした
かを判定するＢバンク用キャッシュコンパレータ８０
と、キャッシュコンパレータ７８，８０の判定結果に応
じてキャッシュメモリ７２，７４を制御し、メモリコン
トローラ３３を介して主メモリ３１を制御する制御ブロ
ック８２を含んでいる。

【００５２】図２０はプロセッサ３０が出力するＸ−ア
ドレス及びＹ−アドレスから各種のアドレスを生成する
方法の一例を示す。Ｘ−アドレスの上位側８ビットとＹ
−アドレスの上位側７ビットからキャッシングの単位で
あるデータブロックを特定するためのブロックアドレス
が生成され、残りの６ビットでブロック内の各データを
特定するためのブロック内アドレス（ローカルアドレ
ス）が生成される点は図１〜図１７を参照して説明した
システムと同様である。しかしながらブロックアドレス
の一部であるタグはＸアドレスの上位４ビット及びＹ−
アドレスの上位３ビットから生成され、タグアドレスは
残りの各４ビットから生成される。こうすることによ
り、キャッシュコンパレータ内のタグメモリにおいて同
一のタグアドレスに登録されるべきブロックの配置を分
散させることができる。

【００５３】図２１は予測アドレス生成回路７６の詳細
な構成を示す回路図である。図２１において、予測アド
レス生成回路７６は、加算器８４とセレクタ８６から構
成される。加算器８４の入力の一方にはプロセッサ３０
が出力する現アドレスから生成された現ブロックアドレ
スが供給され、他方にはセレクタ８６の出力が接続され
る。セレクタ８６は予測モードがモード０のとき値“＋
１”を選択し、モード１のときは値“−１”を選択し、
モード２のとき値“＋１６”を選択し、モード３のとき
は値“−１６”を選択する。セレクタ８６において選択
された値を加算器８４において現ブロックアドレスへ加
算することにより、予測ブロックアドレスが生成され
る。

【００５４】図２２はＡバンク用キャッシュコンパレー
タ７８の詳細な構成を示す。Ａバンク用キャッシュコン
パレータ７８はＡバンク用タグメモリ８８と２つの一致
検出回路９０，９２を含んでいる。タグメモリ８８に格
納される各レコードは、図６のタグメモリ６０と同様
に、タグを格納するタグフィールド９４、バリットビッ
トを格納するバリットビットフィールド９６、ライン番
号を格納するライン番号フィールド９８から構成され
る。しかしながら、本願発明のタグメモリ８８は、現ブ
ロックアドレスから派生したタグアドレスと予測ブロッ
クアドレスから派生したタグアドレスの２つのアドレス
で同時にアドレス指定されて２つのレコードを同時に出
力する。一致検出回路９０は、現ブロックアドレスから
派生したタグアドレスでアドレス指定されたレコードの
バリットビットが“０”（有効）であり、かつ、タグフ
ィールド内のタグが現ブロックアドレスから派生したタ
グと一致するとき、信号ＡＣｕｒｒＨ／Ｍ（Ａバン
クに現アドレスがヒットしたか否かを表わす信号）を
“ヒット”を表わすＨレベルにする。一致検出回路９２
は、予測ブロックアドレスから派生したタグアドレスで
アドレス指定されたレコードのバリットビットが“０”
（有効）であり、かつ、タグフィールド内のタグが予測
ブロックアドレスから派生したタグと一致するとき、信
号ＡＰｒｅｄＨ／Ｍ（Ａバンクに予測アドレスがヒ
ットしたか否かを表わす信号）を“ヒット”を表わすＨ
レベルにする。信号ＡＣｕｒｒＨ／Ｍ及びＡＰｒ
ｅｄＨ／Ｍは、現ブロックアドレスで読み出されたレ
コード（タグデータ）のライン番号フィールドの値であ
る信号ＡＣｕｒｒＬＮｏとともに制御ブロック８２
へ与えられる。また、タグメモリ８８に格納される各タ
グデータは制御ブロック８２からバンク選択信号を有効
にし、タグアドレスを与えることにより読み書きするこ
とができる。なお、図１９において明らかなように、一
方のバンクを有効にすると他方のバンクは無効になる。
図には明示されていないがキャッシュコンパレータ７
８，８０の選択と連動して、対応するキャッシュメモリ
バンク７２，７４が選択される。

【００５５】図２３はＢバンク用キャッシュコンパレー
タ８０の構成を示す。Ｂバンク用キャッシュコンパレー
タ８０はＡバンク用キャッシュコンパレータ７８と同様
な構成を有しており、Ｂバンクに現ブロックアドレスが
ヒットしたか否かを表わすＢＣｕｒｒＨ／Ｍ、Ｂバン
クに予測ブロックアドレスがヒットしたか否かを表わす
ＢＰｒｅｄＨ／Ｍ、及びＢバンクに現ブロックアド
レスがヒットしたときに、ヒットした記憶領域のライン
番号を表わすＢＣｕｒｒＬＮｏを制御ブロック８２
へ出力する。また、Ｂバンクが選択されたとき、制御ブ
ロック８２からタグアドレスを与えることにより、タグ
データの読み書きが可能である。

【００５６】図２４は制御ブロック８２の概略構成を示
す。図２４において、制御ブロック８２は、Ａバンク用
のレジスタとして、Ａバンクの各記憶領域がアクセスさ
れる毎にインクリメントされることによってアクセスの
回数を表わすリファレンスカウンタ１０６と、現在アク
セス中の記憶領域を示すカレントアクセスフラグ１０８
と、各記憶領域に格納されているデータブロックに対応
するタグアドレスを格納するインデクスレジスタ１１０
を有している。図示した例では、キャッシュメモリは１
６ラインの記憶領域を有しているので、各レジスタはそ
れぞれ１６個ずつ備えられる。また、Ｂバンク用として
も同数のレジスタが備えられる。スタートアドレスレジ
スタ１１２はキャッシュメモリと主メモリの間でブロッ
ク転送を行なう際に主メモリの先頭アドレスを一時的に
格納するために用いられる。ライン番号レジスタ１１４
はキャッシュの各記憶領域を特定するライン番号を一時
的に格納するために用いられる。リフレッシュカウンタ
１１４はリファレンスカウンタのオーバーフローを防ぐ
ために周期的に行なわれるリフレッシュ処理の周期を管
理するために用いられる。カレントバンクレジスタ１１
６は、その値が“０”であるとき現バンクがＡバンクで
予測バンクがＢバンクであることを示し、“１”である
とき現バンクがＢバンクで予測バンクがＡバンクである
ことを示す。シーケンサ１１８は制御ブロック８２の全
体の制御を司どる。

【００５７】図１〜図１７を参照して説明したシステム
と同様に、制御ブロック８２、特にシーケンサ１１６の
詳細な回路構成の説明に代えて、図２５〜図４６のフロ
ーチャートを使って動作を説明する。図２５はメインフ
ローチャートである。図２５において、最初にステップ
１９００においてカレントバンクレジスタに初期値とし
て“０”がセットされる。これによってＡバンクは現バ
ンクに、Ｂバンクは予測バンクに割り当てられる。次
に、ステップ１９０２においてリファレンスカウンタリ
フレッシュ処理を実行し、ステップ１９０４においてア
クセスモードがいずれに設定されているかを判断し、設
定されているアクセスモードに応じて、ステップ１９０
６のバイパスモード処理、ステップ１９０８の予測キャ
ッシュモード処理、又はステップ１９１０の２ウェイキ
ャッシュモード処理を実行した後、ステップ１９０２へ
戻る。

【００５８】図２６は図２５のステップ１９０２のリフ
ァレンスカウンタリフレッシュ処理の詳細を示す。ステ
ップ２０００において、リフレッシュカウンタが所定の
リフレッシュカウントに達したか否かを判断し、リフレ
ッシュカウントに達していないときはステップ２００２
においてリフレッシュカウンタをインクリメントして処
理を終了する。リフレッシュカウンタがリフレッシュカ
ウントに達したときは、ステップ２００４においてリフ
レッシュカウンタをクリアし、ステップ２００６におい
てすべてのリファレンスカウンタを右へ１ビット論理シ
フトする。これによってすべてのリファレンスカウンタ
のカウント値に１／２が乗じられる。

【００５９】図２７は図２５のステップ１９０６のバイ
パスモード処理の詳細を示す。バイバスモードにおいて
は、キャッシュメモリをバイパスしてメモリコントロー
ラ３３を介して主メモリ３１が直接アクセスされる。こ
の場合にキャッシュメモリにキャッシングがされている
メモリ領域に書き込みが行なわれると、主メモリとキャ
ッシュメモリの内容の不一致が生じるので、キャッシュ
メモリの対応領域を無効化する必要がある。すなわち、
ステップ２１００において、メモリの書き込み動作であ
るか読み出し動作であるかを判断し、読み出し動作であ
るときはステップ２１０２においてメモリコントローラ
３３を介して主メモリ３１から１ワードのデータを読み
出して処理を終了する。書き込み動作であるときは、ス
テップ２１０４においてキャッシュヒット判定処理を実
行する。このキャッシュヒット判定処理においては、後
に詳述するように、カレントアドレスがいずれかのキャ
ッシュメモリバンクにヒットすると判定されたらヒット
フラグを“１”にセットするとともに、ヒットしたバン
クが選択され、ヒットした記憶領域のライン番号がライ
ン番号レジスタにロードされる。次に、ステップ２１０
６においてヒットフラグの値が判断され、“０”である
ときはそれはミスヒットを示しているのでステップ２１
０８においてメモリコントローラ３３を介して主メモリ
３１へ１ワードのデータを書き込んで処理を終了する。
“１”であるときはそれはキャッシュがヒットしたこと
を示しており、キャッシュヒット判定処理においてヒッ
トしたバンクが既に選択されているので、ステップ２１
１０において、カレントアドレスのビットの一部をタグ
アドレスとして出力し、バリットビットフィールドが１
に設定されたタグデータを出力することによって、選択
されたバンクに登録されたタグが無効化される。次にス
テップ２１１２においてリファレンスカウントクリア処
理を実行して当該タグに対応するリファレンスカウント
をクリアし、ステップ２１１４においてカレントアクセ
スフラグ更新処理を実行してカレントアクセスフラグを
更新し、ステップ２１０８へ進む。

【００６０】図２８は図２５のステップ１９１０の２ウ
ェイキャッシュモード処理の詳細を示す。ステップ２２
００において、キャッシュヒット判定処理を実行し、ス
テップ２２０２においてキャッシュヒットと判定された
ら、キャッシュリード処理又はキャッシュライト処理
（詳細は後述する）を実行してキャッシュメモリからの
読み出し又はキャッシュメモリへの書き込みを行なう
（ステップ２２０４，２２０６，２２０８）。キャッシ
ュミスヒットと判定されたら、ステップ２２１０におい
てスワップアウトブロック決定処理を実行してスワップ
アウトすべきデータブロックが格納されているバンクと
ライン番号を改定し、ステップ２２１２においてキャッ
シュライトバック処理を実行してそのデータブロックを
主メモリへライトバックする指令をメモリコントローラ
３３へ発行する。ステップ２２１４においてカレントア
ドレスをスタートアドレスレジスタにセットし、ステッ
プ２２１６においてバーストリード処理を実行すること
によって、アクセスすべきデータを含むデータブロック
をバーストリードする指令をメモリコントローラ３３へ
発行し、その後ステップ２２０４へ合流する。

【００６１】図２９は図２５のステップ１９０８の予測
キャッシュモード処理の詳細を示す。ステップ２３００
において、現アドレスヒット判定処理を実行して、現ブ
ロックアドレスが現バンク又は予測バンクのいずれかに
ヒットするか否かを判定する。後述するように、現アド
レスヒット判定処理では、現ブロックアドレスが現バン
クにヒットしたときはヒットフラグが１にセットされ、
予測バンクにヒットしたときはヒットフラグが２にセッ
トされる。いずれのバンクにもヒットしないときはヒッ
トフラグが０にセットされる。ステップ２３０２におい
て、ヒットフラグの値が判定され、０であるときはステ
ップ２３０４において現バンクブロックリード処理を実
行してアクセスすべきデータを含むデータブロックを現
バンクのキャッシュメモリにロードする。ヒットフラグ
が２であるときは、ステップ２３０６においてカレント
バンクレジスタの内容を反転する。これらの処理によっ
て、いずれの場合にもアクセスすべきデータを含むデー
タブロックが現バンクのキャッシュメモリに格納された
状態になる。そこでキャッシュリード処理又はキャッシ
ュライト処理を実行してキャッシュメモリからの読み出
し又はキャッシュメモリへの書き込みを行なう（ステッ
プ２３０８，２３１０，２３１２）。次に、ステップ２
３１４において予測アドレスヒット判定処理を実行して
予測ブロックアドレスが現バンク及び予測バンクのいず
れかにヒットするか否かを判定する。いずれにもヒット
しないときはヒットフラグが０に設定されるので、ステ
ップ２３１８において、予測バンクブロックリード処理
を実行して予測ブロックアドレスで指定されるデータブ
ロックを予測バンクのキャッシュメモリにロードする。
なお、この予測バンクブロックリード処理は、図に示さ
れるように、他の処理と並行して実行される。

【００６２】上記の処理において、現バンクブロックリ
ード処理が行なわれるのは現ブロックアドレスが現バン
ク及び予測バンクのいずれにもヒットしないときのみで
あり、予測バンクブロックリード処理が実行されるのは
予測ブロックアドレスが現バンク及び予測バンクのいず
れにもヒットしないときのみであるので、同一のデータ
ブロックが双方のバンクに同時にロードされる状態が生
じる可能性はない。したがって、同一のデータブロック
が複数のキャッシュメモリバンクに同時にロードされる
ことによりキャッシュメモリと主メモリの内容の不一致
が生じるという恐れはない。

【００６３】図３０は図２７のステップ２１０４及び図
２８のステップ２２００において実行されるキャッシュ
ヒット判定処理の詳細を示す。ステップ２４０２におい
て、信号ＡＣｕｒｒＨ／ＭがＨレベルであるか否
か、すなわち、現ブロックアドレスがＡバンクにヒット
するか否かが判定される。ＡＣｕｒｒＨ／ＭがＨレ
ベルであるときはステップ２４０２においてライン番号
レジスタに信号ＡＣｕｒｒＬＮｏの値をロードし、
ステップ２４０４においてＡバンクを選択する選択信号
を出力する。ＡＣｕｒｒＨ／ＭがＬレベルであると
きは、さらに、ステップ２４０６において、信号ＢＣ
ｕｒｒＨ／ＭがＨレベルであるか否か、すなわち、現
ブロックアドレスがＢバンクにヒットするか否かが判定
される。ＢＣｕｒｒＨ／ＭがＨレベルであるときは、
ステップ２４０８において、ライン番号レジスタに信号
ＢＣｕｒｒＬＮｏの値をロードし、ステップ２４１
０においてＢバンクを選択する選択信号を出力する。い
ずれの場合にもステップ２４１２においてヒットフラグ
を“１”にセットして処理を終了する。ステップ２４０
６においてＢＣｕｒｒＨ／ＭもＬレベルであるとき
はステップ２４１４においてヒットフラグを“０”にセ
ットして処理を終了する。

【００６４】図３１は、図２８のステップ２２１０にお
いて実行されるスワップアウトブロック決定処理の詳細
を示すフローチャートである。現ブロックアドレスがＡ
バンクにもＢバンクにもヒットしないとき、信号ＡＣ
ｕｒｒＬＮｏ及び信号ＢＣｕｒｒＬＮｏはタグアド
レスが同一であるデータブロックすなわちスワップアウ
トすべきデータブロックの候補が格納されている格納領
域のライン番号を示している。そこで、それらが示すリ
ファレンスカウンタの値を比較し、Ａバンク側がリファ
レンスカウンタの値が小さいときは、Ａバンク側のデー
タブロックをスワップアウトすべく、ステップ２５０２
において、ＡＣｕｒｒＬＮｏの値をライン番号レジ
スタにセットし、ステップ２５０４においてＡバンクを
選択する選択信号を出力する。Ｂバンク側のリファレン
スカウンタの値が小さいときは、Ｂバンク側のデータブ
ロックをスワップアウトすべく、ステップ２５０６にお
いて、ＢＣｕｒｒＬＮｏの値をライン番号レジスタ
にセットし、ステップ２５０８において、Ｂバンクを選
択する選択信号を出力する。両者が等しいときは、ステ
ップ２５１０において、ＡＣｕｒｒＬＮｏが示すカ
レントアクセスフラグがＨレベルであるか否か、すなわ
ち、スワップアウト候補のデータブロックが直前にアク
セスされたデータブロックあるか否かを判断する。Ｈレ
ベルであるときは、Ｂバンク側のデータブロックをスワ
ップアウトすべく、ステップ２５１２において、ＢＣ
ｕｒｒＬＮｏの値をライン番号レジスタにセットし、
ステップ２５１４において、Ｂバンクを選択する選択信
号を出力する。Ｌレベルであるときは、Ａバンク側のデ
ータブロックをスワップアウトすべく、ステップ２５１
６においてＡＣｕｒｒＬＮｏの値をライン番号レジ
スタにセットし、ステップ２５１８においてＡバンクを
選択する選択信号を出力する。

【００６５】図３２は図２９のステップ２３００におい
て実行される現アドレスヒット判定処理の詳細を示す。
最初にステップ２６００において、カレントバンクレジ
スタの値が０か１か、すなわち、現バンクがＡバンクで
あるかＢバンクであるかが判定される。現バンクがＡバ
ンクであるときは、ステップ２６０２において、信号Ａ
ＣｕｒｒＨ／ＭがＨレベルであるか否かが判定され
る。Ｈレベルであるときは、現ブロックアドレスが現バ
ンクにヒットしたとしてステップ２６０６においてヒッ
トフラグを“１”にセットする。ＡＣｕｒｒＨ／Ｍ
がＬレベルであるときは、ステップ２６０４において、
ＢＣｕｒｒＨ／ＭがＨレベルであるか否かを判定す
る。Ｈレベルであるときは、現ブロックアドレスが予測
バンクにヒットしたとして、ステップ２６０８におい
て、ヒットフラグを“２”にセットする。ＡＣｕｒｒ
Ｈ／Ｍ及びＢＣｕｒｒＨ／ＭのいずれもがＬレベ
ルであるときは、ステップ２６１０においてヒットフラ
グを“０”にセットする。ステップ２６００においてカ
レントバンクレジスタの値が１であるときは、ステップ
２６１２において、ＢＣｕｒｒＨ／ＭがＨレベルで
あるか否かが判定される。Ｈレベルであるときは、現ブ
ロックアドレスが現バンクにヒットしたとして、ステッ
プ２６１４において、ヒットフラグを“１”にセットす
る。Ｌレベルであるときはさらに、ステップ２６１６に
おいて、ＡＣｕｒｒＨ／ＭがＨレベルであるかが判
定される。Ｈレベルであるときは、現ブロックアドレス
が予測バンクにヒットしたとして、ステップ２６１８に
おいて、ヒットフラグを“２”にセットする。Ｌレベル
であるときは、ステップ２６２０においてヒットフラグ
を“０”にセットする。

【００６６】図３３は、図２９のステップ２３１４にお
いて実行される予測アドレスヒット判定処理の詳細を示
す。図３３において、ＡＰｒｅｄＨ／Ｍ（ステップ
２７０２）又はＢＰｒｅｄＨ／Ｍ（ステップ２７０
４）のいずれかがＨであるときはヒットフラグが“１”
に設定され（ステップ２７０６）、いずれもＬであると
きは、ヒットフラグが“０”に設定される（ステップ２
７０８）。

【００６７】図３４は図２９のステップ２３０４におい
て実行される現バンクブロックリード処理の詳細を示
す。ステップ２８００において、カレントバンクレジス
タの値が０（Ａバンク）であるか１（Ｂバンク）である
かが判定される。現バンクに割り当てられているのがＡ
バンクであるときは、ステップ２８０２においてＡバン
クブロックリード処理（１）を実行して現ブロックアド
レスで指定されるデータブロックをＡバンクへロードす
る。Ｂバンクであるときは、ステップ２８０４におい
て、Ｂバンクブロックリード処理を実行して、現ブロッ
クアドレスで指定されるデータブロックをＢバンクへロ
ードする。

【００６８】図３５は図２９のステップ２３１８で実行
される予測バンクブロックリード処理の詳細を示す。ス
テップ２９００において、カレントバンクレジスタの値
を判定することにより、現バンクに割り当てられている
のがＡバンクであるかＢバンクであるかを判定する。Ａ
バンクであるときは、ステップ２９０２において、Ｂバ
ンクブロックリード処理（２）を実行して、Ｂバンク、
すなわち予測バンクへ予測ブロックアドレスで指定され
るデータブロックをロードする。Ｂバンクであるとき
は、ステップ２９０４において、Ａバンクブロックリー
ド処理（２）を実行して、Ａバンク、すなわち、予測バ
ンクへ予測ブロックアドレスで指定されるデータブロッ
クをロードする。

【００６９】図３６は図３４のステップ２８０２におい
て実行されるＡバンクブロックリード処理（１）の詳細
を示す。ステップ３０００において、Ａバンクリファレ
ンスカウンタの中で最も小さく、かつ、カレントアクセ
スフラグがＬであるライン番号をライン番号レジスタに
セットする。すなわち、Ａバンクにロードされているデ
ータブロックの中で、アクセスの回数が少なく、かつ、
直前にアクセスされたデータブロックでないものをスワ
ップアウト対象のデータブロックに決定する。ステップ
３００２においてＡバンクを選択するための選択信号を
出力し、ステップ３００４においてキャッシュライトバ
ック処理を実行することにより、スワップアウトすべき
データブロックを主メモリへ戻す。次に、ステップ３０
０６において、カレントアドレスの一部をＴＡＧアドレ
スに出力し、ライン番号フィールドにライン番号レジス
タの値をセットしたＴＡＧデータを出力することによっ
て、カレントアドレスに対応するＴＡＧメモリをこれか
らロードされるデータブロックをロードすべき格納領域
に対応付ける。次に、ステップ３００８において、カレ
ントアドレスをスタートアドレスレジスタにセットし
て、ステップ３０１０においてバーストリード処理を実
行することによって、カレントアドレスが指定するデー
タブロックを当該記憶領域にロードする。

【００７０】図３７は図３５のステップ２９０４におい
て実行されるＡバンクブロックリード処理（２）の詳細
を示す。図３６のＡバンクブロックリード処理（１）と
異なる点は、ステップ３１０６及び３１０８においてカ
レントアドレスに代えて予測アドレス生成回路が出力す
る予測アドレスが使用される点のみである。図３８は図
３４のステップ２８０４において実行されるＢバンクブ
ロックリード処理（１）の詳細を示す。図３６のＡバン
クブロックリード処理（１）と異なる点は、ステップ３
２００においてＡバンクのリファレンスカウンタ及びカ
レントアクセスフラグに代えて、Ｂバンクのリファレン
スカウンタ及びカレントアクセスフラグが使用される点
と、ステップ３２０２においてＢバンクが選択される点
のみである。

【００７１】図３９は図３５のステップ２９０２におい
て実行されるＢバンクブロックリード処理（２）の詳細
を示す。図３８のＢバンクブロックリード処理（１）と
異なる点は、ステップ３３０６及びステップ３３０８に
おいて、カレントアドレスに代えて予測アドレスが使用
される点のみである。図４０は、図２８のステップ２２
１２、図３６のステップ３００４、図３７のステップ３
１０４、図３８のステップ３２０４、及び図３９のステ
ップ３３０４において実行されるキャッシュライトバッ
ク処理の詳細を示す。ステップ３４００においてライン
番号レジスタが示すインデックスレジスタの内容をＴＡ
Ｇアドレスに出力することによりライトバックすべきデ
ータブロックに対応するＴＡＧデータをアドレス指定
し、ステップ３４０２においてＴＡＧデータを読み込
み、ステップ３４０４においてＴＡＧデータのＴＡＧフ
ィールドの値とＴＡＧアドレスとからライトバックすべ
きデータブロックのブロックアドレスを組み立ててスタ
ートアドレスレジスタにセットする。ステップ３４０６
においてバリットビットフィールドを“１”に設定した
ＴＡＧデータを出力することによってＴＡＧを無効化す
る。ステップ３４０８においてスタートアドレスレジス
タの内容をメモリコントローラ３３へ出力しステップ３
４１０においてライン番号レジスタが示す記憶領域のデ
ータをキャッシュメモリからメモリコントローラ３３へ
転送し、ステップ３４１２においてメモリコントローラ
３３へバーストライト要求を発行することによって、ラ
イトバックすべきデータを主メモリへブロック転送す
る。

【００７２】図４１は図２８のステップ２２１６、図３
６のステップ３０１０、図３７のステップ３１１０、図
３８のステップ３２１０、及び図３９のステップ３３１
０において実行されるバーストリード処理の詳細を示
す。ステップ３５００においてスタートアドレスレジス
タに格納されているスタートアドレスをメモリコントロ
ーラ３３へ出力し、ステップ３５０２においてバースト
リード要求をメモリコントローラ３３へ発行することに
よって、スタートアドレスで指定されたデータブロック
を主メモリからメモリコントローラ３３へ読み出し、ス
テップ３５０４においてライン番号レジスタが示す記憶
領域へデータを転送する。ステップ３５０６において、
スタートアドレスレジスタの内容の一部をＴＡＧアドレ
スに出力し、スタートアドレスの一部をタグフィールド
に含みバリットビットフィールドが“０”にセットされ
たＴＡＧデータを出力することによってタグメモリへ書
き込む。次に、ステップ３５０８においてＴＡＧアドレ
スをライン番号レジスタで示されるインデックスレジス
タにセットする。図４２は図２８のステップ２２０６及
び図２９のステップ２３１０において実行されるキャッ
シュリード処理の詳細を示す。ステップ３６００におい
てライン番号レジスタとローカルアドレスからなるキャ
ッシュメモリアドレスで指定されるキャッシュメモリの
データを読み出してＣＰＵバスのデータバスへ出力し、
ステップ３６０２においてカレントアクセスフラグ更新
処理を実行し、ステップ３６０４においてリファレンス
カウントセット処理を実行して対応するリファレンスカ
ウントをインクリメントする。

【００７３】図４３は図２８のステップ２２０８及び図
２９のステップ２３１２において実行されるキャッシュ
ライト処理の詳細を示す。ステップ３７００において、
ＣＰＵバスのデータバスの値をキャッシュメモリのライ
ン番号レジスタの値とローカルアドレスとで指定される
個所に格納し、ステップ３７０２においてカレントアク
セスフラグ更新処理を実行し、ステップ３７０４におい
てリファレンスカウントセット処理を実行する。

【００７４】図４４は、図２７のステップ２１１２にお
いて実行されるリファレンスカウントクリア処理の詳細
を示す。リファレンスカウントクリア処理においては、
現在選択されているバンクの、ライン番号レジスタで示
されるリファレンスカウンタに“０”を設定する。図４
５は、図２７のステップ２１１４、図４２のステップ３
６０２及び図４３のステップ３７０２において実行され
るカレントアクセスフラグ更新処理の詳細を示す。カレ
ントアクセスフラグ更新処理においては、カレントアク
セスフラグをすべて“０”にし、現在選択されているバ
ンクの、ライン番号レジスタで示されるカレントアクセ
スフラグのみを“１”にする。

【００７５】図４６は図４２のステップ３６０４及び図
４３のステップ３７０４において実行されるリファレン
スカウントセット処理の詳細を示す。リファレンスカウ
ントセット処理においては、現在選択されているバンク
の、ライン番号レジスタで示されるリファレンスカウン
タをインクリメントする。図４７及び図４８〜図５１を
参照しつつ本発明のキャッシュメモリシステムの予測モ
ードにおける動作を例を挙げて説明する。図４７におい
て、三角形２００に囲まれた領域内のデータをラスタ状
に、すなわち、図の左から右へ向かう走査線に沿って上
から下の順で処理する場合を例にとって説明する。予測
モードをモード０とし、初期状態としてＡバンクが現バ
ンクにＢバンクが予測バンクに割り当てられ、三角形２
００に囲まれた領域内のデータに関連するデータブロッ
ク（＃０〜＃２，＃５〜＃８）はいずれのキャッシュバ
ンクにもロードされていないものとする。時刻ｔ₀にお
いては、現ブロックアドレスは＃１で予測ブロックは＃
２である。従って、図４８の（ａ）欄に示すように、現
ブロックアドレス及び予測ブロックアドレスはＡバンク
にもＢバンクにもヒットせず、ＡＣｕｒｒＨ／Ｍ，Ａ
ＰｒｅｄＨ／Ｍ，ＢＣｕｒｒＨ／Ｍ、及びＢ
ＰｒｅｄＨ／ＭはいずれもＬレベルになる。そこで、
現バンクであるＡバンクにブロック＃１がロードされて
図４８の（ｂ）欄に示すように現ブロックアドレスが現
バンクにヒットするようになってＡＣｕｒｒＨ／Ｍ
がＨレベルになりＡバンクがアクセスされる。次いで、
Ｂバンクにブロック＃２がロードされて図４８（ｃ）欄
に示すようにＢＰｒｅｄＨ／ＬがＨレベルになる。
時刻ｔ₁では図４８の（ｄ）欄に示すようにＡＣｕｒ
ｒＨ／ＭがＨレベルであるからＡバンクがアクセスさ
れる。時刻ｔ₂になると、図４８の（ｅ）欄に示すよう
に、現ブロックは＃２に予測ブロックは＃３になる。従
ってＢＣｕｒｒＨ／ＭのみがＨレベルになるので、
現バンクの割り当てが反転されて図４８（ｆ）欄に示す
ようにＢバンクへアクセスされる。次いで、図４９の
（ａ）欄に示すように、ＡＰｒｅｄＨ／ＭがＬレベル
であるから、予測バンクであるＡバンクにブロック＃３
がロードされて図４９（ｂ）欄に示すようになる。時刻
ｔ₃になると図４９の（ｃ）欄に示すように、現ブロッ
クアドレスは＃１に予測ブロックアドレスは＃２にな
る。従って、現ブロックの割り当てが反転され、現バン
クであるＡバンクがアクセスされる（図４９の（ｄ）
欄）。時刻ｔ₄では図４９の（ｅ）欄に示すようにＡ
ＣｕｒｒＨ／ＭがＬレベルでＢＣｕｒｒＨ／Ｍが
Ｈレベルになるので現バンクの割り当てが反転されて図
４９の（ｆ）欄に示すようにＢバンクへアクセスされ
る。さらに時刻がｔ₅→ｔ₆→ｔ₇→ｔ₈→ｔ₉と推移
するにつれて、図５０及び図５１に示したように推移す
る。

【００７６】上記の過程において、時刻ｔ₀，ｔ₂，ｔ
₅，ｔ₈及びｔ₉において、新たなデータブロックに属
するデータの処理が開始されるが、新たなデータブロッ
クがロードされるまで処理が中断されるのは時刻ｔ₀，
ｔ₅及びｔ₈だけであり、ｔ ₂及びｔ₉においては、必
要なデータブロックが既に予測側のバンクにロードされ
ており、現バンク及び予測バンクの割り当てを反転する
だけで処理を続行することができる。

【００７７】

【発明の効果】以上述べてきたように本発明によれば、
将来必要とされるデータブロックを予測して予め予測側
のキャッシュメモリバンクにロードするので、予測が適
中する限りデータ処理を中断することなく続行すること
ができる。

【図面の簡単な説明】

【図１】２次元キャッシュメモリシステムを含む画像処
理装置のブロック図である。

【図２】画像データの記憶形態の説明図である。

【図３】キャッシュメモリの格納形態の説明図である。

【図４】２次元キャッシュメモリシステムの構成図であ
る。

【図５】制御ブロックの構成図である。

【図６】キャッシュコンパレータの構成図である。

【図７】メイン処理フローである。

【図８】リファレンスビットリフレッシュ処理の処理フ
ローである。

【図９】キャッシュヒット判定処理の処理フローであ
る。

【図１０】キャッシュ無効化処理の処理フローである。

【図１１】キャッシュアクセス処理の処理フローであ
る。

【図１２】ブロックリード処理の処理フローである。

【図１３】スワップアウトブロック決定処理の処理フロ
ーである。

【図１４】バーストリード処理の処理フローである。

【図１５】制御フラグ更新処理の処理フローである。

【図１６】ＴＡＧ更新処理の処理フローである。

【図１７】バーストアクセス時のアドレス生成処理の説
明図である。

【図１８】本発明の２次元キャッシュメモリシステムに
おける予測モードの４つの例を示す図である。

【図１９】本発明に係る２次元キャッシュメモリシステ
ムの一具体例のブロック図である。

【図２０】各種のアドレスを生成する方法の一例を示す
図である。

【図２１】予測アドレス生成回路の構成を示す回路図で
ある。

【図２２】Ａバンク用キャッシュコンパレータの構成を
示すブロック図である。

【図２３】Ｂバンク用キャッシュコンパレータの構成を
示すブロック図である。

【図２４】制御ブロックの概略構成を示すブロック図で
ある。

【図２５】制御ブロックの動作を説明するメインフロー
チャートである。

【図２６】リファレンスカウンタリフレッシュ処理のフ
ローチャートである。

【図２７】バイパスモード処理のフローチャートであ
る。

【図２８】２ウェイキャッシュモード処理のフローチャ
ートである。

【図２９】予測キャッシュモード処理のフローチャート
である。

【図３０】キャッシュヒット判定処理のフローチャート
である。

【図３１】スワップアウトブロック決定処理のフローチ
ャートである。

【図３２】現アドレスヒット判定処理のフローチャート
である。

【図３３】予測アドレスヒット判定処理のフローチャー
トである。

【図３４】現バンクブロックリード処理のフローチャー
トである。

【図３５】予測バンクブロックリード処理のフローチャ
ートである。

【図３６】Ａバンクブロックリード処理（１）のフロー
チャートである。

【図３７】Ａバンクブロックリード処理（２）のフロー
チャートである。

【図３８】Ｂバンクブロックリード処理（１）のフロー
チャートである。

【図３９】Ｂバンクブロックリード処理（２）のフロー
チャートである。

【図４０】キャッシュライトバック処理のフローチャー
トである。

【図４１】バーストリード処理のフローチャートであ
る。

【図４２】キャッシュリード処理のフローチャートであ
る。

【図４３】キャッシュライト処理のフローチャートであ
る。

【図４４】リファレンスカウントクリア処理のフローチ
ャートである。

【図４５】カレントアクセスフラグ更新処理のフローチ
ャートである。

【図４６】リファレンスカウントセット処理のフローチ
ャートである。

【図４７】本発明のキャッシュメモリシステムの動作を
説明するための図である。

【図４８】本発明のキャッシュメモリシステムの動作を
説明するための図である。

【図４９】本発明のキャッシュメモリシステムの動作を
説明するための図である。

【図５０】本発明のキャッシュメモリシステムの動作を
説明するための図である。

【図５１】本発明のキャッシュメモリシステムの動作を
説明するための図である。

Claims

【特許請求の範囲】

【請求項１】主記憶に記憶され、複数のデータアドレ
スの組み合わせで特定されるデータの処理に適したキャ
ッシュメモリシステムであって、該複数のデータアドレスの組み合わせの第１の部分から
なるブロックアドレスでそれぞれが特定され残りの第２
の部分からなるブロック内アドレスでそれぞれを構成す
るデータが特定されるデータブロックのコピーをそれぞ
れ記憶するための複数の記憶領域を有する第１のキャッ
シュメモリバンクと、該複数のデータアドレスの組み合わせの第１の部分から
なるブロックアドレスでそれぞれが特定され残りの第２
の部分からなるブロック内アドレスでそれぞれを構成す
るデータが特定されるデータブロックのコピーをそれぞ
れ記憶するための複数の記憶領域を有する第２のキャッ
シュメモリバンクと、特定のデータアドレスの組み合わせに対応する現ブロッ
クアドレスから予め定められた規則に従って予測ブロッ
クアドレスを決定する予測アドレス生成回路と、現ブロックアドレス、及び該予測アドレス生成回路が決
定した予測ブロックアドレスが前記第１及び第２のキャ
ッシュメモリバンクにヒットしたかミスヒットしたかを
決定するキャッシュコンパレータと、該キャッシュコンパレータの判定結果に従って、該主記
憶及び該第１及び第２のキャッシュメモリバンクを制御
するための制御ブロックとを具備するキャッシュメモリ
システム。
【請求項２】前記制御ブロックは、前記第１及び第２
のキャッシュメモリバンクのいずれか一方を現バンク、
他方を予測バンクに割り当てる手段と、現ブロックアドレスが予測バンクにヒットしたと前記キ
ャッシュコンパレータが判断するとき、現バンク及び予
測バンクの割り当てを反転する手段と、予測ブロックアドレスが予測バンクにミスヒットしたと
該キャッシュコンパレータが判断するとき、該予測ブロ
ックアドレスで特定されるデータブロックのコピーを予
測バンクにブロックリードする手段とを含む請求項１記
載のキャッシュメモリシステム。
【請求項３】前記複数のアドレスの組み合わせの第１
の部分は、該複数のアドレスのそれぞれの上位ビットの
組み合わせからなる請求項１記載のキャッシュメモリシ
ステム。
【請求項４】前記キャッシュコンパレータは、前記第
１及び第２のキャッシュメモリバンクについてそれぞれ
ヒット又はミスヒットを判断する第１及び第２のキャッ
シュコンパレータ回路を含み、該第１及び第２のキャッシュコンパレータ回路の双方
は、前記ブロックアドレスを構成するビットの第１の部分か
らなるタグアドレスで特定される記憶位置に、該ブロッ
クアドレスを構成するビットの残りの第２の部分からな
るタグ、該タグとそのタグアドレスとで定まるブロック
アドレスによって特定されるデータブロックのコピーが
前記キャッシュメモリの記憶領域のいずれかに有効に記
憶されていることを示すバリッドフラグ、及び有効に記
憶されているときは記憶されている記憶領域を特定する
ライン番号を記憶するタグメモリと、前記特定のデータアドレスの組み合わせに対応する現ブ
ロックアドレスに対応するタグアドレスで特定されるタ
グメモリの記憶位置に記憶されているタグと該現ブロッ
クアドレスに対応するタグとが一致し、かつ、該記憶位
置に記憶されているバリッドフラグが真であるならば、
現ブロックアドレスがヒットしたと判定する第１の一致
検出回路と、前記特定のデータアドレスの組み合わせに対応する予測
ブロックアドレスに対応するタグアドレスで特定される
タグメモリの記憶位置に記憶されているタグと該予測ブ
ロックアドレスに対応するタグとが一致し、かつ、該記
憶位置に記憶されているバリッドフラグが真であるなら
ば、予測ブロックアドレスがヒットしたと判定する第２
の一致検出回路とを含む請求項１記載のキャッシュメモ
リシステム。
【請求項５】前記タグ及びタグアドレスはいずれも、
前記複数のアドレスのすべてからのビットを含む請求項
４記載のキャッシュメモリシステム。
【請求項６】前記ブロックアドレス予測回路は外部か
ら与えられる予測モード信号が指定する規則に従って予
測ブロックアドレスを決定する請求項１記載のキャッシ
ュメモリシステム。
【請求項７】前記制御ブロックは、前記予測モード信
号が２ウェイキャッシュモードを指定するとき、前記キ
ャッシュコンパレータによる前記予測ブロックアドレス
についての判定結果にかかわらず前記現ブロックアドレ
スについての判定結果に従って前記第１及び第２のキャ
ッシュメモリバンクを２ウェイキャッシュとして制御す
る手段を含む請求項６記載のキャッシュメモリシステ
ム。
【請求項８】複数のデータアドレスの組み合わせで特
定されるデータを記憶する主記憶の一部をキャッシュメ
モリに記憶するキャッシュメモリシステムであって、該複数のデータアドレスの組み合わせで特定される第１
のデータがキャッシュメモリにヒットしたかミスヒット
したかを決定する第１のキャッシュコンパレータと、該複数のデータアドレスの組み合わせと予測モードから
特定されるデータアドレスを生成する予測アドレス生成
回路と、該予測アドレス生成回路で生成されたデータアドレスで
特定される第２のデータがキャッシュメモリにヒットし
たかミスヒットしたかを決定する第２のキャッシュコン
パレータと、該第１および第２のキャッシュコンパレータでミスヒッ
トと判定された第１および第２のデータを主記憶からキ
ャッシュメモリに読み込む制御ブロックとを具備するキ
ャッシュメモリシステム。