JPH08235060A - 複数のハッシュ関数を用いるキャッシュ・メモリ管理方法及びシステム - Google Patents

複数のハッシュ関数を用いるキャッシュ・メモリ管理方法及びシステム

Info

Publication number
JPH08235060A
JPH08235060A JP7311141A JP31114195A JPH08235060A JP H08235060 A JPH08235060 A JP H08235060A JP 7311141 A JP7311141 A JP 7311141A JP 31114195 A JP31114195 A JP 31114195A JP H08235060 A JPH08235060 A JP H08235060A
Authority
JP
Japan
Prior art keywords
tag
memory
memory address
data
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7311141A
Other languages
English (en)
Other versions
JP3065518B2 (ja
Inventor
Breternitz Mauricio Jr
モーリシオ・ブレタニツ、ジュニア
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH08235060A publication Critical patent/JPH08235060A/ja
Application granted granted Critical
Publication of JP3065518B2 publication Critical patent/JP3065518B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【課題】 キャッシュ・メモリ・システムにおいて要求
されたデータを効率的にロケーティングするための方法
及びシステムを提供する。 【解決手段】 データ処理システムにおいてタグ・メモ
リを第１及び第２のメモリ部分に分割する。要求された
データについてのアドレスがＣＰＵにより発生される。
第１及び第２のタグ・メモリ・アドレスが同時に計算さ
れ、かつこれらは選択された対応するビット場所の値が
異なっている。選択されたビット場所の値に応答して、
第１のタグ・メモリ・アドレスが第１又は第２のタグ・
メモリ部分の一方に結合されると同時に、第２のタグ・
メモリ・アドレスが他方に結合される。双方のタグ・メ
モリ部分からタグ・データが呼び出される。ＣＰＵから
のメモリ・アドレスに応答して探索タグが発生される。
探索タグと双方の呼び出されたタグ・データとが同時に
比較される。いずれかの比較結果が適合すれば「ヒッ
ト」が標示され、これに応じて呼び出されたタグ・デー
タを用いてキャッシュ・メモリのデータ部分から要求さ
れたデータが呼び出される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高性能のデータ処
理システムに関し、特に、キャッシュ・メモリ・システ
ムにおいて要求されたデータを効率的にロケーティング
（記憶場所の指定又は参照）するための方法及びシステ
ムに関する。さらに特定するならば、本発明は、キャッ
シュ・メモリ・システムにおいて要求されたデータをロ
ケーティングするために同時に複数のハッシュ関数を用
いる方法及びシステムに関する。
【０００２】
【従来の技術】キャッシュ・メモリは、主メモリの最も
頻繁にアクセスされる部分を記憶するために用いられる
小容量で高速の冗長メモリである。キャッシュ・メモリ
は、システム性能を最適化するべく、相対的に低速で大
容量の主メモリがプロセッサ・サイクル時間内にＣＰＵ
に対してインタフェースできるようにするためのバッフ
ァ機能を備える。このようなシステム性能は、プロセッ
サ・サイクル時間に対するメモリ・アクセス時間の比で
計測することができる。キャッシュ・メモリは、「局所
参照」の原則を採っており、かつプロセッサ速度に近い
速度で動作するので、キャッシュ・メモリを利用するこ
とによりプログラミング・サイクル時間に対するメモリ
・アクセス時間の比を低減することができ、よってシス
テム全体の性能を向上させることができる。局所参照の
原則は、あるメモリ場所が他の場所よりも特に頻繁に参
照されるという所見に基づいている。主メモリの頻繁に
アクセスされる場所に置かれているデータをキャッシュ
・メモリへ複写することにより、システム性能を向上さ
せることができる。なぜなら、ＣＰＵが主メモリ内のデ
ータへのアクセスを待たなければならない場合が、低減
されるからである。
【０００３】キャッシュ・メモリは、「連想記憶」すな
わち「内容アドレス記憶」である。その意味は、メモリ
場所のアドレスが、そのメモリ場所の内容と共に記憶さ
れるということである。キャッシュ・メモリ内の場所か
ら直接データを読み取るのではなく、キャッシュ・メモ
リは、アドレスを与えられ、そして要求されたデータで
あるか否かによらず、データを提供することによって応
答する。その後、キャッシュ・メモリは、「ヒット(hi
t)」を標示することにより正しいデータが提供されてい
ることを示す。正しいデータでない場合は、キャッシュ
・メモリは「ミス(miss)」を標示する。キャッシュ・メ
モリがミスを標示した場合は、要求されたデータを主メ
モリからあるいは仮想メモリ（すなわちハード・ディス
ク駆動装置）から取り出さなければならない。キャッシ
ュ・メモリ・システムの性能は、「ヒット率」により表
すことができ、これは、ＣＰＵがデータを要求する回数
に対する、要求されたデータがキャッシュ・メモリ内に
見出される回数の比である。このヒット率は、実行され
るプログラムには大きく影響されるが、主メモリの容量
に対するキャッシュ・メモリの容量の比にはほとんど無
関係である。
【０００４】キャッシュ・メモリは、主メモリの一部の
複写を記憶するだけであるので、キャッシュ管理のため
の方策が必要となる。キャッシュ管理の方策は、局所性
の原理を利用する。キャッシュ・メモリ内へ複写するデ
ータを選択する際、空間的局所性が利用される。キャッ
シュ・メモリからデータを選択する際、時間的局所性が
利用される。キャッシュ・ミスが発生した場合、データ
処理システムのハードウェアは、要求されたデータを含
む大きな連続的なデータのブロックをキャッシュ・メモ
リ内に複写する。このような固定された大きさのメモリ
領域は、「キャッシュ・ライン」又は「キャッシュ・ブ
ロック」として知られており、１つのワードのように小
さい場合もあれば、数百バイト程の大きい場合もある。
【０００５】キャッシュ・メモリは、しばしば２つの汎
用的なメモリを備える。１つはデータ・メモリとして、
他の１つはタグ・メモリとして知られている。データ・
メモリに格納される各キャッシュ・ラインのアドレス
は、他の情報（例えば、「状態」情報）と共にタグ・メ
モリに記憶される。データ・メモリに格納される各キャ
ッシュ・ラインは、そのキャッシュ・ラインの全アドレ
スを示すためにタグ・メモリ内に対応するワードを割当
てられる。
【０００６】キャッシュ・メモリを連想記憶とする必要
があるために、その設計が複雑となる。データの内容に
よってメモリ内のデータをアドレス指定することは、そ
のアドレスによりデータをアドレス指定することよりも
本質的に複雑である。キャッシュ・メモリ内のデータを
アドレス指定する場合、待ち時間を少なくするために全
てのタグを同時に比較しなければならない。キャッシュ
の一例では、主メモリの場所をキャッシュ・メモリの場
所へマッピングすることによって、設計をより簡単にし
ている。このことは、キャッシュ・メモリ内のデータの
場所が、そのデータについての主メモリのアドレスの関
数として計算されることを意味する。このようなキャッ
シュ・メモリ内の場所を計算するための関数を、「ハッ
シュ関数」とも称する。通常、メモリアドレスの下位ビ
ットの数を、このようなハッシュ関数により選択するこ
とができる。
【０００７】上記の「直接マッピング」方式のキャッシ
ュにおいては、各メモリ場所が、キャッシュ・メモリ内
の１つの場所へとマッピングされる。これによって、設
計上の多くの局面において単純化が実現される。なぜな
ら、メモリ・ラインがキャッシュ・メモリ内のいずれに
あるかを選択する必要がなく、また、新たなデータを記
憶する際にキャッシュ・メモリ内のどのラインを削除す
ることになるかを選択する必要がないからである。しか
しながら、２つのメモリ場所が交互にアクセスされてキ
ャッシュ・メモリ内の１つの領域を共有しなければなら
ないときには、直接マッピングによってキャッシュ・メ
モリの利用度が低下してしまう場合がある。これは、他
のキャッシュ・エントリが利用可能であるにも拘わら
ず、複数のメモリ参照が同じキャッシュ・エントリに対
して競合することを意味する。
【０００８】キャッシュ・メモリを実施する別の方法
は、「セットアソシアティブ・キャッシュ」と呼ばれて
いる。セットアソシアティブ方式のキャッシュ・メモリ
は、２つのメモリ場所が交互にアクセスされ、直接マッ
ピングされたキャッシュ・メモリ内の単一のキャッシュ
・セルを共有しなければならないときに生じる問題を低
減させる。Ｍウェイ・セットアソシアティブ・キャッシ
ュは、主メモリの各場所をキャッシュ・メモリ内のＭ個
の場所のうちの１つへマッピングする。これにより、Ｍ
個の直接マッピングされたキャッシュからキャッシュ・
メモリを構成することができる。しかしながら、キャッ
シュ・メモリからデータを取り出す場合、各メモリ・ア
クセスについてＭ個のキャッシュを探索しなければなら
ず、ヒットした場合には適切なデータを選択して多重化
しなければならない。ミスが発生した場合は、新たなデ
ータがキャッシュ内に複写されると同時に、Ｍ個の可能
なラインのうちのいずれを削除するべきかを選択しなけ
ればならない。セットアソシアティブ・キャッシュには
このような別の煩雑さがあるので、通常は設計上のレベ
ル（すなわち、Ｍの数）が制限される。一般的にＭが４
以下のときは、直接マッピング方式に比べてセットアソ
シアティブ方式が尚有利であるが、サイクル時間が遅く
なる。
【０００９】セットアソシアティブ・キャッシュ方式に
おけるデータの探索は、主メモリのアドレスの関数とし
てメモり索引を計算することにより進められる。個のア
ドレスは、Ｍ個のメモリ・アレイの全てに対して適用さ
れ、要求されたデータがキャッシュ・メモリ内に存在す
るか否かを判断するためにタグが比較される。
【００１０】ごく最近になって、「ハッシュ・リハッシ
ュ(hash-rehash)」と称される種類の直接マッピング方
式のキャッシュが開発された。ハッシュ・リハッシュ・
キャッシュは、２つのハッシュ関数を用いて所与のメモ
リ・アドレスに対してキャッシュ・エントリを選択する
正規の直接マッピング・キャッシュである。第１のハッ
シュ関数は、要求されたデータに対して第１のキャッシ
ュ・アドレスを計算するために用いられる。このような
第１のキャッシュ・アドレスが、要求されたデータを含
まない場合は、要求されたデータに対して別のキャッシ
ュ場所を計算するために第２のハッシュ関数が用いられ
る。このように、要求されたデータは、第１及び第２の
ハッシュ関数で決定されるキャッシュ・メモリ内の２つ
の場所に置かれている可能性がある。
【００１１】ハッシュ・リハッシュ方式におけるキャッ
シュ探索は、１又は２のサイクルで行われる。第１のハ
ッシュ関数が、要求されたデータをキャッシュ内でロケ
ーティングする場合には、要求されたデータは１つのサ
イクルでロケーティングされる。第１のハッシュ関数を
用いてミスが発生した場合は、第２のハッシュ関数を用
いて、キャッシュ内の第２の場所にて要求されたデータ
をロケーティングする。第２の場所が、要求されたデー
タを含む場合は、キャッシュ探索に２つのサイクルを要
することになる。A. Seznecによる「A Case for Two-Wa
y Skewed-Associative」（１９９３年ワシントン州シア
トルにおける第２０回コンピュータ・アーキテクチャに
関するACM-IEEE国際会議刊行）によれば、ハッシュ・リ
ハッシュ・キャッシュは、同じメモリ・サイズの４ウェ
イ・セットアソシアティブ・キャッシュのヒット率に匹
敵することが示された。ハッシュ・リハッシュ・キャッ
シュが、１アクセスにつき２サイクルを要する場合であ
っても、アクセス・タイムは同程度である。これは、ミ
スが比較的少ないためである。
【００１２】従来技術の１つの問題点は、第１のハッシ
ュ関数の結果であるキャッシュ内の第１の場所が、第２
のハッシュ関数が要求されたデータについて第２の場所
を計算するに先立って先ず検査されることである。もし
第１のハッシュ関数により計算されたキャッシュ・アド
レスに要求されたデータが置かれていなければ、第２の
関数により計算されたキャッシュ・アドレスにその要求
されたデータが存在するか否かが検査される。前述のよ
うに、ハッシュ・リハッシュ・キャッシュ内で要求され
たデータを探索するプロセスは、メモリ要求あたり２つ
のサイクルを必要とする。従って、従来技術において
は、同じサイクル時間の間に２又はそれ以上のタグ・メ
モリヘのアクセスを可能とするようなハッシュ・リハッ
シュ・キャッシュを実現するという問題が残されてい
る。もし２又はそれ以上のハッシュ関数によるタグ・メ
モリ・アクセスの結果からタグ・データを検査すること
が、同じサイクル時間内で可能であるならば、直接マッ
ピング方式キャッシュの性能特性及びセットアソシアテ
ィブ方式キャッシュのより高いヒット率の双方が享受で
きる。
【００１３】
【発明が解決しようとする課題】本発明の目的の１つ
は、高性能のデータ処理システムを提供することであ
る。
【００１４】本発明の更なる目的は、キャッシュ・メモ
リ・システムにおいて要求されたデータを効率的にロケ
ーティングするための方法及びシステムを提供すること
である。
【００１５】本発明の更なる目的は、キャッシュ・メモ
リ・システムにおいて要求されたデータをロケーティン
グするべく複数のハッシュ関数を同時に用いるための方
法及びシステムを提供することである。
【００１６】
【課題を解決するための手段】上記の目的は、以下に記
載の通り達成される。データ処理システムにおいて、タ
グ・メモリが、第１のタグ・メモリ部分と第２のタグ・
メモリ部分とに分割される。次に、要求されたデータを
呼び出すためのアドレスが、ＣＰＵにより発生される。
その後、第１及び第２のタグ・メモリ・アドレスが同時
に計算され、そして第１及び第２のタグ・メモリ・アド
レスは、選択された対応するビット場所において互いに
異なる値のビットを有する。選択されたビット場所にお
けるビットの値に応じて、第１のタグ・メモリ・アドレ
スが、第１又は第２のタグ・メモリ部分のいずれか一方
に結合され、かつ同時に、第２のタグ・メモリ・アドレ
スが、他方のタグ・メモリ部分に結合される。次に、第
１及び第２のタグ・メモリ・アドレスを用いて、タグ・
データが双方のタグ・メモリ部分から同時に呼び出され
る。ＣＰＵからのメモリ・アドレスに応じて探索タグが
生成される。その後、探索タグと第１及び第２のタグ・
メモリ部分から呼び出されたタグ・データとが、同時に
比較される。いずれの比較結果も適合していれば、「ヒ
ット」が標示される。ヒットの標示に応答して、探索タ
グに適合する呼び出されたタグ・データを用いて、要求
されたデータがキャッシュ・メモリ・システムのデータ
部分から呼び出される。
【００１７】本発明における上記の及び更なる目的、特
長、並びに有用性は、以降の記述により明らかとされる
であろう。
【００１８】
【発明の実施の形態】図１は、プロセッサ２２、キーボ
ード２４、及び表示装置２６を備えたデータ処理システ
ム２０を示す図である。キーボード２４は、ケーブル２
８を介してプロセッサ２２へ接続されている。表示装置
２６は、表示画面３０を有し、陰極線管（ＣＲＴ）、液
晶表示装置（ＬＣＤ）、電子蛍光パネル等を用いて実現
できる。データ処理システム２０は、トラック・ボー
ル、ジョイスティック、タッチ感知タブレット若しくは
画面、又は図１に示すようなマウス等のポインティング
装置３２も備えている。ポインティング装置３２は、表
示画面３０上のポインタ又はカーソルを動かすために用
いられる。プロセッサ２２は、１又は複数の周辺装置
（図示せず）へも接続されている。
【００１９】データ処理システム設計分野の当業者であ
れば、表示装置２６、キーボード２４、及びポインティ
ング装置３２が、各々、容易に入手可能な構成部品のい
ずれかを用いて実現できることは自明であろう。データ
処理システム２０は、いわゆる「パーソナル・コンピュ
ータ」と称される、例えば、International BusinessMa
chines Corporation(IBM)により「ＰＳ／２」の商標で
製造及び販売されているパーソナル・コンピュータを用
いて実施できる。
【００２０】図２は、図１のデータ処理システム２０の
主な構成要素をより詳細に示したハイ・レベルのブロッ
ク図である。データ処理システム２０は、ＣＰＵ４０内
で実行されるソフトウェアの形で、主として命令により
制御される。ＣＰＵ４０は、表示装置２６へ接続されて
いる。表示装置２６は、文字及びグラフィクスを表示
し、さらに可能であれば動くグラフィクスやビデオも表
示する。ＣＰＵ４０は、ユーザ入力装置４２へも接続さ
れている。ユーザ入力装置４２は、データ処理システム
のユーザから入力を受け取るために用いられる。ユーザ
入力装置４２は、図１に示したキーボード２４及びポイ
ンティング装置３２を含む。
【００２１】メモリ４４及び直接アクセス記憶装置（Ｄ
ＡＳＤ）４６は、ＣＰＵ４０へ接続されており、アプリ
ケーション・プログラム（すなわち、ソフトウェア）及
びデータ・セットを記憶するために用いることができ
る。メモリ４４は、キャッシュ・メモリ４８及び主メモ
リ５０を含む。キャッシュ・メモリ４８は、ＣＰＵ性能
を最適化するため、主メモリ５０とＣＰＵ４０との間で
バッファ機能を実行する。キャッシュ・メモリ４８は、
通常、主メモリ５０よりも遥かに小さくかつ高速であ
る。キャッシュ・メモリ４８は、ＣＰＵ４０の１サイク
ル時間内にデータを呼び出せることが好ましい。キャッ
シュ・メモリ４８は、主メモリ５０の最も頻繁にアクセ
スされる部分の冗長複写を記憶するために用いられる。
【００２２】周辺装置５２もまた、データ処理システム
２０に含めることができる。このような周辺装置として
は、ハード・ディスク駆動装置、テープ駆動装置、ＣＤ
−ＲＯＭ、ＷＯＲＭ駆動装置、通信装置、マルチメディ
ア・プレゼンテーション装置、検査設備、等々がある。
【００２３】図３は、ＣＰＵ４０とキャッシュ・メモリ
４８との間のインタフェースの部分を示したハイ・レベ
ルの概略図である。ブロック６０に示す通り、メモリ・
アドレスが発生される。通常、このようなメモリ・アド
レスは、ＣＰＵ４０（図２参照）のような中央演算処理
装置により発生される。このようなメモリ・アドレス
は、主メモリからデータを呼び出してＣＰＵ４０へ転送
するために主メモリ内のアドレスを特定する３２ビット
の情報を含んでいる。しかしながら、データ処理システ
ム２０においてキャッシュ・メモリが用いられる場合、
要求されたデータがキャッシュ・メモリ４８内に存在す
るならば、そのデータはキャッシュ・メモリ４８から呼
び出されることになる。要求されたデータがキャッシュ
・メモリ４８内に記憶されているか否かを判断するため
に、キャッシュ・メモリ４８のタグ・メモリ部分に対し
て問い合わせをしなければならない。これについては以
下に詳述する。
【００２４】ブロック６０において発生された主メモリ
・アドレスは、ハッシュ関数を実行するためにメモリ・
アドレス・バス６２を介して２つの回路へ転送される。
第１のハッシュ関数はブロック６４に示され、第２のハ
ッシュ関数はブロック６６に示されている。第１のハッ
シュ関数及び第２のハッシュ関数は、メモリ・アドレス
６０からの入力に基づいてキャッシュ・メモリ・システ
ムのタグ・メモリ部分内の場所のアドレスを計算するた
めに用いられる。
【００２５】本発明の重要な態様によれば、２つのタグ
・メモリ・アドレスが、２つの異なるハッシュ関数によ
り同時に計算される。第１及び第２のハッシュ関数６４
及び６６は、各々、引き数として主メモリ・アドレス６
０を受け取り、「０」から「ｎ−１」までの範囲のタグ
・メモリ・アドレスについての値を返す。ここで、ｎ
は、キャッシュ・エントリの数である。第１のハッシュ
関数６４及び第２のハッシュ関数６６は、第１のハッシ
ュ関数６４であるＦ１（ｖ）がいずれかの引き数ｖに対
して値ｉを返し、第２のハッシュ関数６６であるＦ２
（ｖ）がいずれかの引き数ｖに対して値ｊを返し、そし
て所与のビット値に関してｉとｊとが常に異なるように
選ばれる。この例では、ビット１０が、値ｉと値ｊとの
間で異なるビットとして選択されている。後述するよう
に、このようなｉとｊとの間で値が異なるようなビット
は、制御ビットとして用いることができる。
【００２６】第１のハッシュ関数６４の出力は、ＭＵＸ
６８及びＭＵＸ７０で示される２個の２×１マルチプレ
クサへ接続される。同様に、第２のハッシュ関数６６の
出力も、ＭＵＸ６８及びＭＵＳ７０へ接続される。制御
ビット７２は、第１及び第２のハッシュ関数６４及び６
６の出力の値が異なるように選択されたビットである。
この制御ビット７２は、ＭＵＸ６８及びＭＵＸ７０の出
力を制御するための用いられられる。制御ビット７２
は、直接マルチプレクサ６８へ接続され、制御ビット７
２の補数は、ＭＵＸ７０へ接続される。この制御ビット
７２を適用するので、ＭＵＸ６８及びＭＵＸ７０は、決
して同じハッシュ関数を出力することはない。すなわ
ち、もしＭＵＸ６８が第１のハッシュ関数６４により計
算されたアドレスを出力するならば、ＭＵＸ７０は第２
のハッシュ関数６６により計算されたアドレスを出力す
ることになる。そして、もしＭＵＸ６８が第２のハッシ
ュ関数６６により計算されたアドレスを出力するなら
ば、ＭＵＸ７０は第１のハッシュ関数６４により計算さ
れたアドレスを出力することになる。
【００２７】本発明の重要な態様によれば、タグ・メモ
リ７４は、２又はそれ以上の部分へ分割される。この例
においては、上部タグ・メモリ７６及び下部タグ・メモ
リ７８と称され、示されている。ＭＵＸ６８の出力は、
上部タグ・メモリ７６へ接続され、ＭＵＸ７０の出力
は、下部タグ・メモリ７８へ接続されている。上部及び
下部のタグ・メモリ７６及び７８は、タグ９４で示され
る「タグ」を記憶するために用いられる。このようなタ
グは、主メモリからキャッシュ・メモリのデータ部分の
場所へと複写されたデータの、主メモリ内でのアドレス
を部分的に識別するデータ・ビットを含む。キャッシュ
・メモリのデータ部分は、図３には示されていない。一
般的に、タグは、要求されたデータのアドレスの最上位
ビットの選択された数のビットからなる。
【００２８】更なるデータ・ビットもまた、タグ・デー
タと関連させてタグ・メモリ７４に記憶される。メモリ
場所９０に示されるように、制御ビット９１及び状態ビ
ット９２が、タグ９４とともに記憶される。制御ビット
９１は、メモリ場所９０に記憶されなければならない。
なぜなら、制御ビット９１は、ヒットを検出するために
必要な情報を満たすからである。これについては後述す
る。公知のように、他の制御ビットもまた、タグ・メモ
リに記憶することができる。
【００２９】上部タグ・メモリ７６の出力は、比較回路
８０へ接続される。制御ビット７２及び探索タグ８２も
また、比較回路８０へ接続される。探索タグ８２は、メ
モリ・アドレスの最上位ビットの選択された数のビット
からなる。比較回路８０は、探索タグ８２及び制御ビッ
ト７２を、タグ９４に記憶された制御ビット９１を含む
上部タグ・メモリ７６の出力に対して比較し、これらの
比較回路入力が同じであるか否かを判断するために用い
られる。もしこれらの比較回路入力が同じであれば、比
較回路８０は、出力８４で示すように、ヒットを標示す
る信号を出力する。
【００３０】同様の方法で、下部タグ・メモリ７８の出
力は、比較回路８６へ接続される。比較回路８６は、下
部タグ・メモリ７８の出力を、探索タグ８２及び制御ビ
ット７２と比較し、両者の入力内容が同じであるという
判断に基づいて出力信号を発生する。もし比較回路８６
へ入力する２つの入力内容が同じであれば、比較回路８
６は、出力８８にてヒットを標示する。
【００３１】図３に示したキャッシュ・メモリ・システ
ムのオペレーションは、ＣＰＵ４０からのデータ要求に
応答して、タグ・メモリ７４内に情報を記憶することに
より開始される。タグ・データは、上部又は下部のタグ
・メモリ７６又は７８のいずれかの、第１又は第２のハ
ッシュ関数６４又は６６のいずれかにより計算される場
所に記憶することができる。タグ・データがタグ・メモ
リ７４に記憶されるとき、制御ビット７２は、メモリ場
所９０に制御ビット９１として示されるように、タグ・
データ９４と共に記憶される。従ってこの例では、タグ
・データ９４がメモリ場所９０に記憶されたとき、制御
ビット９１が制御ビット７２の値を表す。メモリ場所９
０に記憶された他の情報として、状態ビット９２を含め
てもよい。このような状態ビットは、有効性、パリテ
ィ、又はＬＲＵビットを標示するビットである。
【００３２】本発明によるキャッシュ・メモリの探索
は、ブロック６０に示されるメモリ・アドレスの発生に
より開始される。その後、第１のハッシュ関数６４及び
第２のハッシュ関数６６が、同時に２つの異なるタグ・
メモリ・アドレスを計算し、これらは、タグ・メモリ７
４の２つの部分をアドレス指定するために用いられる。
制御ビット７２は、メモリ・アドレス６０に応答して発
生され、ＭＵＸ６８及びＭＵＸ７０を制御するために用
いられる。この例では、制御ビット７２は、ビット１０
の値と同じになるように選択される。よって、ビット１
０が「１」に等しい場合は、ＭＵＸ６８は、上部タグ・
メモリ７６への出力として第１のハッシュ関数６４を選
択する。一方、ＭＵＸ７０では、制御ビット７２がイン
バータ６９により反転され、ＭＵＸ７０は第２のハッシ
ュ関数６６を下部タグ・メモリ７８へ出力することにな
る。その後、上部タグ・メモリ７６及び下部タグ・メモ
リ７８は、それぞれ比較回路８０及び比較回路８６によ
り比較されるタグ・データ（タグ・データが記憶された
ときに共に記憶された制御ビット９１を含む）を出力す
る。
【００３３】比較回路８０及び８６は、上部タグ・メモ
リ７６及び下部タグ・メモリ７８の出力（制御ビット９
１を含む）が、制御ビット７２と共に探索タグ８２と等
しいか否かを判断する。もし上部又は下部のタグ・メモ
リ７６、７８のいずれかの出力が、制御ビット７２と共
に探索タグ８２と等しいならば、比較回路８０又は比較
回路８６のいずれかが、出力８４又は８８にてヒットを
標示する。もし上部及び下部のタグ・メモリ７６、７８
によるタグ・データ出力が双方とも、制御ビット７２と
共に探索タグ８２と等しくなければ、出力８４及び８８
はミスを標示する。
【００３４】図４は、本発明による第１及び第２のハッ
シュ関数のハイ・レベルの概略図である。図示の通り、
第１のハッシュ関数６４及び第２のハッシュ関数６６
は、双方ともメモリ・アドレス・バス６２を介してメモ
リ・アドレス６０を受け取る。メモリ・アドレス６０
は、通常、３２ビットからなる。第１のハッシュ関数６
４は、メモリ・アドレス６０からビット８、９、及び１
１〜１４を選択することによりタグ・メモリ・アドレス
１００を計算する。ビット１０は、この例では制御ビッ
ト７２として用いるべく選択されているので、タグ・メ
モリ・アドレス１００内には含まれない。
【００３５】同様に、第２のハッシュ関数６６もまた、
メモリ・アドレス６０からビット８、９、及び１１〜１
４を選択する。ビット１０は、制御ビット７２として用
いるべく選択されているので、タグ・メモリ・アドレス
１００内には含まれない。第２のハッシュ関数６６で
は、タグ・メモリ・アドレス１０２の中の選択されたビ
ットが、異なるタグ・メモリ・アドレス１０２を生成す
るべく反転されている。この例では、ビット１３及びビ
ット１４が、タグ・メモリ・アドレス１０２の計算にお
いて反転されている。第１及び第２のハッシュ関数６４
及び６６の双方が、ＣＰＵ４０（図２参照）のサイクル
時間に比べて短時間の間に計算されることは重要であ
る。従来のＭウェイ・セットアソシアティブ・キャッシ
ュの有用性を維持するために、本発明における第１及び
第２のハッシュ関数６４及び６６は、速やかに計算され
なければならない。ＣＰＵ４０の１つのサイクル時間内
にハッシュ関数を計算することが望ましいが、従来のキ
ャッシュ・メモリ・システムに相当する計算時間であれ
ば許容できる。
【００３６】図５は、本発明による方法及びシステムに
よって、要求されたデータについてキャッシュ・メモリ
を探索するプロセスを示したハイ・レベルの流れ図であ
る。当業者には自明であろうが、この流れ図に示された
機能は、通常、図示のように順次実行されるのではなく
実質的に同時に実行されるものである。このプロセスは
ブロック２００で開始され、ブロック２０２へ進む。ブ
ロック２０２において、ＣＰＵ４０等の中央演算処理装
置を用いて、このＣＰＵにより要求されるデータについ
てのメモリ・アドレスを発生する。メモリ・アドレスの
例が、メモリ・アドレス６０であり、これは３２ビット
を含む。その後ブロック２０４において、第１のハッシ
ュ関数を用いて第１のタグ・メモリ・アドレスを計算す
る。ブロック２０４でタグ・メモリ・アドレスを計算す
る一方、ブロック２０６において第２のハッシュ関数を
用いて第２のタグ・メモリ・アドレスを計算する。本発
明の重要な特徴として、第１及び第２のハッシュ関数
は、同時にタグ・メモリ・アドレスを計算し、しかもこ
れらのタグ・メモリ・アドレスは、少なくとも１ビット
は互いに異なっている。
【００３７】次に、ブロック２０８において、制御ビッ
ト７２（図３参照）等の制御ビットが「１」に等しいか
否かを判断する。制御ビットが「１」に等しければ、プ
ロセスは両タグ・メモリ・アドレスを同時に上部タグ・
メモリ及び下部タグ・メモリへ送る（すなわち、図３の
上部タグ・メモリ７６及び下部タグ・メモリ７８）。ブ
ロック２１０において、第１のタグ・メモリ・アドレス
を用いて上部タグ・メモリからタグ・データを呼び出
す。そして上部タグ・メモリへアクセスする一方、ブロ
ック２１２において第２のタグ・メモリを用いて下部タ
グ・メモリからタグ・データを呼び出す。上部又は下部
のタグ・メモリのいずれかから呼び出されたタグ・デー
タは、そのタグ・データが記憶されたときに記憶された
制御ビットを含む。このような制御ビットは、第１又は
第２のハッシュ関数のいずれかが、その特定のタグ・デ
ータについてのタグ・アドレスを計算するために用いら
れたことを示す。
【００３８】上部及び下部のタグ・メモリからタグ・デ
ータが呼び出されたならば、ブロック２１４において、
上部タグ・メモリからのタグを探索タグと比較する。制
御ビット７２はＣＰＵにより発生されたメモリ・アドレ
スの一部であるので、制御ビット７２は、ブロック２１
４に表されるステップにおける探索タグの一部と考えら
れる。同様に、制御ビット９１は、呼び出されたタグ・
データの一部と考えられ、従って、ブロック２１４に表
される比較の一部となる。ブロック２１４に示される比
較を実行する一方、ブロック２１６において下部タグ・
メモリからのタグを探索タグと比較する。ブロック２１
６で表されるステップにおいて、探索タグは制御ビット
７２を含み、呼び出されたタグ・データは制御ビット９
１を含む。
【００３９】再びブロック２０８において、制御ビット
が「１」に等しくなければ、ブロック２１８において第
２のタグ・メモリ・アドレスを用いて上部タグ・メモリ
からタグ・データを呼び出す。第２のタグ・メモリ・ア
ドレスを用いて上部タグ・メモリがアドレス指定される
一方、ブロック２２０において第１のタグ・メモリ・ア
ドレスを用いて下部タグ・メモリからタグ・データを呼
び出す。前述の通り、上部又は下部のタグ・メモリのい
ずれかから呼び出されたタグ・データは、タグ・データ
と共に記憶された制御ビット９１を含む。
【００４０】上部及び下部の双方のタグ・メモリからタ
グ・データが呼び出された後、ブロック２２２において
上部タグ・メモリからのタグ・データを探索タグと比較
する。この比較ステップの間、ブロック２２４において
下部タグ・メモリからのタグ・データを探索タグと比較
する。前述の通り、探索タグは制御ビット７２を含む。
【００４１】上部及び下部の双方のタグ・メモリから全
てのタグ・データが呼び出され、探索タグと比較された
後、ブロック２２６において、上部又は下部タグ・メモ
リからのタグ・データが探索タグに適合するか否かが判
断される。タグ・データが探索タグと適合しなければ、
ブロック２２８において、キャッシュ・ミスを標示す
る。その後、ブロック２３０において、キャッシュ・メ
モリ内における要求されたデータ・エントリの探索を終
了する。
【００４２】再びブロック２２６において、上部又は下
部のタグ・メモリからのタグが探索タグに適合するなら
ば、ブロック２３２において、キャッシュ・ヒットを標
示する。キャッシュ・ヒットを標示した後、ブロック２
３４において、上部タグ・メモリからのタグが探索タグ
に適合するか否かを判断する。
【００４３】上部タグ・メモリからのタグが探索タグに
適合していれば、その上部タグ・メモリからのタグに関
連するキャッシュのデータ部分のアドレスから要求され
たデータを呼び出す。上部タグ・メモリからのタグが探
索タグに適合しなければ、ブロック２３８において、下
部タグ・メモリからのタグに関連するキャッシュのデー
タ部分のアドレスから要求されたデータを呼び出す。上
部タグ・メモリ内のタグに関連するデータは、キャッシ
ュの上部データ部分から呼び出され、そして下部タグ・
メモリ内のタグに関連するデータは、キャッシュの下部
データ部分から呼び出されることが好ましい。その後、
ブロック２３０において、要求されたデータをキャッシ
ュ内で探索するプロセスが終了する。
【００４４】以上においては、２つのタグ・メモリ部分
に対して２つのアドレスを発生する２つのハッシュ関数
のみに関して本発明を説明したが、更なるハッシュ関数
を用いることもでき、かつ、それらの更なるハッシュ関
数が、タグ・メモリの更なるセグメントをアドレス指定
するようにタグ・メモリ７６をセグメントに分けること
ができることは自明であろう。
【００４５】例えば、タグ・メモリ内のＮ個の部分をア
ドレス指定するためにＮ個のハッシュ関数を用いること
ができる。このようなＮ個のハッシュ関数は、各ハッシ
ュ関数が（ｌｏｇ2Ｎ）個のビットだけ他の全ての関数
と異なるように選択するべきである。この（ｌｏｇ
2Ｎ）個のビットは、後においてＮウェイ・マルチプレ
クサがタグ・メモリのＮ個の部分の１つをアドレス指定
する際に、Ｎ個のタグ・メモリ・アドレスの１つを選択
するのを制御するために用いることができる。さらに、
この（ｌｏｇ2Ｎ）個のビットは、キャッシュ・メモリ
・システムのタグ部分にタグ・データと共に記憶されな
ければならない。しかもタグ・データが探索タグと比較
されるときには、（ｌｏｇ2Ｎ）個のビットが探索タグ
と共に含まれなければならない。
【００４６】当業者であれば、本発明が、直接マッピン
グ方式キャッシュの速度を実現する一方、セットアソシ
アティブ・キャッシュとして利用可能なキャッシュ・メ
モリをより効率的に利用することにより、同一クラス内
でデータに対して１つ以上のメモリ場所を与えることが
できるキャッシュ・メモリの管理方法及びシステムを提
供することが理解できるであろう。さらに本発明は、ハ
ッシュ・リハッシュ直接マッピング方式のキャッシュよ
りも高速である。このように本発明は、直接マッピング
方式キャッシュの特性と、セットアソシアティブ方式キ
ャッシュのより高いヒット率特性とを双方とも実現する
ものである。
【００４７】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４８】（１）データ処理システムにおけるキャッ
シュ・メモリ・システムを管理するための方法であっ
て、前記キャッシュ・メモリ・システムのタグ・メモリ
部分を、第１のタグ・メモリ部分と第２のタグ・メモリ
部分とに分割するステップと、要求されたデータを呼び
出すためのメモリ・アドレスを発生するステップと、前
記メモリ・アドレスの発生に応答して、各々複数のビッ
トをもつ第１のタグ・メモリ・アドレス及び第２のタグ
・メモリ・アドレスであって各々の中の対応するビット
場所における該複数のビットのうちの選択された１つの
値が、該第１のタグ・メモリ・アドレスと該第２のタグ
・メモリ・アドレスとで異なるように該第１及び該第２
のタグ・メモリ・アドレスを同時に計算するステップ
と、前記複数のビットの前記選択された１つの値に応じ
て、前記第１のタグ・メモリ・アドレスを前記第１又は
前記第２のタグ・メモリ部分の１つへ結合させると同時
に、前記第２のタグ・メモリアドレスを該第１又は該第
２のタグ・メモリ部分の他の１つへ結合させるステップ
と、前記第１のタグ・メモリ部分及び前記第２のタグ・
メモリ部分から同時にタグ・データを呼び出すステップ
と、前記メモリ・アドレスの発生に応答して、探索タグ
を発生するステップと、前記探索タグと前記第１のタグ
・メモリ部分からの前記呼び出されたタグ・データとを
比較すると同時に、前記探索タグと前記第２のタグ・メ
モリ部分からの前記呼び出されたタグ・データとを比較
し、そしていずれかの比較結果が適合していればヒット
を標示するステップと、前記ヒットの標示に応答して、
前記適合に係る前記呼び出されたタグ・データに関連す
る前記キャッシュ・メモリ・システムのデータ部分か
ら、前記要求されたデータを呼び出すステップとを含む
データ処理システムにおけるキャッシュ・メモリ・シス
テムの管理方法。 （２）前記メモリ・アドレスがアドレス・ビットを有
し、かつ該メモリ・アドレスの発生に応答して第１のタ
グ・メモリ・アドレスと第２のタグ・メモリ・アドレス
とを同時に計算するステップが、前記第１のタグ・メモ
リ・アドレスを生成するべく、前記メモリ・アドレスか
ら複数の前記アドレス・ビットを選択するステップと、
前記第２のタグ・メモリ・アドレスを生成するべく、前
記メモリ・アドレスからの前記複数の前記アドレス・ビ
ットの、選択された所定のビットを反転するステップと
を含む上記（１）記載のデータ処理システムにおけるキ
ャッシュ・メモリ・システムの管理方法。 （３）前記タグ・データが、前記複数のビットの前記選
択された１つの値に応答して前記タグ・データと共に選
択され記憶された制御ビットを含み、かつ前記第１及び
第２のタグ・メモリ部分からタグ・データを呼び出すス
テップが、前記タグ・データが前記記憶された制御ビッ
トを含む場合に該第１及び該第２のタグ・メモリ部分か
らタグ・データを呼び出すステップを含む上記（１）記
載のデータ処理システムにおけるキャッシュ・メモリ・
システムの管理方法。 （４）前記複数のビットの前記選択された１つの値に応
じて、前記第１のタグ・メモリ・アドレスを前記第１又
は前記第２のタグ・メモリ部分の１つへ結合させると同
時に、前記第２のタグ・メモリアドレスを該第１又は該
第２のタグ・メモリ部分の他の１つへ結合させるステッ
プが、前記第１のタグ・メモリ・アドレスを第１及び第
２のマルチプレクサの第１の入力へ結合し、前記第２の
タグ・メモリ・アドレスを該第１及び該第２のマルチプ
レクサの第２の入力へ結合するステップと、前記複数の
ビットの前記選択された１つが「１」に等しいことに応
答して、前記第１のマルチプレクサの出力にて前記第１
のタグ・メモリ・アドレスを出力し、前記第２のマルチ
プレクサの出力にて前記第２のタグ・メモリ・アドレス
を出力するステップと、前記複数のビットの前記選択さ
れた１つが「０」に等しいことに応答して、前記第１の
マルチプレクサの出力にて前記第２のタグ・メモリ・ア
ドレスを出力し、前記第２のマルチプレクサの出力にて
前記第１のタグ・メモリ・アドレスを出力するステップ
と、前記第１のマルチプレクサの前記出力を、前記第１
のタグ・メモリ部分へ結合させるステップと、前記第２
のマルチプレクサの前記出力を、前記第２のタグ・メモ
リ部分へ結合させるステップとを含む上記（１）記載の
データ処理システムにおけるキャッシュ・メモリ・シス
テムの管理方法。 （５）キャッシュ・メモリ・システムを管理するための
データ処理システムにおいて、第１のタグ・メモリ部分
と、第２のタグ・メモリ部分と、要求されたデータを呼
び出すためのメモリ・アドレスを発生する手段と、前記
メモリ・アドレスの発生に応答して、各々複数のビット
をもつ第１のタグ・メモリ・アドレス及び第２のタグ・
メモリ・アドレスであって各々の中の対応するビット場
所における該複数のビットのうちの選択された１つの値
が、該第１のタグ・メモリ・アドレスと該第２のタグ・
メモリ・アドレスとで異なるように該第１及び該第２の
タグ・メモリ・アドレスを同時に計算する手段と、前記
複数のビットの前記選択された１つの値に応じて、前記
第１のタグ・メモリ・アドレスを前記第１又は前記第２
のタグ・メモリ部分の１つへ結合させると同時に、前記
第２のタグ・メモリアドレスを該第１又は該第２のタグ
・メモリ部分の他の１つへ結合させる手段と、前記第１
のタグ・メモリ部分及び前記第２のタグ・メモリ部分か
ら同時にタグ・データを呼び出す手段と、前記メモリ・
アドレスの発生に応答して、探索タグを発生する手段
と、前記探索タグと前記第１のタグ・メモリ部分からの
前記呼び出されたタグ・データとを比較すると同時に、
前記探索タグと前記第２のタグ・メモリ部分からの前記
呼び出されたタグ・データとを比較し、そしていずれか
の比較結果が適合していればヒットを標示する手段と、
前記ヒットの標示に応答して、前記適合に係る前記呼び
出されたタグ・データに関連する前記キャッシュ・メモ
リ・システムのデータ部分から、前記要求されたデータ
を呼び出す手段とを有するキャッシュ・メモリ・システ
ムを管理するためのデータ処理システム。 （６）前記メモリ・アドレスがアドレス・ビットを有
し、かつ該メモリ・アドレスの発生に応答して第１のタ
グ・メモリ・アドレスと第２のタグ・メモリ・アドレス
とを同時に計算する手段が、前記第１のタグ・メモリ・
アドレスを生成するべく、前記メモリ・アドレスから複
数の前記アドレス・ビットを選択する手段と、前記第２
のタグ・メモリ・アドレスを生成するべく、前記メモリ
・アドレスからの前記複数の前記アドレス・ビットの、
選択された所定のビットを反転する手段とを有する上記
（５）記載のキャッシュ・メモリ・システムを管理する
ためのデータ処理システム。 （７）前記タグ・データが、前記複数のビットの前記選
択された１つの値に応答して前記タグ・データと共に選
択され記憶された制御ビットを含み、かつ前記第１及び
第２のタグ・メモリ部分からタグ・データを呼び出す手
段が、前記タグ・データが前記記憶された制御ビットを
含む場合に該第１及び該第２のタグ・メモリ部分からタ
グ・データを呼び出す手段を有する上記（５）記載のキ
ャッシュ・メモリ・システムを管理するためのデータ処
理システム。 （８）前記複数のビットの前記選択された１つの値に応
じて、前記第１のタグ・メモリ・アドレスを前記第１又
は前記第２のタグ・メモリ部分の１つへ結合させると同
時に、前記第２のタグ・メモリアドレスを該第１又は該
第２のタグ・メモリ部分の他の１つへ結合させる手段
が、前記第１のタグ・メモリ・アドレスを第１及び第２
のマルチプレクサの第１の入力へ結合し、前記第２のタ
グ・メモリ・アドレスを該第１及び該第２のマルチプレ
クサの第２の入力へ結合する手段と、前記複数のビット
の前記選択された１つが「１」に等しいことに応答し
て、前記第１のマルチプレクサの出力にて前記第１のタ
グ・メモリ・アドレスを出力し、前記第２のマルチプレ
クサの出力にて前記第２のタグ・メモリ・アドレスを出
力する手段と、前記複数のビットの前記選択された１つ
が「０」に等しいことに応答して、前記第１のマルチプ
レクサの出力にて前記第２のタグ・メモリ・アドレスを
出力し、前記第２のマルチプレクサの出力にて前記第１
のタグ・メモリ・アドレスを出力する手段と、前記第１
のマルチプレクサの前記出力を、前記第１のタグ・メモ
リ部分へ結合させる手段と、前記第２のマルチプレクサ
の前記出力を、前記第２のタグ・メモリ部分へ結合させ
る手段とを有する上記（５）記載のキャッシュ・メモリ
・システムを管理するためのデータ処理システム。 （９）データ処理システムにおけるキャッシュ・メモリ
・システムを管理するためのキャッシュ・メモリ管理シ
ステムであって、第１のタグ・メモリ部分及び第２のタ
グ・メモリ部分と、要求されたデータを呼び出すべくメ
モリ・アドレスを発生する手段と、前記メモリ・アドレ
ス発生手段へ結合されかつ第１のハッシュ関数を実行す
る第１のハッシュ関数回路と、前記メモリ・アドレス発
生手段へ結合されかつ第２のハッシュ関数を実行する第
２のハッシュ関数回路と、前記第１のハッシュ関数回路
及び前記第２のハッシュ関数回路へ結合される入力、並
びに前記第１のタグ・メモリ部分へ結合される出力を備
え、かつ第１のマルチプレクサ制御信号を受信するため
の制御入力を備える第１のマルチプレクサ回路と、前記
第１のハッシュ関数回路及び前記第２のハッシュ関数回
路へ結合される入力、並びに前記第２のタグ・メモリ部
分へ結合される出力を備え、かつ第２のマルチプレクサ
制御信号を受信するための制御入力を備える第２のマル
チプレクサ回路と、前記メモリ・アドレス発生手段及び
前記第１のタグ・メモリ部分へ結合される入力、並びに
これらの入力における値の適合を標示するための出力を
備える第１の比較回路と、前記メモリ・アドレス発生手
段及び前記第２のタグ・メモリ部分へ結合される入力、
並びにこれらの入力における値の適合を標示するための
出力を備える第２の比較回路とを有するキャッシュ・メ
モリ管理システム。
【図面の簡単な説明】
【図１】本発明の好適例を実施するために利用可能なデ
ータ処理システムを示す図である。
【図２】図１のデータ処理システムの主要な構成要素を
示した詳細なハイ・レベルのブロック図である。
【図３】本発明の方法及びシステムによって、ＣＰＵと
キャッシュ・メモリ・システムとの間をインタフェース
する部分を示したハイ・レベルの概略図である。
【図４】本発明の方法及びシステムによって、第１及び
第２のハッシュ関数のハイ・レベルの概略図である。
【図５】本発明の方法及びシステムによって、要求され
たデータについてキャッシュ・メモリを探索するプロセ
スを示したハイ・レベルの流れ図である。
【符号の説明】
２０ データ処理システム ４０ ＣＰＵ ４４ メモリ ４６ 直接アクセス記憶装置 ４８ キャッシュ・メモリ ５０ 主メモリ ５２ 周辺装置 ６０ メモリ・アドレス ６４ 第１のハッシュ関数 ６６ 第２のハッシュ関数 ６８、７０ マルチプレクサ ７２ 制御ビット ７４ タグ・メモリ ７６ 上部タグ・メモリ ７８ 下部タグ・メモリ ８０、８６ 比較回路 ８２ 探索タグ ９０ メモリ場所 ９１ 制御ビット ９２ 状態ビット ９４ タグ・データ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】データ処理システムにおけるキャッシュ・
    メモリ・システムを管理するための方法であって、 前記キャッシュ・メモリ・システムのタグ・メモリ部分
    を、第１のタグ・メモリ部分と第２のタグ・メモリ部分
    とに分割するステップと、 要求されたデータを呼び出すためのメモリ・アドレスを
    発生するステップと、 前記メモリ・アドレスの発生に応答して、各々複数のビ
    ットをもつ第１のタグ・メモリ・アドレス及び第２のタ
    グ・メモリ・アドレスであって各々の中の対応するビッ
    ト場所における該複数のビットのうちの選択された１つ
    の値が、該第１のタグ・メモリ・アドレスと該第２のタ
    グ・メモリ・アドレスとで異なるように該第１及び該第
    ２のタグ・メモリ・アドレスを同時に計算するステップ
    と、 前記複数のビットの前記選択された１つの値に応じて、
    前記第１のタグ・メモリ・アドレスを前記第１又は前記
    第２のタグ・メモリ部分の１つへ結合させると同時に、
    前記第２のタグ・メモリアドレスを該第１又は該第２の
    タグ・メモリ部分の他の１つへ結合させるステップと、 前記第１のタグ・メモリ部分及び前記第２のタグ・メモ
    リ部分から同時にタグ・データを呼び出すステップと、 前記メモリ・アドレスの発生に応答して、探索タグを発
    生するステップと、 前記探索タグと前記第１のタグ・メモリ部分からの前記
    呼び出されたタグ・データとを比較すると同時に、前記
    探索タグと前記第２のタグ・メモリ部分からの前記呼び
    出されたタグ・データとを比較し、そしていずれかの比
    較結果が適合していればヒットを標示するステップと、 前記ヒットの標示に応答して、前記適合に係る前記呼び
    出されたタグ・データに関連する前記キャッシュ・メモ
    リ・システムのデータ部分から、前記要求されたデータ
    を呼び出すステップとを含む データ処理システムにおけるキャッシュ・メモリ・シス
    テムの管理方法。
  2. 【請求項２】前記メモリ・アドレスがアドレス・ビット
    を有し、かつ該メモリ・アドレスの発生に応答して第１
    のタグ・メモリ・アドレスと第２のタグ・メモリ・アド
    レスとを同時に計算するステップが、 前記第１のタグ・メモリ・アドレスを生成するべく、前
    記メモリ・アドレスから複数の前記アドレス・ビットを
    選択するステップと、 前記第２のタグ・メモリ・アドレスを生成するべく、前
    記メモリ・アドレスからの前記複数の前記アドレス・ビ
    ットの、選択された所定のビットを反転するステップと
    を含む 請求項１記載のデータ処理システムにおけるキャッシュ
    ・メモリ・システムの管理方法。
  3. 【請求項３】前記タグ・データが、前記複数のビットの
    前記選択された１つの値に応答して前記タグ・データと
    共に選択され記憶された制御ビットを含み、かつ前記第
    １及び第２のタグ・メモリ部分からタグ・データを呼び
    出すステップが、前記タグ・データが前記記憶された制
    御ビットを含む場合に該第１及び該第２のタグ・メモリ
    部分からタグ・データを呼び出すステップを含む 請求項１記載のデータ処理システムにおけるキャッシュ
    ・メモリ・システムの管理方法。
  4. 【請求項４】前記複数のビットの前記選択された１つの
    値に応じて、前記第１のタグ・メモリ・アドレスを前記
    第１又は前記第２のタグ・メモリ部分の１つへ結合させ
    ると同時に、前記第２のタグ・メモリアドレスを該第１
    又は該第２のタグ・メモリ部分の他の１つへ結合させる
    ステップが、 前記第１のタグ・メモリ・アドレスを第１及び第２のマ
    ルチプレクサの第１の入力へ結合し、前記第２のタグ・
    メモリ・アドレスを該第１及び該第２のマルチプレクサ
    の第２の入力へ結合するステップと、 前記複数のビットの前記選択された１つが「１」に等し
    いことに応答して、前記第１のマルチプレクサの出力に
    て前記第１のタグ・メモリ・アドレスを出力し、前記第
    ２のマルチプレクサの出力にて前記第２のタグ・メモリ
    ・アドレスを出力するステップと、 前記複数のビットの前記選択された１つが「０」に等し
    いことに応答して、前記第１のマルチプレクサの出力に
    て前記第２のタグ・メモリ・アドレスを出力し、前記第
    ２のマルチプレクサの出力にて前記第１のタグ・メモリ
    ・アドレスを出力するステップと、 前記第１のマルチプレクサの前記出力を、前記第１のタ
    グ・メモリ部分へ結合させるステップと、 前記第２のマルチプレクサの前記出力を、前記第２のタ
    グ・メモリ部分へ結合させるステップとを含む 請求項１記載のデータ処理システムにおけるキャッシュ
    ・メモリ・システムの管理方法。
  5. 【請求項５】キャッシュ・メモリ・システムを管理する
    ためのデータ処理システムにおいて、 第１のタグ・メモリ部分と、 第２のタグ・メモリ部分と、 要求されたデータを呼び出すためのメモリ・アドレスを
    発生する手段と、 前記メモリ・アドレスの発生に応答して、各々複数のビ
    ットをもつ第１のタグ・メモリ・アドレス及び第２のタ
    グ・メモリ・アドレスであって各々の中の対応するビッ
    ト場所における該複数のビットのうちの選択された１つ
    の値が、該第１のタグ・メモリ・アドレスと該第２のタ
    グ・メモリ・アドレスとで異なるように該第１及び該第
    ２のタグ・メモリ・アドレスを同時に計算する手段と、 前記複数のビットの前記選択された１つの値に応じて、
    前記第１のタグ・メモリ・アドレスを前記第１又は前記
    第２のタグ・メモリ部分の１つへ結合させると同時に、
    前記第２のタグ・メモリアドレスを該第１又は該第２の
    タグ・メモリ部分の他の１つへ結合させる手段と、 前記第１のタグ・メモリ部分及び前記第２のタグ・メモ
    リ部分から同時にタグ・データを呼び出す手段と、 前記メモリ・アドレスの発生に応答して、探索タグを発
    生する手段と、 前記探索タグと前記第１のタグ・メモリ部分からの前記
    呼び出されたタグ・データとを比較すると同時に、前記
    探索タグと前記第２のタグ・メモリ部分からの前記呼び
    出されたタグ・データとを比較し、そしていずれかの比
    較結果が適合していればヒットを標示する手段と、 前記ヒットの標示に応答して、前記適合に係る前記呼び
    出されたタグ・データに関連する前記キャッシュ・メモ
    リ・システムのデータ部分から、前記要求されたデータ
    を呼び出す手段とを有する キャッシュ・メモリ・システムを管理するデータ処理シ
    ステム。
  6. 【請求項６】前記メモリ・アドレスがアドレス・ビット
    を有し、かつ該メモリ・アドレスの発生に応答して第１
    のタグ・メモリ・アドレスと第２のタグ・メモリ・アド
    レスとを同時に計算する手段が、 前記第１のタグ・メモリ・アドレスを生成するべく、前
    記メモリ・アドレスから複数の前記アドレス・ビットを
    選択する手段と、 前記第２のタグ・メモリ・アドレスを生成するべく、前
    記メモリ・アドレスからの前記複数の前記アドレス・ビ
    ットの、選択された所定のビットを反転する手段とを有
    する 請求項５記載のキャッシュ・メモリ・システムを管理す
    るデータ処理システム。
  7. 【請求項７】前記タグ・データが、前記複数のビットの
    前記選択された１つの値に応答して前記タグ・データと
    共に選択され記憶された制御ビットを含み、かつ前記第
    １及び第２のタグ・メモリ部分からタグ・データを呼び
    出す手段が、前記タグ・データが前記記憶された制御ビ
    ットを含む場合に該第１及び該第２のタグ・メモリ部分
    からタグ・データを呼び出す手段を有する 請求項５記載のキャッシュ・メモリ・システムを管理す
    るためのデータ処理システム。
  8. 【請求項８】前記複数のビットの前記選択された１つの
    値に応じて、前記第１のタグ・メモリ・アドレスを前記
    第１又は前記第２のタグ・メモリ部分の１つへ結合させ
    ると同時に、前記第２のタグ・メモリアドレスを該第１
    又は該第２のタグ・メモリ部分の他の１つへ結合させる
    手段が、 前記第１のタグ・メモリ・アドレスを第１及び第２のマ
    ルチプレクサの第１の入力へ結合し、前記第２のタグ・
    メモリ・アドレスを該第１及び該第２のマルチプレクサ
    の第２の入力へ結合する手段と、 前記複数のビットの前記選択された１つが「１」に等し
    いことに応答して、前記第１のマルチプレクサの出力に
    て前記第１のタグ・メモリ・アドレスを出力し、前記第
    ２のマルチプレクサの出力にて前記第２のタグ・メモリ
    ・アドレスを出力する手段と、 前記複数のビットの前記選択された１つが「０」に等し
    いことに応答して、前記第１のマルチプレクサの出力に
    て前記第２のタグ・メモリ・アドレスを出力し、前記第
    ２のマルチプレクサの出力にて前記第１のタグ・メモリ
    ・アドレスを出力する手段と、 前記第１のマルチプレクサの前記出力を、前記第１のタ
    グ・メモリ部分へ結合させる手段と、 前記第２のマルチプレクサの前記出力を、前記第２のタ
    グ・メモリ部分へ結合させる手段とを有する 請求項５記載のキャッシュ・メモリ・システムを管理す
    るためのデータ処理システム。
  9. 【請求項９】データ処理システムにおけるキャッシュ・
    メモリ・システムを管理するためのキャッシュ・メモリ
    管理システムであって、 第１のタグ・メモリ部分及び第２のタグ・メモリ部分
    と、 要求されたデータを呼び出すべくメモリ・アドレスを発
    生する手段と、 前記メモリ・アドレス発生手段へ結合されかつ第１のハ
    ッシュ関数を実行する第１のハッシュ関数回路と、 前記メモリ・アドレス発生手段へ結合されかつ第２のハ
    ッシュ関数を実行する第２のハッシュ関数回路と、 前記第１のハッシュ関数回路及び前記第２のハッシュ関
    数回路へ結合される入力、並びに前記第１のタグ・メモ
    リ部分へ結合される出力を備え、かつ第１のマルチプレ
    クサ制御信号を受信するための制御入力を備える第１の
    マルチプレクサ回路と、 前記第１のハッシュ関数回路及び前記第２のハッシュ関
    数回路へ結合される入力、並びに前記第２のタグ・メモ
    リ部分へ結合される出力を備え、かつ第２のマルチプレ
    クサ制御信号を受信するための制御入力を備える第２の
    マルチプレクサ回路と、 前記メモリ・アドレス発生手段及び前記第１のタグ・メ
    モリ部分へ結合される入力、並びにこれらの入力におけ
    る値の適合を標示するための出力を備える第１の比較回
    路と、 前記メモリ・アドレス発生手段及び前記第２のタグ・メ
    モリ部分へ結合される入力、並びにこれらの入力におけ
    る値の適合を標示するための出力を備える第２の比較回
    路とを有する キャッシュ・メモリ管理システム。
JP7311141A 1994-12-09 1995-11-29 複数のハッシュ関数を用いるキャッシュ・メモリ管理方法及びシステム Expired - Lifetime JP3065518B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/353,005 US5659699A (en) 1994-12-09 1994-12-09 Method and system for managing cache memory utilizing multiple hash functions
US353005 1999-07-13

Publications (2)

Publication Number Publication Date
JPH08235060A true JPH08235060A (ja) 1996-09-13
JP3065518B2 JP3065518B2 (ja) 2000-07-17

Family

ID=23387347

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7311141A Expired - Lifetime JP3065518B2 (ja) 1994-12-09 1995-11-29 複数のハッシュ関数を用いるキャッシュ・メモリ管理方法及びシステム

Country Status (2)

Country Link
US (1) US5659699A (ja)
JP (1) JP3065518B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9984176B2 (en) 2014-12-19 2018-05-29 International Business Machines Corporation Hash value capable of generating one or more hash functions
CN113448996A (zh) * 2021-06-11 2021-09-28 成都三零嘉微电子有限公司 一种IPSec安全策略数据库高速查找方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933860A (en) * 1995-02-10 1999-08-03 Digital Equipment Corporation Multiprobe instruction cache with instruction-based probe hint generation and training whereby the cache bank or way to be accessed next is predicted
JPH08263376A (ja) * 1995-03-22 1996-10-11 Nec Ibaraki Ltd キャッシュ制御装置
US5893146A (en) * 1995-08-31 1999-04-06 Advanced Micro Design, Inc. Cache structure having a reduced tag comparison to enable data transfer from said cache
US5778430A (en) * 1996-04-19 1998-07-07 Eccs, Inc. Method and apparatus for computer disk cache management
US5893163A (en) * 1997-12-17 1999-04-06 International Business Machines Corporation Method and system for allocating data among cache memories within a symmetric multiprocessor data-processing system
US6690380B1 (en) * 1999-12-27 2004-02-10 Microsoft Corporation Graphics geometry cache
US6734867B1 (en) * 2000-06-28 2004-05-11 Micron Technology, Inc. Cache invalidation method and apparatus for a graphics processing system
US6742105B1 (en) * 2000-12-22 2004-05-25 Silicon Access Networks Method and system for range matching
KR100445630B1 (ko) * 2001-02-13 2004-08-25 삼성전자주식회사 저전력 캐쉬 메모리 및 그것의 히트/미스 판정 방법
US7020657B2 (en) * 2001-09-27 2006-03-28 International Business Machines Corporation Scalable hardware scheduler time based calendar search algorithm
US20100161901A9 (en) * 2005-04-14 2010-06-24 Arm Limited Correction of incorrect cache accesses
US20060274787A1 (en) * 2005-06-07 2006-12-07 Fong Pong Adaptive cache design for MPT/MTT tables and TCP context
US20060277352A1 (en) * 2005-06-07 2006-12-07 Fong Pong Method and system for supporting large caches with split and canonicalization tags
US20070028051A1 (en) * 2005-08-01 2007-02-01 Arm Limited Time and power reduction in cache accesses
US20100169578A1 (en) * 2008-12-31 2010-07-01 Texas Instruments Incorporated Cache tag memory
US9367454B2 (en) * 2013-08-15 2016-06-14 Applied Micro Circuits Corporation Address index recovery using hash-based exclusive or

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5261064A (en) * 1989-10-03 1993-11-09 Advanced Micro Devices, Inc. Burst access memory
US5509135A (en) * 1992-09-25 1996-04-16 Digital Equipment Corporation Multi-index multi-way set-associative cache

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9984176B2 (en) 2014-12-19 2018-05-29 International Business Machines Corporation Hash value capable of generating one or more hash functions
CN113448996A (zh) * 2021-06-11 2021-09-28 成都三零嘉微电子有限公司 一种IPSec安全策略数据库高速查找方法
CN113448996B (zh) * 2021-06-11 2022-09-09 成都三零嘉微电子有限公司 一种IPSec安全策略数据库高速查找方法

Also Published As

Publication number Publication date
JP3065518B2 (ja) 2000-07-17
US5659699A (en) 1997-08-19

Similar Documents

Publication Publication Date Title
JP3065518B2 (ja) 複数のハッシュ関数を用いるキャッシュ・メモリ管理方法及びシステム
US5353426A (en) Cache miss buffer adapted to satisfy read requests to portions of a cache fill in progress without waiting for the cache fill to complete
US5586283A (en) Method and apparatus for the reduction of tablewalk latencies in a translation look aside buffer
US5235697A (en) Set prediction cache memory system using bits of the main memory address
US6912623B2 (en) Method and apparatus for multithreaded cache with simplified implementation of cache replacement policy
US5751990A (en) Abridged virtual address cache directory
KR102290464B1 (ko) 시스템 온 칩 및 그것의 주소 변환 방법
US10083126B2 (en) Apparatus and method for avoiding conflicting entries in a storage structure
US5548739A (en) Method and apparatus for rapidly retrieving data from a physically addressed data storage structure using address page crossing predictive annotations
JP2003067357A (ja) 不均一メモリ・アクセス（ｎｕｍａ）データ処理システムおよびその操作方法
US6463507B1 (en) Layered local cache with lower level cache updating upper and lower level cache directories
JPH07506921A (ja) コンピュータ・システムにおける主記憶装置のアクセス時間とキャッシュ・メモリのサイズを最小限にするためのキャッシュへの先取り
JP3449487B2 (ja) 変換索引緩衝機構
KR100285533B1 (ko) 라이트 드루 가상 캐시메모리, 에일리어스 어드레싱 및 캐시플러시
EP0543991A1 (en) Improving computer performance by simulated cache associativity
US5897651A (en) Information handling system including a direct access set associative cache and method for accessing same
US6418513B1 (en) Queue-less and state-less layered local data cache mechanism
US7356650B1 (en) Cache apparatus and method for accesses lacking locality
US6405285B1 (en) Layered local cache mechanism with split register load bus and cache load bus
JP2788836B2 (ja) ディジタルコンピュータシステム
US7246202B2 (en) Cache controller, cache control method, and computer system
EP0519685A1 (en) Address translation
JP2006018841A (ja) さまざまなメモリラインサイズに適応的に対応可能なキャッシュメモリシステムおよび方法
EP2562652B1 (en) System and method for locking data in a cache memory
US9507729B2 (en) Method and processor for reducing code and latency of TLB maintenance operations in a configurable processor