KR100364311B1 - 신뢰성있는출력타이밍과감소된해저드를갖는다수비트비교기 - Google Patents

Abstract

다수 비트 비교기는 제 1 다수 비트 신호의 개별 비트와 제 2 다수 비트 신호의 대응 비트를 비교한다. 다수 비트 비교기에서 출력 제어 회로는 제 2 신호의 천이로부터 제 2 신호가 유효 또는 무효인지의 여부를 검출하고, 제 2 신호가 무효인 경우 고정된 논리 레벨로 출력 신호를 유지한다. 제 2 신호가 유효인 경우, 출력 신호는 개별 비트 비교의 결합된 결과에 따라 제어된다. 개별 비트 비교 결과는 와이어-OR 논리에 의해서 결합되는 것이 바람직하다.

Description

신뢰성 있는 출력 타이밍과 감소된 해저드를 갖는 다수 비트 비교기{MULTIPLE-BIT COMPARATOR WITH RELIABLE OUTPUT TIMING AND REDUCED HAZARDS}

본 발멍은 다수 비트 입력 신호를 비교하는 방법에 관한 것으로, 예를 들어,캐시 메모리와 같은 연상 기억 장치에 사용될 수 있는 다수 비트 비교기에 관한 것이다.

다수 비트 비교기는 다수 비트 입력 신호 쌍을 수신하고, 2 개의 입력 신호가 모든 비트에 대해 상호 일치하는지를 나타내는 출력 신호를 생성한다. 캐시메모리에서, 입력 신호 중 한 개가 희망하는 데이터 워드의 어드레스를 부여하고, 다른 입력 신호는 캐시 데이터 워드의 어드레스를 부여한다. 출력 신호는 2 개의 어드레스가 같은지를 나타내고, 같으면, 결과는 캐시 히트이고 같지 않으면 캐시 미스로 나타낸다.

후에 설명할 다수 비트 비교기의 종래 회로 구성은 2 개의 입력 신호의 개별비트를 비교하는 복수개의 배타적 OR 게이트 및 최종 출력 신호를 생성하기 위한 배타적 OR 게이트의 출력을 조합한 NOR 게이트를 포함한다.

이 구성은 입력 신호의 수가 작을 경우만 잘 작용할 수 있다. 많은 비트가 있는 경우, 게이트 전송 지연 과도, 회로 레이아웃 공간의 과도, 및 전력 낭비의 과도 등과 같은 문제를 고려하지 않고 NOR 게이트를 설계하는 것은 매우 어렵다.

이 문제를 피하기 위해, 일본국 특허 공개 제 252706/1986 호 공보에 개시된 다수 비트 비교기에는 배타적 OR 게이트가 오픈 드레인 출력 구조를 갖고, 와이어-OR 구성으로 센스 증폭기에 연결된다. 일본국 특허 공개 제 75748/1994 호 공보에 개시된 다수 비트 비교기에서 배타적 OR 게이트는 접지 레벨로 프리차지된 출력 단자에 와이어-OR 구성으로 연결된 각 풀업 트랜지스터를 구동한다. 이 다수 비트 비교기의 양측 출력 신호는 통상적으로 다수 일치 입력 신호를 표시하는 상태에 있다. 출력 신호가 일치하지 않는 경우, 출력 타이밍은 비 매칭 비트의 수에 근거하여 변하고, 타이밍 설계에서 문제를 불러 일으킨다.

임의의 상기 종래 기술에 의해서 어드레스되지 않는 다른 문제는 입력 신호중 일측 또는 양측이 무효인 경우 발생할 수도 있는 해저드로서 언급되는 폴스 (false) 출력 신호이다. 캐시 메모리에서, 이런 해저드는 메모리 제어 회로가 기능불량이 되도록 하거나, 잘못된 데이터를 액세스하도록 한다. 또한, 상기 해저드는, 타이밍 설계 어려움을 야기시키는데 그 이유는 출력 신호가 가능한 한 해저드를 피하는 포인트에서 샘플되는 것을 확인할 필요가 있기 때문이다.

따라서, 본 발명의 목적은 다수 비트 비교기의 타이밍 설계를 간략화하는 것이다.

본 발명의 다른 목적은 다수 비트 비교기의 출력으로부터 해저드를 제거하는것이다.

또 다른 목적은 다수 비트 비교기의 동작 속도를 향상시키는 것이다.

또 다른 목적은 다수 비트 비교기의 크기를 감소시키는 것이다.

본 발명의 또다른 목적은 다수 비트 비교기의 전력 소비를 감소시키는 것이다.

도 1 은 본 발명의 제 1 실시예에 따른 다수 비트 비교기의 개략도.

도 2 는 제 1 실시예에서 단일 비트 비교기의 논리 구조를 표시한 도면.

도 3 은 제 1 실시예에서 단일 비트 비교기의 회로 구조를 표시한 도면.

도 4 는 제 1 실시예에서 출력 제어부의 논리 구조를 표시한 도면.

도 5 는 제 1 실시예에 따른 출력 제어부의 회로 구성을 표시한 도면.

도 6 은 캐시 메모리에 사용하는 경우 제 1 실시예의 개략도.

도 7 은 캐시 히트가 발생한 경우의 파형도.

도 8 은 캐시 미스가 발생한 경우의 파형도.

도 9 는 본 발명의 제 2 실시예에 따른 다수 비트 비교기의 개략도.

도 l0 은 제 2 실시예에서 단일 비트 비교기의 논리 구조를 표시한 도면.

도 11 은 제 2 실시예에서 단일 비트 비교기의 회로 구성을 표시한 도면.

도 12 는 제 2 실시예에서 출력 제어부의 논리 구조를 표시한 도면.

도 13 은 제 2 실시예에서 출력 제어부의 회로 구성을 표시한 도면.

도 14 는 발명의 제 3 실시예에 따른 다수 비트 비교기의 개략도.

도 15 는 제 3 실시예에서 단일 비트 비교기의 논리 구조를 표시한 도면.

도 16 은 제 3 실시예에서 단일 비트 비교기의 회로 구성을 표시한 도면.

도 17 은 제 3 실시예에서 출력 제어부의 논리 구성을 표시한 도면.

도 18 은 제 3 실시예에서 출력 제어부의 회로 구성을 표시한 도면.

도 19 는 발명의 제 4 실시예에 따른 다수 비트 비교기의 개략도.

도 20 은 해저드를 표시한 파형도.

도 21 은 본 발명의 제 5 실시예에 따른 다수 비트 비교기의 개략도.

도 22 는 발명의 제 6 실시예에 따른 다수 비트 비교기의 개략도.

도 23 은 발명의 제 7 실시예에 따른 다수 비트 비교기의 개략도.

도 24 는 종래 기술의 다수 비트 비교기의 개략도.

*도면의 주요부분에 대한 부호의 설명*

1O : n 비트 비교기

100: 단일 비트 비교기110: 출력 제어 회로

130, 131: PMOS 트랜지스터120: 출력 회로

101: 배타적 OR 게이트102: 방전 소자

103: 인버터

104, 105, 106, 107: PMOS 트랜지스터

108, 109: NMOS 트랜지스터

제 1 다수 비트 입력 신호와 제 2 다수 비트 입력 신호를 비교하는 발명의 방법은, 제 1 입력 신호의 개별 비트와 제 2 입력 신호의 대응 비트를 비교하는 단계,

제 2 입력 신호가 유효 또는 무효인지의 여부를, 제 2 입력 신호의 천이로부터 검출하는 단계,

제 2 입력 신호가 무효인 경우, 입력 신호가 서로 일치하지 않음을 나타내는 바람직한 논리 레벨인 고정된 논리 레벨로 출력 신호를 유지하는 단계, 및

제 2 입력 신호가 유효인 경우 개별 비트 비교의 결합된 결과에 따라 출력 신호를 제어하는 단계를 포함한다.

발명된 다수 비트 비교기는 제 1 다수 비트 입력 신호 및 한 쌍의 제 2 다수 비트 입력 신호를 수신한다. 제 2 입력 신호는 대응 비트가 상보적인 논리 레벨을갖는 유효 상태 및 대응 비트가 등일한 논리 레벨인 무효 상태를 갖는다.

복수개의 단일 비트 비교기는 제 1 입력 신호의 개별 비트와 제 2 입력 신호의 개별 비트쌍을 비교한다. 이 비교 결과는 제 1 노드에 공급된다.

출력 제어 회로는 한 쌍의 제 2 입력 신호에서 한쌍의 비트를 비교하여 제 2 입력 신호가 유효 상태인 경우를 나타내는 준비 신호를 제 2 노드에 공급한다.

출력 회로는 출력 신호를 생성하기 위해 제 1 노드 및 제 2 노드의 논리 레벨 상에서 논리 연산을 실행한다. 출력 신호의 논리 레벨은 제 2 입력 신호가 무효인 동안 고정되어 유지되고, 제 2 입력 신호가 유효인 경우 제 1 노드의 논리레벨에 의존하여 변화된다.

모든 단일 비트 비교 결과를 공통 제 1 노드에 공급함으로써, 발명된 다수 비트 비교기는 회로 크기, 전력 낭비를 감소시키고 고속 동작을 가능하게 한다.

제 2 입력 신호가 무효인 경우, 고정된 논리 레벨에서 출력 신호를 유지함으로써, 발명은 출력 신호의 해저드를 감소시킨다. 이 논리 레벨은 입력 신호가 서로 일치하지 않음을 나타내는 레벨이면, 출력 타이밍은 비 매칭 비트의 수와 무관하게 된다. 해저드를 더 감소시키기 위해, 및 타이밍 설계를 단순화 시키기 위해, 발명된 다수 비트 비교기는 제 2 노드에 연결되는 더미 로드를 갖는다.

발명의 실시예를 첨부된 도면을 참조하여 설명한다. 이 실시예는 반도체 집적회로에서 캐시 메모리에 관련하여 설명하고, 그러나 실시예의 어떤 것도 특정 사용에 한정된 것은 아니다.

도면에서 비교될 입력 신호는 ADDR<1:n> 및 DATA<1:n> 으로 표시된다. 표기 <1:n> 는 각 신호가 n 비트를 포함하고 있음을 나타내고, n 비트는 병렬 입력이고, n 은 1 보다 큰 임의의 정수이다. 개별 비트는 <1> 로부터 <n> 까지 심볼에 의해서 식별된다. DATA<1:n> 은 상보 형식으로 수신되고, 상보 입력은 DATA_<1:n> 으로 표시된다.

입력 신호 DATA<1:n>, DATA_N<1:n>, 및 ADDR<1:n> 은 CLK 로 표시되는 클록 신호에 동기된다. 클록 신호는 포지티브 전원 전위에 필적하는 하이 레벨과 제로 전위 또는 접지 전위에 필적하는 로우 레벨 사이를 교번한다. 또한, 이 하이및 로우 레벨은 입력 신호 DATA<1:n>, DATA_N<1:n>, 및 ADDR<1:n> 의 논리 레벨이다. 전원 전위는 도면에서 짧은 수평선으로 표시되고 접지 전위는 작은 삼각형으로 표시된다.

실시예의 구성 소자는 3-디짓(digit) 참조 숫자에 의해서 표시된다. 다른 실시예에서 대응 소자는 3-디짓들중 제 1 디짓에 의해서 구별되고, 다른 2 개의 디짓은 같다. 대응 소자는 일치하거나 또는 거의 유사할 수 있다. 일치하는 경우에는 반복된 설명을 생략한다.

도 1 을 참조하면, 제 1 실시예에서 n 비트 비교기 (1O) 는 n 신호 비트 비교기 (100), 출력 제어 회로 (110), 출력 회로 (120), 및 P-채널 금속-산화물-반도체 전계 효과 트랜지스터 (이하 PMOS 트랜지스터라 함) (130, 131) 쌍을 포함한다.

각 단일 비트 비교기 (1OO) 는 입력 신호 DATA<1:n>, DATA_N<1:n>, 및 ADDR<1:n> 의 각 한 개의 비트를 수신한다. 이후, 단일 비트 비교기 (1OO) 의 상세한 내부 구조를 설명한다. 단일 비트 비교기 (1OO) 의 출력부는 와이어-OR 구조에서 PMOS 트랜지스터 (130) 의 드레인 전극에 연결된, COMP 로 표시되는 노드에 연결된다.

출력 제어 회로 (11O) 는 입력 신호 DATA<1:n> 및 DATA_-N<1:n> 쌍의 각 한 개의 비트를 수신한다. 도면에 나타낸 바와 같이, 임의의 비트 예를 들어, DATA<n> 및 DATA_-N<n> 가 사용될 수 있다. 이하, 출력 제어 회로 (110) 의 상세한 내부 구조를 설명한다. 출력 제어 회로 (110) 의 출력부는 PMOS 트랜지스터 (131)의 드레인 전극에 연결되는, READY로 표시되는 노드에 공급된다.

PMOS 트랜지스터 (130, 131) 는 프리차지 소자로서 기능을 한다. 이 소오스 전극은 전원 전위를 수신하고 이 게이트 전극은 클록 신호 (CLK) 를 수신한다.

출력 회로 (120) 는 COMP 및 READY 노드로부터 입력을 수신하여, HIT 로 표시되는 출력 신호를 생성한다. 상기 출력 회로 (120) 의 내부 구조는 나중에 상세하게 설명한다.

도 2 및 도 3 은 n 신호 비트 비교기 (100) 중에 한 개의 논리 구조 및 회로 구성을 도시한다. 모든 단일 비트 비교기 (100) 는 이러한 구조 및 구성을 갖는다.

도 2 를 참조하면, 단일 비트 비교기 (l00) 는 대응하는 n 비트 입력 신호 중에 한 개의 비트를 각각 수신하는, DATA, DATA_-N 및 ADDR 로 표시되는 3 개의 입력 단자를 갖는다. 이하, 수신된 비트는 DATA, DATA_-N 및 ADDR 로 언급한다.

3 개의 입력 단자는 DATA 및 ADDR 비트의 배타적 논리 OR 을 취하는 2 입력 배타적 OR 게이트 (1O1) 에 연결된다. 배타적 OR 게이트 (1O1) 의 출력은 접지 단자 및 OUT로 표시된 출력 단자에 연결된다.

도 3 을 참조하면, 배타적 OR 게이트 (101) 는 ADDR 입력 단자에 연결되어 ADDR_N 으로 표시되는 상보 신호를 생성하는 인버터 (l03) 를 갖는다. 이 신호 ADDR_N 은 PMOS 트랜지스터 (104) 및 n 채널 금속-산화물-반도체 전계 효과 트랜지스터(이하, NMOS 트랜지스터라 함) (1OB) 의 게이트 전극에 공급된다. DATA 신호는 PMOS 트랜지스터 (105) 및 NMOS 트랜지스터 (108) 의 게이트 전극에 공급된다. ADDR 은 PMOS 트랜지스터 (106) 및 NMOS 트랜지스터 (109) 의 게이트 전극에 공급된다. DATA_-N 은 PMOS 트랜지스터 (107) 및 NMOS 트랜지스터 (1OA) 의 게이트 전극에 공급된다.

PMOS 트랜지스터 (104 및 106) 의 소오스 전극은 전원 전위를 수신하고, 그 드레인 전극은 PMOS 트랜지스터 (105 및 107) 의 소오스 전극에 각각 연결된다. NM0S 트랜지스터 (109 및 10B) 의 소오스 전극은 접지 전위를 수신하고, 그 드레인 전극은 NMOS 트랜지스터 (108 및 10A) 의 소오스 전극에 각각 연결된다. PMOS 트랜지스터 (105 및 107) 및 NMOS 트랜지스터 (108 및 10A) 의 드레인 전극은 방전 소자 (102) 를 구성하는 NMOS 트랜지스터 (1OC) 의 게이트 전극에 공통적으로 연결된다. NMOS 트랜지스터 (1OC) 의 소오스 전극은 접지 전위를 수신하고, 그 드레인 전극은 출력 단자 (OUT) 에 연결된다.

따라서, 각 단일 비트 비교기 (100) 는 NM0S 오픈 드레인 출력 구조를 갖는다. 더 특별하게는, 각 단일 비트 비교기 (lOO) 는 ADDR, DATA 및 DATA_-N 의 논리 레벨에 의존하여, 로우 (접지) 레벨로 풀다운되거나 또는 하이 임피던스 상태로 남게되는 단일 비트 결과 신호를 출력한다. 이 단일 비트 결과 신호는 C0MP 노드에서 조합된 결과 신호를 합병한다. 조합된 결과 신호는 단일 비트 결과 신호중의 임의의 한 개의 로우 레벨로 풀다운되는 경우 로우 레벨로 풀다운된다.

도 4 를 참조하면, 예를 들어, 출력 제어 회로 (110) 는 DATA<n> 및 DATA_N<n> 을 수신하는, DATA 및 DATA_-N 으로 표시되는 2 개의 입력 단자를 갖는다.이 입력 단자는 2-입력 NAND 게이트 (111) 에 연결되고, 그 출력이 방전 소자 (112) 를 제어한다. 방전 소자 (112) 는 접지 단자 및 OUT 으로 표시되는 다른 출력 단자에 연결되고, 단일 비트 비교기 (1O0) 의 출력 단자 (또한 OUT 으로 표시됨)에 연결된다.

도 5 를 참조하면, NAND 게이트 (111) 는 PMOS 트랜지스터 (113 및 114) 및 NM0S 트랜지스터 (115 및 116) 를 포함한다. DATA_-N 입력 단자는 PMOS 트랜지스터 (114) 및 NMOS 트랜지스터 (116) 의 게이트 전극에 연결된다. PMOS 트랜지스터 (113 및 114) 의 소오스 전극은 전원 전위를 수신한다. NMOS 트랜지스터 (116) 의 소오스 전극은 접지 전위를 수신하고, 그 드레인 전극은 NMOS 트랜지스터 (115) 의 소오스 전극에 연결된다. PMOS 트랜지스터 (113 및 114) 및 NMOS 트랜지스터 (115) 방전 소자 (112) 를 구성하는 NMOS 트랜지스터 (117) 의 게이트 전극에 연결된다. NM0S 트랜지스터 (117) 의 소오스 전극은 접지 전위를 수신하고, 그 드레인 전극은 출력 단자 (OUT) 에 연결된다.

또한, 출력 제어 회로 (110) 는 NM0S 오픈 드레인 출력 구조를 갖는다.

더 특별하게는, 출력 제어 회로 (11O) 는 DATA 및 DATA_N 의 논리 레벨에 의존하여, 로우 레벨로 풀다운되거나 또는 하이 임피던스 레벨로 남아 있는 준비 신호를 출력한다.

다시 도 1 을 참조하면, 출력 회로 (120) 는 인버터 (121) 및 2-입력 NOR 게이트 (122) 를 포함한다. 인버터 (121) 는 C0MP 노드의 논리 레벨을 반전시키고, 반전된 논리 레벨을 NOR 게이트 (122) 에 공급한다. NOR 게이트 (122) 에 다른 입력은 READY 노드로부터 취득된다. NOR 게이트 (122) 에 대한 출력은 출력 신호 HIT 이다.

도 6 은 n 비트 비교기 (10) 가 캐시 메모리의 택 제어부에 연결될 수 있는방법을 도시한 도면이다. 택 제어부는 캐시내에 제공되는 데이터를 식별하는 어드레스 정보를 저장하는 다수의 메모리셀 행을 갖는다. 도 6 은 하나의 어드레스를 총체적으로 저장하는 메모리셀 (210) 중 하나의 행만 도시한 도면이다. 메모리 셀의 각행은 워드 라인 (WL) 에 의해서 제어된다. 메모리 셀의 출력은 클록 신호 (CLK) 에 의해 제어되는 센스 증폭기 (220) 의 행에 의해 증폭된다. 각 센스 증폭기 (220) 는 한 개의 어드레스 비트를 증폭한다. 센스 증폭기 (220) 는 n 비트 비교기 (10) 에 공급된 신호 DATA<1:n> 및 DATA_N<1:n> 을 생성한다. 따라서, DATA<1:n> 및 DATA_N<1:n>는 어드레스 데이터를 나타낸다.

다음으로, 제 1 실시예의 동작을 도 7 및 도 8 에서 진행도 및 타이밍도를 참조하여 설명한다.

도 6 에서 CLK 가 로우인 경우, 도 6의 센스 증폭기 (220) 의 출력은 비활성화되어 DATA<1:n> 및 DATA_N<1:n> 신호는 무효가 된다. 무효 상태에서, 도 7 및 도 8의 파형에 의해서 도시되는 바와 같이, DATA<1:n> 및 DATA_N<1:n> 의 양측 모두의비트는 센스 증폭기 (220) 의 내부 풀업 소자에 의해서 하이 레벨로 풀업된다·

도 3 에서, PMOS 트랜지스터 (105 및 107) 양측이 턴오프 상태에 있는 동안ADDR 또는 ADDR_N 이 하이 레벨인지에 따라, NMOS 트랜지스터 (108 및 109) 를 통한 경로 또는 NMOS 트랜지스터 (1OA 및 10B) 를 통한 경로는 도통 상태가 된다. 따라서, NMOS 트랜지스터 (1OC) 의 게이트 전극은 접지 레벨이고, NMOS 트랜지스터 (1OC) 는 턴오프된다. 결과적으로, 단일 비트 비교기 (100) 의 모든 출력 단자는 접지 전위로부터 접속단절되고, 그 단일 비트 결과 신호는 하이 임피던스 상태가 된다.

도 5 에서, DATA 및 DATA_N 는 양측 모두 하이이고, PMOS 트랜지스터 (113 및 114) 양측 모두는 오프 상태가 되고, NMOS 트랜지스터 (115 및 116) 양측 모두가 턴온 상태가 되고, NMOS 트랜지스터 (117) 의 게이트 전극은 접지 레벨이 되고, M0S 트랜지스터 (117) 는 턴오프 상태가 된다. 또한, 출력 제어 회로 (110) 의 출력 단자는 접지 전위로부터 접속단절되고, 또한, 준비 신호가 하이 임피던스 상태가 된다.

도 7 및 도 8 에 나타낸 바와 같이, CLK 가 로우인 시간 동안, PMOS 트랜지스터 (130 및 131) 는 턴온 상태가 되고, COMP 및 READY 노드가 하이 논리 레벨 즉, 포지티브 전원 전위로 프리 차지된다. 도 7 및 도 8에 도시된 바와 같이, NOR 게이트 (122) 는 READY 노드로부터 하이 입력을 수신하기 때문에, HIT 출력 신호는 로우이다.

동시에, COMP 및 READY 노드의 프리 차지는 이들 노드에 접속된 신호선의 기생용량의 프리차지, 및 단일 비트 비교기 (1OO) 에서 pn 접합의 기생용량의 프리차지 뿐만아니라 인버터 (121) 및 NOR 게이트 (122) 의 입력 용량의 충전을 수반한다·

CLK 가 로우인 시간 동안 임의의 점에서, 도 7 및 도 8 에서 흑색으로부터 백색으로 변경하는 것으로서 도시되는 것과 같이 ADDR<1:n> 입력 신호는 유효가 된다. 도 6 에서, ADDR<1:n> 입력 신호는 메모리셀 (210) 의 행에 유지되는 어드레스와 비교될 어드레스를 나타낸다.

CLK 이 하이가 되는 경우, PMOS 트랜지스터 (130 및 131) 는 턴오프되고, 전원 전위로부터 COMP 및 READY 노드를 접속단절한다. 다음에 CLK 가 상승하면서, 도 6 의 워드라인 (WL) 은 도 7 및 도 8 에 나타낸 바와 같이 하이 레벨에 대해 동작되고, 센스 증폭기 (220) 가 활성화된다. WL 의 상승으로부터 임의의 지연 후에, DATA<1:n> 및 DATA_-N<1:n> 신호가 유효가 되고 상보적인 값을 취한다.

ADDR<1:n> 가 DATA<1:n> 에 매칭되어, 캐시 히트를 나타내는지, 또는 DATA<1:n> 에 매칭되지 않아, 캐시 미스를 나타내는지에 의존하여 다음 동작이 달라진다.

도 7 은 캐시 히트를 표시한다. ADDR<1:n> 의 모든 비트가 DATA<1:n> 의 모든 비트에 매칭되기 때문에, NMOS 트랜지스터 (108 및 109) 를 통한 경로 또는 NMOS 트랜지스터 (1OA 또는 1OB) 를 통한 경로가 도통 상태에 있는 동안, 모든 단일 비트 비교기 (100) 에서, 도 3 의 PMOS 트랜지스터 (104, 105, 106 및 107) 를 통한 경로는 양측 모두 비도통 상태에 있게 된다. 따라서, NMOS 트랜지스터 (1OC) 의 게이트 전위는 로우로 남게 되고, NMOS 트랜지스터 (1OC) 는 턴오프 상태로 남게 되고, 모든 단일 비트 결과 신호는 하이 임피던스 상태로 남게 되고, C0MP 노드는 하이 논리 레벨로 차지되어 남게 된다.

DATA<1:n> 및 DATA_-N<1:n> 신호가 유효되는 경우, 도 5 의 NAND 게이트 (111) 는 상보적인 입력을 수신한다. 한 개의 입력이 로우이기 때문에, NAND 게이트 (111) 의 출력은 하이로 되고, NMOS 트랜지스터 (117) 를 턴온하고, 준비 신호를 풀다운하여, READY 노드 를 강제로 접지로 방전한다.

NOR 게이트 (122) 는 2 개의 로우 입력, 즉, 인버터 (121) 에 의해서 반전된 COMP 노드의 하이 레벨. 및 READY 노드의 로우 레벨을 수신한다. 따라서, 도 7에 나타낸 바와 갈이. NOR 게이트 (122) 에 의한 HIT 신호 출력이 하이가 되고, 캐시 히트를 나타낸다.

CLK 가 다시 로우 상태가 되는 경우, 워드 라인 (WL) 또한 로우가 되고, DATA<1:n> 및 DATA_N<1:n> 양측 모두는 모든 비트가 하이인 무효 상태로 반전 되고, COMP 및 READY 노드는 다시 하이 레벨로 프리차지되고, HIT 출력 신호는 로 우가 된다.

도 8 에서 캐시 미스를 설명한다. 이러한 경우에, ADDR<1:n> 의 한 개 이상의 비트는 DATA<1:n> 의 대응 비트를 매칭하는데 실패한 경우이다. 대응 단일 비트 비교기 (100) 에서, 도 3 의 NMOS 트랜지스터 (108, 109, 1OA 및 1OB) 를 통한 경로는 비 도통 상태에 있고, PMOS 트랜지스터 (104 및 105) 를 통한 경로 또는 PMOS 트랜지스터 (106 및 107) 를 통한 경로는 도통상태에 있게 되어, NMOS 트랜지스터 (1OC) 의 게이트 전극은 하이 레벨이 되고 NMOS 트랜지스터 (1OC) 는 턴온되고, 대응하는 신호 비트 결과 신호를 풀다운하여, 도 8 에 도시된 바와 같이, C0MP 노드를 접지로 강제로 방전시킨다.

또한, 캐시 히트의 경우에 실행하는 것과 같은 출력 제어 회로 (110) 를 통해 READY 노드를 접지로 방전시킨다. 그러나, NOR 게이트 (l22) 는 계속해서 한 개의 하이 입력을 수신하고 COMP 노드의 로우 레벨을 반전하는 인버터 (121) 로부터 하이 입력이 야기되어, HIT 출력 신호는 로우 레벨로 유지된다.

캐시 히트 및 캐시 미스인 두 경우에, READY 노드는 입력 신호 DATA<1:n> 및 DATA_N<1:n> 이 유효상태로 될 때 까지 로우 레벨이 되지 않고, 그 때에 ADDR<1:n> 은 이미 유효상태로 된다. 따라서, 클록 신호의 상승으로부터 DATA<1:n> 및 DATA_-N<1:n> 의 유효를 표시하는 하강 천이까지의 지연 길이에 관계없이, HIT 출력 신호는 모든 입력 신호가 유효상태로 될 때까지 로우 상태로 유지된다. n 비트 비교기 (1O) 는 임의의 입력 신호가 무효상태로 되는 기간 동안 DATA<1:n> 및 ADDR<1:n> 사이의 우연한 일치에 의거하여 폴스 캐시 히트 신호를 출력할 수 없다.

더욱이, 입력 신호 DATA<1:n> 및 DATA_-N<1:n> 의 유효는 출력 제어 회로 (11O) 에 의해서, DATA<1:n> 및 DATA_-N<1:n> 자체내의 천이로부터 검출된다. READY 가 입력 신호가 유효가 되기 전에 로우로 가지 않도록 필요이상의 주의를 할 필요가 없기 때문에, 타이밍 설계는 간략해진다.

또한, 준비 신호의 하강에 의해서 신뢰성을 갖고 결정됨으로써 캐시 히트에서 HIT 출력 신호의 상승이 항상 동시에 발생하기 때문에 타이밍 설계는 HIT 출력신호를 사용하는 회로에서 간략화된다. HlT 출력 신호가 캐시 미스로 일정하게 유지되기 때문에, HIT 출력 신호의 타이밍은 캐시 미스에서 미스 매칭 비트의 수에 의존하지 않는다.

이하의 종래 다수 비트 비교기와 같이, 제 1 실시예의 n 비트 비교기 (1O) 는 최종적인 출력 신호를 생성하기 위해 NOR 게이트를 사용하지만, 이 NOR 게이트 (122)는 2 개의 입력만 갖는다. 따라서, 종래의 n 비트 비교기에 발생했던 과도한 게이트 전파지연, 과도한 회로 레이아웃 공간, 및 과도한 전력 손실의 문제는 피할 수 있다. 즉, n 값에 무관하게, 출력 회로 (120) 는 n = 2 인 경우와 마찬가지로 소헝이며 저전력 손실을 얻게 된다. 작은 전파지연 때문에, 제 1 실시예의 n 비트 비교기 (10) 는 고속으로 동작할 수 있다.

다음으로, 제 2 실시예를 설명한다.

도 9 를 참조하면, 제 2 실시예의 n 비트 비교기 (20) 는 n 단일 비트 비교기 (300), 출력 제어 회로 (310), 출력 회로 (320), 및 PMOS 트랜지스터 (330, 331) 를 포함한다. 이 n 비트 비교기 (20) 의 구조는 단일 비트 비교기 (300) 및 출력 제어 회로 (310) 의 내부 구조를 제외하고, 제 1 실시예의 n 비트 비교기 (10) 의 구조와 동일하다.

도 10 을 참조하면, 단일 비트 비교기 (300) 는 배타적 0R 게이트 (301) 및 방전 소자 (302) 를 포함하는, 제 1 실시예에서와 같은 논리 구조를 갖는다. 배타적 OR 게이트 (3O1) 는 도 3 에 나타난 회로 구성을 갖는 제 1 실시예에의 배타적 OR 게이트 (1O1) 와 일치한다.

도 11 을 참조하면, 방전 소자 (302) 는 NMOS 트랜지스터 (303), 바이폴러 트랜지스터 (304), 및 저항소자 (305) 를 포함한다. NM0S 트랜지스터 (303) 의 게이트 전극은 배타적 OR 게이트 (301) 의 출력을 수신한다. NMOS 트랜지스터 (303) 의 드레인 전극은 바이폴러 트랜지스터 (304) 의 콜렉터 전극, 및 출력 단자 (OUT) 에 연결된다. NMOS 트랜지스터 (303) 의 소오스 전극은 바이폴러 트랜지스터 (304) 의 베이스 전극, 및 저항 소자의 한 단자에 연결된다. 바이폴러 트랜지스터 (304) 의 에미터 전극 및 저항 소자 (305) 의 다른 단자는 접지 전위를 수신한다.

도 12 를 참조하면, 출력 제어 회로 (310) 는 NAND 게이트 (311) 및 방전 소자 (312) 를 포함하는 제 1 실시예에서와 같은 논리 구조를 갖는다. NAND 게이트 (311) 는 도 5 에서 나타낸 회로 구성을 갖는 제 1 실시예의 NAND 게이트 (111) 와 일치한다.

도 13 을 참조하면, 방전 소자 (312) 는 NMOS 트랜지스터 (313), 바이폴러 트랜지스터 (314), 및 저항 소자 (315) 를 포함한다. NMOS 트랜지스터 (313) 의 게이트 전극은 NAND 게이트 (311) 의 출력을 수신한다. NMOS 트랜지스터 (313) 의 드레인 전극은 바이폴러 트랜지스터 (314) 의 콜렉터 전극 및 출력 단자 (OUT) 에 연결된다. NM0S 트랜지스터 (313) 의 소오스 전극은 바이폴러 트랜지스터 (314) 의 베이스 전극 및 저항 소자 (315) 의 한 단자와 연결된다. 바이폴러 트랜지스터 (314) 의 에미터 전극 및 저항 소자 (315) 의 다른 단자는 접지 전위를수신한다.

따라서, 단일 비트 비교기 (300) 및 출력 제어 회로 (310) 는 둘 다 오픈-콜렉터 출력 구조를 갖는다. 바이폴러 트랜지스터 (304,314) 는 M0S 트랜지스터 (303,313) 보다 전류 구동 능력이 크고, 제 1 실시예의 NM0S 트랜지스터 (10C 및 117) 보다 전류 구동 능력이 크다.

예를 들어, 저항 소자 (302,312) 는 온 상태로 유지되는 NMOS 또는 PMOS 트랜지스터이며, 적당한 온 저항값을 갖는다.

다음으로, 제 2 실시예의 n 비트 비교기 (20) 의 동작을 설명한다.

n 비트 비교기 (20) 의 전체적인 회로 동작은 캐시 히트- 및 캐시 미스 양측의 경우에 대한 제 1 실시예의 n 비트 비교기 (1O) 의 동작과 유사하다. 이하, 도 11 및 도 13 에 나타낸 단일 비트 비교기 (300) 및 출력 제어 회로 (310) 의 동작을 중심으로 설명한다.

클록 신호 (CLK) 가 로우 레벨인 경우, 도 11 의 배타적 0R 게이트 (301) 및 도 13 의 NAND 게이트 (311) 의 출력은 양측 모두 로우 논리 레벨이어서, NMOS 트랜지스터 (303 및 313) 은 양측 모두 턴오프된다. NMOS 트랜지스터 (303, 313) 의 소오스 전극 및 바이폴러 트랜지스터 (304, 314) 의 베이스 전극은 저항 소자 (305, 315) 를 통해 접지 레벨로 풀다운되고, 또한, 바이폴러 트랜지스터 (304, 314) 는 턴오프된다. 따라서, COMP 및 READY 노드는 접지 전위로부터 접속단절되고, 양 노드를 하이 논리 레벨로 프리차지되도록 한다.

클록 신호 (CLK) 가 하이가 되고 입력 신호 DATA<1:n> 및 DATA_-N<1:n> 가 상보적으로 되는 경우, 도 13 의 NAND 게이트 (311) 의 출력은 하이로 되고, NMOS 트랜지스터 (313) 를 턴온시킨다. READY 노드에 저장된 전하의 일부가 NMOS 트랜지스터 (313) 를 통해 바이폴러 트랜지스터 (314) 의 베이스로 플로우하여, 바이폴러 트랜지스터 (314) 가 턴온되도록 한다. READY 노드는 바이폴러 트랜지스터를 통해 빠르게 방전된다. READY 노드가 접지 레벨에 접근하는 경우, 바이폴러 트랜지스터 (314) 는 턴오프되지만, READY 노드는 계속해서 NMOS 트랜지스터 (313) 및 저항 소자 (315) 를 통해 접지 레벨로 풀다운된다. 또한, 저항 소자 (315) 는 바이폴러 트랜지스터 (314) 의 베이스 전극은 접지 레벨로 풀다운시켜, 잔여 베이스 전하를 제거시킨다.

ADDR<1:n> 이 모든 비트에서 DATA<1:n> 에 매칭되면, 그 후, 모든 단일 비트 비교기 (300) 에서, 도 11 의 배타적 OR 게이트 (301) 의 출력이 로우로 남게 되고, NMOS 트랜지스터 (303) 는 오프 상태로 남게되고, 또한, 바이폴러 트랜지스터 (304) 는 오프 상태로 남게 되고, C0MP 노드는 하이 레벨로 남고, 제 1 실시예와 마찬가지로, HIT 출력 신호가 하이가 되도록 한다. 그러나, ADDR<1:n> 및 DATA<1:n> 가 매칭되지 않으면, 그후, 한 개 이상의 단일 비트 비교기 (300) 에서, 배타적 OR 게이트 (301) 의 출력이 하이로 되고, NMOS 트랜지스터 (303) 는 턴온되고, 바이폴러 트랜지스터 (304) 는 턴온되고, COMP 노드는 바이폴러 트랜지스터 (304) 를 통해 빠르게 방전되고, HIT 출력 신호는 로우 레벨로 유지된다.

소정수의 입력 비트(n 값) 에 대하여, 바이폴러 트랜지스터 (304 및 314) 의 더욱 큰 전류 구동 능력은 COMP 및 READY 노드가 제 1 실시예에서 보다 빠른 방전을 할 수 있도록 하기 때문에, 제 2 실시예는 제 1 실시예보다 고속으로 동작할 수 있다. 마찬가지로, 부여된 동작 속도에는, 바이폴러 트랜지스터 (304) 가 증가된 개수의 단일 비트 비교기 (300) 로부터 야기되는 COMP 노드의 부가 기생 용량을 더욱 빠르게 방전할 수 있기 때문에, 제 2 실시예는 더 많은 수의 입력 비트를 허용한다.

다음으로, 제 3 실시예를 설명한다.

도 14 를 참조하면, 제 3 실시예의 n 비트 비교기 (30) 는 n 단일 비트 비교기 (400), 출력 제어 회로 (410), 출력 회로 (420), 및 PMOS 트랜지스터 (430 및 431) 를 포함한다. 이 n 비트 비교기 (30) 의 구조는 출력 제어 회로 (410) 의 내부 구조를 제외하고, 제 1 실시예의 n 비트 비교기 (10) 의 구조와 일치한다. 출력 제어 회로 (410) 는 단일 비트 비교기 (400) 와 설계면에서 유사하다.

도 15 는 각각이 배타적 OR 게이트 (401) 및 방전 소자 (402) 를 포함하는 단일 비트 비교기 (400) 의 논리 구조를 도시한 도면이다. 도 16 은 도 3 에 나타낸 제 1 실시예의 배타적 0R 게이트 (101) 와 일치하는 배타적 OR 게이트 (401) 의회로 구성을 도시한 도면이다. 방전 소자 (402) 는 제 1 실시예의 방전 소자 (102) 와 동일하다.

도 17 을 참조하면, 출력 제어 회로 (410) 는 DATA 및 DATA_-N 입력 단자에연결된 NAND 게이트 (411), 및 NAND 게이트 (411) 의 출력을 수신하고 출력 단자 (OUT) 를 구동하는 방전 소자 (412) 를 포함하는, 제 1 실시예와 같은 논리 구조를 갖는다. 방전 소자 (412) 는 도 4 및 도 5 에 나타낸 제 1 실시예의 방전 소자 (1l2) 와 일치한다.

도 18 을 참조하면, 출력 제어 회로 (410) 의 NAND 게이트 (411) 는 도 16 에 나타낸 단일 비트 비교기 (300) 의 배타적 OR 게이트 (401) 의 PMOS 트랜지스터 (404, 405, 406, 및 407) 및 NM0S (408, 409, 40A, 및 40B) 와 같은 방식으로 상호연결된 PMOS 트랜지스터 (413, 414, 415, 416) 및 NMOS 트랜지스터 (417, 418, 419, 41A) 를 포함한다. 회로 소자의 같은 레이아웃이 NAND 게이트 (411) 및 배타적 0R 게이트 (401) 양측 모두에 사용되고, PMOS 트랜지스터 두쌍 및 NM0S 트랜지스터의 두쌍을 포함하고, 그 트랜지스터의 각 쌍은 공통 출력 단자에 직렬로 연결되고, PMOS 트랜지스터의 2쌍은 출력 단자와 전원 사이 중 어느 하나의 병렬로 연결되고, NMOS 트랜지스터의 2쌍은 출력 단자와 접지 사이 중 어느 하나의 병렬로 접속된다. 도 16 에서, 출력 단자는 트랜지스터 (405, 407, 408, 및 40A) 중에 드레인 단자 (40C) 이다. 도 18 에서, 출력 단자는 트랜지스터 (414, 416, 417, 및 419) 의 드레인 단자 (41B) 이다.

NAND 게이트 (411) 의 DATA 입력 단자는 PMOS 트랜지스터 (413 및 414) 및 NMOS 트랜지스터 (417 및 419) 의 게이트 전극에 연결된다. DATA_N 입력 단자는 PMOS 트랜지스터 (415 및 416) 및 NMOS 트랜지스터 (418 및 41A) 의 게이트 전극에 연결된다. 이 입력 접속은 배타적 OR 게이트 (401) 의 입력 접속과는 다르다.도 18 의 NAND 게이트 (411) 의 회로 구성은 논리 NAND 동작을 실행하고, 입력 DATA 및 DATA_N 모두가 하이인 경우 로우인 신호를, DATA 또는 DATA_N 이 로우인 경우 하이 신호를 방전 소자 (412) 에 공급하는 것이 검증될 수 있다.

다음으로, 제 3 실시예의 n 비트 비교기 (30) 의 동작을 설명한다.

n 비트 비교기 (30) 의 전체적인 회로 동작은 캐시 히트 및 캐시 미스의 두가지 경우에 대한 제 1 실시예의 n 비트 비교기 (1O) 의 동작과 유사하다. 이하, 도 17 및 도 18 에 나타낸 출력 제어 회로 (410) 의 동작을 중심으로 설명한다.

PMOS 트랜지스터 (413, 414, 415 및 116) 를 통한 경로가 비 도통 상태에 있는 동안, 클록 신호 (CLK) 는 로우이고 출력 제어 회로 (410) 에 대한 DATA 및 DATA_-N입력은 모두 하이인 경우, NMOS 트랜지스터 (417, 418, 419 및 41A) 를 통한 경로 양측이 도통되어, NAND 게이트 (411) 로의 출력은 로우이고 방전 소자 (412) 는 턴오프되고, READY 노드를 하이 논리 레벨로 프리차지되는 것이 가능하도록 한다.

클록 신호 (CLK) 가 하이이고 DATA<1:n> 및 DATA_N<1:n> 이 유효되는 경우,출력 제어 회로 (410) 로의 2 개의 입력 중의 한 개, DATA 또는 DATA_-N 중 어느 하나는 로우가 된다. 결과적으로, NMOS 트랜지스터 (417,418,419 및 41A) 를 통한 경로가 모두 비도통상태인 동안, PMOS 트랜지스터 (413 및 414) 또는 PMOS 트랜지스터 (415 및 416) 를 통한 경로가 도통된다. 따라서, NAND 게이트 (411) 의 출력이 하이가 되고, 방전 소자 (412) 를 턴온시키고, READY 노드가 접지 레벨로 방전한다.

제 3 실시예의 특징에서, 양측 모두가 같은 회로 구성을 같기 때문에, 이 NAND 게이트 (411) 의 DATA 및 DATA_-N 신호의 전파지연은 단일 비트 비교기 (400) 의 배타적 OR 게이트 (401) 의 전파지연과 동일하다. 따라서, 캐시 미스의 경우, 미스 매칭 비트의 단일 비트 비교기 (400) 의 방전 소자 (402) 는 출력 제어 회로 (410) 의 방전 소자 (412) 와 동시에 턴온된다. 출력 제어 회로 (420) 의 NOR 게이트 (422) 로의 2 개의 입력 사이의 타이밍 차가 감소되고, 전체로서 n 비트 비교기 (30) 의 타이밍 설계는 단순화된다.

또한, 회로 설계 공정은 동일한 레이아웃이 단일 비트 비교기 (400) 및 출력제어 회로 (410) 양측에 사용될 수 있기 때문에 단순화된다. 더욱이, 단일 비트 비교기 (400) 및 출력 제어 회로 (410) 가 동일한 기생 용량, 저항 및 다른 파라미터를 갖기 때문에, 컴퓨터 시뮬레이션을 통한 설계 검증 공정이 단순화된다. 따라서, 설계 재검토 시간이 단축된다.

ADDR<1:n> 은 DATA<1:n> 및 DATA_N<1:n> 이전에 유효상태로 되기 때문에, 도 16 의 인버터 (403) 의 ADDR 신호의 전파지연은 무시될 수 있다.

제 3 실시예의 변형으로서, 고속 동작을 달성하거나 또는 다수의 비트를 처리하도록 바이폴러 트랜지스터를 사용하여, 단일 비교기 (400) 및 출력 제어 회로 (410) 의 방전 요소 (402 및 412) 를 제 2 실시예에서와 같은 구조로 배치할 수도있다.

다음으로, 제 4 실시예를 설명한다. 도 19 를 참조하면, 제 4 실시예의 N 비트 비교기 (40) 는 n 단일 비트 비교기 (500), 출력 제어 회로 (510), PMOS 트랜지스터 (530 및 531), 및 용량성 더미 로드 (540) 를 포함한다. 따라서, 제 4 실시예는 더미 로드 (540) 를 제 1 실시예의 구조에 첨가한다. 제 4 실시예의 다른 회로 소자는 제 1 실시예의 대응 소자와 일치한다.

더미 로드 (540) 의 기능은 READY 노드의 방전 시간을 COMP 노드의 방전 시간과 같거나 크도록 하고, 한 개의 비매칭 비트만 있는 최악의 경우에는, 더미 로드 (540) 는 READY 노드에 연결된다. COMP 노드는 한 개의 단일 비트 비교기 (500)만을 통해서 방전되예를 들어, 더미 로드 (540) 는 접지된 게이트 및 소오스 전극 및 READY 노드에 연결된 드레인 전극을 갖는 NMOS 트랜지스터 (541) 를 포함한다. 게이트 전극이 접지되기 때문에, NM0S 트랜지스터 (541) 는 영구히 턴오프된다.

출력 제어 회로 (510) 의 방전 소자 (512) 가 단일 비트 비교기 (500) 의 각방전 소자 (502) 와 같은 전류 구동 능력을 갖는 순간이라고 가정하면, 더미 로드 (540) 의 NMOS 트랜지스터 (541) 의 디멘젼은 조정되어 READY 노드의 총 기생 용량이 COMP 노드의 총 기생 용량과 같거나 커야 한다. READY 노드의 기생 용량은 READY 노드에 연결된 상호접속선의 기생 용량, 및 연결된 트랜지스터 또는 출력 제어 회로 (510) 의 방전 소자 (512) 의 트랜지스터의 기생 접합 용량 모두를 포함한다. C0MP 노드의 기생 용량은 C0MP 노드를 모든 n 개의 단일 비트 비교기(500) 에 연결하는 상호접속선의 기생용량, 및 n 개의 방전 소자 (502) 의 트랜지스터의 기생 접합 용량의 합을 포함한다.

다음으로, 제 4 실시예의 n 비트 비교기 (40) 의 동작을 설명한다.

n 비트 비교기 (40) 의 전체적인 회로 동작은 캐시 히트 및 캐시 미스 양측 모두의 경우에 대한 제 1 실시예의 n 비트 비교기 (1O) 의 동작과 유사하지만, 제 4 실시예는 캐시 미스가 발생한 경우 HIT 출력 신호의 해저드에 대향하여 뛰어난 보호기능을 제공한다.

도 20 은 제 1 실시예의 캐시 미스에서 이러한 해저드가 발생하는 방법을 도시한다. 클록 신호 (CLK) 는 하이로 되고, 워드 라인 (WL) 은 하이로 되고, 입력 신호 DATA<1:n> 및 DATA_N<1:n> 은 상보적인 상태가 되고, 및 READY 노드는 도 8 에서 도시한 바와 같은 타이밍을 갖고 로우로 된다. C0MP 노드가 방전을 위해 READY 노드 보다 층분히 긴 시간을 갖는다면, COMP 가 로우가 되기 전에 지연된다. READY 전위의 하강 및 COMP 전위의 하강 사이의 간격 시간동안, NOR 게이트 (522) 는 2 개의 로우 입력을 수신하고, HIT 출력 신호는 하이가 되고, 도시한 바와 같이, 부정확하게 캐시 히트를 나타낸다.

명확하게 하기 위해, READY 전위의 하강으로부터 COMP 전위의 하강까지 지연 길이는 도 20 에서 과장된다. 즉, 심지어 캐시 미스가 단일 비트에서만 미스 매칭인 경우에도, 도 20 에서 검출된 해저드의 크기는 통상적으로 제 1 실시예에서 발생하지 않는다. 그러나, HIT 신호의 돌연한 해저드의 출연은 완전히 제외될 수 없다.

제 4 실시예에서, 단일 비트가 미스 매칭인 경우, 기생 용량과 같거나 크기 때문에 READY 노드는 COMP 노드 이전에 방전되지 않는다. 따라서, 도 20 에 나타난 형태의 해저드가 발생하지 않는다.

2 개 이상의 비트가 미스 매칭인 경우, READY 노드가 단일 방전 소자 (512) 만을 통해 방전되는 상태에서, 2 개 이상의 방전 소자 (502) 를 통해 C0MP 노드가 방전되기 때문에 COMP 노드가 READY 노드보다 빠르게 방전된다. NOR 게이트 (522) 가 한 개 대신에 2 개의 하이 입력을 수신하는 시간 간격이 있는 경우에도, NOR 게이트 (522) 의 출력이 로우 상태로 남기 때문에, 해저드를 발생하지 않는다.

출력 제어 회로 (510) 의 방전 소자 (512) 의 전류 구동 능력은 단일 비트 비교기 (500) 의 방전 소자의 전류 구동 능력과 같지 않은 경우, 더미 로드 (540) 의 용량을 조절하여, 따라서, READY 노드의 방전 시간을 C0MP 노드의 최악의 경우의 방전 시간과 같거나 크게 한다.

다음으로, 제 5 실시예를 설명한다.

도 21 을 참조하면, 제 5 실시예의 n 비트 비교기 (50) 는 n 단일 비트 비교기 (600), 출력 제어 회로 (610), 출력 회로 (640), PMOS 트랜지스터 (630 및 631), 및 더미 로드 (640) 를 포함한다. 더미 로드 (640) 를 제외하고, 이 소자는 제 4 실시예의 대응 소자에 유사하다.

제 4 실시예는 단일 비트 비교기 및 출력제어 회로가 상이한 전류 구동 능력을 갖는 방전 소자를 사용하는 것을 가능하게 한다. 그러나, 제 5 실시예는 단일 비트 비교기 (600) 및 출력 제어 회로 (610) 양쪽 모두에, 같은 전류 구동 능력을 갖는 동일한 방전 소자 (641) 를 갖는다. 더미 로드 (640) 는 READY 단자에 병렬로 연결된 n-1 개 이상의 동일한 방전 소자 (641) 로 구성된다.

단일 비트 비교기 (600), 출력 제어 회로 (610), 및 더미 로드 (640) 에서 방전 소자 (641) 의 구조는 단일 NMOS 트랜지스터를 포함하여, 제 1 실시예에 나타낸 구조가 될 수도 있다. 선택적으로, 방전 소자 (641) 는 각각 NM0S 트랜지스터, 바이폴러 트랜지스터, 및 저항 소자, 또는 다른 적당한 구성을 가져서, 모두 제 2 실시예에서 나타낸 구조를 가질 수도 있다.

더미 로드 (640) 의 방전 소자 (641) 는 NM0S 트랜지스터를 구성하는 게이트 전극을 접지함으로써 영원히 턴오프 상태로 하여, READY 단자의 전위를 풀다운하지 않는다. 더미 로드 (640) 의 방전 소자 (641) 의 유일한 기능은 READY 노드에 부가 기생 접합 용량을 제공하는 것이다. COMP 노드는 n 단일 비트 비교기 (600) 의 방전 소자 (641) 에 연결된다. READY 노드는 n 방전 소자 (641) (출력 제어 회로 (610) 에서 한 개 및 더미 로드 (640) 에서 n-1 개) 에 연결되어, COMP 및 READY 노드의 기생 접합 용량이 정확하게 같아진다.

제 5 실시예의 n 비트 비교기 (50) 는 제 4 실시예의 n 비트 비교기 (40) 와 같은 방식으로 동작된다. 캐시 미스에서, 한 개 비트만 미스 매칭인 최악의 경우, COMP 및 READY 노드가 거의 같은 시간에 방전되고, 그 이유는 양측 노드가 동일한 기생 접합 용량에 연결되고, 양측 노드가 동일한 방전 소자 (641) 를 통해 방전되기 때문이다. 한 개 이상의 비트가 미스 매칭인 경우, COMP 노드는 READY 노드보다 더 빠르게 방전한다. 다른 경우, HIT 출력 신호에 해저드가 나타나지않는다.

제 5 실시예의 이점은 구조적으로 동일한 방전 소자를 사용함으로써, 이들 파라미터에 대한 계산된 값에 의존하지 않고, 동일한 접합 용량 및 동일한 전류 구동 능력을 확보하는 것이다. 따라서,·회로 설계 공정은 단순화되고, 타이밍 신뢰도가 향상된다. 특히, 방전 소자의 특성을 바꾸는 제조 공정 변동은 회로 타이밍 관계를 전복시키지 않는다.

다음으로, 제 6 실시예를 설명한다.

도 22 를 참조하면, 제 6 실시예의 n 비트 비교기 (60) 는 n 개의 단일 비트비교기 (700), 출력 제어 회로 (710), 출력 회로 (720), PMOS 트랜지스터 (730 및 731), 및 더미 로드 (740) 를 포함한다. 이들 소자는 제 4 실시예의 대응 소자와 동일하다. 제 4 실시예의 n 비트 비교기 (40) 와 제 6 실시예의 n 비트 비교기 (60) 사이의 차이는 회로 소자의 물리적인 레이아웃 및 입력 접속을 고려하는것이고, 특히, 출력 제어 회로 (710) 의 배치 및 입력 접속을 고려하는 것이다.

제 6 실시예에서, 출력 제어 회로 (710) 에 대한 입력 신호선은 단일 비트 비교기 (700) 중 한 개의 입력 신호선으로부터 갈라진다. 이 단일 비트 비교기 (700) 는 내부 연결 신호선 길이에 대하여 출력 회로 (720) 로부터 가장 멀리 배치된다.

출력 제어 회로 (710) 는 이 단일 비트 비교기 (700) 에 물리적으로 근접 배치되어, 입력 신호선의 양 가지가 거의 같은 길이 및 거의 같은 기생 저항 및 용량을 갖는다. 이와 유사하게, COMP 노드를 통과하며, 가장 먼 단일 비트 비교기(700) 와 출력 회로 (720) 를 상호 연결하는 신호선의 길이는 READY 노드를 통과하며, 출력 제어 회로 (710) 와 출력 회로 (720) 를 상호 연결하는 신호선의 길이와 거의 같고, 양 신호선은 거의 같은 기생 저항 및 용량을 갖는다.

예를 들어, 입력 신호의 제 1 비트 DATA<1>, DATA_N<1>, 및 ADDR<1> 를 수신하는 단일 비트 비교기 (700) 는 상호 연결 신호선의 가장 긴 길이에 의해서 출력회로 (720) 로부터 분리되고, 그 후, 제 1 비트 입력 신호선은 도 22 에 나타낸 바와 같이, 가장 먼 단일 비트 비교기 (700) 및 출력 제어 회로 (710) 양측에 DATA<1> 및 DATA_N<1> 를 전송하기 위해 갈라진다. 입력 신호 DATA<1>, DATA_N<1>, 및 ADDR<1> 를 수신하는 단일 비트 비교기 (700) 는 출력 회로 (720) 에 가장 근접해 있지만, 도 22 는 개략도이고, 회로 소자의 실질적인 물리적인 레이아웃을 서술하지는 않았다.

다음으로, 도 22 에 나타낸 바와 같이, 출력 제어 회로 (710) 가 DATA<1>, DATA_N<1> 신호를 수신한다는 가정하에, 제 6 실시예의 동작을 설명한다.

제 6 실시예에서 n 비트 비교기 (60) 의 전체적인 회로 동작은 캐시 히트 및 캐시 미스의 양측 경우에 대한 제 4 실시예의 n 비트 비교기 (40) 의 동작과 유사하다.

캐시 미스의 경우, 미스 매칭 비트가 제 1 비트 (DATA<1> ≠ ADDR<1>) 이면, 이 비트를 수신하는 단일 비트 비교기 (700) 의 방전 소자 (702) 및 출력 제어 회로 (710) 의 방전소자 (712) 는, 입력 신호 DATA<1> 및 DATA_N<1> 가 이 신호 비트 비교기 (700) 와 출력 제어 회로 (710) 양측에 동시에 도달하기 때문에, 거의 같은시간에 턴온된다. 더미 로드 (740) 는 READY 노드의 방전 시간을 COMP 노드의 방전 시간과 같거나 또는 보다 크도록 하기 때문에, 출력 회로 (720) 에 대한 READY 노드로부터의 입력은 COMP 로부터의 입력 전에 변경하지 않고, 해저드 없는 HIT 출력 신호를 생성한다.

제 1 비트와 다른 미스 매칭이 있다면, 이 다른 비트를 수신하는 단일 비트 비교기 (700) 가 출력 제어 회로 (710) 보다 출력 회로 (720) 에 더 근접하기 때문에, 출력 회로 (720) 는 READY 노드로부터의 로우 입력을 수신하기 전에 COMP 노드로부터의 로우 입력을 수신하고, HIT 출력 신호가 로우로 유지되어, 다시 해저드를 피한다.

출력 회로 (720) 로부터 가장 먼 단일 비트 비교기 (700) 에 인접하여 출력제어 회로 (710) 를 배치함으로써, 상호접속선 길이에 의해서, 및 출력 제어 회로 (710) 및 이 단일 비트 비교기 (700) 양측에 동일한 입력 신호를 공급함에 의해서, 아무리 많은 입력 비트가 있다하더라도, 그리고, 출력 회로 (720) 로부터 가장 멀리 있는 단일 비트 비교기 (700) 가 아무리 멀리 있어도, 제 6 실시예는 출력 회로 (720) 에 대한 READY 입력은 COMP 입력 전에 하강하지 않는다.

다음으로, 제 7 실시예를 설명한다.

도 23 을 참조하면, 제 7 실시예의 n 비트 비교기 (70) 는 n 단일 비트 비교기 (800), 출력 제어 회로 (810), 출력 회로 (820), PMOS 트랜지스터 (830 및 831), 및 더미 로드 (840) 를 포함한다. 제 7 실시예는 더미 로드 (840) 의 내부 구조를 제외하고, 제 5 실시예와 동일하다.

제 5 실시예의 n 비트 비교기 (50) 와 같이, 제 7 실시예에서 n 비트 비교기 (70) 는 단일 비트 비교기 (800) 에서 동일한 방전 소자 (841), 출력 제어 회로 (810), 및 더미 로드 (840) 를 사용한다. 제 5 실시예와 다른 점은, 제 7 실시예는 더미 로드 (840) 에서 이 방전 소자 (841) 를 n 개 이상 배치하고, READY 노드의 기생 접합 용량을 COMP 노드의 기생 용량보다 크도록 만든다는 것이다.

제 7 실시예의 n 비트 비교기 (70) 의 전체적인 회로 동작은 캐시 회로 및 캐시 미스 양측의 경우에 대한 제 5 실시예의 동작과 유사하지만, 캐시 미스가 발생한 경우에는, 심지어 한 개의 비트만 미스 매칭인 경우도, READY 노드의 전위는 COMP 노드의 전위보다 더욱 천천히 하강한다는 점이 상이하다. 이는 READY 노드에서 방전되는 기생 접합 용량이 C0MP 노드에서 방전되는 기생 접합 용량을 초과해야 하기 때문이다.

따라서, 최악의 경우라도, READY 노드는 COMP 노드가 준비 상태가 되고 난 후까지 하강하지 않는다. HIT 출력 신호에서 해저드에 대향하는 다른 보호기능이 제공된다.

상술한 실시예의 비교를 위해, 도 24 는 n 이 4 인 경우 종래 n 비트 비교기의 예를 나타낸다. 입력 신호 DATA<1:4> 및 ADDR<1:4> 의 개별 비트는 4 개의 배타적 OR 게이트 (1, 2, 3 및 4) 에 공급되고, 그 출력은 4-입력 NOR 게이트 (5) 에 의해 병합된다. 많은 입력을 갖는 NOR 게이트를 설계할 때의, 전술한 문제를 제외하고, 도 24 에서 회로는 본 발명의 단일 비트 비교기에 대응하는 각각의 배타적 OR 게이트 (1, 2, 3 및 4) 로부터 NOR 게이트 (5) 에 대한 상호접속선을 분리시킬 것이 요청된다. 본 발명은 단일 비트 비교기 모두에 대해서 단일 상호접속선을 사용함으로써 공간을 절약한다.

상술한 실시예는 캐시 메모리의 히트 미스 검출에 대해서 설명했지만, 발명은 이 적용에 제한되지 않는다. 다음 2개의 조건이 만족되면, 발명된 다수 비트 비교기는, 2 개의 다수 비트 입력 신호 A 와 B 를 비교하여, 2 개의 입력 신호가 동일한지를 나타내는 출력 신호를 생성하는 어떠한 회로에도 적용할 수 있다.

제 1 조건은 입력 신호 중 한 개, 예를 들어, 신호 B 가 신호 자체의 천이로부터 검출될 수 있는 유효 및 무효 상태를 갖는 것이다. 상술한 실시예에서, 이 조건은 유효인 경우 상보적이고 무효인 경우 동일한 한 쌍의 신호 DATA<1:n> 및 DATA_N<1:n> 로서 신호 B 가 입력됨으로써 만족된다.

제 2 조건은 다른 입력 신호 (신호 A) 가 유효가 될 때까지 신호 B 는 무효 상태로부터 유효 상태로 변화되지 않는 것이다.

상술한 실시예는 다양한 방식으로 조합될 수 있고, 너무 많아서 완벽하게 기록되지 않았다. 예를 들면, 제 2, 제 3 및 제 4 실시예의 형태가 조합될 수 있거나, 또는 제 6 및 제 7 실시예의 형태가 조합될 수 있다.

발명된 비교기의 출력에서, 하이 논리 레벨이 히트를 나타내고 로우 논리 레벨이 미스를 나타낼 필요는 없고, 논리 레벨이 반전될 수 있다. 또한, 내부 논리 레벨은, 예를 들어, COMP 노드 또는 READY 노드, 또는 양 노드에서 전원 및 접지 전위의 역할을 상호 변경함으로써 반전될 수 있다. COMP 및 READY 노드가 다른 전위로 프리차지되면, 비록 COMP 노드 및 READY 노드에 대한 동일한 충전 시간을 확보하는 것이 더 어렵게 되더라도, 인버터가 출력회로로부터 제거될 수 있다.

또한, 발명된 비교기는 2 개의 입력 신호 ADDR<1:n> 및 DATA<1:n> 의 모든 비트가 매칭되는지의 여부 대신에, 2 개의 입력 신호 ADDR<1:n> 및 DATA_N<1:n> 의 모든 비트가 미스 매칭되는지의 여부를 결정하는 것으로서 설명될 수 있다.

단일 비트 비교기, 출력 제어회로, 및 출력 신호를 구성하는 내부 회로는 상술한 실시예에서 서술된 구성에 한정된 것은 아니다. 이 회로는 다른 구성을 가질 수 있고, 회로 소자의 다른 개수 또는 형태를 가질 수 있고, 다른 상호 의존도를 가질 수 있다.

당해 분야에 숙련된 기술자는 본 발명의 범위 내에서 더 변경이 가능한 것으로 이해되어져야 한다.

이상 설명한 바와 같이, 본 발명에 따르면, 다수 비트 비교기의 타이밍 설계를 간략화할 수 있고, 다수 비트 비교기의 출력으로부터 해저드를 제거하는 것이 가능하고, 다수 비트 비교기의 동작 속도를 향상시킬 수 있고, 다수 비트 비교기의 크기를 감소시키는 효과가 있다.

Claims (29)

1. 제 1 신호와 한 쌍의 제 2 신호를 수신하고, 상기 제 1 신호와 상기 한 쌍의 제 2 신호는 다수 비트 신호이고, 상기 제 1 신호가 유효가 될 때까지 상기 한 쌍의 제 2 신호의 하나 이상의 대응쌍의 비트가 동일 논리 레벨에 있는 무효 상태로 상기 한 쌍의 제 2 신호가 유지되고, 그 후 상기 한 쌍의 제 2 신호의 모든 상기 대응 쌍의 비트가 상보 논리 레벨에 있는 유효 상태로 변화하여, 상기 제 1 신호의 모든 비트가 상기 한 쌍의 제 2 신호들중 특정한 한 신호의 모든 비트와 매칭되는지를 나타내는 출력 신호를 발생하는 다수 비트 비교기로서,

   상기 제 1 신호의 개별 비트와 상기 한 쌍의 제 2 신호의 개별 비트를 비교하여, 각각의 단일 비트 결과 신호를 발생하는 복수의 단일 비트 비교기,

   상기 복수의 단일 비트 비교기에 연결되어, 상기 단일 비트 결과 신호들을 수신하고, 상기 단일 비트 결과 신호를 결합된 결과 신호로 결합하는 제 1 노드,

   상기 한 쌍의 제 2 신호의 상기 한 대응쌍의 비트를 비교하고, 그 천이를 검출하여, 상기 한 쌍의 제 2 신호가 유효일 때를 나타내는 준비 신호를 출력하는 출력 제어 회로,

   상기 출력 제어 회로에 연결되어 상기 준비 신호를 수신하는 제 2 노드, 및

   상기 제 1 노드와 상기 제 2 노드에 연결되어, 상기 결합된 결과 신호와 상기 준비 신호에 논리 연산을 수행하여 상기 출력 신호를 발생시키는 출력 회로를 구비하며,

   상기 출력 신호는 상기 한 쌍의 제 2 신호가 무효임을 상기 준비 신호가 나타내는 동안 고정 상태로 유지되며, 상기 한 쌍의 제 2 신호가 유효임을 상기 준비 신호가 나타낼 때 상기 결합된 결과 신호에 응답하여 변화하는 것을 특징으로 하는 다수 비트 비교기.
2. 제 1 항에 있어서, 상기 복수의 단일 비트 비교기는 와이어-OR 구성으로 상기 제 1 노드에 연결된 것을 특징으로 하는 다수 비트 비교기.
3. 제 2 항에 있어서, 상기 한 쌍의 제 2 신호가 무효인 동안, 상기 제 1 노드를 상기 제 1 논리 레벨로 프리차지하는 제 1 프리차지 소자를 또한 구비하는 것을 특징으로 하는 다수 비트 비교기.
4. 제 3 항에 있어서, 상기 각각의 단일 비트 비교기들은 상기 한 쌍의 제 2 신호가 유효일 때, 상기 제 1 신호와 상기 한 쌍의 제 2 신호에 응답하여 상기 제 1 논리 레벨로부터 제 2 논리 레벨로 상기 제 1 노드를 방전하는 제 1 방전 소자를 개별적으로 구비하는 것을 특징으로 하는 다수 비트 비교기.
5. 제 4 항에 있어서, 상기 제 1 방전 소자는, 상기 제 1 노드에 연결된 드레인 전극을 갖는 전계 효과 트랜지스터를 구비하여, 상기 단일 비트 비교기에 오픈 드레인 출력 구조를 제공하는 것을 특징으로 하는 다수 비트 비교기.
6. 제 4 항에 있어서, 상기 제 1 방전 소자는, 상기 제 1 노드에 연결된 콜렉터 전극을 갖는 바이폴라 트랜지스터를 구비하여, 상기 단일 비트 비교기에 오픈 콜렉터 출력 구조를 제공하는 것을 특징으로 하는 다수 비트 비교기
7. 제 4 항에 있어서, 상기 한 쌍의 제 2 신호가 무효인 동안, 상기 제 2 노드를 제 3 논리 레벨로 프리차지하는 제 2 프리차지 소자를 또한 구비하는 것을 특징으로 하는 다수 비트 비교기.
8. 제 7 항에 있어서, 상기 제 1 논리 레벨과 상기 제 3 논리 레벨은 동일한 것을 특징으로 하는 다수 비트 비교기.
9. 제 7 항에 있어서, 상기 제 1 논리 레벨과 상기 제 3 논리 레벨은 서로 다른 것을 특징으로 하는 다수 비트 비교기.
10. 제 7 항에 있어서, 상기 출력 제어 회로는, 상기 한 쌍의 제 2 신호가 유효일 때, 상기 제 2 노드를 상기 제 3 논리 레벨로부터 제 4 논리 레벨로 방전하는 제 2 방전 소자를 구비하는 것을 특징으로 하는 다수 비트 비교기.
11. 제 10 항에 있어서, 상기 제 2 방전 소자는, 상기 제 2 노드에 연결된 드레인 전극을 갖는 전계 효과 트랜지스터를 구비하여, 상기 출력 제어 회로에 오픈 드레인 출력 구조를 제공하는 것을 특징으로 하는 다수 비트 비교기.
12. 제 10 항에 있어서, 상기 제 2 방전 소자는, 상기 제 2 노드에 연결된 콜렉터 전극을 갖는 바이폴라 트랜지스터를 구비하여, 상기 출력 제어 회로에 오픈 콜렉터 출력 구조를 제공하는 것을 특징으로 하는 다수 비트 비교기.
13. 제 10 항에 있어서, 상기 각각의 단일 비트 비교기는, 상기 제 1 신호의 한 비트와 상기 한 쌍의 제 2 신호의 상기 한 대응쌍의 비트를 수신하는 제 1 논리 게이트를 개별적으로 구비하여, 상기 제 1 방전 소자를 제어하는 것을 특징으로 하는 다수 비트 비교기.
14. 제 13 항에 있어서, 상기 출력 제어 회로는 상기 한 쌍의 제 2 신호의 상기 한 대응쌍의 비트를 수신하는 제 2 논리 게이트를 구비하여, 상기 제 2 방전 소자를 제어하는 것을 특징으로 하는 다수 비트 비교기.
15. 제 14 항에 있어서, 상기 제 2 논리 게이트와 상기 제 1 논리 게이트는 상이한 입력 신호를 갖는 동일한 회로 레이아웃을 구비하는 것을 특징으로 하는 다수 비트 비교기.
16. 제 15 항에 있어서, 상기 제 2 논리 게이트와 상기 제 1 논리 게이트 각각은,

    출력 단자,

    상기 출력 단자에 직렬로 연결된 한쌍의 제 1 p 채널 전계 효과 트랜지스터,

    상기 출력 단자에 직렬로 연결되고, 상기 한쌍의 제 1 p 채널 전계 효과 트랜지스터에 병렬로 연결된 한쌍의 제 2 p 채널 전계 효과 트랜지스터,

    상기 출력 단자에 직렬로 연결된 한쌍의 제 1 n 채널 전계 효과 트랜지스터, 및

    상기 출력 단자에 직렬로 연결되고, 상기 한쌍의 제 1 n 채널 전계 효과 트랜지스터에 병렬로 연결된 한쌍의 제 2 n 채널 전계 효과 트랜지스터를 개별적으로 구비하는 것을 특징으로 하는 다수 비트 비교기.
17. 제 1 항에 있어서, 상기 제 2 노드에 연결된 더미 로드를 더 구비하여, 상기 제 1 신호가 단지 하나의 비트에서 상기 한 쌍의 제 2 신호의 상기 특정한 한 신호와 매칭되지 않으면, 상기 결합된 결과 신호의 신호 지연보다 많은 신호 지연을 상기 준비 신호에 제공하는 것을 특징으로 하는 다수 비트 비교기.
18. 제 10 항에 있어서. 상기 단일 비트 비교기의 제 1 방전 소자는 상기 출력 제어 회로의 제 2 방전 소자와 구조적으로 동일하고,

    상기 제 2 노드에 연결되고, 상기 제 2 방전 소자와 구조적으로 동일한 다수의 제 3 방전 소자를 갖는 더미 로드를 더 구비하며,

    상기 제 3 방전 소자는 영구적으로 턴오프되고 상기 제 2 노드를 방전시키지 않는 것을 특징으로 하는 다수 비트 비교기.
19. 제 18 항에 있어서, 상기 제 3 방전 소자의 수는 상기 제 1 신호의 비트수보다 1 적은 것을 특징으로 하는 다수 비트 비교기.
20. 제 18 항에 있어서, 상기 제 3 방전 소자의 수는 상기 제 1 신호의 비트수 이상인 것을 특징으로 하는 다수 비트 비교기.
21. 제 1 항에 있어서, 상기 출력 제어 회로는, 상호접속 신호선 길이의 측면에서, 상기 출력 회로로부터 상기 단일 비트 비교기들중 가장 먼 하나에 인접하여 배치되고,

    상기 출력 제어 회로와 상기 단일 비트 비교기들중 가장 먼 하나는 둘다 상기 한 쌍의 제 2 신호의 대응 비트의 동일한 한쌍을 수신하는 것을 특징으로 하는 다수 비트 비교기.
22. 상기 제 1 신호의 모든 비트가 제 2 신호의 대응 비트와 매칭하는지를 결정하기 위하여, 다수 비트 신호인 상기 제 1 신호와 다수 비트 신호인 상기 제 2 신호를 비교하는 방법에 있어서,

    상기 제 1 신호의 개별 비트와 상기 제 2 신호의 대응하는 비트를 비교하여 개별 비교 결과를 발생하는 단계,

    상기 제 2 신호의 천이로부터 상기 제 2 신호가 유효일 때와 상기 제 2 신호가 무효일 때를 검출하는 단계,

    상기 제 2 신호가 무효일 때, 출력 신호를 고정 논리 레벨로 유지하는 단계, 및

    상기 제 2 신호가 유효일 때, 상기 개별 비교 결과에 응답하여 상기 출력신호를 제어하는 단계를 구비하는 것을 특징으로 하는 방법.
23. 제 22 항에 있어서, 상기 제 2 신호는, 상기 제 2 신호가 유효일 때 상보값을 갖고 상기 제 2 신호가 무효일 때 동일값을 갖는 비트쌍들을 구비하고,

    상기 검출 단계는 상기 제 2 신호의 한 비트쌍에 논리 연산을 실행하는 단계를 구비하는 것을 특징으로 하는 방법.
24. 제 22 항에 있어서, 상기 고정 논리 레벨은 상기 제 1 신호가 상기 제 2 신호와 매칭하지 않는 것을 나타내는 논리 레벨인 것을 특징으로 하는 방법.
25. 제 22 항에 있어서, 상기 제어 단계는,

    상기 제 2 신호가 무효인 동안, 제 1 노드를 제 1 논리 레벨로 프리차지하는 단계, 및

    상기 개별 비교 결과들 중의 임의의 결과가, 상기 제 1 신호가 상기 제 2 신호와 매칭되지 않는 것을 나타내면, 상기 제 1 노드를 제 2 논리 레벨로 방전하는 단계를 더 구비하는 것을 특징으로 하는 방법.
26. 제 25 항에 있어서, 상기 유지 단계는,

    상기 제 2 신호가 무효인 동안, 제 2 노드를 제 3 논리 레벨로 프리차지하는 단계, 및

    상기 제 2 신호가 유효일 때, 상기 제 2 노드를 제 4 논리 레벨로 방전하는 단계를 더 구비하며,

    상기 출력 신호는 상기 제 1 노드와 상기 제 2 노드의 논리 레벨에 논리 연산을 실행함으로써 발생되는 것을 특징으로 하는 방법.
27. 제 26 항에 있어서, 상기 제 2 노드를 용량성 더미 로드에 연결하여 상기 제 2 노드의 방전 시간을 조절하는 단계를 더 구비하는 것을 특징으로 하는 방법·
28. 제 27 항에 있어서, 상기 제 2 노드의 방전 시간은, 상기 제 1 신호의 하나의 비트만이 상기 제 2 신호의 상기 대응 비트와 매칭되지 않을 때 상기 제 1 노드의 방전 시간과 동일한 시간으로 조절되는 것을 특징으로 하는 방법.
29. 제 27 항에 있어서, 상기 제 2 노드의 방전 시간은, 상기 제 1 신호의 하나의 비트만이 상기 제 2 신호의 상기 대응 비트와 매칭되지 않을 때 상기 제 1 노드의 방전 시간보다 긴 시간으로 조절되는 것을 특징으로 하는 방법.

Images