JPH10255486A - Ｃａｍ、ｃａｍ内で使用するためのダミー一致線チェーン、およびコアセル - Google Patents

Abstract

(57)【要約】 【課題】 大容量の内容参照メモリのために合理的なア
レイのアスペクト比を達成するのに必要な、２次元復号
を実現する。 【解決手段】 ２次元復号は、物理的な１行あたり多数
の一致線を有することによって達成される。これらの一
致線は物理的に、アレイのコアセルの上の、上部金属層
内で経路付けされる。結果として得られる大容量内容参
照メモリにおける電力消費を制限するために、一致機能
は、１ワードあたり２つ以上のＮＡＮＤチェーンによっ
て実現される。これらチェーンのプリチャージおよび評
価を達成するための手段、ならびに、タイミング情報を
提供するためのダミーチェーンを実現するための手段も
また開示される。

Description

【発明の詳細な説明】

【０００１】

【技術分野】この発明は、内容参照メモリ（ＣＡＭ）に
関する。

【０００２】

【背景】ＣＡＭは、データがその物理的な位置ではなく
その内容に基づいて選択されるメモリである。この機能
は多くの応用に有益であり、特に、長い識別語から短め
の語へのマッピングの目的で、探索を行なう際に有益で
ある。このような動作は、非同期転送モード（ＡＴＭ）
アドレス変換等の、多くの電気通信機能に必要とされ
る。

【０００３】米国特許番号第５，２８９，４０３号は、
ダミー列およびダミー行を使用してＮＯＲ一致線ＣＡＭ
に自己タイミングを与える手段を開示している。ダミー
列とダミー行との交点におけるビットは常に不一致であ
り、これに対し、その行内の他のすべてのセルは常に一
致する。これにより、ダミー一致線上に可能な限り最も
遅い不一致条件が生成される。その後この信号は、後続
の事象のタイミングを取り、かつ、他のすべての一致線
を判定するためのクロックを生成する。

【０００４】米国特許番号第５，４５３，９４８号は、
一致線の低電力の実現を開示する。ここでは、一致線は
ＮＯＲではなく、直列のチェーンとして実現される。

【０００５】米国特許番号第５，４５５，７８４号は、
個々の記憶セルが２つのＥＥＰＲＯＭデバイスの直列の
組合せを含むＣＡＭを開示する。（１ビットあたり１つ
の）これらのセルを直列に接続してＣＡＭの１ワードを
形成することで、直列の一致線のチェーンができる。プ
ログラミングの結果シフトされたトランジスタのしきい
値電圧は、ＥＥＰＲＯＭデバイスをエンハンスメントモ
ードのトランジスタまたはデプレッションモードのトラ
ンジスタのいずれかとして動作させる。このため、両方
のデバイスをデプレッションモードにすることにより、
「ドントケア」を記憶させることが可能になる。

【０００６】米国特許番号第５，４６９，３７８号は、
直列の一致線のチェーンを開示する。

【０００７】先行技術のＣＡＭの大半は、ダイナミック
ワイヤードＮＯＲ一致線プルダウンを用いて、高速で動
作する。しかし、先行技術の回路構造は、不一致のワー
ドに関連する一致線に遷移が生じ、一致するワードに関
連する一致線上には遷移が起こらないようにする。一致
の数は不一致の数よりもはるかに小さいため、ワイヤー
ドＮＯＲ一致線ＣＡＭにとって、遷移の数、およびした
がって電力消費は過剰なものとなる。

【０００８】

【発明の概要】この発明は、たとえばＡＴＭアドレス変
換テーブルの応用にとって、十分な容量を有するＣＡＭ
を実現することを意図する。先行技術として知られる技
術が不完全なのは、アーキテクチャおよび回路の双方の
限界による。この発明によって対処される設計上の問題
の２つは、（ｉ）大容量のメモリのために合理的なアレ
イのアスペクト比を達成するのに必要な、２次元復号を
実現することと、（ii）大容量ＣＡＭの全体の内容を同
時にサーチしながらも低電力消費を達成すること、であ
る。

【０００９】２次元復号を実現するためには、物理的な
１行内に多数のワードが存在しなければならない。これ
は、（ａ）多数のワード間で一致線を共有するか、また
は（ｂ）物理的な行１行につき多数の一致線を有するか
のいずれかにより達成することが可能である。この発明
においては、２番目の方法を選択した。

【００１０】この発明の最も一般的な観点に従って、以
下の特徴を含むＣＡＭが提供される。すなわち、ＣＡＭ
は、ｗ個のワードの一致手段を含み、各ワードはｉ個の
セグメント化された一致線チェーンを含み、各一致線チ
ェーンは一致線によってチェーン接続されるｂ／ｉ個の
コアセルを含み、各コアセルはデータを記憶するための
手段を含む。ここでｗ、ｉおよびｂは整数である。ＣＡ
Ｍはさらに、それぞれの行の一致線チェーンを論理的に
結合するための論理手段と、論理手段からの出力に基づ
いてサーチ結果を出力するための符号化手段とを含む。

【００１１】たとえば、その論理手段はＮＡＮＤ回路手
段を含む。このＮＡＮＤ回路がダイナミックＮＡＮＤ回
路である場合には、電力消費は低下する。ＣＡＭはさら
に、チェーン上のデータ信号の遷移を感知するための手
段を含んでもよい。ＣＡＭ内では、セルのアレイは鏡映
的に配向されるセグメントの対であり、このため、それ
らの出力は互いに向き合い、それら２つのセルアレイか
らの２つの部分一致結果を論理手段によって論理的に組
合せることが容易となる。

【００１２】ＣＡＭはダミーワードを用いる場合がある
が、ダミー列を用いることはない。また、ダミーワード
は不一致ではなく一致をモデル化する。ＣＡＭ内のワー
ドは、１セグメントにつき１一致線チェーンの、複数の
セグメントに分割される。ＣＡＭは、純粋に電圧を感知
する手段を使用する。

【００１３】

【詳細な説明】先行技術のＣＡＭの大半はワイヤードＮ
ＯＲ一致線を用いるが、これを図１に示す。図１を参照
して、ｗ（＝４）ワード×ｂ（＝４）ビットの１チップ
ＣＡＭは、ｗ行およびｂ列を有するＣＡＭとして実現さ
れる。このメモリアレイは、ｗ×ｂ（＝１６）個のメモ
リコアセル１１０を含み、セル各々は一致線１１２と、
ビット線１１４の対との交点に位置する。ビット線１１
４の対は、２ビットのデータではなく１ビットを表わす
差動データを搬送する。各コアセル１１０は１ビットの
データを記憶するよう動作し、そのビット記憶能力に加
えて、１ビット比較（論理排他的ＮＯＲ（ＸＮＯＲ））
演算を行なうことが可能である。図１において、あるワ
ードに属するセル１１０は、論理ＮＯＲの形でそのワー
ドの一致線１１２に接続する。

【００１４】差動データのためのビット線１１４は参照
ワード記憶およびビット線ドライバ１１６に接続される
が、これは、ＣＡＭの内容をロードするために、および
サーチ参照ワードのために、入力データＤを受取る。ア
レイのコアセル１１０内に記憶されたデータは、ビット
線１１４上に参照ワードを与えることによってサーチさ
れる。

【００１５】サーチ動作においてビット線１１４の対上
に差動データがアサートされると、コアセル１１０は記
憶されたデータビットを差動データ（参照データ、また
は、被比較データの１ビットとしても知られる）と比較
する。記憶されたデータが参照データと等しくない場合
には、コアセル１１０は（論理ハイ状態にプリチャージ
されている）一致線１１２をロー状態に引下げる。記憶
されたデータが参照データと等しい場合には、セル１１
０はそれに接続されている一致線１１２に何ら影響を与
えることはない。ワード内のｂ個のすべてのコアセル１
１０は一致線１１２に同様に接続されているため、その
ワード内のいずれかのビットが対応する参照ビットと等
しくない（すなわち不一致である）場合に、一致線１１
２はローに引下げられる。一致線１１２が論理ハイ状態
を保つのは、そのワード内のすべてのビットが参照デー
タに等しい場合に限られる。

【００１６】ＣＡＭはエンコーダ１１８を含み、これ
は、サーチ動作の結果を表わす３つの出力を生成する。
ｗ個のワードのいずれかが参照データと一致するデータ
を記憶している場合には、ヒット信号ｈｉｔが論理ハイ
状態にアサートされる。この一致するワードの２進アド
レスが符号化されて、アドレス信号ｓａが出力される。
複数のワードが参照データに一致する場合には、多重一
致信号ｍｕｌｔが論理ハイ状態にアサートされる。この
場合、エンコーダ１１８から出力されるアドレスｓａ
は、（ａ）無効な結果、（ｂ）多数の一致のうちの１つ
の位置を表わす１アドレス、または（ｃ）一致したワー
ドの各々の位置を表わす出力のシーケンスを生成する。
ただし、用途によっては、「ｍｕｌｔ」の結果は必要で
はない。

【００１７】上のＣＡＭとは別に、時分割比較器と、各
コアセル上に延びる多数の一致線とを有する大容量のＣ
ＡＭが考えられる。このＣＡＭは、ダイナミックワイヤ
ードＮＯＲ一致線プルダウンを用い、また、コアセル内
に位置するのではなく多数のワード間で時分割共有され
る１ビット比較器を含む。この回路構造は、不一致のワ
ードに接続する一致線に遷移が生じ、一致するワードに
は遷移が生じないようにする。

【００１８】一致は、１つのみ、または多くともほんの
２〜３しか生じないと考えられるため、ＮＯＲ一致線に
とって、遷移の数および結果としての電力消費は過剰な
ものである。

【００１９】図２は、この発明の一実施例に従ったＣＡ
Ｍを示す。図２を参照して、各々が１行を占めるｗ（＝
４）ワードが示され、各々はｂ（＝８）ビットおよびｂ
（＝８）個のコアセル２１０を有する。ワードは２つに
分割され、各ハーフワード上の一致の結果が組合せられ
る。２分割されたワード各々が、４行×４列のアレイを
備える。このアレイは１６個のコアセル２１０を含み、
その各々は、一致線２１２と、１ビットを表わす差動デ
ータを搬送するビット線２１４の対との交点に位置す
る。差動データのためのビット線２１４は参照ワード記
憶およびビット線ドライバ２１６に接続され、これは、
ＣＡＭの内容をロードするために、および、サーチ参照
ワードのために、入力データＤを受取る。アレイのコア
セル２１０内に記憶されたデータは、ビット線２１４上
に参照ワードを与えることによってサーチされる。

【００２０】各コアセル２１０は、１ビットのデータを
記憶するよう動作し、また、そのビット記憶能力に加え
て、１ビット比較（論理排他的ＮＯＲ（ＸＮＯＲ））演
算を実行することが可能である。図２において、あるワ
ードに属するセル２１０はそのワードの一致線２１２
に、論理ＮＡＮＤの形で接続される。各ワードのコアセ
ル２１０はそれぞれの対応の一致線２１２内でチェーン
接続される。各チェーンの一方の端部はインバータ２１
８に接続する。チェーンの他方端部は、論理０の端子に
接続される。インバータ２１８の出力はＡＮＤゲート２
２０に接続される。ＡＮＤゲート２２０の出力は「ワー
ド一致線」２２４と称され、これはエンコーダ２２２に
接続される。

【００２１】図２において、（各ハーフワード内の）接
続は論理ＮＡＮＤの形である。一致線２１２は、ハーフ
ワード内のすべてのビットが参照データに等しい場合に
限り、下方への遷移を有する。したがって、一致線２１
２のための接地への経路は並列ではなく直列（「一致線
チェーン」）であり、この経路は、不一致ではなく一致
が生じた場合に導通する（すなわち、回路が閉じられ
る）。

【００２２】この技術の利点は、各サーチ動作におい
て、はるかに少ない数の一致線２１２に遷移が生じるこ
とによる。すなわち、図１に示した先行技術の回路にお
いては不一致ごとに１つの遷移であったものが、図２に
示されるこの実施例においては、遷移は１一致につき１
つである。これにより、電力消費は大いに減じられ、よ
り大きな記憶容量の実現が可能となる。ワードを２分割
することにより、ＮＡＮＤチェーンの長さが短くなり、
したがって速度が増す。

【００２３】図２に示すＣＡＭの実施例はまた、多数の
ワード一致線２２４のためにコアセルの上方の上部金属
層を用いることにより、物理的１行内に多数のワードを
位置付ける手段を含む。これはさらに、実現され得る記
憶容量を増す。

【００２４】このＣＡＭは、サーチ動作の結果を表わす
３つの出力信号、ｈｉｔ、ｓａおよびｍｕｌｔを生成す
る。これらはすべて、エンコーダ２２２によって生成さ
れ得る。ヒット信号ｈｉｔは、ｗ個のワードのうちいず
れかが参照データに一致するデータを記憶している場合
に論理ハイ状態にアサートされる。この一致するワード
の２進アドレスは符号化されて、アドレス信号ｓａが生
成される。複数のワードが参照データに一致する場合に
は、多重一致信号ｍｕｌｔが論理ハイ状態にアサートさ
れる。この場合、エンコーダ２２２から出力されるアド
レスｓａは、（ａ）無効な結果、（ｂ）多数の一致のう
ちの１つの位置を表わす１アドレス、または（ｃ）一致
するワードのうち各々のワードの位置を表わす出力のシ
ーケンスを生成することが可能である。

【００２５】図２に示すＣＡＭは、ＮＯＲ一致線に等し
い機能を有する低電力回路を用いる。ＮＯＲの論理的等
価物とは、図３に示すＮＯＴ−ＡＮＤである。したがっ
てこれは、不一致であるビットがないかどうかをチェッ
クして論理ｍｌ＝一致を生成するのではなく、代わり
に、すべてのビットが一致するかどうかをチェックして
（その場合にはプルダウンとなる）、論理ｍｌｎ＝一致
を生成することが可能である。ブール実現のこの選択に
よって、（遷移が一致の場合にしか生じないため）遷移
の数ははるかに減じられ、かつしたがって、電力消費が
低下する。残念なことに、ダイナミックＮＡＮＤがダイ
ナミックＮＯＲよりも低速であることは明らかである。
これは、大きいワード（ｂ＞１６）の場合に特に当ては
まる。これに対し、そのような長いプルダウンチェーン
によって引起こされる遅延は、「低速」（＜１００ＭＨ
ｚ）の応用に関しては特に、進んだＣＭＯＳ技術におい
ては許容可能となる。しかしながら、この遅延を減じる
ために何らかの手段を講じることは有益であろう。これ
は、ワードを、１セグメントあたり１直列チェーンの
数、ｉ＝２のセグメントに分割して、それらの結果を図
４に示すように組合わせることによって、容易に実現さ
れる。これは、高速および大きいワードという現時点の
設計目標を満たすものである。

【００２６】第１段の各ＮＡＮＤがダイナミックゲート
として実現される場合、部分語の一致によって遷移がよ
り多く生じかつ電力がより高くなる結果に繋がることは
明らかである。したがって、これは連続した電力と速度
のトレードオフに繋がる。すなわち、ワードがより多く
のセグメントに分割されるほど、速度および電力が高く
なり、この場合速度と電力の双方における論理の極端は
ＮＯＲである。低速度および低電力の他方の極端は単一
のＮＡＮＤチェーンであり、これもやはり望ましくな
い。セグメント化を実現する最も簡単な方法は、ｉ＝２
のチェーンに分割することであるため、これを実施例と
して図５（Ａ）、図６（Ａ）および図７（Ａ）に示す。

【００２７】図５（Ａ）は、２つのセグメント（２つの
チェーン）からなる一致線回路を示す。これは、図２に
示されるＣＡＭ内で使用される。図５（Ｂ）は、第１の
セグメント（チェーン）５２２および第２のセグメント
（チェーン）５２４を概念的に示す。図５（Ａ）を参照
して、コアセルとともに、一致線チェーンのＮチャネル
ＦＥＴが明確に示される。一致線チェーンの各々はイン
バータ２１８に接続され、２つのインバータ２１８の各
出力はＡＮＤゲート２２０に接続される。ワードは２分
割されており、第２のチェーン５２４は第１のチェーン
５２２の鏡映的に配向されて、それらは互いに結び付け
られ、したがってそれらの出力は互いに向き合う。図５
（Ａ）において、チェーンは物理的にプルダウンチェー
ンとして実現されており、ＧＮＤ（すなわちＶＳＳ）接
続がチェーンの出力と反対側の端部で使用される。これ
に代えて、このチェーンは物理的にプルアップチェーン
として実現することも可能であり、この場合、電源（す
なわちＶＤＤ）接続がチェーンの出力の反対側の端部に
使用され、インバータは論理的に取除かれる。

【００２８】ワード一致線はエンコーダに経路付けされ
なければならない。エンコーダにおいては、実際の物理
的アドレス情報が、上述のように、かつ図２に示すよう
に、一致情報から導出される。この経路付けは、最も簡
単な方法としては、コアセルの上方の、利用可能な最上
層の金属層内で行なわれる。図６（Ａ）においては、こ
れが１ワードについて行なわれる。ここではエンコーダ
（図示せず）は右側にあるものと仮定する。これを拡張
することにより、各コアセル上に多数の一致線を設け
て、同じエンコーダに隣接して多数のワードの列を設け
ることが可能である。これを図６（Ｂ）に示す。これら
の複数のユニットを垂直方向に積重ねることによって、
４ワードの倍数の容量を達成することが可能である。

【００２９】各コアセル上のワード一致線の数（実際に
は、エンコーダに最も近いコアセル上のワード一致線の
数）がｍである場合には、エンコーダが介在することな
くｍ個のワードが互いに隣接して存在する。図７（Ａ）
および図７（Ｂ）に示すように、単一のエンコーダに限
定されることはない。１行につき、各エンコーダに関連
して２・ｍ個のワードが存在する。

【００３０】エンコーダの数がｅである場合、１行につ
き２・ｍ・ｅ個のワードが存在する。行の数がｒであれ
ば、アレイは２・ｍ・ｅ・ｒ個のワードの容量を有す
る。ｅ個のエンコーダの出力は、図７（Ｂ）に示される
アレイの物理的底部または頂部で組合せられ得る。

【００３１】もし１ワードをちょうどｉ＝２個のセグメ
ントに分割するのではなくｉ＞２のセグメントに分割す
る場合には、図５（Ａ）および図５（Ｂ）に示すような
回路の出力は、真のワード一致線ではなく部分ワードの
結果を表わす。これら部分ワードの結果は、図８（Ａ）
および図８（Ｂ）に示すように、エンコーダのすぐ近く
に隣接して組合せられ得る。

【００３２】パラメータを以下にまとめる： ・各コアセル上に延びるワード一致線の数はｍである ・各コアセル上に延びるワード一致線および部分ワード
の結果線の合計数はｉ・ｍ／２である（ここで、ｉは偶
数であると仮定するが、奇数でもあり得ることを指摘し
ておく） ・物理的１行あたりのワード一致線の数、すなわち、物
理的１行あたりのワードの数は、２・ｍ・ｅである ・各行あたりの、各エンコーダへの入力の数は２・ｍで
ある。

【００３３】図９は、図２に示すＣＡＭのメモリコアセ
ル２１０の一例を示す。図９に示すコアセルはトランジ
スタレベルのコアセルである。このセルは、２つの静的
記憶ノード間の２つの交差結合されたインバータと、ワ
ード線ｗｌによってゲート制御されて、記憶ノードｃお
よびｃｎをビット線ｂｌおよびｂｌｎの対に繋ぐ、２つ
のアクセスＦＥＴ７１０および７１２を含む。これは、
静的ＳＲＡＭコアセルのための公知の構成（Ｐチャネル
およびＮチャネルＦＥＴのインバータ対）である。他の
３つのＮチャネルＦＥＴ７２１、７２３および７２５
は、セルの比較部分を形成する。ＦＥＴ７２１のゲー
ト、ドレインおよびソースは、それぞれ、負の記憶ノー
ドｃｎ、負の比較ビット線ｋｎおよびＦＥＴ７２３のゲ
ートに接続する。ＦＥＴ７２５のゲート、ドレインおよ
びソースは、それぞれ、正の記憶ノードｃ、正の比較ビ
ット線ｋおよびＦＥＴ７２３のゲートに接続する。ＦＥ
Ｔ７２３自体は、一致線チェーンの一部分を形成し、図
５（Ａ）および図８（Ａ）に明確に示されるデバイスを
構成する。ＦＥＴ７２３のソースおよびドレインは、近
傍のセル内の同様のいずれかのＦＥＴに、またはチェー
ンのいずれかの端部を含む回路に、チェーン内の自身の
位置に応じて適宜、接続される。

【００３４】比較ビット線ｋ／ｋｎは、通常のビット線
対ｂｌ／ｂｌｎとは別個の物理的な配線であり、それら
と平行に垂直方向に延びる。このように別個の線を用い
ることで、各線上の容量性負荷が低下し、したがって、
電力消費が減じられて速度が増す。これはまた、記憶ア
クセスデバイスと比較デバイスとで、別個に休止状態を
設定することを可能にする。すなわち、ｂｌ／ｂｌｎは
サーチ中に、次の読出または書込の準備のためにハイに
保つことが可能であり、ｋ／ｋｌは、読出または書込中
に、次のサーチの準備のためにハイまたはローに保つこ
とが可能である。

【００３５】セルによって達成される機能は、（ａ）１
ビットのデータの記憶と、（ｂ）一致線チェーン内のデ
バイスのスイッチング、すなわち、比較ビットが記憶さ
れたビットと一致する場合にはオンにおよび比較ビット
が記憶されたビットと不一致である場合にはオフとする
スイッチングとの組合せである。換言すれば、もしセル
内に記憶されたノードｃにおける２進値が線ｋ上の比較
されるものと一致する場合には、ＦＥＴ７２３は導通す
る。あるビットをサーチからマスクするには、それが常
に一致し、かつ、ＦＥＴ７２３のチェーンが常に導通し
ているようにせねばならない。これは、ｋとｋｎとの両
方をハイにアサートすることによってなされる。

【００３６】ｉ＝２およびｍ＝４と仮定して、かつ、電
力線ＶＤＤ／ＶＳＳを無視して、コアセルのグローバル
信号上部層金属の概観図を図１０に示す。第２の金属層
およびそれより上層の金属層をすべて示す。図１０を参
照して、第３の金属の層は、第２の金属層の上に、か
つ、第４および第５の金属層の下に位置する。第２の金
属はワード線金属（ｗｌ）である。第３の金属は、ビッ
ト線金属（ｂｌおよびｂｌｎ）ならびに比較ビット線金
属（ｋおよびｋｎ）である。第４および第５の金属は、
一致線金属である。最上部の金属層内の水平方向のの信
号の数は、ｉ＝４でありかつｍ＝２の場合、またはｉ＝
８でありかつｍ＝１である場合には同じである。コアセ
ルは、常に一致するセルを生み出すように、トランジス
タレベルで異なる３つの方法で修正を加えることが可能
である。すなわち、そのセルは、実際のコアセルと同じ
面積を占め、同じサイズのトランジスタを使用するが、
サーチの結果はチェーンデバイスの導通であることが保
証される。これら３つの修正されたコアセルは、ダミー
（またはモデル）ワードまたはチェーンを実現するのに
有益である。これを、図１１、図１２および図１３に示
す。図１１に示すセルにおいては、そのチェーンデバイ
スは常にオンであって、チェーンデバイスのゲートに対
する放電経路は全く存在しない。図１２に示すセル（こ
れは「条件付きオン」と称される）は、ｋ／ｋｎのいず
れかまたは両方がハイであるときに一致する。すなわ
ち、いずれもがローであれば、チェーンデバイスはオフ
となる。図１２に示されるセルには、ワード線上にモデ
ルロードを与える目的で、２つの付加的なデバイス（図
示せず）が含まれ得る。図１３においては、ノードｃｎ
はダイオード接続されたＰチャネルＦＥＴ７３１によっ
て常に引上げられ、また、ワード線ｗｌがアサートされ
ると必ずＶＤＤに引上げられる（ＶＤＤ接続は必ずしも
必要ではなく、どの選択肢がより好適なレイアウトトポ
ロジを実現するかに従って、フローティングドレインに
置き換えられ得る）。結果として、ノードｃはローに保
たれる。ＦＥＴ７４１のゲートにおけるｃｎがハイであ
って、ＦＥＴ７４３に接続されるＦＥＴ７４１のソース
にＶＤＤが印加されることにより、ＦＥＴ７４５が所望
通りに、常に導通する結果が得られる。

【００３７】ダミーチェーンは２つの目的のために使用
され得る。第１の目的は、チェーンのプリチャージのた
めに十分な時間が費やされた時点を判定することであ
る。この目的のために使用され得るチェーンを図１４に
示す。このチェーンは、多数の連続する、図１１に示す
ような「常時オンの」セル８１０と、単一の、図１２に
示されるような「条件付きオンの」セル８１２と、図１
５に示されるようなプリチャージセンス回路８１４とか
らなる。プリチャージセンス回路はＦＥＴ８２１とイン
バータとを含む。プリチャージ信号／ｐｒｅはＦＥＴ８
２１のゲートに送られ、プリチャージ終了信号ｄｏｎｅ
はインバータ８２３の出力から与えられる。「条件付き
オンの」セル８１２が含まれるのは、ｋ／ｋｎ信号がそ
れらの有効なサーチ電圧にアサートされない限りプリチ
ャージを完了することはできないという条件を反映する
ためである。ｋ／ｋｎのアサートの結果としてのチェー
ンを通じての伝播遅延をより正確に反映するために、ダ
ミーチェーン全体を「条件付きオンの」セルで構成する
ことも可能である（この実現は図示しない）。プリチャ
ージセンス用ダミーチェーンはすべての実現において必
要とされるわけではない。これを下に説明する。

【００３８】ダミーチェーンの第２の目的は、ダミーワ
ードの１セグメントとして、一致を確実に評価するため
の時間間隔を判定することである。常に一致するワード
を使用してタイミング信号を生成して、これを、他のす
べての一致信号の評価をクロックするのに使用すること
ができる。このワードは、図１４に示すようなチェーン
で、または、すべて「条件付きオンの」セルで、または
図１３に示すようなセルで、構築することが可能であ
る。ただし、プリチャージセンス回路は必要ではない。
生成されるタイミング信号はさらに、エンコーダをクロ
ックするのに、またはＣＡＭ全体としての自己タイミン
グ経路の一部として、使用することができる。一致評価
のタイミング用ダミーワードは、すべての実現とともに
使用することが可能である。

【００３９】ＣＡＭアーキテクチャは、固有の決定され
たサーチ遅延をもたらす。すべての一致線は不一致状態
で始まり、それらはすべて、一致状態への遷移に等しい
遅延を有する。このため、一致をモデル化する際には、
最も低速の条件をモデル化するようにしなければならな
い。先行技術の場合のＮＯＲ一致線においては、すべて
の一致線は一致状態から始まり、不一致状態への遷移の
速度は不一致となるビットの数に依存する。このため、
一致線上の一致状態の有効性の重要なタイミング条件
は、可能な限り最も低速の不一致を観察することによっ
て推断されねばならない。

【００４０】極性の選択、ならびに、プリチャージおよ
び評価のタイミングおよび制御に関して、一致線チェー
ンを実現するのに可能な多くの方法が存在する。以下の
説明は、それら可能な種々の実現を網羅するが、この発
明の範囲を限定するものではない。当業者は、同様の他
の技術を考案することができるであろう。

【００４１】図１６（Ａ）および（Ｂ）は、それぞれ、
プルダウンチェーン回路およびプリチャージの信号タイ
ミングを示す。図１７（Ａ）および（Ｂ）は、それぞ
れ、プルアップチェーン回路およびプリチャージの信号
タイミングを図示する。図１６（Ａ）および図１７
（Ａ）に示すチェーン回路の各々は、サイクルの開始後
に発生するプリチャージパルスに関連して使用される。
プリチャージパルスは、チェーンに接続されるＦＥＴ８
３１および８３３のゲートに送られる。プリチャージに
続く電荷共有の問題を防ぐために、プリチャージはｋ／
ｋｎ上の有効なデータのアサートを重複させなければな
らない。プリチャージセンス用のダミーチェーンは、プ
リチャージが完了した時点を判定し、かつ、サーチ動作
の残りのタイミングを開始する必要がある。一致の場
合、プリチャージ動作の終了に向かって、チェーン全体
を通じて非常に抵抗の大きい電源−ＧＮＤ間の（すなわ
ちＶＤＤ−ＶＳＳ間の）経路が存在する。

【００４２】プリチャージがクロックサイクルの終了時
に始まる場合（すなわち、チェーンに与えられる信号の
休止状態がそれをプリチャージされた状態のままにする
とき）、サーチ動作の残りを開始する前にプリチャージ
の完了を感知する必要はない。この場合、プリチャージ
の完了とは、単に、ＣＡＭのサイクル時間に対する最小
の要件を表わす。このことは、本開示内に説明される残
りのチェーンのすべてに当てはまる。

【００４３】図１８（Ａ）および図１９（Ａ）に示すチ
ェーンは、これらがプリチャージタイミングのためのも
のであることを除けば、図１６（Ａ）および図１７
（Ａ）に示したチェーンと同じものである。ここでも、
ｋ／ｋｎは今や休止ハイ状態にあり、チェーン内のすべ
ての中間ノードのプリチャージを完全に行なうことがで
きる。図１８（Ａ）は、このチェーンがプルダウンを実
現するように設計された場合を示す。図１９（Ａ）は、
プルアップの場合について同じ概念を示す。図１８
（Ｂ）および図１９（Ｂ）は、それぞれ、図１８（Ａ）
および図１９（Ａ）に示すチェーン内のプリチャージの
タイミングを示す。

【００４４】チェーンの一方端部のみからのプリチャー
ジはいくつかの応用については遅すぎる場合があるた
め、チェーンの両端部にプリチャージデバイスを置くこ
とが可能である。この場合、プリチャージ中に反対側の
電源への評価経路をオフに切換えるための第３のデバイ
スを付加する必要がある。これは、さもなければ顕著と
なる電源−ＧＮＤ電流を防ぐためである。タイミング
は、図１８（Ａ）および図１９（Ａ）のチェーンの場合
と同様である。図２０（Ａ）は、このチェーンがプルダ
ウンを実現するよう設計された場合を示し、図２１
（Ａ）は、同じ概念をプルアップの場合で示す。図２０
（Ａ）に示すチェーンは、電源−ＧＮＤ（すなわちＶＤ
Ｄ−ＶＳＳ）間の経路内に直列接続のＰチャネルおよび
ＮチャネルＦＥＴ８４１および８４３を有し、それらＦ
ＥＴの接続部はチェーンの端部に接続する。同様に、図
２１（Ａ）に示すチェーンは、電源−ＧＮＤ（すなわち
ＶＤＤ−ＶＳＳ）間の経路内に直列接続のＰチャネルＦ
ＥＴおよびＮチャネルＦＥＴ８５１および８５３を有
し、それらＦＥＴの接続部はチェーンの端部に接続され
る。ＦＥＴゲート制御信号選択により、これらＶＤＤ−
ＶＳＳ間の経路が導通するのは、ｐｒｅおよび／ｐｒｅ
の遷移中のみである。図２０（Ｂ）および図２１（Ｂ）
は、それぞれ、図２０（Ａ）および図２１（Ａ）に示す
チェーンのプリチャージのタイミングを示す。

【００４５】チェーンの一方端部からのプリチャージが
十分高速である場合もあるが、図１８（Ａ）および図１
９（Ａ）の回路は、休止プリチャージ状態における抵抗
の大きい電源−ＧＮＤ電流経路のため、望ましくない場
合がある。図２２（Ａ）および図２３（Ａ）に示すチェ
ーンは、プリチャージが完了するまで評価がなされない
ようにするトランジスタを含むことによって、この問題
を解決する。図２２（Ａ）は、このチェーンがプルダウ
ンを実現するよう設計された場合を示し、図２３（Ａ）
は、同じ概念をプルアップの場合について示す。図２２
（Ａ）に示すチェーンは、チェーンの端部と接地との間
に接続されたＮチャネルＦＥＴ８６１を有する。図２３
（Ａ）に示すチェーンは、チェーンの端部と電源ＶＤＤ
端子との間に接続されたＰチャネルＦＥＴ８６３を有す
る。プリチャージパルスは、ＦＥＴ８６１および８６３
のゲートに送られる。図２２（Ｂ）および図２３（Ｂ）
はそれぞれ、図２２（Ａ）および図２３（Ａ）に示すチ
ェーンのプリチャージのタイミングを示す。

【００４６】（クロック電力を制限するために）チェー
ン内のクロックドデバイスの数もまた同時に制限し、さ
らに、プリチャージ中の抵抗の大きい電源−ＧＮＤの短
絡の可能性を除去することも望ましい場合がある。ま
た、図１８（Ａ）、図１９（Ａ）、図２２（Ａ）および
図２３（Ａ）に示すように、一方端部のみからプリチャ
ージすることが好ましい場合もあるが、短絡電流を防ぐ
ために、図２２（Ａ）および図２３（Ａ）のクロック制
御型デバイスの代わりに、データ制御型デバイスを使用
することが好ましい。このため、ｋ／ｋｎ信号を駆動す
る（「ｋドライバ」と称される）回路が設けられ、それ
により、プリチャージデバイスから最も離れた列に対応
するｋドライバが、他の列の場合と同様に、また、図１
８（Ａ）、図１９（Ａ）、図２０（Ａ）、図２１
（Ａ）、図２２（Ａ）および図２３（Ａ）においてもそ
うであったように、ハイ／ハイではなく、休止ロー／ロ
ー状態を有するようになる。このチェーン設計は図２４
（Ａ）および図２５（Ａ）に示され、２つの異なる種類
のｋ信号が、ｋＬまたはｋＨと表示されて、チェーンデ
バイスを通じる単一の線として概念的に示される。ここ
でもやはり、用いられるコアセルは図９のものであり、
チェーンデバイス上のｋ線は単に概念的なものである。
図２４（Ａ）は、このチェーンがプルダウンを実現する
よう設計された場合を示し、図２５（Ａ）は、同じ概念
をプルアップについて示す。図２４（Ｂ）および図２５
（Ｂ）は、それぞれ、図２４（Ａ）および図２５（Ａ）
に示したチェーン内のプリチャージのタイミングを示
す。

【００４７】先のすべてのチェーン設計について、電荷
の共有の可能性を完全に排除することは設計の目標の１
つであるが、もしチェーンの長さが変更可能である必要
がなく固定されている場合には、ある程度の電荷の共有
は許容可能であって、チェーン内に意図的に設計される
場合がある。少数のチェーンノードをプリチャージせず
におくことによって、プリチャージ遅延および電力をわ
ずかに低下させることが可能である。この技術を図２６
（Ａ）および図２７（Ａ）に示す。ｋＬ列は、チェーン
のプリチャージデバイスとは反対側の端部から、チェー
ンの中央へと移動される。このｋＬ列より左側の列は、
ｋＬまたはｋＨで駆動され得る。統計的にはあり得ない
が、ｋＨ列内のすべてのビットが一致し、しかし、他の
列の１または複数において不一致である場合には、プリ
チャージされないノード上の電荷（または電荷の不足）
が、インバータゲートにおける電圧を一致と評価され得
ない中間値に変化させる。もしこの状況が了解されかつ
考慮に入れられている場合には、これは許容可能であろ
う。図２６（Ａ）はこのチェーンがプルダウンを実現す
るよう設計された場合を示し、図２７（Ａ）は同じ概念
をプルアップについて示す。図２６（Ｂ）および図２７
（Ｂ）はそれぞれ、図２６（Ａ）および図２７（Ａ）の
チェーンのプリチャージのタイミングを示す。

【００４８】示されたすべての例示の設計において、一
致センス回路は簡単なインバータとして表されている
が、実際には、この回路はいかなるスタティックまたは
ダイナミック電圧センスデバイスとして実現することも
可能である。

【００４９】目標とする応用のいくつかにおいては、一
致と不一致との間にかなりの程度の共通性が存在する場
合がある（すなわち、それらがほんの数ビットの差であ
ったり、共通の連続するビットの長いストリングを有す
る場合がある）ため、これらの「ほぼ一致」のプリチャ
ージに過剰な電力が消費される場合がある。これは特
に、ワードのセグメント（チェーン全体）が、不一致の
ワード内で一致する場合に当てはまる。この状況は、従
来のワイヤードＮＯＲ一致線ＣＡＭ内では見られなかっ
たものである。

【００５０】（応用を限定するものではないが）上述の
状況の一例がＡＴＭアドレス探索である。このアドレス
は、２つのフィールドからなる。すなわち、仮想チャネ
ル識別子（ＶＣＩ）と仮想経路識別子（ＶＰＩ）であ
る。多くのエントリは、（ａ）同じＶＰＩを有しかつＶ
ＣＩの数ビットが異なるか、または、（ｂ）同じＶＣＩ
を有しかつＶＰＩの数ビットが異なる。このような場合
において電力消費を制限するために、チェーン内のビッ
トの順序をスクランブルすることが有益である。

【００５１】ほとんどのメモリにおいては、列はビット
スライス方式で構成され、それにより、あるデータビッ
トに関連するすべての列はともにまとめられる。この開
示において説明したアーキテクチャは、ビットスライス
方式ではなく、図２８に示すようなワードスライス方式
である。このため、すべてのワードを繋ぐ（すなわち、
ビットの各々に関連するすべての列を繋ぐ）グローバル
データバス９１０が必要となる。このバスに関して認め
られることは以下の通りである：・バス９１０は、双方
向データを与えて、サーチ、読出または書込動作に使用
され得る、および、・バス９１０上へのすべてのドライ
バは三状態可能でなければならない。

【００５２】この発明の特定の実施例を詳細に説明した
が、前掲の請求の範囲に規定したこの発明の範囲から離
れることなく、多くの変形、修正および適合がなされ得
ることは理解されるであろう。

【図面の簡単な説明】

【図１】従来のＣＡＭを示した図である。

【図２】この発明の一実施例に従ったＣＡＭを示した図
である。

【図３】ＮＯＲゲートとＮＯＴ−ＡＮＤゲートとの論理
的等価性を示す図である。

【図４】ＮＯＴ−ＡＮＤゲートの論理的セグメント化を
示す図である。

【図５】（Ａ）は２つのセグメントからなる一致線回路
を示した図であって、（Ｂ）は（Ａ）に示す２つのセグ
メントの回路を概念的に捉えた図である。

【図６】（Ａ）は記憶装置の単一のワードをその一致線
とともに示した図であって、（Ｂ）は１つのエンコーダ
を共有する４つのワードを示す図である。

【図７】（Ａ）は２つのエンコーダを有する単一の物理
的な行を示した図であって、（Ｂ）は（Ａ）に示した行
を複数有するアレイを示す図である。

【図８】（Ａ）および（Ｂ）はそれぞれ、４個のセグメ
ントおよび８個のセグメントを有する多数のワードを示
す図である。

【図９】メモリコアセルのトランジスタレベルの概略図
である。

【図１０】メモリコアセルの上部金属層の概観図であ
る。

【図１１】修正されたコアセルの第１の例を示す図であ
る。

【図１２】修正されたコアセルの第２の例を示す図であ
る。

【図１３】修正されたコアセルの第３の例を示す図であ
る。

【図１４】プリチャージの完了を検出するのに使用され
るダミーチェーンを示す図である。

【図１５】プリチャージセンス回路の簡単な実現を示す
図である。

【図１６】（Ａ）はサイクル内プリチャージを有するプ
ルダウンチェーン回路を示した図であって、（Ｂ）はそ
のプリチャージの信号タイミングを示す図である。

【図１７】（Ａ）はサイクル内プリチャージを有するプ
ルアップチェーン回路を示した図であって、（Ｂ）はそ
のプリチャージの信号タイミングを示す図である。

【図１８】（Ａ）は休止プリチャージを有するプルダウ
ンチェーン回路を示した図であって、（Ｂ）はそのプリ
チャージの信号タイミングを示す図である。

【図１９】（Ａ）は休止プリチャージを有するプルアッ
プチェーン回路を示した図であって、（Ｂ）はそのプリ
チャージの信号タイミングを示す図である。

【図２０】（Ａ）はチェーンの両端部からの休止プリチ
ャージを有するプルダウンチェーン回路を示した図であ
って、（Ｂ）はそのプリチャージの信号タイミングを示
す図である。

【図２１】（Ａ）はチェーンの両端部からの休止プリチ
ャージを有するプルアップチェーン回路を示した図であ
って、（Ｂ）はそのプリチャージの信号タイミングを示
す図である。

【図２２】（Ａ）は休止プリチャージおよび単一のクロ
ック制御型休止オフデバイスを有するプルダウンチェー
ン回路を示した図であって、（Ｂ）はそのプリチャージ
の信号タイミングを示す図である。

【図２３】（Ａ）は休止プリチャージおよび単一のクロ
ック制御型休止オフデバイスを有するプルアップチェー
ン回路を示した図であって、（Ｂ）はそのプリチャージ
の信号タイミングを示す図である。

【図２４】（Ａ）は休止プリチャージと単一のデータ制
御型休止オフデバイスとを有するプルダウンチェーン回
路を示した図であって、（Ｂ）はそのプリチャージの信
号タイミングを示す図である。

【図２５】（Ａ）は休止プリチャージと単一のデータ制
御型休止オフデバイスとを有するプルアップチェーン回
路を示した図であって、（Ｂ）はそのプリチャージの信
号タイミングを示す図である。

【図２６】（Ａ）は休止プリチャージと故意の電荷共有
とを有するプルダウンチェーン回路を示した図であっ
て、（Ｂ）はそのプリチャージの信号タイミングを示す
図である。

【図２７】（Ａ）は休止プリチャージと故意の電荷共有
とを有するプルアップチェーン回路を示した図であっ
て、（Ｂ）はそのプリチャージの信号タイミングを示す
図である。

【図２８】列がワードスライス方式で構成される、アー
キテクチャを示す図である。

【符号の説明】

１１０ コアセル ２１０ コアセル ２１２ 一致線 ２１４ ビット線 ２２０ ＡＮＤゲート ２２４ ワード一致線 ９１０ グローバルデータバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガーネット・フレデリック・ランドゥル・ ギブソン カナダ国、ケイ２ジィ ５ブイ５ オンタ リオ、ネピーン、レンウッド・クレセン ト、59 (72)発明者 ファーハッド・シャファイ カナダ国、ケイ２ジェイ ４ケイ８ オン タリオ、ネピーン、ロングシャー・サーク ル、199 (72)発明者 アーミン・ジョージ・ブルシュケ カナダ国、ケイ２エイチ ５エヌ８ オン タリオ、ネピーン、ヘリントン・コート、 21

Claims (34)

【特許請求の範囲】
1. 【請求項１】 ｗ個のワードの一致手段を含み、各ワー
   ドはｉ個のセグメント化された一致線チェーンを含み、
   各一致線チェーンは一致線によってチェーン接続される
   ｂ／ｉ個のコアセルを含み、各コアセルはデータを記憶
   するための手段を含み、ここで、ｗ、ｉおよびｂは整数
   であり、さらに、 それぞれの行の一致線チェーンを論理的に結合するため
   の論理手段と、 論理手段からの出力に基づいてサーチ結果を出力するた
   めの符号化手段とを含む、内容参照メモリ（ＣＡＭ）。
2. 【請求項２】 論理手段は、それぞれの行の一致線チェ
   ーンからの出力に応答して論理出力を与えるＮＡＮＤ回
   路手段を含む、請求項１に記載のＣＡＭ。
3. 【請求項３】 チェーン上のデータ信号の遷移を感知す
   るための手段をさらに含む、請求項１に記載のＣＡＭ。
4. 【請求項４】 一致を示すためのデータ信号のスウィン
   グ極性は上または下である、請求項３に記載のＣＡＭ。
5. 【請求項５】 ｉ＝２であって、一致線チェーンの対が
   鏡映対称に配向され、それにより、それらの出力が互い
   に向き合って、２つのチェーンからの２つの部分的一致
   結果を論理手段によって論理的に組合せることが容易に
   なる、請求項１に記載のＣＡＭ。
6. 【請求項６】 論理手段はＡＮＤ論理手段を含み、各ワ
   ード毎に設けられかつ一致線チェーン上の部分的一致結
   果の論理積からもたらされるワード一致線は、一致結果
   を符号化手段に伝達するように経路付けされる、請求項
   ５に記載のＣＡＭ。
7. 【請求項７】 ワード一致線は物理的に、コアセル上に
   わたってコアセル内で使用される他のすべての信号より
   も上層の金属層内で選択的に経路付けされる、請求項６
   に記載のＣＡＭ。
8. 【請求項８】 符号化手段は複数のエンコーダを含む、
   請求項６に記載のＣＡＭ。
9. 【請求項９】 多数のワードは符号化手段に隣接して配
   置され、多数のワード一致線は各コアセル上に延びて、
   多数のワード一致線が行ごとに経路付けされることを可
   能にする、請求項６に記載のＣＡＭ。
10. 【請求項１０】 ワード一致線はコアセル上にわたって
    コアセル内で使用される他のすべての信号よりも上層の
    金属層内で選択的に経路付けされる、請求項９に記載の
    ＣＡＭ。
11. 【請求項１１】 部分的一致結果はコアセルの上層で選
    択的に経路付けされて、ＡＮＤ論理手段内で組合せられ
    る、請求項６に記載のＣＡＭ。
12. 【請求項１２】 一致線セグメントの対からの結果は最
    初に論理ＡＮＤ演算によって２次の部分的結果に組合せ
    られ、該結果がその後、コアセルの上方で経路付けられ
    て、エンコーダに隣接する最終のＡＮＤゲートで合成さ
    れるようにする、請求項１１に記載のＣＡＭ。
13. 【請求項１３】 コアセルはデータ記憶動作のための複
    数の電界効果トランジスタ（ＦＥＴ）を含み、さらに、
    チェーンの一方端部に第１の２値論理レベルを供給しか
    つクロック信号に応答して一致線チェーンを第２の２値
    論理レベルにプリチャージするための論理レベル／プリ
    チャージ手段を含む、請求項１に記載のＣＡＭ。
14. 【請求項１４】 論理レベル／プリチャージ手段は、チ
    ェーンの一方端部を第１の２値論理レベルの電源に直接
    結び付けるための手段を含む、請求項１３に記載のＣＡ
    Ｍ。
15. 【請求項１５】 論理レベル／プリチャージ手段は、一
    致センス回路に最も近いチェーンの他方端部に第１のＦ
    ＥＴを含む、請求項１３に記載のＣＡＭ。
16. 【請求項１６】 論理レベル／プリチャージ手段は、第
    １のＦＥＴによってチェーンを第２の２値論理レベルに
    プリチャージするための手段をさらに含み、これはサー
    チが実行されるべきクロックサイクルの始まりに続いて
    開始される、請求項１５に記載のＣＡＭ。
17. 【請求項１７】 論理レベル／プリチャージ手段はさら
    に、第１のＦＥＴによってチェーンを第２の２値論理レ
    ベルにプリチャージするための手段を含み、これはサー
    チ動作の完了に続いて開始され、ＣＡＭのサーチを行な
    わない休止状態の間中続行され、かつ、次のサーチ動作
    の開始に先立って終わり、そのチェーンのＦＥＴは、自
    身のゲート上の論理ハイレベルとするために、プリチャ
    ージ中、導通状態にある、請求項１５に記載のＣＡＭ。
18. 【請求項１８】 論理レベル／プリチャージ手段は、チ
    ェーンの一方端部に第１のＦＥＴを、かつ、一致センス
    回路から最も離れた位置のチェーンの他方端部に第２の
    ＦＥＴを含む、請求項１３に記載のＣＡＭ。
19. 【請求項１９】 論理レベル／プリチャージ手段は、第
    １および第２のＦＥＴの非導通時に導通するようにされ
    る第３のＦＥＴによって、チェーンの一方端部を第１の
    ２値論理レベルの電源に接続するための手段を含み、そ
    のチェーンのＦＥＴは、ゲート上の論理ハイレベルとす
    るためにプリチャージ中導通状態である、請求項１８に
    記載のＣＡＭ。
20. 【請求項２０】 第２のＦＥＴは第１のＦＥＴの非導通
    時に導通する、請求項１８に記載のＣＡＭ。
21. 【請求項２１】 論理レベル／プリチャージ手段は論理
    レベル手段およびプリチャージ手段を含み、 プリチャージ手段は、一致センス回路に最も近いチェー
    ンの端部における第１のＦＥＴによって、チェーンを第
    ２の２値論理レベルにプリチャージするためのものであ
    り、これは、サーチ動作の完了に続いて開始し、ＣＡＭ
    のサーチを行なわない休止状態中続行し、かつ、次のサ
    ーチ動作の開始前に終わり、 論理レベル手段は、チェーンの一方端部を第１の２値論
    理レベルの電源に直接結び付けるためのものであり、 チェーン内の一致センス回路への最近端部にあるコアセ
    ルはチェーン内の他のコアセルのものと同じＦＥＴを含
    み、比較データは休止プリチャージ状態中に逆の極性で
    与えられ、それにより、そのチェーンのＦＥＴのみがチ
    ェーン内の同様なＦＥＴ内で唯一、休止プリチャージ状
    態中に非導通であるＦＥＴとなるようにする、請求項１
    ３に記載のＣＡＭ。
22. 【請求項２２】 論理レベル／プリチャージ手段は論理
    レベル手段およびプリチャージ手段を含み、 プリチャージ手段は、一致センス回路に最も近いチェー
    ンの端部における第１のＦＥＴによって、チェーンを第
    ２の２値論理レベルにプリチャージするためのものであ
    り、これは、サーチ動作の完了に続いて開始し、ＣＡＭ
    のサーチを行なわない休止状態中続行し、かつ、次のサ
    ーチ動作の開始前に終わり、 論理レベル手段は、チェーンを第１の２値論理レベルの
    電源に直接結び付けるためのものであり、 チェーン内の予め定められかつ一定の位置におけるコア
    セルは、チェーン内の他のコアセルのものと同じＦＥＴ
    を含み、比較データは休止プリチャージ状態中に逆の極
    性で与えられ、それにより、そのチェーンのＦＥＴがチ
    ェーン内のそのようなＦＥＴのうち、休止プリチャージ
    状態中に非導通である唯一のＦＥＴとなるようにし、そ
    れによって、チェーンのサーチ中に発生して不一致を起
    こし得るいかなる電荷共有も、一致に似た結果を表わす
    が、理解されかつ考慮に入れられる程度である、請求項
    １３に記載のＣＡＭ。
23. 【請求項２３】 チェーン内の、および各ワードを作る
    チェーン間のビットの順序は、一致線、または部分的一
    致結果、遷移および電力消費を制限するように、意図的
    にかつ一定的にスクランブルされる、請求項１に記載の
    ＣＡＭ。
24. 【請求項２４】 コアセルは、 第１および第２のＮチャネルＦＥＴと第１および第２の
    ＰチャネルＦＥＴとを含み、これらは差動データを記憶
    するための２つの交差結合されたインバータを形成し、
    さらに、 差動ビット線への差動データノードに結合された第３お
    よび第４のＮチャネルＦＥＴを含み、これらＦＥＴは、
    読出および書込データ動作のためのアクセスを実現する
    よう、ワード線によってゲート制御され、さらに、 第５のＮチャネルＦＥＴと、 第６および第７のＮチャネルＦＥＴとを含み、第６およ
    び第７のＮチャネルＦＥＴのいずれか一方は、正の記憶
    ノードによってゲート制御され、かつ、正の比較ビット
    線を第５のＮチャネルＦＥＴのゲートに接続するための
    ものであり、他方は、負の記憶ノードによってゲート制
    御され、かつ、負の比較ビット線を第５のＮチャネルＦ
    ＥＴのゲートに接続するためのものであり、比較ビット
    線は読出および書込アクセスのために用いられるビット
    線とは物理的に別個のものであり、第５のＮチャネルＦ
    ＥＴのソースおよびドレインは隣接するセルのそれらに
    接続されてこのようなＦＥＴのチェーンを形成する、請
    求項１３に記載のＣＡＭ。
25. 【請求項２５】 ビット線に結合されたデータ記憶セル
    のアレイを含むＣＡＭ内で使用するためのダミー一致線
    チェーンであって、ダミー一致線チェーンはＣＡＭセル
    を含む、一致線チェーン。
26. 【請求項２６】 ＣＡＭセルは、一致することが保証さ
    れかつそのチェーンのＦＥＴが導通するモデルＣＡＭセ
    ルであって、モデルＣＡＭセルは、 ２つの交差結合されるインバータを形成する２つのＮチ
    ャネルＦＥＴと２つのＰチャネルＦＥＴとの組合せを含
    み、これは静的な差動データ記憶を実現し、さらに、 ２つの付加的なＮチャネルＦＥＴを含み、ワード線によ
    ってゲート制御されて、静的差動データノードを差動ビ
    ット線に接続して読出および書込動作のためのアクセス
    を実現し、さらに、 ２つのさらなるＮチャネルＦＥＴを含み、それらの一方
    は、正の比較ビット線によってゲート制御されて正の比
    較ビット線を第３のさらなるＮチャネルＦＥＴのゲート
    に接続し、他方は、負の比較ビット線によってゲート制
    御されて負の比較ビット線を同じ第３のさらなるＮチャ
    ネルＦＥＴのゲートに接続し、 比較ビット線は、読出および書込アクセスのために用い
    られるビット線とは物理的に異なるものであり、さら
    に、 第３のさらなるＮチャネルＦＥＴを含み、そのゲートは
    上述のように接続され、そのソースおよびドレインは隣
    接するセル内の同様のトランジスタに接続されてそのよ
    うなデバイスのチェーンを形成する、請求項２５に記載
    の一致線チェーン。
27. 【請求項２７】 ＣＡＭセルは、比較ビット線のうち１
    つが論理ハイ状態にある場合に一致することが保証さ
    れ、かつ、その場合にチェーンのＦＥＴが導通するモデ
    ルＣＡＭセルであって、モデルＣＡＭセルは、 ドレインおよびソースが未接続であり、かつワード線に
    よってゲート制御される２つの選択的なＮチャネルＦＥ
    Ｔを含み、これらはワード線にモデル負荷を与えるため
    のものであり、さらに、 インバータを形成するＮチャネルＦＥＴとＰチャネルＦ
    ＥＴとの組合せを含み、これは正の比較ビット線の論理
    状態を反転させ、さらに、 インバータを形成するＮチャネルＦＥＴとＰチャネルＦ
    ＥＴとの組合せを含み、これは負の比較ビット線の論理
    状態を反転させ、さらに、 ２つのさらなるＮチャネルＦＥＴを含み、それらの一方
    は、反転された正の比較ビット線によってゲート制御さ
    れて負の比較ビット線を第３のさらなるＮチャネルＦＥ
    Ｔのゲートに接続し、他方は、反転された負の比較ビッ
    ト線によってゲート制御されて正の比較ビット線を同じ
    第３のさらなるＮチャネルＦＥＴのゲートに接続し、さ
    らに、 第３のさらなるＮチャネルＦＥＴは、そのゲートは上述
    のように接続され、そのソースおよびドレインは近隣の
    セルの同様のトランジスタにまたは境界の場合には適当
    な他の回路に接続されてそのようなデバイスのチェーン
    を形成する、請求項２５に記載の一致線チェーン。
28. 【請求項２８】 ＣＡＭセルは、一致することが保証さ
    れ、かつそのチェーンのＦＥＴが導通するモデルＣＡＭ
    セルであって、モデルセルは、 選択的に含まれるがコアセルの残りの部分とは電気的に
    未接続の差動ビット線の対と、 選択的に含まれるがコアセルの残りの部分とは電気的に
    未接続の負の比較ビット線と、 ワード線によってゲート制御されて、静的差動記憶ノー
    ドを、負の静的記憶ノードの場合には正の供給電圧に、
    かつ、正の静的記憶ノードの場合にはフローティングソ
    ースに接続する、２つのＮチャネルＦＥＴと、 ソースが正の供給電圧に接続され、かつ、ゲートおよび
    ドレインが負の静的記憶ノードに合せて接続されて、そ
    の構成によって該負の静的記憶ノードが論理ハイ状態に
    保たれる、第１のＰチャネルＦＥＴと、 ソースが負の供給電圧に接続され、ゲートが前記負の静
    的記憶ノードに接続され、前記ノードは第１のＰチャネ
    ルＦＥＴによってハイに引上げられ、その結果導通状態
    となり、それにより、正の静的記憶ノードに接続された
    ドレインがその構成によって論理ロー状態に保たれる、
    第３のＮチャネルＦＥＴと、 ソースが正の供給電圧に接続され、ゲートが、第３のＮ
    チャネルＦＥＴによって論理ロー状態に保たれた、正の
    静的記憶ノードに接続され、その結果導通し、それによ
    り、負の静的記憶ノードに接続されたドレインが前述の
    ように第１のＰチャネルＦＥＴによってもたらされた論
    理ハイ状態に強制的に置かれるようになる、第２のＰチ
    ャネルＦＥＴと、 ソースが負の供給電圧に接続され、ゲートが正の静的記
    憶ノードに接続され、その結果非導通状態に置かれ、さ
    らに、ドレインが他のいかなるノードにも電気的に未接
    続の、第４のＮチャネルＦＥＴと、 ２つのさらなるＮチャネルＦＥＴとを含み，その第１
    は、正の静的記憶ノードによってゲート制御されて正の
    比較ビット線を第３のさらなるＮチャネルＦＥＴのゲー
    トに接続し、該素子はそのゲートの論理ロー状態によっ
    て非導通状態に置かれ，その第２は、負の静的記憶ノー
    ドによってゲート制御されて正の供給電圧を同じ第３の
    さらなるＮチャネルＦＥＴのゲートに接続し、該素子は
    そのゲートの論理ハイ状態によって導通状態にされ、 存在するいかなる１または複数の比較ビット線も、読出
    および書込アクセスのために用いられる存在するいかな
    る１または複数のビット線とも物理的に区別され、さら
    に、 ゲートが上述のように接続されてハイ状態にある第３の
    さらなるＮチャネルＦＥＴを含み、このＦＥＴは、導通
    状態にあって、ソースおよびドレインが隣接するセル内
    の同様のトランジスタに接続されて、そのような素子の
    チェーンを形成する、請求項２５に記載の一致線チェー
    ン。
29. 【請求項２９】 モデルＣＡＭセルにおいて、（ｉ）ワ
    ード線によってゲート制御されかつ負の静的記憶ノード
    に接続されるトランジスタへの正の供給電圧接続、およ
    び、（ii）第１のさらなるＮチャネルＦＥＴへの正の比
    較ビット線接続のいずれかまたは両方が、フローティン
    グまたは未接続のノードと置換され得る、請求項２８に
    記載の一致線チェーン。
30. 【請求項３０】 モデルＣＡＭセルにおいて、すべての
    差動ノードは、負および正に対してそれぞれ、対応する
    相補形の正および負の極性によって置き換えられる、請
    求項２８または、２９に記載の一致線チェーン。
31. 【請求項３１】 すべてのチェーンのプリチャージが完
    了した時点を判定するためのダミーチェーンをさらに含
    み、前記ダミーチェーンは、実際の記憶チェーンのコア
    セルと同数のダミーセルを含み、前記ダミーチェーンは
    常に、一致を有する実際のチェーンと同じ方法で、比較
    ビット線の遷移に応答して一致をモデル化して導通し、
    前記ダミーチェーンはプリチャージ回路とは反対側の端
    部に、プリチャージが完了した時点を検出するための手
    段を含む、請求項１に記載の一致線チェーン。
32. 【請求項３２】 一致が完了するのに十分な時間が経過
    した時点を判定するためのダミーワードをさらに含み、
    ここで、 該ワードは記憶装置の実際のワードと同じ数のチェーン
    にセグメント化され、 各チェーンは実際の記憶チェーンと同じ数のセルを有す
    るが、実際のコアセルに代えてダミーコアセルを含み、 各チェーンは常に一致をモデル化して導通し、かつ、一
    致を有する実際のチェーンと同じ方法で比較ビット線遷
    移に応答する、請求項１に記載のＣＡＭ。
33. 【請求項３３】 ＣＡＭのワードに周辺回路を接続する
    グローバルデータバスをさらに含み、前記バスはすべて
    のワードを結合し、かつ、双方向データを供給してサー
    チ、読出または書込動作に使用され、バスへのすべての
    ドライバは三状態可能である、請求項１に記載のＣＡ
    Ｍ。
34. 【請求項３４】 第１および第２のＮチャネルＦＥＴと
    第１および第２のＰチャネルＦＥＴとを含み、これらは
    差動データを記憶するための２つの交差結合されたイン
    バータを形成し、さらに、 差動ビット線への差動データノードに結合された第３お
    よび第４のＮチャネルＦＥＴを含み、これらＦＥＴは読
    出データおよび書込データ動作のためのアクセスを実現
    するよう、ワード線によってゲート制御され、さらに、 第５のＮチャネルＦＥＴと、 第６および第７のＮチャネルＦＥＴとを含み、これらの
    うち一方は、正の記憶ノードによってゲート制御され、
    かつ、正の比較ビット線を第５のＮチャネルＦＥＴのゲ
    ートに接続するものであり、他方は、負の記憶ノードに
    よってゲート制御され、かつ、負の比較ビット線を第５
    のＮチャネルＦＥＴのゲートに接続するものであり、こ
    れら比較ビット線は、読出アクセスおよび書込アクセス
    のために用いられるビット線とは物理的に異なり、第５
    のＮチャネルＦＥＴのソースおよびドレインは隣接する
    セルのそれらに接続されてそのようなＦＥＴのチェーン
    を形成する、コアセル。