JPH08180691A

JPH08180691A - 連想メモリセル

Info

Publication number: JPH08180691A
Application number: JP31806594A
Authority: JP
Inventors: Masato Yoneda; 田正人米
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1994-12-21
Filing date: 1994-12-21
Publication date: 1996-07-12

Abstract

(57)【要約】【目的】連想メモリのいずれの動作モードにおいても、
スタンバイ状態を保つことができ、いずれの動作モード
も高速動作が可能であり、省面積化、従って小サイズ
化、あるいは大容量化が可能で、かつ低消費電力で動作
可能な連想メモリセルの提供。【構成】ワード線と、第１および第２のビット線と、前
記ワード線、第１および第２のビット線によって書き込
まれたデータを記憶する第１および第２の記憶ノードを
有するメモリ部と、前記第１および第２のビット線によ
って与えられる一致検索データと前記メモリ部に記憶さ
れたデータとの一致不一致を検出する検出部と、この検
出部による一致不一致検出結果を示す一致検索線とを有
し、前記検出部の第１の電源または第２の電源と一致検
索線との間に少なくとも１個の制御トランジスタを設け
たことにより、上記目的を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、連想メモリセルに関
し、詳しくは、低消費電力で大容量化が可能な連想メモ
リセルに関する。

【０００２】

【従来の技術】連想メモリ(associative memory)は内容
参照メモリ(Content Addressable Memory ; CAM)とも呼
ばれ、通常のＲＡＭとしての書き込み、読み出しの他
に、一致検索の機能を具えている。このような連想メモ
リのメモリセルとして、従来から図７に示す連想メモリ
セルが提案されている。同図に示すようにこの従来の連
想メモリセル１００は、メモリ部１０２と検出部１０４
とからなる。

【０００３】メモリ部１０２は、第１および第２の記憶
ノード１０６および１０８を持ち、データを保持するた
めのフリップフロップを構成するクロスカップルされた
インバータ１１０および１１２と、読み出し(READ)／書
き込み(WRITE) 用ＮチャンネルＭＯＳトランジスタ（以
下、NMOSという）１１４および１１６と、ビット線（B
L）１１８およびビットバー線（BL^-) １２０と、連想
メモリセル１００へのデータの読み出し／書き込み用ワ
ード線（WL）１２２とを有する。また検出部１０４は、
イクスクルーシブオア（Exclusive OR）機能を持つ反一
致（排他的論理和）回路を構成し、２組の直列接続され
た２個のＮチャンネルＭＯＳトランジスタ１２４、１２
６、１２８、１３０と、一致検索線（ML）１３２とを有
する。

【０００４】このような従来の連想メモリセル１００へ
のデータの書き込みは、このデータをビット線１１８お
よびビットバー線１２０に付与した後、ワード線１２２
を”Ｈ”レベルにすることで行われ、この後、ワード線
１２２を”Ｌ”レベルにしても、クロスカップルされた
インバータ１１０および１１２がフリップフロップを構
成するので、書き込まれたデータは保持される。例え
ば、書き込まれるデータが”１”である時、ビット線１
１８は”Ｈ”レベルに、ビットバー線は”Ｌ”レベルと
される。この状態でワード線１２２を”Ｈ”レベルにす
ると、第１の記憶ノード１０６は”Ｈ”レベル、第２の
記憶ノード１０８は”Ｌ”レベルとなる。この後、ワー
ド線１２２を”Ｌ”レベルにしても、第１および第２の
記憶ノード１０６および１０８の”Ｈ”および”Ｌ”レ
ベルはそのまま保持される。

【０００５】一方、この連想メモリセル１００に記憶さ
れたデータの読み出しは、まず、ワード線１２２を”
Ｌ”レベルにし、ビット線１１８およびビットバー線１
２０を”Ｈ”レベルにプリチャージして、ワード線１２
２を”Ｈ”レベルにすることにより行われる。すなわち
上述した例では、第１の記憶ノード１０６は”Ｈ”レベ
ルであるため、ビット線１１８にプリチャージされた電
荷は流れ込まず、ビット線１１８の電圧降下は見られな
いが、第２の記憶ノード１０８は”Ｌ”レベルであるた
め、プリチャージされて”Ｈ”レベルにあるビットバー
線１２０からプリチャージ電荷が引き抜かれ、ビットバ
ー線１２０のプリチャージ電位は降下する。このビット
バー線１２０のプリチャージ電位の変化電圧（ΔＶ）を
計測することにより、データ”１”の読み出しが行われ
る。

【０００６】一方、一致検索動作は、ワード線１２２
を”Ｌ”レベルにし、一致検索線１３２をその末端に接
続されたプリチャージ手段（プリチャージトランジス
タ）１３６で”Ｈ”レベルにプリチャージした後、ビッ
ト線１１８およびビットバー線１２０に検索データを付
与することで行われる。ここで、連想メモリセル１００
の記憶データと検索データとが一致していれば、一致線
１３２のプリチャージ電位は変化しない。上述した例で
は、両データが”１”であれば、第１記憶ノード１０６
およびビット線１１８は”Ｈ”レベルであるので、検出
部１０４のＮＭＯＳ１２６および１２８はオンするが、
第２記憶ノード１０８およびビットバー線１２０は”
Ｌ”であるため、検出部１０４のＮＭＯＳ１２４および
１３０はオフの状態を保つ。このため、一致状態では、
一致線１３２からプリチャージされた電荷を引き抜くこ
とができず、一致線１３２はプリチャージされた状態
の”Ｈ”レベルを保つ。この一致線１３２の電位が変化
しないことを、一致線１３２の末端に接続されたセンス
アンプ１３４で計測して、一致を検出することができ
る。

【０００７】これに対し、両データが不一致の場合、一
致線１３２のプリチャージ電位は低下し、”Ｌ”レベル
となる。上述した例では、記憶データが”１”、検索デ
ータが”０”の場合、第２の記憶ノード１０８およびビ
ット線１１８は”Ｌ”レベルであり、検出部１０４のＮ
ＭＯＳ１２４および１２８はオフの状態を保つが、第１
の記憶ノード１０６およびビットバー線１２０は”Ｈ”
レベルであり、検出部１０４のＮＭＯＳ１２６および１
３０はオンする。このため、一致線１３２のプリチャー
ジ電荷は、ＮＭＯＳ１２６および１３０を通って接地電
源に引き抜かれ、一致線１３２の電位は低下し、”Ｌ”
レベルに変化する。この変化を一致線１３２の末端に接
続されたセンスアンプ１３４で検出することで、不一致
を検出することができる。

【０００８】また、特開平２−７８０９８号公報には、
メモリ部に不揮発性メモリを有するものではあるが、検
出部のイクスクルーシブオア（以下、ExORという）回路
を構成する４個ＮＭＯＳの少なくとも一部もしくは全部
をＰチャンネルＭＯＳトランジスタ（以下、PMOSとい
う）に変え、ＥｘＯＲもしくはイクスクルーシブＮＯＲ
(Exclusive NOR. 以下 ExNORという）機能を実現するこ
とを開示し、回路構成によっては誤動作が少ないＣＡＭ
（連想メモリ）となることを開示している。

【０００９】ところで、最近では、連想メモリの高速動
作を得るために、上記従来の連想メモリにおいても読み
出しスタンバイ状態に保つことが行われている。図７に
示す連想メモリセル１００においては、ビット線１１８
およびビットバー線１２０を常時”Ｈ”レベルに保持し
て、読み出しスタンバイ状態にしておき、読み出し時の
ビット線対のプリチャージ期間を失くして高速読み出し
を可能にすることが行われている。このため、検出部１
０４の接地側の２つのＮＭＯＳ１２８および１３０は共
に常時オンしている。従って、検出部１０４の一致線側
の２つのＮＭＯＳ１２４および１２６のうちゲートが”
Ｈ”レベルの記憶ノードに接続されている方のＮＭＯＳ
はオンしていることから、一致線１３２は接地されるこ
とになる。すなわち、上述した例では記憶ノード１０６
が”Ｈ”レベルであるので、ＮＭＯＳ１２６がオンし、
ＮＭＯＳ１３０もオンしていることから、一致検索線１
３２は接地される。このため、読み出しスタンバイ状態
では、一致検索線１３２をプリチャージして、一致検索
スタンバイ状態にすることができない。すなわち一致検
索スタンバイ状態と読み出しスタンバイ状態とを両立さ
せることができず、動作モードの高速動作ができないと
いう問題があるばかりか、一方の動作モードの際にも、
一致検索線およびビット線対の両方がプリチャージとデ
ィスチャージが繰り返されるため、結果として消費電力
が増大してしまうという問題があった。

【００１０】このため、この問題点を解消した改良され
た連想メモリセルが特開平２−１９２０９８号公報に開
示されている。ここに開示された連想メモリセルを図８
に示す。図８に示す連想メモリセル１４０は、図７に示
す連想メモリセル１００の検出部１０４の接地側のＮＭ
ＯＳ１２８および１３０のソースを直接接地せず、検出
部１４２のＮＭＯＳ１２８および１３０のソースを一致
検出制御信号線１４４に接続し、この一致検出制御信号
線１４４の末端に接続されたディスチャージ回路（NMO
S）１４６によって、一致検索動作時のみディスチャー
ジ回路のＮＭＯＳ１４６をオンして”Ｌ”レベルの電位
にする、すなわち接地するようにしたものである。

【００１１】連想メモリセル１４０をこのような構成と
することにより、ビット線１１８およびビットバー線１
２０を共に”Ｈ”レベルにする読み出しスタンバイ状態
であって、検出部１４２の両ＮＭＯＳ１２４および１２
８もしくは両ＮＭＯＳ１２６および１３０がオンしてい
るとしても、一致検索動作時以外は一致検出制御信号線
１４４は”Ｈ”レベルに維持されるので、一致検索線１
３２を”Ｈ”レベルにプリチャージし、一致検索スタン
バイ状態にするとができる。こうして、連想メモリセル
１４０においては、読み出し動作および一致検索動作の
両方を同時にスタンバイ状態にすることができ、連想メ
モリの動作、すなわち書き込み、読み出し、一致検索動
作のいずれも高速化することができ、かつ低消費電力化
することができる。

【００１２】

【発明が解決しようとする課題】ところが、図８に示す
連想メモリセル１４０を用いる場合、一致検出制御信号
線１４４は、１ワードを構成する、例えば３２個の連想
メモリセル１４０で共通化され、配線遅延を短くするた
め、これらの１ワードの連想メモリセルを貫通させるた
めに金属（メタル）配線が必要になる。しかしながら、
現在、高集積化、大容量化が求められている連想メモリ
において、各ワード毎にメタル配線を１本増加すること
は面積増大を招き、高集積化、大容量化の防げになると
いう問題があった。さらに、各連想メモリセル１４０毎
にこのメタル配線１４４とＮＭＯＳ１２８および１３０
のソースとコンタクトをとる必要があり、コンタクトの
幅はメタル配線の最小幅よりも広くなるためさらに面積
増大を招くという問題があった。これに加え、面積を小
さくするために連想メモリにおいては、隣接する連想メ
モリセルにおいて、電源や接地を共通化することが行わ
れているが、図８に示す連想メモリセル１４０では、図
７のＮＭＯＳ１２８および１３０の接地ノードが接地と
異なるメタル配線１４４のノードとなっており、メモリ
部１０４のラッチインバータ１１０および１１２の接地
ノードと共通化できず、さらに面積増大を招く結果とな
るという問題があった。

【００１３】一方、図９に示す連想メモリセル１５０の
ように、特開平２−７８０９８号公報の開示に従って、
図７に示す連想メモリセル１００の検出部１０４の４個
のＮＭＯＳ１２４〜１３０をすべてＰＭＯＳ１５４、１
５６、１５８および１６０に変更して検出部１５２を構
成することもできる。連想メモリセル１５０では、検出
部１５２の一致検索線（ML^-）１６２の末端にはセンス
アンプ１６４およびディスチャージ手段（ディスチャー
ジトランジスタ）１６６が接続されている。一致検索時
には、予めディスチャージトランジスタ１６６によって
一致検索線１６２はディスチャージされて”Ｌ”レベル
に保持される。ここで、記憶データと検索データとが一
致の際には一致検索線１６２の電位は変化しないが、不
一致の時には検出部１５２のＰＭＯＳ１５４と１５８も
しくは１５６と１６０を介して一致検索線１６２はチャ
ージアップされ、その電位が上昇する。これをセンスア
ンプ１６４で検出することにより、一致、不一致検出を
行うことができる。

【００１４】図９に示す連想メモリセル１５０では、一
致検索スタンバイ状態は、一致検索線１６２を”Ｌ”レ
ベルに保持することであるが、ゲートがビット線１１８
およびビットバー線１２０に接続されたＰＭＯＳ１５４
および１５６は共にＰチャンネルＭＯＳトランジスタで
あるため、読み出しスタンバイ状態にしてビット線１１
８およびビットバー線１２０を共に”Ｈ”レベルにして
も、ＰＭＯＳ１５４および１５６はオフの状態を持つの
で、一致検索および読み出しの両方をスタンバイ状態に
することができる。しかしながら、書き込み／読み出し
を行って、ビット線１１８とビットバー線１２０に反転
信号が付与されている時、連想メモリセル１５０のメモ
リ部１０２の記憶ノード１０６および１０８のいずれか
一方は必ず”Ｌ”レベルであるので、これがビット線１
１８またはビットバー線１２０の”Ｌ”と一致すると、
一致検索線１６２がチャージアップされ、スタンバイ状
態が保てないという問題があった。

【００１５】また、最近、ＤＲＡＭやＳＲＡＭでは、検
出感度を上げるために、読み出しスタンバイ状態でビッ
ト線１１８およびビットバー線１２０を共にＶｃｃ（電
源電圧）のフル電圧ではなく、例えば１／２Ｖｃｃ等の
中間電位にしておくことが行われている。例えば、記憶
ノード１０６が”Ｈ”レベル、すなわち５Ｖ、記憶ノー
ド１０８が”Ｌ”レベル、すなわち０Ｖである記憶デー
タが”１”である時、このようにビット線１１８および
ビットバー線１２０の電位が１／２Ｖｃｃ、すなわちＶ
ｃｃが５Ｖで１／２Ｖｃｃが２．５Ｖであるとすると、
検出部１５２のＰＭＯＳ１５８はオンし、ＰＭＯＳ１５
４のソースにはＶｄｄの５Ｖが印加され、ゲートにはビ
ット線１１８によって２．５Ｖしか印加されないので、
ＰＭＯＳ１５４もオンし、一致検索線１６２はチャージ
アップ（昇圧）されてしまい、スタンバイ状態が保てな
いという問題があった。従って、図９に示す連想メモリ
セル１５２を用いる場合にも、図７に示す連想メモリセ
ル１００を用いる場合と同様の問題があった。

【００１６】本発明の目的は、上記従来技術の問題点を
解消し、連想メモリのいずれの動作モードにおいても、
作動中の動作モード以外のモードはスタンバイ状態を保
つことができ、いずれの動作モードも高速動作が可能で
あり、省面積化、従って小サイズ化、あるいは大容量化
が可能で、かつ低消費電力で動作可能な連想メモリセル
を提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ワード線と、第１および第２のビット線
と、前記ワード線、第１および第２のビット線によって
書き込まれたデータを記憶する第１および第２の記憶ノ
ードを有するメモリ部と、前記第１および第２のビット
線によって与えられる一致検索データと前記メモリ部に
記憶されたデータとの一致不一致を検出する検出部と、
この検出部による一致不一致検出結果を示す一致検索線
とを有し、前記検出部の第１の電源または第２の電源と
一致検索線との間に少なくとも１個の制御トランジスタ
を設けたことを特徴とする連想メモリセルを提供するも
のである。

【００１８】ここで、前記検出部は、直列接続された２
個のトランジスタからなるシリーズトランジスタ列を２
組有し、このシリーズトランジスタ列の少なくとも１組
と前記制御トランジスタは、第１の電源または第２の電
源と、前記一致検索線との間に任意の順序で直列接続さ
れるのが好ましい。また、前記検出部は、第１、第２、
第３および第４のトランジスタと、第１および第２制御
トランジスタとを有し、第１、第３のトランジスタおよ
び第１の制御トランジスタと、第２、第４のトランジス
タおよび第２の制御トランジスタとは、それぞれ前記第
１または第２の電源と前記一致検索線との間において任
意の順序で直列接続される２組のシリーズトランジスタ
列を構成し、前記第１および第２のトランジスタのゲー
トはそれぞれ前記第１および第２のビット線に接続さ
れ、前記第３および第４のトランジスタのゲートは、そ
れぞれ前記メモリ部の第２および第１の記憶ノードに接
続されるのが好ましい。また、前記制御トランジスタの
ゲートは、前記ワード線に平行で同種類の配線からなる
制御線によって接続されるのが好ましい。

【００１９】また、前記メモリ部は、前記第１および第
２の記憶ノードを形成するようクロスカップルされた２
個のインバータからなるフリップフロップと、書き込み
および読み出し用の第５および第６のＮチャンネルＭＯ
Ｓトランジスタとを有し、この第５および第６のＮチャ
ンネルＭＯＳトランジスタのゲートは前記ワード線に接
続され、前記第５および第６のＮチャンネルＭＯＳトラ
ンジスタのドレインはそれぞれ第１および第２のビット
線に接続され、前記第５および第６のＮチャンネルＭＯ
Ｓトランジスタのソースはそれぞれ前記フリップフロッ
プの第１および第２の記憶ノードに接続されるのが好ま
しい。

【００２０】また、前記第２の電源は接地であり、これ
に接続される前記検出部の２組のシリーズトランジスタ
列の各２個のトランジスタおよび制御トランジスタは、
ＮチャンネルＭＯＳトランジスタであるのが好ましく、
前記ワード線および制御線は共に平行な同種類の配線で
構成され、前記一致線は前記ワード線に平行な第１の金
属配線で構成され、前記第１および第２のビット線は前
記ワード線に対して垂直な第２の金属配線で構成され、
前記メモリ部のクロスカップルされたインバータの第２
の電源と前記検出部の第２の電源とは共通化されるのが
好ましい。

【００２１】また、前記第１の電源は高電位電源であ
り、これに接続される前記検出部の２組のシリーズトラ
ンジスタ列の各２個のトランジスタおよび制御トランジ
スタは、ＰチャンネルＭＯＳトランジスタであるのが好
ましく、前記ワード線および制御線は共に平行な同種類
の配線で構成され、前記一致線は前記ワード線に平行な
第１の金属配線で構成され、前記第１および第２のビッ
ト線は前記ワード線に対して垂直な第２の金属配線で構
成され、前記検出部の前記第１の電源と前記メモリ部の
クロスカップルされたインバータの第１の電源とは共通
化されるのが好ましく、前記共通化された第１の電源線
は、前記ワード線に平行な金属配線であるのが好まし
い。

【００２２】また、前記メモリ部のクロスカップルされ
たインバータの第２の電源は、共通化されるのが好まし
い。また、前記メモリ部のクロスカップルされたインバ
ータの一方のインバータを構成するＣＭＯＳトランジス
タのゲートと前記検出部の他方のシリーズトランジスタ
列の１つのＰチャンネルＭＯＳトランジスタのゲートと
は少なくとも共通化されるのが好ましい。

【００２３】

【発明の作用】本発明の連想メモリセルは、第１および
第２のビット線の対に付与された検索データとメモリ部
の第１および第２の記憶ノードに保持される記憶データ
との一致、不一致の検出を行う検出部において、この検
出部を構成する直列接続されたＭＯＳトランジスタと直
列に接続される制御トランジスタを一致検索線と第１の
電源または第２の電源（接地）との間に設けた構成を有
する。従って、読み出しスタンバイ状態にするためにビ
ット線およびビットバー線を共に”Ｈ”レベル（フル電
源電位レベル）あるいは１／２Ｖｃｃ（フル電源電位レ
ベルの２分の１）レベルに昇圧した状態にしても、一致
検索線も”Ｈ”レベルにプリチャージした状態を保つこ
とができる。このため、本発明の連想メモリセルで構成
される連想メモリは、いずれの動作モード、すなわち書
き込み、読み出し、一致検索のいずれの動作モードにお
いても高速動作を実現できるとともに低消費電力での動
作を実現できる。

【００２４】また、この制御トランジスタのゲートは、
各ワード毎に隣接する複数の連想メモリセルに亘ってワ
ード線に平行なポリシリコン配線によって形成すること
ができ、接続することができる。このため、従来技術の
連想メモリセルのように金属（メタル）配線を用いるも
のに比べて、省面積化が可能であり、小サイズ化、大容
量化を図ることができる。また、本発明の連想メモリセ
ル、特に検出部をＰＭＯＳで構成するものでは、第１の
電源および／または第２の電源（接地）を連想メモリセ
ル内あるいはワード毎あるいはビット毎に隣接する複数
の連想メモリセルに亘って共通化が可能であり、さらな
る省面積化、従って、小サイズ化、大容量化を図ること
ができる。

【００２５】

【実施例】本発明に係る連想メモリセルを添付の図面に
示す好適実施例に基づいて以下に詳細に説明する。図１
は、本発明に係る連想メモリセルの一実施例の回路図で
ある。

【００２６】同図１に示すように、本発明の連想メモリ
セル１０は、メモリ部１２と検出部１４とからなる。メ
モリ部１２は、第１および第２の記憶ノード１６および
１８を持ち、データを保持するためのフリップフロップ
を構成するクロスカップルされたインバータ２０および
２２と、読み出し(READ)／書き込み(WRITE) 用Ｎチャン
ネルＭＯＳトランジスタ（NMOS）２４および２６と、ビ
ット線（BL）２８およびビットバー線（BL^-）３０と、
連想メモリセル１０へのデータの読み出し／書き込み用
ワード線（WL）３２とを有する。メモリ部１２におい
て、第１の記憶ノード１６および第２の記憶ノード１８
は、フリップフロップを構成するクロスカップルされた
インバータ２０と２２との２つの接続点である。ＮＭＯ
Ｓ２４のドレインはビット線２８に、そのソースは第１
の記憶ノード１６に、そのゲートはワード線３２に接続
される。ＮＭＯＳ２６のドレインは、ビットバー線３０
に、そのソースは第２の記憶ノード１８に、そのゲート
はワード線３２に接続される。

【００２７】一方、検出部１４は、ＥｘＯＲ機能を持つ
反一致（排他的論理和）回路を構成し、２組の直列接続
された２個のＮＭＯＳ３４および３８と、３６および４
０と、これらのシリーズトランジスタにそれぞれ接続さ
れる制御トランジスタであるＮＭＯＳ４２と４４と、一
致検索タイミング制御線（以下、単に制御線という)(C
L) ４６と、一致検索線（以下、単に一致線という)(ML)
５２とを有する。ＮＭＯＳ３４、３８および４２と、
３６、４０および４４とは、それぞれシリーズトランジ
スタ列を構成する。図中左側のシリーズトランジスタ列
の上端のＮＭＯＳ３４のドレインは一致線５２に、下端
の制御ＮＭＯＳ４２のソースは接地に接続され、ＮＭＯ
Ｓ３４、３８および４２の各ゲートは、それぞれ第２の
記憶ノード１８、ビット線２８および制御線４６に接続
される。一方、図中右側のシリーズトランジスタ列にお
いては、上端のＮＭＯＳ３６のドレインは一致線５２
に、下端の制御ＮＭＯＳ４４のソースは接地に接続さ
れ、ＮＭＯＳ３６、４０および４４の各ゲートは、それ
ぞれ第１の記憶ノード１６、ビットバー線３０および制
御線４６に接続される。

【００２８】本発明の連想メモリセル１０は、以上のよ
うに構成されるが、このように構成される連想メモリセ
ル１０をマトリックス状に所定ワードおよび所定ビッ
ト、ワード方向およびビット方向に配列することによ
り、連想メモリが構成される。連想メモリにおいては、
ワード線３２、一致線５２および制御線４６は、互いに
平行にビット方向に延在し、ビット方向に（ワード線に
沿って）隣接する１ワード分の複数の連想メモリセル１
０において共通化される。ここで、制御線４６はワード
線３２と同様にトランジスタ(NMOS42,44;NMOS24,26と同
様）を構成するポリシリコンゲートを連続させたポリシ
リコン配線によって形成される。これに対し、一致線５
２は、アルミニウムなどの金属配線（メタル配線）によ
って形成される。なお、ビット線対となるビット線２８
およびビットバー線３０は、ワード線３２、制御線４
６、一致線５２と垂直な方向、すなわちワード方向に互
いに平行に延在し、ワード方向に（ビット線対に沿っ
て）隣接する複数の連想メモリセル１０において共通化
され、メタル配線で構成される。

【００２９】このような本発明の連想メモリセル１０へ
のデータの書き込みは、制御線４６を”Ｌ”レベルにし
た状態で、このデータをビット線２８およびビットバー
線３０に付与した後、ワード線３２を”Ｈ”レベルにす
ることで行われる。例えば、書き込まれるデータが”
１”である時、ビット線２８は”Ｈ”レベル、ビットバ
ー線は”Ｌ”レベルの信号が付与される。この状態でワ
ード線３２を”Ｈ”レベルにすると、ＮＭＯＳ２４を通
して第１の記憶ノード１６にはビット線２８の”Ｈ”レ
ベル、第２の記憶ノード１８にはＮＭＯＳ２６を通して
ビットバー線３０の”Ｌ”レベルが転送され、第１およ
び第２の記憶ノード１６および１８それぞれ、”Ｈ”お
よび”Ｌ”レベルがラッチされる。この後、ワード線３
２を”Ｌ”レベルにしても、クロスカップルされたイン
バータ２０および２２がフリップフロップを構成してい
るので、書き込まれたデータは保持される。すなわち、
ワード線３２を”Ｌ”レベルにしても、第１および第２
の記憶ノード１６および１８の”Ｈ”および”Ｌ”レベ
ルはそのまま保持される。

【００３０】一方、この連想メモリセル１０に記憶され
たデータの読み出しは、まず、制御線が”Ｌ”レベルに
あり、ビット線２８およびビットバー線３０が”Ｈ”レ
ベルにプリチャージされ、ワード線３２が”Ｌ”レベル
にある状態から、ワード線３２を”Ｈ”レベルにするこ
とにより行われる。すなわち上述した例では、第１の記
憶ノード１６は”Ｈ”レベルにあるため、ＮＭＯＳ２４
を通してビット線２８にプリチャージされた電荷は流れ
込まず、ビット線２８の電圧降下は見られないが、第２
の記憶ノード１８は”Ｌ”レベルであるため、プリチャ
ージされて”Ｈ”レベルにあるビットバー線３０からＮ
ＭＯＳ２６を通してプリチャージ電荷が引き抜かれ、ビ
ットバー線３０のプリチャージ電位は降下する。これら
のビット線２８およびビットバー線３０のプリチャージ
電位の変化を計測することにより、データ”１”の読み
出しが行われる。

【００３１】上述した連想メモリセル１０の書き込み動
作モードおよび読み出し動作モードにおいては、制御線
４６が”Ｌ”レベルに維持されるので、制御ＮＭＯＳ４
２および４４はオフの状態を保つ。このため、一致線５
２は、接地から切断されているので、ビット線対２８お
よび３０の状態、例えばフルＶｃｃスタンバイもしくは
１／２Ｖｃｃスタンバイ状態と第１および第２の記憶ノ
ードの状態（記憶データ）のいかんにかかわらず、一定
の状態を保持することができる。従って、一致線５２
を”Ｈ”レベルに保持して、一致検索スタンバイ状態を
維持することができる。その結果、一致検索を行わない
書き込みおよび読み出し動作モードにおいては、一致線
５２はプリチャージおよびディスチャージを繰り返すこ
とがなく、これに伴う消費電力を低減することができ
る。また、これらの書き込みおよび読み出し動作モード
から次のサイクルで一致検索を行っても、一致線５２は
すでに”Ｈ”レベルに維持されているので、プリチャー
ジ期間が不要であり、高速の一致検索動作を得ることが
できる。

【００３２】一方、一致検索動作は、ワード線３２が”
Ｌ”レベルにあり、一致検索線５２がその末端に接続さ
れたプリチャージ手段（プリチャージトランジスタ）５
６によってすでに”Ｈ”レベルにプリチャージされてい
る状態で、制御線４６を”Ｈ”レベルにした後、ビット
線２８およびビットバー線３０に検索データを付与する
ことで行われる。ここで、連想メモリセル１０の記憶デ
ータと検索データとが一致していれば、一致線５２を接
地に接続できず、一致線５２のプリチャージ電位は変化
しない。制御線４６が”Ｈ”レベルであるから、制御Ｎ
ＭＯＳ４２および４４はオンしているが、上述した例に
おいて、記憶データおよび検索データが共に”１”であ
れば、第１記憶ノード１６およびビット線２８は”Ｈ”
レベルであるので、検出部１４のＮＭＯＳ３６および３
８はオンするが、第２記憶ノード１８およびビットバー
線３０は”Ｌ”であるため、検出部１４のＮＭＯＳ３４
および４０はオフの状態を保つ。このため、一致状態で
は、制御ＮＭＯＳ４２および４４は共にオンしていて
も、ＮＭＯＳ３４および４０がオフしているため、一致
線５２からプリチャージされた電荷を接地に引き抜くこ
とができず、一致線５２はプリチャージされた状態の”
Ｈ”レベルを保つ。この一致線５２の電位が変化しない
ことを、一致線５２の末端に接続されたセンスアンプ５
４で計測して、一致を検出することができる。

【００３３】これに対し、記憶データおよび検索データ
が不一致の場合、２組のシリーズトランジスタ列のいず
れか一方がすべてオンし、一致線５２が接地に接続され
るので、一致線５２のプリチャージ電位は低下し、”
Ｌ”レベルとなる。上述した例では、記憶データが”
１”、検索データが”０”で異なっている場合、第２の
記憶ノード１８およびビット線２８は”Ｌ”レベルであ
り、検出部１４のＮＭＯＳ３４および３８はオフの状態
を保つが、第１の記憶ノード１６およびビットバー線３
０は”Ｈ”レベルであり、検出部１４のＮＭＯＳ３６お
よび４０はオンする。このため、一致線５２のプリチャ
ージ電荷は、図中右側のシリーズトランジスタ列のオン
しているＮＭＯＳ３６および４０ならびに制御ＮＭＯＳ
４４を通って接地電源に引き抜かれ、一致線５２の電位
は低下し、”Ｌ”レベルに変化する。この変化を一致線
５２の末端に接続されたセンスアップ５４で検出するこ
とにより、不一致を検出することができる。

【００３４】ところで、本発明の連想メモリセル１０に
おいては、上述したように、検出部１２のＥｘＯＲの機
能を発揮する２組の直列接続されたＮＭＯＳの一方の側
のＮＭＯＳ３４および３８と制御ＮＭＯＳ４２、ならび
に他方の側のＮＭＯＳ３６および４０と制御ＮＭＯＳ４
４のそれぞれ３個のＮＭＯＳは、図２（ａ）に示すよう
に、シリーズトランジスタ９０として構成される。図２
（ａ）において、参照符号９１はトランジスタ形成領域
（拡散領域）であり、この上にポリシリコンゲート９
２、９３、９４を形成することにより、ＮＭＯＳ３４、
３６および制御ＮＭＯＳ４２がシリーズトランジスタ列
９０として形成される。さらに制御ＮＭＯＳ４２（およ
び４４）のゲートはポリシリコン配線９４によって１ワ
ードの隣接する複数の連想メモリセルについて共通化さ
れる。

【００３５】従って、本発明の連想メモリセル１０を用
いる場合、図７に示す従来の連想メモリセル１００に対
して、制御ＮＭＯＳ４２および４４を形成する必要があ
る。しかし、これらの制御ＮＭＯＳ４２、４４は図２
（ａ）に示すようにそれぞれＮＭＯＳ３４および３８、
３６および４０のシリーズトランジスタとして設けら
れ、制御ＮＭＯＳ４２、４４のゲートは、トランジスタ
を形成するためのポリシリコン配線によって１ワードの
複数の隣接連想メモリセルについて共通化することがで
きるため、従来の連想メモリセル１００に対してポリシ
リコン配線９４を１本設けるために必要な分だけの面積
増大のみで、本発明の連想メモリセル１０の機能を達成
できる。本発明のメモリセル１０においては、図６
（ａ）に示すように、ポリシリコンゲート９３とポリシ
リコン配線９４との間のスペースとポリシリコン配線９
４分の面積増大、例えば図示例のように０．８μｍのデ
ザインルールを適用した場合、ラインアンドスペース(L
/S）で０．８／０．８（μｍ）となるので、従来のメモ
リセル１００より１ワードにつき１．６μｍ巾の面積増
大となる。

【００３６】これに対し、図８に示す連想メモリセル１
４０は、図７に示す従来の連想メモリセルに対し、読み
出しおよび一致検索のスタンバイ状態を同時にという本
発明と同様の機能を得るために、１ワードの複数の隣接
する連想メモリセル１４０について共通化された一致検
出制御信号線１４４を設ける必要があるが、この信号線
１４４はメタル配線によって形成する必要があるため、
配線層に１ワードにつき１本のメタル配線を増やすこと
になる。従って、図２（ｂ）に示すように、配線層のメ
タル配線１８１と１８２との間に、コンタクト１８３を
持つメタル配線１８４を設けることになり、その分の面
積増大を招く。ここで、上述した例と同様に、０．８μ
ｍのデザインルールを適用すると、メタル配線のライン
アンドスペース(L/S）は１．２／１．０（μｍ）となる
ため、単にメタル配線１８４を設けるだけで１ワードに
つき２．２μｍ巾の面積増大となる。ところで、一致検
出制御信号線１４４は各メモリセル１４０において検出
部１４２のＮＭＯＳ１２８および１３０のソース（トラ
ンジスタ形成領域）とコンタクトをとる必要があるた
め、コンタクト部は１．６μｍの幅が必要となり、スペ
ースは同様に１．０μｍ必要であることから、連想メモ
リセル１００に対し、１ワードにつき２．６μｍ幅の面
積増大を招くことになる。

【００３７】その結果、本発明の連想メモリセル１０
は、同じ機能を発揮できる図８に示す連想メモリセル１
４０に対し、１ワードにつき少なくとも１．０μｍ幅の
省面積（小サイズ化）を図ることができる。例えば、連
想メモリのサイズが２５６ワードであるとすると、２５
６μｍ、すなわち、０．２５６ｍｍの小サイズ化、省面
積化が可能となる。従って、高集積化、大容量化するこ
とも可能となる。本発明の連想メモリセルは、従来の連
想メモリセルに比べ、上述した動作の高速化、低消費電
力化の効果に加え、小サイズ化、省面積化、高集積化、
大容量化の効果も得ることができる。

【００３８】上述した例では、本発明の連想メモリセル
１０において検出部１４の２組のシリーズトランジスタ
に２個の制御ＮＭＯＳ４２および４４をそれぞれ直列に
接続しているが、本発明はこれに限定されず、図３に示
すように、接地（下）側のＮＭＯＳ３８および４０のソ
ースを共通化もしくは接続して、その接点にドレイン
が、ゲートが制御線４６に、ソースが接地電源に接続さ
れた１個の制御ＮＭＯＳ５８を設けるものであってもよ
い。

【００３９】さらに、上述した例では、検出部１４を構
成するトランジスタにＮＭＯＳのみを用いているが、こ
れらのＮＭＯＳの一部もしくは全部をＰＭＯＳに変えて
もよい。図４に示す連想メモリセル６０は、図１に示す
連想メモリセル１０の検出部１４の６個のＮＭＯＳの構
成に変えて、検出部６２をすべてＰＭＯＳによって構成
したものである。なお、メモリ部１２の構成は上述した
連想メモリセル１０と同一の構成を有するので、同一の
構成要素には同一の番号を付し、その説明は省略する。

【００４０】図４に示す連想メモリセル６０において、
検出部６２は、ＰＭＯＳ６４、７２および６８からなる
シリーズトランジスタとＰＭＯＳ６６、７４および７０
からなるシリーズトランジスタとの２組のトランジスタ
列と、一致検索線（ML^-) ８２とを有する。ＰＭＯＳ６
４、７２、６８は、この順序で直列に接続され、図中上
端のＰＭＯＳ６４のソースは一致線８２に、ゲートはビ
ット線２８に、図中下端のＰＭＯＳ６８のドレインは電
源に、ゲートはメモリ部１２の第２の記憶ノード１８に
接続される。中間のＰＭＯＳ７２は制御トランジスタで
あり、そのゲートは制御線７６に接続される。ＰＭＯＳ
６６、７４、７０は、この順序で直列に接続され、図中
上端のＰＭＯＳ６６のソースは一致線８２に、ゲートは
ビットバー線３０に、図中下端のＰＭＯＳ７０のドレイ
ンは電源に、ゲートはメモリ部１２の第１の記憶ノード
１６に接続される。中間のＰＭＯＳ７４は制御トランジ
スタであり、そのゲートは制御線７６に接続される。

【００４１】一致検索線８２の末端には、一致時の電位
の無変化、不一致時の電位の変化を検出するセンスアン
プ８４および一致検索スタンバイ状態にするために一致
線８２をプリディスチャージして、その電位を”Ｌ”レ
ベルに保持するディスチャージ手段（ディスチャージト
ランジスタ）８６が接続される。

【００４２】なお、このような連想メモリセル６０への
データの書き込み／読み出しは、制御線８２が”Ｈ”レ
ベルに保持され、制御ＰＭＯＳ７２および７４は共にオ
フの状態を保った状態で行われ、従って、一致線８２が
ディスチャージトランジスタ８６によってプリディスチ
ャージされた”Ｌ”レベルのスタンバイ状態を維持した
ままでも行われうる点を除いて、図１に示す連想メモリ
と全く同様にして行われるので、その説明は省略する。
もちろん、読み出しスタンバイ状態（ビット線対２８、
３０が共に”Ｈ”）および一致検索スタンバイ状態（一
致線８２”Ｌ”プレディスチャージ）が同時に可能なこ
とはいうまでもない。

【００４３】一方、一致検索動作は、ワード線３２が”
Ｌ”レベルにあり、一致検索線８２がプリディスチャー
ジトランジスタ８６によってすでに”Ｌ”レベルにプリ
ディスチャージされている状態で、制御線７６を”Ｌ”
レベルに、ビット線２８およびビットバー線３０に検索
データを付与することで行われる。ここで、連想メモリ
セル６０の記憶データと検索データとが一致していれ
ば、一致線８２を電源に接続できず、一致線８２のプリ
ディスチャージ電位は変化しない。制御線７６が”Ｌ”
レベルであるから、制御ＰＭＯＳ７２および７４はオン
しているが、上述した例において、記憶データおよび検
索データが共に”１”であれば、第２の記憶ノード１８
およびビットバー線３０は”Ｌ”レベルであるので、検
出部６２のＰＭＯＳ６６および６８はオンするが、第１
の記憶ノード１６およびビット線２８は”Ｈ”であるた
め、検出部６２のＰＭＯＳ６４および７０はオフの状態
を保つ。このため、一致状態では、制御ＰＭＯＳ７２お
よび７４は共にオンしていても、ＰＭＯＳ６４および７
０がオフしているため、プリディスチャージされた一致
線８２を電源によってチャージアップすることができ
ず、一致線８２はプリディスチャージされた状態の”
Ｌ”レベルを保つ。この一致線８２の電位が変化しない
ことを、一致線８２の末端に接続されたセンスアンプ８
４で計測して、一致を検出することができる。

【００４４】これに対し、記憶データおよび検索データ
が不一致の場合、２組のシリーズトランジスタ列のいず
れか一方のＰＭＯＳがすべてオンし、一致線８２が電源
に接続されるので、一致線８２のプリディスチャージ電
位は電源によるチャージアップによって上昇し、”Ｈ”
レベルとなる。上述した例では、記憶データが”１”、
検索データが”０”で異なっている場合、第１の記憶ノ
ード１６およびビットバー線３０は”Ｈ”レベルであ
り、検出部６２のＰＭＯＳ６６および７０はオフの状態
を保つが、第２の記憶ノード１８およびビット線２８
は”Ｌ”レベルであり、検出部６２のＰＭＯＳ６４およ
び６８はオンする。このため、プレディスチャージされ
た一致線８２は、電源から図中左側のシリーズトランジ
スタ列のオンしているＰＭＯＳ６８および制御ＰＭＯＳ
７２ならびにＰＭＯＳ６４を通って供給される電荷によ
ってチャージアップされ、一致線８２の電位は上昇
し、”Ｈ”レベルに変化する。この変化を一致線８２の
末端に接続されたセンスアップ８４で検出することによ
り、不一致を検出することができる。このように、検出
部６２をすべてＰＭＯＳで構成する連想メモリセル６０
もＮＭＯＳとＰＭＯＳとの相違はあるが制御線７６が１
ワードの隣接する複数の連想メモリセル６０で共通化さ
れたポリシリコン配線であることを始めとして、図１に
示す連想メモリセル１０と全く同様の作用効果を有す
る。

【００４５】ところで、図４に示す連想メモリセル６０
を用いた連想メモリアレイの一部を図５に示す。図５に
示す連想メモリセル６０₁は、メモリ部１２のクロスカ
ップルされたインバータ２０および２２をそれぞれＰＭ
ＯＳ２０ａとＮＭＯＳ２０ｂおよびＰＭＯＳ２２ａとＮ
ＭＯＳ２２ｂで構成している以外は、図４に示す連想メ
モリセル６０と全く同様の回路である。図４および図５
から明らかなように１つの連想メモリセル６０（６
０₁）は、４つのＮＭＯＳと８つのＰＭＯＳから構成さ
れている。これに対し、図１に示す連想メモリセル１０
は、インバータ２０および２２の構成を同じにすると、
１個当たり、１０個のＮＭＯＳと２個のＰＭＯＳから構
成されている。従って、連想メモリセルをＣＭＯＳトラ
ンジスタで構成する場合、図１に示す連想メモリセル１
０はＰＭＯＳとＮＭＯＳのバランスが悪いので、図４お
よび図５に示す連想メモリセル６０の方が、バランスが
よい点において優れている。

【００４６】また、図５から明らかなように、図４に示
す連想メモリセル６０を用いてメモリアレイを構成する
ものでは、メモリ部１２のラッチインバータ２０および
２２の電源と検出部６２の２組のシリーズトランジスタ
列の電源とは一致線８２と同様なメタル配線によって共
通化が可能であり（同図Ａ部分）、これらの電源を共通
化するメタル配線（例えば第１金属配線）５Ａは、一致
線８２、ワード線３２、制御線７６に平行に構成するこ
とができる。また、ビット線対２８および３０は、ワー
ド線３２（一致線８２、制御線７６）に垂直なメタル配
線（例えば第２金属配線）によって構成することができ
る。さらに、メモリ部１２のインバータ２０のＰＭＯＳ
２０ａとＮＭＯＳ２０ｂのゲート間およびこれから検出
部６２のＰＭＯＳ７０のゲートへの接続はポリシリコン
配線によって行うことができる。同様にインバータ２２
のＰＭＯＳ２２ａとＮＭＯＳ２２ｂのゲート間およびこ
れから検出部６２のＰＭＯＳ６８のゲートへの接続もポ
リシリコン配線によって行うことができる。これらのイ
ンバータ２０および２２のクロスカップルのための配線
はメタル配線（第１金属配線）によって行うことができ
る。さらに、また、メモリ部１２のメモリラッチインバ
ータ２０および２２の接地（ＮＭＯＳ２０ｂ、２２ｂの
接地）は自らの２つのインバータ内でか、あるいは、そ
れぞれ隣接する連想メモリセル６０₀および６０₂のメ
モリラッチインバータ２２および２０の接地と共通化す
ることができる。これらの接地を共通化するメタル配線
（第２金属配線）は、図５に示す例ではビット線対２
８、３０に平行に（ワード方向に）することができる
が、本発明はこれに限定されず、ワード線３２に平行に
（ビット方向に）することもできる。

【００４７】このように、ＰＭＯＳで構成する検出部６
２を持つ連想メモリセル６０は、レイアウト的にも、電
源や接地の共通化が可能であり、配線のレイアウトも容
易となることから、図１に示すＮＭＯＳで構成する検出
部１４を持つ連想メモリセル１０に比べ、さらに省面積
化、小サイズ化が可能であるという効果を持つ。

【００４８】なお、検出部１４のＥｘＯＲ回路を構成す
るＮＭＯＳ３４，３６，３８，４０と制御ＮＭＯＳ４
２，４２および検出部６２のＥｘＮＯＲ回路を構成する
ＰＭＯＳ６４，６６，６８，７０と制御ＰＭＯＳ７２，
７４の配置ならびに接続の順序は、２組のシリーズトラ
ンジスタ列となれば、特に制限的ではなく、種々の変形
が可能である。例えば、図６（ａ），（ｂ），（ｃ），
（ｄ）および（ｅ）に示すような検出部８８ａ，８８
ｂ，８８ｃ，８８ｄおよび８８ｅを構成してもよい。但
し、図６（ｃ）に示す検出部８８ｃの場合には、ビット
線対２８，３０が１／２Ｖｃｃスタンバイの状態でＰＭ
ＯＳ６４，６６がオンしており、制御ＰＭＯＳ７２，７
４がオフしていても、ＰＭＯＳ６８，７０は記憶データ
によるか一方は必ずオンしているので、制御ＰＭＯＳ７
２，７４のどちらかのドレインには電源電圧（Ｖｃｃ）
が印加されていることになる。このため、ビット線対２
８，３０に検索データが付与され、記憶データと一致の
場合、ビット線対２８，３０の一方がＶｃｃとなってＰ
ＭＯＳ６８，７０のうちオンしていない側のＰＭＯＳに
接続されたＰＭＯＳ６４，６６の一方の側がオフして
も、制御ＰＭＯＳ７２，７４の一方からチャージされて
いた少しの電荷が一致線８２に流入する。この少量のチ
ャージの流入が多数の連想メモリセルで生じると、一致
線８２を誤動作させる恐れがある。従って、図６（ｃ）
または（ｅ）に示す検出部８８ｃまたは８８ｅの構成よ
り他の構成をとるほうが好ましい。

【００４９】本発明に係る連想メモリセルは基本的に以
上のように構成されるが、本発明はこれに限定されず、
メモリ部の構成はクロスカップルされたインバータによ
るＳＲＡＭ形式のものに限定されず、不揮発性メモリを
用いるものや、ＤＲＡＭ形式のものであってもよいし、
メモリ部の書き込み／読み出し用トランジスタ、検出部
のＥｘＯＲもしくはＥｘＮＯＲ回路を構成する４個のト
ランジスタおよび制御トランジスタの構成の一部もしく
は全部をＰＭＯＳおよびＮＭＯＳを適当に混合にしたも
のとして回路を変形してよいなど、本発明の要旨を逸脱
しない範囲において、改良もしくは設計の変更が可能な
ことは勿論である。

【００５０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、書き込み状態、読み出しフルスタンバイ状態、読
み出し中間スタンバイ状態においても、一致検索スタン
バイ状態を保持でき、いずれの動作モードにおいても高
速動作が実現できるとともに低消費電力での動作を実現
できる。また、本発明によれば、従来の金属配線によっ
て同様の動作を可能にするものに比べ、省面積化が可能
で、小サイズ化、大容量化を図ることができる。さら
に、本発明によれば、第１の電源（電源）や第２の電源
（接地）の共通化が可能であり、さらなる省面積化、小
サイズ化、大容量化が可能である。

【図面の簡単な説明】

【図１】本発明に係る連想メモリセルの一実施例の回
路図である。

【図２】（ａ）は本発明の連想メモリセルに用いられ
るポリシリコン配線による面積増大の説明図であり、
（ｂ）は従来の連想メモリセルのメタル配線による面積
増大の説明図である。

【図３】本発明に係る連想メモリセルの別の実施例の
回路図である。

【図４】本発明に係る連想メモリセルの別の実施例の
回路図である。

【図５】本発明に係る連想メモリセルの別の実施例の
回路図である。

【図６】（ａ），（ｂ），（ｃ），（ｄ）および
（ｅ）は、いずれも本発明に係る連想メモリセルの検出
部の別の実施例の回路図である。

【図７】従来の連想メモリセルの回路図である。

【図８】従来の連想メモリセルの回路図である。

【図９】従来の連想メモリセルの回路図である。

【符号の説明】

１０，５０，６０，６０₀，６０₁，６０₂ 連想メモ
リセル１２メモリ部１４，６２，８８ａ，８８ｂ，８８ｃ，８８ｄ検出部１６，１８記憶ノード２０，２２インバータ２０ａ，２０ｂ，６４，６６，６８，７０ＰＭＯＳ２０ｂ，２２ｂ，２４，２６，３４，３６，３８，４
０，５８ＮＭＯＳ２８ビット線３０ビットバー線３２ワード線４２，４４制御ＮＭＯＳ４６，７６制御線５２，８２一致線５４，８４センスアンプ５６プリチャージ手段７２，７４制御ＰＭＯＳ８６プリディスチャージ手段９０シリーズトランジスタ列９１トランジスタ形成領域９２，９３ポリシリコンゲート９４ポリシリコン配線９５コンタクト

Claims

【特許請求の範囲】

【請求項１】ワード線と、第１および第２のビット線
と、前記ワード線、第１および第２のビット線によって
書き込まれたデータを記憶する第１および第２の記憶ノ
ードを有するメモリ部と、前記第１および第２のビット
線によって与えられる一致検索データと前記メモリ部に
記憶されたデータとの一致不一致を検出する検出部と、
この検出部による一致不一致検出結果を示す一致検索線
とを有し、前記検出部の第１の電源または第２の電源と一致検索線
との間に少なくとも１個の制御トランジスタを設けたこ
とを特徴とする連想メモリセル。
【請求項２】前記検出部は、直列接続された２個のトラ
ンジスタからなるシリーズトランジスタ列を２組有し、
このシリーズトランジスタ列の少なくとも１組と前記制
御トランジスタは、第１の電源または第２の電源と、前
記一致検索線との間に任意の順序で直列接続される請求
項１に記載の連想メモリセル。
【請求項３】前記検出部は、第１、第２、第３および第
４のトランジスタと、第１および第２制御トランジスタ
とを有し、第１、第３のトランジスタおよび第１の制御
トランジスタと、第２、第４のトランジスタおよび第２
の制御トランジスタとは、それぞれ前記第１または第２
の電源と前記一致検索線との間において任意の順序で直
列接続される２組のシリーズトランジスタ列を構成し、
前記第１および第２のトランジスタのゲートはそれぞれ
前記第１および第２のビット線に接続され、前記第３お
よび第４のトランジスタのゲートは、それぞれ前記メモ
リ部の第２および第１の記憶ノードに接続される請求項
１に記載の連想メモリセル。
【請求項４】前記制御トランジスタのゲートは、前記ワ
ード線に平行で同種類の配線からなる制御線によって接
続される請求項１〜３のいずれかに記載の連想メモリセ
ル。
【請求項５】前記メモリ部は、前記第１および第２の記
憶ノードを形成するようクロスカップルされた２個のイ
ンバータからなるフリップフロップと、書き込みおよび
読み出し用の第５および第６のＮチャンネルＭＯＳトラ
ンジスタとを有し、この第５および第６のＮチャンネル
ＭＯＳトランジスタのゲートは前記ワード線に接続さ
れ、前記第５および第６のＮチャンネルＭＯＳトランジ
スタのドレインはそれぞれ第１および第２のビット線に
接続され、前記第５および第６のＮチャンネルＭＯＳト
ランジスタのソースはそれぞれ前記フリップフロップの
第１および第２の記憶ノードに接続される請求項１〜４
のいずれかに記載の連想メモリセル。
【請求項６】前記第２の電源は接地であり、これに接続
される前記検出部の２組のシリーズトランジスタ列の各
２個のトランジスタおよび前記制御トランジスタは、Ｎ
チャンネルＭＯＳトランジスタである請求項２〜５のい
ずれかに記載の連想メモリセル。
【請求項７】前記ワード線および制御線は共に平行な同
種類の配線で構成され、前記一致線は前記ワード線に平
行な第１の金属配線で構成され、前記第１および第２の
ビット線は前記ワード線に対して垂直な第２の金属配線
で構成され、前記メモリ部のクロスカップルされたイン
バータの第２の電源と前記検出部の第２の電源とは共通
化される請求項６に記載の連想メモリセル。
【請求項８】前記第１の電源は高電位電源であり、これ
に接続される前記検出部の２組のシリーズトランジスタ
列の各２個のトランジスタおよび制御トランジスタは、
ＰチャンネルＭＯＳトランジスタである請求項２〜５の
いずれかに記載の連想メモリセル。
【請求項９】前記ワード線および制御線は共に平行な同
種類の配線で構成され、前記一致線は前記ワード線に平
行な第１の金属配線で構成され、前記第１および第２の
ビット線は前記ワード線に対して垂直な第２の金属配線
で構成され、前記検出部の前記第１の電源と前記メモリ
部のクロスカップルされたインバータの第１の電源とは
共通化される請求項８に記載の連想メモリセル。
【請求項１０】前記共通化された第１の電源線は、前記
ワード線に平行な金属配線である請求項９に記載の連想
メモリセル。
【請求項１１】前記メモリ部のクロスカップルされたイ
ンバータの第２の電源は、共通化される請求項８〜１０
のいずれかに記載の連想メモリセル。
【請求項１２】前記メモリ部のクロスカップルされたイ
ンバータの一方のインバータを構成するＣＭＯＳトラン
ジスタのゲートと前記検出部の他方のシリーズトランジ
スタ列の１つのＰチャンネルＭＯＳトランジスタのゲー
トとは少なくとも共通化される請求項８〜１１に記載の
連想メモリセル。