CN109524034A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备：第1存储单元，包含第1电阻变化元件；以及写入电路，对所述第1存储单元进行写入。所述写入电路包含第1电路及第2电路，所述第1电路包含第1输入端子及第2输入端子，该第1输入端子被供给基于来自所述第1存储单元的读出数据的第1信号，该第2输入端子被供给基于对所述第1存储单元的写入数据的第2信号；所述第2电路包含第1输入端子及第2输入端子，该第1输入端子被供给来自所述第1电路的输出端子的第3信号，该第2输入端子被供给第4信号。

Description

半导体存储装置
相关申请案
本申请案享有以日本专利申请案2017-179928号(申请日：2017年9月20日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
MRAM(Magnetic Random Access Memory，磁性随机存取存储器)是一种存储信息的存储单元使用了具有磁阻效应的存储元件的存储装置。MRAM作为以高速动作、大容量、非易失性为特征的下一代存储装置备受关注。
发明内容
实施方式提供一种抑制存储单元的可靠性劣化，且实现低功耗动作的半导体存储装置。
实施方式的半导体存储装置具备：第1存储单元，包含第1电阻变化元件；以及写入电路，对所述第1存储单元进行写入。所述写入电路包含第1电路及第2电路，所述第1电路包含第1输入端子及第2输入端子，该第1输入端子被供给基于来自所述第1存储单元的读出数据的第1信号，该第2输入端子被供给基于对所述第1存储单元的写入数据的第2信号；所述第2电路包含第1输入端子及第2输入端子，该第1输入端子被供给来自所述第1电路的输出端子的第3信号，该第2输入端子被供给第4信号。
附图说明
图1是表示实施方式的半导体存储装置的框图。
图2是更详细地表示实施方式的半导体存储装置的存储单元阵列、第1列选择电路及第2列选择电路的电路图。
图3A是表示实施方式的半导体存储装置的电阻性变化元件的剖视图。
图3B是用于说明实施方式的半导体存储装置的电阻性变化元件的写入的图，且是表示平行状态(P状态)下的电阻性变化元件的剖视图的图。
图3C是用于说明第1实施方式的半导体存储装置的电阻性变化元件的写入的图，且是表示反平行状态(AP状态)下的电阻性变化元件的剖视图的图。
图4是表示实施方式的半导体存储装置中的写入电路及读出电路的图。
图5是表示实施方式的半导体存储装置中的写入动作的第1例的命令序列的图。
图6是实施方式的半导体存储装置中的写入动作的第1例的各种信号的时序图。
图7是表示实施方式的半导体存储装置中的写入动作的第2例的命令序列的图。
图8是实施方式的半导体存储装置中的写入动作的第2例的各种信号的时序图。
图9是表示实施方式的半导体存储装置中的写入动作的第3例的命令序列的图。
图10是实施方式的半导体存储装置中的写入动作的第3例的各种信号的时序图。
图11是表示实施方式的半导体存储装置中的写入动作的第4例的命令序列的图。
图12是实施方式的半导体存储装置中的写入动作的第4例的各种信号的时序图。
图13是表示实施方式的半导体存储装置的第1变化例的图。
图14是表示实施方式的半导体存储装置中的写入电路及读出电路的第1变化例的图。
图15是表示实施方式的半导体存储装置中的写入电路及读出电路的第2变化例的图。
具体实施方式
以下参照附图说明实施方式。在附图中，对相同部分标注相同参照符号。
＜实施方式＞
以下，使用图1至图5，对实施方式的半导体存储装置进行说明。以下，以使用磁阻效应元件(MTJ(Magnetic Tunnel Junction，磁隧道结)元件)作为电阻变化元件来存储数据的MRAM为例进行说明，但并不限定于此。本实施方式可应用于将电阻变化元件的电阻差转换为电流差或电压差并读出的所有存储器。
此外，在以下说明中，只要无特别限定，则“连接”不仅包括直接连接，也包括介隔任意元件而连接的情况。另外，晶体管的第1端子表示源极或漏极中的一个，晶体管的第2端子表示源极或漏极中的另一个。另外，晶体管的控制端子表示栅极。
[实施方式的构成例]
图1是表示实施方式的半导体存储装置(MRAM)10的图。
如图1所示，半导体存储装置10包含输入输出电路11、逻辑控制器12、行解码器13、列解码器14a、14b及多个核心区块15。在图1中，具体地表示出1个核心区块15，但其它核心区块15也具有相同的构成。此外，核心区块15的个数为任意。另外，在图1中，为简化说明，表示将各区块间电连接的信号线的一部分。
逻辑控制器12根据外部输入信号(各种命令等)来控制半导体存储装置10整体。逻辑控制器12例如对行解码器13、列解码器14a、14b及多个核心区块15发送控制信号，而对各者进行控制。
更具体来说，逻辑控制器12对行解码器13发送行解码器控制信号RDC，对列解码器14a、14b发送列解码器控制信号CDC。另外，逻辑控制器12对各核心区块15的写入控制器18发送写入开始信号WRS，且对预取解码器19发送预取解码器控制信号PDC。进而，逻辑控制器12对各核心区块15的各存储器单元16中的读出电流吸收电路20发送读取吸收信号RDS，且对各核心区块15的各存储器单元16的读出电路24发送读出放大器使能信号SEN及信号RLEN。
输入输出电路11从外部接收写入数据，并基于该写入数据对各核心区块15的数据缓冲器17发送数据DATA。另外，从数据缓冲器17接收数据DATA，并向外部输出读出数据。
行解码器13基于来自逻辑控制器12的行解码器控制信号RDC，将来自外部设备的地址信号ADDR进行解码。然后，行解码器13根据解码结果选择对应的字线WL1－WLm(m为2以上的整数)中的任一个。以下，在不限定为字线WL1－WLm中的某一个的情况下，简单地表述为字线WL。字线WL电连接于多个核心区块15的各存储单元阵列22。
列解码器14a基于来自逻辑控制器12的列解码器控制信号CDC，将地址信号ADDR进行解码。然后，列解码器14a根据解码结果选择对应的第1列信号CSL1_1－CSL1_n(n为2以上的整数)中的任一个。以下，在不限定为第1列信号CSL1_1－CSL1_n中的某一个的情况下，简单地表述为第1列信号CSL1。第1列信号CSL1被发送至多个核心区块15的各第1列选择电路21a。
列解码器14b与列解码器14a同样地，基于来自逻辑控制器12的列解码器控制信号CDC，将地址信号ADDR进行解码。然后，列解码器14b根据解码结果选择对应的第2列信号CSL2_1－CSL2_n中的任一个。以下，在不限定为第2列信号CSL2_1－CSL2_n中的某一个的情况下，简单地表述为第2列信号CSL2。第1列信号CSL1_1－CSL1_n与第2列信号CSL2_1－CSL2_n分别一一对应。第2列信号CSL2被发送至多个核心区块15的各第2列选择电路21b。
核心区块15包含多个存储器单元16、多个数据缓冲器17、写入控制器18及预取解码器19。在图1中，具体地表示1个存储器单元16，但其它存储器单元16也具有相同的构成。
以下，在本实施方式中，对如下情况进行说明：在核心区块15设置着与针对1次地址信号ADDR(1次命令)连续地传送的数据的单位(以下称为“预取单位”)对应的个数的存储器单元16。例如，当针对1次地址信号ADDR连续地传送的数据长度(突发长度)为4比特，且与外部设备进行数据的输入输出的数据线IO的条数为16条时，预取单位成为4×16＝64比特。由此，核心区块15包含64个存储器单元16。此外，存储器单元16的个数为任意。另外，数据缓冲器17对应于存储器单元16，例如设置为与存储器单元16相同数量。
存储器单元16对应于1比特数据的写入及读出而设置。存储器单元16包含读出电流吸收电路20、第1列选择电路21a、第2列选择电路21b、存储单元阵列22、写入电路23及读出电路24。
存储单元阵列22包含二维配置成矩阵状的多个存储单元。各存储单元将数据非易失地保存。存储单元阵列22经由字线WL1－WLm与行解码器13电连接。另外，存储单元阵列22经由局部位线LBL1－LBLn与第1列选择电路21a电连接。进而，存储单元阵列22经由局部源极线LSL1－LSLn与第2列选择电路21b电连接。以下，在不限定为局部位线LBL1－LBLn中的某一个的情况下，简单地表述为局部位线LBL。同样地，在不限定为局部源极线LSL1－LSLn中的某一个的情况下，简单地表述为局部源极线LSL。
第1列选择电路21a根据来自列解码器14a的第1列信号CSL1，选择局部位线LBL中的任一个。然后，第1列选择电路21a将所选择的局部位线LBL与全局位线GBL电连接。
第2列选择电路21b根据来自列解码器14b的第2列信号CSL2，选择局部源极线LSL中的任一个。然后，第2列选择电路21b将所选择的局部源极线LSL与全局源极线GSL电连接。
图2是表示实施方式的半导体存储装置10中的存储单元阵列22、第1列选择电路21a及第2列选择电路21b的图。在图2中，表示设置着字线WL1－WL4、局部位线LBL1－LBL4及局部源极线LSL1－LSL4的例子(m、n＝4的例子)。
如图2所示，在存储单元阵列22设置着局部位线LBL(LBL1－LBL4)、局部源极线LSL(LSL1－LSL4)及字线WL(WL1－WL4)。局部位线LBL及局部源极线LSL在第1方向上延伸。局部位线LBL与局部源极线LSL在与第1方向交叉的第2方向上交替排列。字线WL在第2方向上延伸。存储单元阵列22具有多个存储单元MC。各存储单元MC设置在局部位线LBL及局部源极线LSL与字线WL的交叉位置。因此，多个存储单元MC在第1方向及第2方向上呈矩阵状排列。
存储单元MC例如包含电阻变化元件RC及选择晶体管ST。电阻变化元件RC的第1端子电连接于局部位线LBL，第2端子电连接于选择晶体管ST的第1端子。选择晶体管ST的第2端子电连接于局部源极线LSL，选择晶体管ST的控制端子电连接于字线WL。
电阻变化元件RC是通过施加电流(或电压)来使电阻值变化的元件。电阻变化元件RC例如包含MTJ元件、相变元件及铁电元件等。存储单元MC是通过利用字线WL使选择晶体管ST接通而被选择。此外，此处，对MRAM、也就是电阻变化元件RC为MTJ元件的情况进行说明。
图3A是表示实施方式的半导体存储装置10中的电阻变化元件RC的剖视图。此处，作为电阻变化元件RC，主要表示出存储层31、隧道势垒层32及参考层33。
如图3A所示，电阻变化元件RC包含积层体，该积层体包含作为铁磁性层的存储层31、作为铁磁性层的参考层33、及形成在它们之间的作为非磁性层的隧道势垒层32。
存储层31为磁化方向可变的铁磁性层，具有相对于膜面(上表面/下表面)垂直或大致垂直的垂直磁各向异性。此处，所谓磁化方向可变是表示磁化方向相对于特定的写入电流发生改变。另外，所谓大致垂直是指剩余磁化的方向相对于膜面处于45°＜θ≦90°的范围内。存储层31例如包含钴铁硼(CoFeB)或硼化铁(FeB)。
隧道势垒层32形成在存储层31上。隧道势垒层32为非磁性层，例如包含MgO。
参考层33形成在隧道势垒层32上。参考层33为磁化方向不变的铁磁性层，且具有相对于膜面垂直或大致垂直的垂直磁各向异性。此处，所谓磁化方向不变是表示磁化方向相对于特定的写入电流不改变。也就是说，参考层33与存储层31相比磁化方向的反转能量势垒较大。参考层33例如包含钴铂(CoPt)、钴镍(CoNi)、或钴钯(CoPd)。
图3B是用于说明实施方式的半导体存储装置10中的电阻变化元件RC的写入的图，且是表示平行状态(P状态)下的电阻变化元件RC的剖视图。图3C是用于说明实施方式的半导体存储装置10中的电阻变化元件RC的写入的图，且是表示反平行状态(AP状态)下的电阻变化元件RC的剖视图。
电阻变化元件RC例如为自旋注入型电阻变化元件。因此，在对电阻变化元件RC写入数据的情况下或从电阻变化元件RC读出数据的情况下，电阻变化元件RC在与膜面垂直的方向上，朝两方向流通电流。
更具体来说，对电阻变化元件RC的数据的写入是以如下方式进行。
如图3B所示，在从存储层31向参考层33流通电流的情况下，也就是说，在供给从参考层33朝向存储层31的电子的情况下，朝与参考层33的磁化方向相同的方向自旋极化的电子被注入至存储层31。在该情况下，存储层31的磁化方向与参考层33的磁化方向一致成相同方向。由此，参考层33的磁化方向与存储层31的磁化方向成为平行排列。在该平行状态时，电阻变化元件RC的电阻值变得最低。将该情况例如规定为“0”数据。
另一方面，如图3C所示，在从参考层33向存储层31流通电流的情况下，也就是说，在供给从存储层31朝向参考层33的电子的情况下，因被参考层33反射而朝与参考层33的磁化方向相反的方向自旋极化的电子被注入至存储层31。在该情况下，存储层31的磁化方向和与参考层33的磁化方向相反的方向一致。由此，参考层33的磁化方向与存储层31磁化方向成为反平行排列。在该反平行状态时，电阻变化元件RC的电阻值变得最高。将该情况规定为例如“1”数据。
另外，自电阻变化元件RC的数据的读出是以如下方式进行。
对电阻变化元件RC供给读出电流。该读出电流设定为存储层33的磁化方向未反转的值(小于写入电流的值)。通过检测此时的电阻变化元件RC的电阻值的变化，能够读出所述“0”数据及“1”数据。
再次，如图2所示，第1列选择电路21a包含第1列选择晶体管21a_1－21a_4。第1列选择晶体管21a_1－21a_4各自的第1端子电连接于局部位线LBL1－LBL4的各个。第1列选择晶体管21a_1－21a_4各自的第2端子共通地电连接于全局位线GBL。对第1列选择晶体管21a_1－21a_4各自的控制端子供给第1列信号CSL1_1－CSL1_4的各个。
第2列选择电路21b包含第2列选择晶体管21b_1－21b_4。第2列选择晶体管21b_1－21b_4各自的第1端子电连接于局部源极线LSL1－LSL4的各个。第2列选择晶体管21b_1－21b_4各自的第2端子共通地电连接于全局源极线GSL。对第2列选择晶体管21b_1－21b_4各自的控制端子供给第2列信号CSL2_1－CSL2_4的各个。
此外，第1列信号CSL1_1－CSL1_4的各个与第2列信号CSL2_1－CSL2_4的各个对应地执行同一动作。也就是说，第1列选择晶体管21a_1及第2列选择晶体管21b_1同时接通/断开，第1列选择晶体管21a_2及第2列选择晶体管21b_2同时接通/断开，第1列选择晶体管21a_3及第2列选择晶体管21b_3同时接通/断开，第1列选择晶体管21a_4及第2列选择晶体管21b_4同时接通/断开。
再次，如图1所示，写入电路23根据来自写入控制器18的写入使能信号WEN，将来自数据缓冲器17的写入数据WDATA写入到存储单元阵列22。更具体来说，写入电路23对全局位线GBL及全局源极线GSL中的一个施加从外部电源或电压产生电路供给的写入电压(例如电源电压VDD)，且对全局位线GBL及全局源极线GSL中的另一个施加接地电压VSS。写入使能信号WEN是基于来自写入控制器18的写入开始信号WRS的信号。写入开始信号WRS是基于写入命令的信号。也就是说，写入使能信号WEN是基于写入命令的信号。写入电压是在写入数据时被施加至包含存储单元MC的写入电流路径的电压。在写入数据时，向全局位线GBL与全局源极线GSL之间施加写入电压，而在与全局位线GBL及全局源极线GSL电连接的存储单元MC流通写入电流。
当读出数据时，基于来自逻辑控制器12的信号RDS而使读出电流从全局源极线GSL流入至读出电流吸收电路20。读出电流是在读出数据时通过对存储单元MC施加读出电压而流经存储单元MC的电流。也就是说，读出电流吸收电路20电连接于接地电压线，将全局源极线GSL接地。
读出电路24根据来自逻辑控制器12的读出放大器使能信号SEN，读出存储单元阵列22的数据。另外，读出电路24将所读出的数据RDATA发送至数据缓冲器17。
数据缓冲器17对应于存储器单元16而设置。数据缓冲器17保存1比特的数据，且与对应的存储器单元16进行数据的收发。更具体来说，数据缓冲器17在数据的写入中，保存从外部设备输入的1比特的数据DATA，且将写入数据WDATA发送至对应的存储器单元16的写入电路23。另一方面，数据缓冲器17在数据的读出中，保存读出电路24所读出的1比特的读出数据RDATA，并将数据DATA发送至外部设备。
写入控制器18基于来自逻辑控制器12的写入开始信号WRS及来自预取解码器19的信号PTW，对各存储器单元16的写入电路23发送写入使能信号WEN。写入开始信号WRS是基于写入命令的接收的信号。
预取解码器19基于来自逻辑控制器12的预取解码器控制信号PDC，将地址信号ADDR进行解码。然后，预取解码器19根据解码结果，选择对应的核心区块15。
图4是表示实施方式的半导体存储装置10中的写入电路23及读出电路24的图。
如图4所示，读出电路24包含读出放大器24a、数据锁存器24b及时钟控制反相器CI1。
读出放大器24a的输入端子电连接于全局位线GBL，读出放大器24a从存储单元MC读出数据。读出放大器24a的输出端子电连接于时钟控制反相器CI1的输入端子。
时钟控制反相器CI1的输入端子电连接于读出放大器24a的输出端子。另外，时钟控制反相器CI1的输出端子将来自读出放大器24a的读出数据的反转逻辑以信号LDIN的形式输出。另外，对时钟控制反相器CI1的控制端子供给信号RLEN。时钟控制反相器CI1在信号RLEN为“H”电平时将来自读出放大器24a的读出数据的反转逻辑以信号LDIN的形式输出。另一方面，当信号RLEN为“L”电平时，时钟控制反相器CI1的输出(信号LDIN)成为高阻抗状态。
对数据锁存器24b的输入端子供给来自时钟控制反相器CI1的信号LDIN。数据锁存器24b保存来自时钟控制反相器CI1的读出数据。数据锁存器24b包含输入输出端子相互电连接的反相器INV4、INV5。也就是说，反相器INV4的输出端子电连接于反相器INV5的输入端子，反相器INV5的输出端子电连接于反相器INV4的输入端子。反相器INV4的输入端子为数据锁存器24b的输入端子，对反相器INV4的输入端子供给信号LDIN。另外，反相器INV4的输出端子为读出放大器锁存器24b的输出端子，且输出信号RDATA。
写入电路23包含数据比较电路23a、预驱动器23b、写入驱动器23c、时钟控制反相器CI2、反相器INV10、NOR(或非)电路NO1及NMOS(N-channel Metal Oxide Semiconductor，N通道金属氧化物半导体)晶体管NM1、NM2。
时钟控制反相器CI2的输入端子被供给写入数据信号WDATA。另外，时钟控制反相器CI2的输出端子以信号LDIN的形式输出信号WDATA的反转逻辑。数据锁存器24b保存来自时钟控制反相器CI2的写入数据。另外，对控制端子供给信号LWEN，当信号LWEN为“H”电平时将写入数据WDATA的反转逻辑以信号LDIN的形式输出。另一方面，当信号LWEN为“L”电平时，时钟控制反相器CI2的输出(信号LDIN)成为高阻抗状态。
数据比较电路23a包含互斥NOR电路ENO1、锁存电路LA及反相器INV6。
对互斥NOR电路ENO1的第1输入端子供给数据锁存电路24b的输出信号RDATA。对互斥NOR电路ENO1的第2输入端子供给信号WDATA。也就是说，互斥NOR电路ENO1将基于读出数据的信号与基于写入数据的信号加以比较。互斥NOR电路ENO1的输出端子将信号DIFFB作为其比较结果输出至锁存电路LA。
锁存电路LA包含NAND(Not AND，与非)电路NA1、NA2，且保存互斥NOR电路ENO1的比较结果。NAND电路NA1的第1输入端子为锁存电路LA的第1输入端子，对NAND电路NA1的第1输入端子供给信号DIFFB。NAND电路NA1的第2输入端子电连接有NAND电路NA2的输出端子。NAND电路NA1的输出端子电连接于NAND电路NA2的第1输入端子。NAND电路NA2的第2输入端子为锁存电路LA的第2输入端子，对NAND电路NA2供给信号WEN。NAND电路NA2的输出端子为锁存电路LA的输出端子，且电连接于反相器INV6的输入端子。
对锁存电路LA供给信号DIFFB作为设置信号，且供给信号WEN作为重置信号。例如，当信号WEN为“L”电平时，锁存电路LA被重置，不论信号DIFFB如何均输出“H”电平。然后，当信号WEN成为“H”电平时，锁存电路LA的重置被解除，锁存电路LA基于信号DIFFB输出信号。
反相器INV6的输出端子输出信号LWEN。通过使该信号LWEN为“H(High(高))”电平(例如电压VDD)，写入驱动器23c驱动，对全局位线GBL及全局源极线GSL中的一个供给电源电压VDD，对另一个供给接地电压VSS。
对NOR电路NO1的第1输入端子供给信号LWEN，对NOR电路NO1的第2输入端子供给信号PCHGOFF。NOR电路NO1的输出端子输出信号PCHG。对NMOS晶体管NM1、NM2的控制端子供给信号PCHG。NMOS晶体管NM1的第1端子电连接于接地电压线，NMOS晶体管NM1的第2端子电连接于全局位线GBL。NMOS晶体管NM2的第1端子电连接于接地电压线，NMOS晶体管NM2的第2端子电连接于全局源极线GSL。
预驱动器23b包含NAND电路NA3、NA4及反相器INV7、INV8。
对NAND电路NA3的第1输入端子供给信号LWEN，对NAND电路NA3的第2输入端子供给信号WDATA。NAND电路NA3的输出端子输出信号GBLP。对反相器INV7的输入端子供给信号GBLP，反相器INV7的输出端子输出信号GSLN。
对NAND电路NA4的第1输入端子供给信号LWEN，对NAND电路NA4的第2输入端子供给写入数据的反转逻辑信号WDATAB。信号WDATAB是通过反相器INV10使信号WDATA反转所得的信号。NAND电路NA4的输出端子输出信号GSLP。对反相器INV8的输入端子供给信号GSLP，反相器INV8的输出端子输出信号GBLN。
写入驱动器23c包含NMOS晶体管NM3、NM4及PMOS(P-channel Metal OxideSemiconductor，P通道金属氧化物半导体)晶体管PM1、PM2。
对NMOS晶体管NM3的控制端子供给信号GBLN。NMOS晶体管NM3的第1端子电连接于接地电压线，NMOS晶体管NM3的第2端子电连接于全局位线GBL。对PMOS晶体管PM1的控制端子供给信号GBLP。PMOS晶体管PM1的第1端子电连接于电源电压线，PMOS晶体管PM1的第2端子电连接于全局位线GBL。
对NMOS晶体管NM4的控制端子供给信号GSLN。NMOS晶体管NM4的第1端子电连接于接地电压线，NMOS晶体管NM4的第2端子电连接于全局源极线GSL。对PMOS晶体管PM2的控制端子供给信号GSLP。PMOS晶体管PM2的第1端子电连接于电源电压线，PMOS晶体管PM2的第2端子电连接于全局源极线GSL。
[实施方式的写入动作]
以下，对实施方式的写入动作进行说明。
作为本例中的写入动作的前提，将来自存储单元MC的读出数据与来自外部的写入数据加以比较，仅在这些数据不同的情况下将写入数据写入到存储单元MC。在这种写入动作中，例如存在如下情况：在基于之前的写入命令的第1写入完成之前进行基于下一写入命令的第2写入，而第1写入被中断。
在本例中，在这种情况下，在存储单元MC的初始数据(读出数据)与第1写入数据(第1写入的写入数据)或第2写入数据(第2写入的写入数据)不同的情况下(下述第1例－第3例的情况下)，在之后的写入(第1写入或第2写入)中写入驱动器23c被驱动，对存储单元MC进行写入。另一方面，在初始数据与第1写入数据及第2写入数据全都相同的情况下，在第1写入及第2写入中写入驱动器23c不驱动，而不对存储单元MC进行写入。以下将进行详细说明。
图5是表示实施方式的半导体存储装置10中的写入动作的第1例的命令序列的图。第1例是存储单元MC的初始数据为“0”，第1写入数据为“1”，且第2写入数据为“0”的例子。
如图5所示，半导体存储装置10是通过基于时钟CLK/CLKB的时序接收各种命令来动作。
在第1例中，首先，逻辑控制器12接收活动命令ACT。接着，逻辑控制器12接收写入命令WT1。
当接收到写入命令WT1时，读出电路24从存储单元MC读出数据。此时，例如存储单元MC保存“0”数据，所以读出电路24读出“0”数据。接着，写入电路23开始第1写入。此时，写入数据(第1写入数据)为“1”。而且，由于读出数据与第1写入数据不同，所以写入电路23对存储单元MC进行第1写入数据“1”的写入。
接下来，在第1写入完成之前，逻辑控制器12接收写入命令WT2。当接收到写入命令WT2时，写入电路23使第1写入中断，并开始第2写入。此时，写入数据(第2写入数据)为“0”。另一方面，由于第1写入在将与初始数据不同的数据写入到存储单元MC的中途中断，所以存储单元MC的数据未知。因此，写入电路23对存储单元MC进行第2写入数据“0”的写入。之后，当第2写入完成时，在存储单元MC中写入有第2写入数据“0”。
以下，使用图4及图6对所述写入动作的第1例进行详细说明。
图6是实施方式的半导体存储装置10中的写入动作的第1例的各种信号的时序图。
如图4及图6所示，在第1例中，首先，在时刻T1以前，信号RLEN(图6中未示出)暂时成为“H(High)”电平(例如电压VDD)，所以从读出放大器24a读出“0”数据(“L(Low(低))”电平(例如电压VSS))。由此，信号LDIN成为“H”电平。另一方面，基于写入数据的信号WDATA作为初始状态而设为“L”电平。因此，对互斥NOR电路ENO1供给“L”电平的信号RDATA(信号LDIN的反转信号)及“L”电平的信号WDATA，所以互斥NOR电路ENO1输出“H”电平的信号DIFFB。另外，信号WEN为“L”电平，所以不论信号DIFFB的电平如何，锁存电路LA(NAND电路NA2)均输出“H”电平的信号，信号LWEN成为“L”电平。
当信号LWEN为“L”电平时，NAND电路NA3、NA4输出“H”电平的信号。也就是说，信号GBLP、信号GSLP成为“H”电平，信号GBLN、GSLN成为“L”电平。由此，NMOS晶体管NM3、NM4及PMOS晶体管PM1、PM2断开。另外，此时，信号PCHGOFF(图6中未示出)为“L”电平，所以NOR电路NO1的输出信号成为“H”电平。由此，NMOS晶体管NM1、NM2接通。也就是说，写入驱动器23c不被驱动，全局位线GBL及全局源极线GSL均成为“L”电平。
接下来，当在时刻T1供给“1”数据(“H”电平)作为第1写入数据时，信号WDATA成为“H”电平。由此，互斥NOR电路ENO1使信号DIFFB为“L”电平。
接下来，在时刻T2，信号WEN成为“H”电平。由此，锁存电路LA的重置被解除，锁存电路LA基于作为设置信号的信号DIFFB而输出“L”电平的信号。也就是说，锁存电路LA在信号WEN维持“H”电平的期间，输出“L”电平的信号。由此，信号LWEN成为“H”电平。
此时，由于信号WDATA为“H”电平，所以NAND电路NA3输出“L”电平的信号。也就是说，信号GBLP成为“L”电平且信号GSLN成为“H”电平。另一方面，由于信号WDATAB为“L”电平，所以NAND电路NA4输出“H”电平的信号。也就是说，信号GSLP成为“H”电平且信号GBLN成为“L”电平。由此，PMOS晶体管PM1及NMOS晶体管NM4接通，PMOS晶体管PM2及NMOS晶体管NM3断开。另外，NOR电路NO1的输出信号PCHG成为“L”电平。由此，NMOS晶体管NM1、NM2断开。因此，写入驱动器23c被驱动，全局源极线GBL成为“H”电平且全局位线GSL成为“L”电平。也就是说，从全局位线GBL侧朝向全局源极线GSL侧对存储单元MC流通写入电流，而第1写入数据“1”的写入开始。
另一方面，通过将“H”电平的信号LWEN供给至时钟控制反相器CI2，信号LDIN成为“L”电平。由此，信号RDATA与信号WDATA均成为“H”电平，所以互斥NOR电路ENO1的输出信号DIFFB成为“H”电平。
接下来，当在时刻T3，第1写入中断，且供给“0”数据(“L”电平)作为第2写入数据时，信号WDATA成为“L”电平。由此，信号LDIN经由时钟控制反相器CI2而成为“H”电平。结果，对互斥NOR电路ENO1供给“L”电平的信号RDATA及“L”电平的信号WDATA，所以互斥NOR电路ENO1维持信号DIFFB的“H”电平。另外，由于信号WEN仍为“H”电平，所以锁存电路LA不论信号DIFFB如何均保持“L”电平的信号输出。因此，信号LWEN仍为“H”电平。
此时，由于信号WDATAB为“H”电平，所以NAND电路NA4输出“L”电平的信号。也就是说，信号GSLP成为“L”电平，且信号GBLN成为“H”电平。另一方面，由于信号WDATA为“L”电平，所以NAND电路NA3输出“H”电平的信号。也就是说，信号GBLP成为“L”电平，且信号GSLN成为“H”电平。由此，PMOS晶体管PM2及NMOS晶体管NM3接通，且PMOS晶体管PM1及NMOS晶体管NM4断开。因此，写入驱动器23c被驱动，全局位线GBL成为“L”电平，且全局源极线GSL成为“H”电平。也就是说，从全局源极线GSL侧朝向全局位线GBL侧对存储单元MC流通写入电流，而第2写入数据“0”的写入开始。
之后，当在时刻T4第2写入完成时，信号WEN成为“L”电平。由此，锁存电路LA被重置，并输出“H”电平的信号。因此，信号LWEN成为“L”电平。由此，写入驱动器23c不被驱动，全局位线GBL及全局源极线GSL均成为“L”电平。这样一来，第1例的写入动作结束。
图7是表示实施方式的半导体存储装置10中的写入动作的第2例的命令序列的图。第2例是存储单元MC的初始数据为“0”，第1写入数据为“1”，且第2写入数据为“1”的例子。此外，在第2例中，关于与所述第1例相同的方面，适当予以省略。
如图7所示，在第2例中，与所述第1例相同，在第1写入中，由于读出数据与第1写入数据不同，所以写入电路23对存储单元MC进行第1写入数据“1”的写入。
接下来，在第1写入完成之前，逻辑控制器12接收写入命令WT2。当接收到写入命令WT2时，写入电路23使第1写入中断，并开始第2写入。此时，写入数据(第2写入数据)为“1”。另一方面，由于第1写入在将与初始数据不同的数据写入到存储单元MC的中途中断，所以存储单元MC的数据未知。因此，写入电路23对存储单元MC进行第2写入数据“1”的写入。之后，当第2写入完成时，在存储单元MC中写入有第2写入数据“1”。
以下，使用图4及图8，对所述写入动作的第2例进行详细说明。
图8是实施方式的半导体存储装置10中的写入动作的第2例的各种信号的时序图。
如图4及图8所示，在第2例中，首先，在时刻T11－T12，进行与所述第1例的时刻T1－T2相同的动作。
接下来，在时刻T13，第1写入中断，且供给“1”数据(“H”电平)作为第2写入数据。该第2写入数据“1”与第1写入数据相同。因此，信号WDATA维持“H”电平。由此，信号RDATA维持“H”电平，结果，互斥NOR电路ENO1维持信号DIFFB的“H”电平。另外，信号WEN仍为“H”电平，所以锁存电路LA不论信号DIFFB的电平如何均保持“L”电平的信号输出，因此，信号LWEN仍为“H”电平。
此时，与第1写入相同，信号WDATA为“H”电平，且信号WDATAB为“L”电平。因此，写入驱动器23c被驱动，全局位线GBL维持“H”电平，且全局源极线GSL维持“L”电平。也就是说，从全局位线GBL侧朝向全局源极线GSL侧对存储单元MC流通写入电流，而第2写入数据“1”的写入开始。
之后，当在时刻T14第2写入完成时，信号WEN成为“L”电平。由此，锁存电路LA被重置，并输出“H”电平的信号。因此，信号LWEN成为“L”电平。由此，写入驱动器23c不被驱动，全局位线GBL及全局源极线GSL均成为“L”电平。这样一来，第2例的写入动作结束。
图9是表示实施方式的半导体存储装置10中的写入动作的第3例的命令序列的图。第3例是存储单元MC的初始数据为“0”，第1写入数据为“0”，且第2写入数据为“1”的例子。此外，在第3例中，关于与所述第1例相同的方面，适当予以省略。
如图9所示，在第3例中，与所述第1例不同，第1写入的写入数据(第1写入数据)为“0”。因此，读出数据与第1写入数据相同，所以写入电路23不对存储单元MC进行第1写入数据“0”的写入。
接下来，在第1写入完成之前(经过特定的写入时间之前)，逻辑控制器12接收写入命令WT2。当接收到写入命令WT2时，写入电路23使第1写入中断，并开始第2写入。此时，写入数据(第2写入数据)为“1”。另一方面，由于在第1写入中未进行数据的写入，所以存储单元MC的数据是与初始数据相同的“0”。因此，在第2写入中，存储单元MC的数据与第2写入数据不同。因此，写入电路23对存储单元MC进行第2写入数据“1”的写入。之后，当第2写入完成时，在存储单元MC中写入有第2写入数据“1”。
以下，使用图4及图10，对所述写入动作的第3例进行详细说明。
图10是实施方式的半导体存储装置10中的写入动作的第3例的各种信号的时序图。
如图4及图10所示，首先，在时刻T21以前，进行与所述第1例的时刻T1以前相同的动作。
接下来，在时刻T21，供给“0”数据(“L”电平)作为第1写入数据。该第1写入数据“0”与初始数据相同。因此，信号WDATA维持“L”电平。另一方面，信号RDATA维持“L”电平，结果，互斥NOR电路ENO1维持信号DIFFB的“H”电平。另外，锁存电路LA输出“H”电平的信号，所以信号LWEN维持在“L”电平。
接下来，在时刻T22，信号WEN成为“H”电平。由此，对锁存电路LA供给“H”电平的信号WEN与“H”电平的信号DIFFB，所以锁存电路LA维持“H”电平的输出信号。由此，信号LWEN维持“L”电平。由此，写入驱动器23c不被驱动，全局位线GBL及全局源极线GSL均成为“L”电平。
接下来，在时刻T23，第1写入中断，且供给“1”数据(“H”电平)作为第2写入数据。由此，信号WDATA成为“H”电平。由此，互斥NOR电路ENO1使信号DIFFB为“L”电平。
由此，锁存电路LA被设置，并输出“L”电平的信号。也就是说，锁存电路LA在信号WEN维持“H”电平的期间输出“L”电平的信号。由此，信号LWEN成为“H”电平。
此时，信号WDATA为“H”电平，且信号WDATAB为“L”电平。因此，写入驱动器23c被驱动，全局位线GBL成为“H”电平，且全局源极线GSL成为“L”电平。也就是说，从全局位线GBL侧朝向全局源极线GSL侧对存储单元MC流通写入电流，而第2写入数据“1”的写入开始。
另一方面，“H”电平的信号LWEN被供给至时钟控制反相器CI2，由此，供给“H”电平的信号WDATA作为写入数据。由此，信号LDIN成为“L”电平。结果，对互斥NQR电路ENO1供给“H”电平的信号WDATA及“H”电平的信号RDATA，所以互斥NOR电路ENO1输出“H”电平的DIFFB。锁存电路LA由于经设置，所以维持“L”电平的信号，且信号LWEN维持“H”电平。
之后，当在时刻T24第2写入完成时，信号WEN成为“L”电平。由此，锁存电路LA被重置，并输出“H”电平的信号。因此，信号LWEN成为“L”电平。由此，写入驱动器23c不被驱动，全局位线GBL及全局源极线GSL均成为“L”电平。这样一来，第3例的写入动作结束。
图11是表示实施方式的半导体存储装置10中的写入动作的第4例的命令序列的图。第4例是存储单元MC的初始数据为“0”，第1写入数据为“0”，且第2写入数据为“0”的例子。也就是说，是所有数据全都相同的例子。此外，在第4例中，关于与所述第1例相同的方面，适当予以省略。
如图11所示，在第4例中，与所述第1例相同，第1写入的写入数据(第1写入数据)为“0”。因此，读出数据与第1写入数据相同，所以写入电路23不对存储单元MC进行第1写入数据“0”的写入。
接下来，在第1写入完成之前(经过特定的写入时间之前)，逻辑控制器12接收写入命令WT2。当接收到写入命令WT2时，写入电路23使第1写入中断，并开始第2写入。此时，写入数据(第2写入数据)为“0”。另一方面，由于在第1写入中未进行数据的写入，所以存储单元MC的数据是与初始数据相同的“0”。因此，在第2写入中，存储单元MC的数据与第2写入数据相同。因此，写入电路23不对存储单元MC进行第2写入数据“0”的写入。之后，当第2写入完成时(经过特定的写入时间之后)，存储单元MC的数据与初始数据同样地为“0”。
以下，使用图4及图12，对所述写入动作的第4例进行详细说明。
图12是实施方式的半导体存储装置10中的写入动作的第4例的各种信号的时序图。
如图4及图12所示，首先，在时刻T31以前，进行与所述第1例的时刻T1以前相同的动作。
接下来，在时刻T31，供给“0”数据(“L”电平)作为第1写入数据。该第1写入数据“0”与初始数据相同。信号WDATA为“L”电平，且信号RDATA为“L”电平，结果，互斥NOR电路ENO1维持信号DIFFB的“H”电平。另外，锁存电路LA输出“H”电平的信号，所以信号LWEN维持在“L”电平。
接下来，在时刻T32，信号WEN成为“H”电平。由此，对锁存电路LA供给“H”电平的信号WEN及“H”电平的信号DIFFB，所以锁存电路LA保持“H”电平的输出信号。由此，信号LWEN维持“L”电平。由此，写入驱动器23c不被驱动，全局位线GBL及全局源极线GSL均成为“L”电平。
接下来，在时刻T33，第1写入中断，且供给“0”数据(“L”电平)作为第2写入数据。该第2写入数据“0”与存储单元MC所保存的数据(初始数据)相同。从第1写入起保持不变，信号WDATA为“L”电平，且信号RDATA为“L”电平，结果，互斥NOR电路ENO1维持信号DIFFB的“H”电平。另外，锁存电路LA输出“H”电平的信号，所以信号LWEN维持在“L”电平。由此，写入驱动器23c不被驱动，全局位线GBL及全局源极线GSL均成为“L”电平。
之后，当在时刻T44第2写入完成时，信号WEN成为“L”电平。由此，锁存电路LA维持“H”电平的输出信号。因此，信号LWEN成为“L”电平。由此，写入驱动器23c不被驱动而写入结束。这样一来，第4例的写入动作结束。
[实施方式的效果]
在存储器的写入动作中，提出Read-Modify-Write(读-修改-写)这种写入方法。在所述写入方法中，当接收到写入命令时，读出存储单元MC的数据。然后，将读出数据与写入数据加以比较，仅在这些数据不同的情况下，将写入数据写入到存储单元MC，在这些数据相同的情况下，不将写入数据写入到存储单元MC。
在这种写入方法中，例如有在基于之前的写入命令的写入(第1写入)完成之前接收到下一写入命令的情况。在该情况下，使第1写入中断，之后，进行基于下一写入命令的第2写入。此时，有因第1写入中断而导致在第2写入开始时存储单元MC所保存的数据未知的情况。
因此，在比较例中，在第2写入中始终驱动写入驱动器23c，而对存储单元MC进行数据的写入。也就是说，在比较例中，在第1写入中断的情况下，不论数据的比较结果如何，写入驱动器23c都驱动。但是，例如在存储单元MC的初始数据(读出数据)、第1写入数据及第2写入数据全都相同的情况(例如，全部为“0”数据的情况)下，在第2写入中无须使写入驱动器23c驱动而对存储单元MC进行数据的写入。也就是说，在比较例中，即使在如上所述的情况下也会多余地使写入驱动器23c驱动，所以由对存储单元MC的多余的写入所致的存储单元MC的可靠性的劣化及功耗的增加成为问题。
对此，根据所述实施方式，写入电路23包含在信号WEN为“H”电平的状态下保存数据比较结果(表示不同的结果)的锁存电路LA。该锁存电路LA即使在第1写入中断的情况下，只要基于数据比较结果(表示不同的结果)暂且使写入驱动器驱动，则也保存数据比较结果。然后，锁存电路LA在此之后基于它所保存的数据比较结果，输出使写入驱动器23c驱动的信号。
例如，锁存电路LA是在存储单元MC的初始数据、第1写入数据及第2写入数据全都相同的情况(所述第4例的情况)下，基于数据比较结果(表示相同的结果)而使输出信号LWEN为“L”电平。根据该“L”电平的信号LWEN，在第1写入及第2写入中写入驱动器23c不被驱动，而不对存储单元MC进行写入。也就是说，在写入中断后的第2写入中不进行多余的写入，而能够抑制存储单元MC的可靠性的劣化，且实现低功耗动作。
另一方面，锁存电路LA是在初始数据与第1写入数据不同的情况(所述第1例及第2例的情况)下，基于所保存的数据比较结果(表示不同的结果)，在之后的写入(第1写入及第2写入)中，使信号LWEN为“H”电平。根据该“H”电平的信号LWEN，在第1写入及第2写入中写入驱动器23c被驱动，而对存储单元MC进行写入。另外，在初始数据与第1写入数据相同且第2写入数据不同的情况(所述第3例的情况)下，基于所保存的数据比较结果(表示不同的结果)，在之后的的写入(第2写入)中使信号LWEN为“H”电平。根据该“H”电平的信号LWEN，在第2写入中写入驱动器23c被驱动，而对存储单元MC进行写入。也就是说，在存储单元MC的数据与写入数据不同的情况下或存储单元MC的数据未知的情况下，适当进行必需的写入。
[实施方式的第1变化例]
图13是表示实施方式的半导体存储装置10的第1变化例的图。
如图13所示，在第1变化例中，与所述实施方式不同，逻辑控制器12对各核心区块15的各存储器单元16中的写入电路23发送信号FWTB。此外，信号FWTB也可从写入控制器18供给至写入电路23。
以下对信号FWTB进行详细说明。
图14是表示实施方式的半导体存储装置10中的写入电路23及读出电路24的第1变化例的图。
如图14所示，在第1变化例中，与所述实施方式不同，对第3输入端子供给信号FWTB。
在信号FWTB为“H”电平的情况下，锁存电路LA在信号WEN为“H”电平时，基于信号DIFFB(数据比较结果)输出信号。更具体来说，在信号FWTB为“H”电平的情况下，如果当信号WEN为“H”电平时，信号DIFFB为“L”电平，那么锁存电路LA输出“L”电平的信号。由此，信号LWEN成为“H”电平，写入驱动器23c被驱动而进行写入。另外，在信号FWTB为“H”电平的情况下，如果当信号WEN为“H”电平时，信号DIFFB为“H”电平，那么锁存电路LA输出“H”电平的信号。由此，信号LWEN成为“L”电平，写入驱动器23c不被驱动而不进行写入。
另一方面，在信号FWTB为“L”电平的情况下，锁存电路LA在信号WEN为“H”电平时，不论信号DIFFB(数据比较结果)如何，均输出“L”电平的信号。由此，信号LWEN成为“H”电平，写入驱动器23c被驱动而进行写入。
根据所述第1变化例，不论存储单元MC所保存的数据如何，均可利用写入驱动器23c进行写入。本例例如对在基于自参考读出动作的数据读出中将存储单元MC的数据重置的情况等有效。
[实施方式的第2变化例]
图15是表示实施方式的半导体存储装置10中的写入电路23及读出电路24的第2变化例的图。
在第2变化例中，与所述实施方式不同，写入驱动器23c包含NMOS晶体管NM5、NM6及PMOS晶体管PM3、PM4。
对NMOS晶体管NM5的控制端子供给信号IREFN。NMOS晶体管NM5的第1端子电连接于接地电压线，NMOS晶体管NM5的第2端子连接于NMOS晶体管NM3的第1端子。对NMOS晶体管NM6的控制端子供给信号IREFN。NMOS晶体管NM6的第1端子电连接于接地电压线，NMOS晶体管NM6的第2端子连接于NMOS晶体管NM4的第1端子。
对PMOS晶体管PM3的控制端子供给信号IREFP。PMOS晶体管PM3的第1端子电连接于电源电压线，PMOS晶体管PM3的第2端子连接于PMOS晶体管PM1的第1端子。对PMOS晶体管PM4的控制端子供给信号IREFP。PMOS晶体管PM4的第1端子电连接于电源电压线，PMOS晶体管PM4的第2端子连接于PMOS晶体管PM2的第1端子。
信号IREFN、IREFP是用于使定电流流通至各晶体管的模拟电压信号。由此，可无关于BL(位线)与SL(源极线)的连接位置而使存储单元MC中流动的写入电流为定电流。
此外，也可为只包含PMOS晶体管PM3、PM4与NMOS晶体管NM5、NM6中的任一方的构成。也就是说，也可包含PMOS晶体管PM3、PM4且不包含NMOS晶体管NM5、NM6而使NMOS晶体管NM3、NM4的第1端子连接于接地电压线。另外，也可包含NMOS晶体管NM5、NM6且不包含PMOS晶体管PM3、PM4而使PMOS晶体管PM1、PM2的第1端子连接于电源电压线。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (18)

1.一种半导体存储装置，其特征在于具备：
第1存储单元，包含第1电阻变化元件；以及
写入电路，对所述第1存储单元进行写入；
所述写入电路包含：
第1电路，包含第1输入端子及第2输入端子，所述第1输入端子被供给基于来自所述第1存储单元的读出数据的第1信号，所述第2输入端子被供给基于对所述第1存储单元的写入数据的第2信号；以及
第2电路，包含第1输入端子及第2输入端子，所述第1输入端子被供给来自所述第1电路的输出端子的第3信号，所述第2输入端子被供给第4信号。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述第2电路输入设为设置信号的所述第3信号、及设为重置信号的所述第4信号。
3.根据权利要求1所述的半导体存储装置，其特征在于：
所述第2电路包含锁存电路，该锁存电路包含第1NAND电路及第2NAND电路，
所述第1NAND电路包含第1输入端子及第2输入端子，所述第1输入端子被供给所述第3信号，所述第2输入端子连接于所述第2NAND电路的输出端子，且
所述第2NAND电路包含第1输入端子及第2输入端子，所述第1输入端子连接于所述第1NAND电路的输出端子，所述第2输入端子被供给所述第4信号。
4.根据权利要求1所述的半导体存储装置，其特征在于：所述第4信号是基于写入命令的信号。
5.根据权利要求1所述的半导体存储装置，其特征在于：所述第1电路是根据所述第1信号的逻辑电平与所述第2信号的逻辑电平是否相同来输出所述第3信号。
6.根据权利要求1所述的半导体存储装置，其特征在于：所述写入电路还包含写入驱动器，该写入驱动器基于来自所述第2电路的输出端子的第5信号而驱动。
7.根据权利要求6所述的半导体存储装置，其特征在于：所述写入电路在读出之后，进行第1写入及所述第1写入中断后的第2写入，在来自所述第1存储单元的读出数据、所述第1写入的第1写入数据及所述第2写入的第2写入数据全都相同的情况下，将所述第5信号维持在第1逻辑电平，而不使所述写入驱动器驱动。
8.根据权利要求6所述的半导体存储装置，其特征在于：所述写入电路在读出之后，进行第1写入及所述第1写入中断后的第2写入，在来自所述第1存储单元的读出数据与所述第1写入的第1写入数据不同的情况下，将所述第5信号维持在第2逻辑电平，按照所述第1写入数据使所述写入驱动器驱动，在所述第2写入中，在所述第4信号转变之前按照第2写入数据使所述写入驱动器驱动。
9.根据权利要求6所述的半导体存储装置，其特征在于：所述写入电路在读出之后，进行第1写入及所述第1写入中断后的第2写入，在来自所述第1存储单元的读出数据与所述第1写入的第1写入数据相同的情况下，将所述第5信号维持在第1逻辑电平，不使所述写入驱动器驱动，在所述第2写入中，在所述读出数据与所述第2写入数据不同的情况下，将所述第5信号维持在第2逻辑电平，按照所述第2写入数据使所述写入驱动器驱动。
10.根据权利要求3所述的半导体存储装置，其特征在于：所述第1NAND电路还包含被输入第6信号的第3输入端子。
11.根据权利要求6所述的半导体存储装置，其特征在于所述写入驱动器包含：
第1晶体管，包含第1端子及控制端子，所述第1端子连接于电源电压线，所述控制端子被输入基于所述第5信号的第7信号；
第2晶体管，包含第1端子及控制端子，所述第1端子连接于电源电压线，所述控制端子被输入基于所述第5信号的第8信号；
第3晶体管，包含连接于接地电压线的第1端子、及与所述第1晶体管的第1端子连接的第2端子，且被输入基于所述第8信号的第9信号；以及
第4晶体管，包含连接于接地电压线的第1端子、及与所述第2晶体管的第1端子连接的第2端子，且被输入基于所述第7信号的第10信号。
12.一种半导体存储装置，其特征在于具备：
第1存储单元，包含第1电阻变化元件；以及
写入电路，对所述第1存储单元进行写入；且
所述写入电路在读出之后，进行第1写入及所述第1写入中断后的第2写入，在来自所述第1存储单元的读出数据、所述第1写入的第1写入数据及所述第2写入的第2写入数据全都相同的情况下，将第1信号维持在第1逻辑电平。
13.根据权利要求12所述的半导体存储装置，其特征在于：
所述写入电路包含：
第1电路，包含第1输入端子及第2输入端子，所述第1输入端子被供给基于来自所述第1存储单元的读出数据的第2信号，所述第2输入端子被供给基于对所述第1存储单元的写入数据的第3信号；以及
第2电路，包含第1输入端子及第2输入端子，所述第1输入端子被供给来自所述第1电路的输出端子的第4信号，所述第2输入端子被供给第5信号。
14.根据权利要求13所述的半导体存储装置，其特征在于：所述第2电路输入设为设置信号的所述第4信号、及设为重置信号的所述第5信号。
15.根据权利要求13所述的半导体存储装置，其特征在于：
所述第2电路包含锁存电路，该锁存电路包含第1NAND电路及第2NAND电路，
所述第1NAND电路包含第1输入端子及第2输入端子，所述第1输入端子被供给所述第4信号，所述第2输入端子连接于所述第2NAND电路的输出端子，且
所述第2NAND电路包含第1输入端子及第2输入端子，所述第1输入端子连接于所述第1NAND电路的输出端子，所述第2输入端子被供给所述第5信号。
16.根据权利要求13所述的半导体存储装置，其特征在于：所述第5信号是基于写入命令的信号。
17.根据权利要求13所述的半导体存储装置，其特征在于：所述第1电路是根据所述第2信号的逻辑电平与所述第3信号的逻辑电平是否相同来输出所述第4信号。
18.根据权利要求12所述的半导体存储装置，其特征在于：所述写入电路还包含写入驱动器，该写入驱动器基于所述第1信号而驱动。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755045A (zh) * 2019-03-27 2020-10-09 东芝存储器株式会社 半导体存储装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150497A (ja) 2020-03-19 2021-09-27 キオクシア株式会社 記憶装置
JP2022051409A (ja) 2020-09-18 2022-03-31 キオクシア株式会社 可変抵抗型記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10154394A (ja) * 1996-11-21 1998-06-09 Toshiba Corp メモリ装置
CN101261882A (zh) * 2007-03-02 2008-09-10 株式会社东芝 非易失性半导体存储装置、系统及其中的不良列的管理方法
US20120113729A1 (en) * 2010-11-04 2012-05-10 Renesas Electronics Corporation Memory interface circuit and semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2647321B2 (ja) 1991-12-19 1997-08-27 株式会社東芝 不揮発性半導体記憶装置及びこれを用いた記憶システム
JP2003272389A (ja) 2002-03-20 2003-09-26 Sony Corp データ記憶回路及び同データ記憶回路におけるデータ書込み方法及びデータ記憶装置
JP2010033620A (ja) * 2006-10-30 2010-02-12 Renesas Technology Corp 磁性体メモリ
JP4309421B2 (ja) 2006-12-25 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置とその書き込み制御方法
US7911824B2 (en) * 2007-08-01 2011-03-22 Panasonic Corporation Nonvolatile memory apparatus
KR20140029814A (ko) * 2012-08-30 2014-03-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 구동 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10154394A (ja) * 1996-11-21 1998-06-09 Toshiba Corp メモリ装置
CN101261882A (zh) * 2007-03-02 2008-09-10 株式会社东芝 非易失性半导体存储装置、系统及其中的不良列的管理方法
US20120113729A1 (en) * 2010-11-04 2012-05-10 Renesas Electronics Corporation Memory interface circuit and semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755045A (zh) * 2019-03-27 2020-10-09 东芝存储器株式会社 半导体存储装置
CN111755045B (zh) * 2019-03-27 2024-04-26 铠侠股份有限公司 半导体存储装置

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