JPH0332158B2

JPH0332158B2 -

Info

Publication number: JPH0332158B2
Application number: JP29651586A
Authority: JP
Inventors: Shii Kee Kuo Kurinton
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1985-12-12
Filing date: 1986-12-12
Publication date: 1991-05-10
Also published as: JPS62137800A; US4758988A

Description

【発明の詳細な説明】発明の分野本発明は、電気的に消去可能なプログラマブル
固定メモリ（EEPROM）に関するものであり、
更に詳しく云うと高耐久性を有するEEPROMを
提供する技術に関する。

発明の背景 EEPROMの特徴はEEPROMは有限の回数だ
け消去およびプログラミングができるという点で
ある。EEPROMセルが消去されプログラムされ
る度毎に、電子がEEPROMのフローテイングゲ
ートへ、またそのフローテイングゲートからトネ
ンルする。フローテイングゲートは電気的に絶縁
されているのでそのゲートは無限に充電されたま
まになつている。しかし何回か消去およびプログ
ラミングが行われると、電荷が漏れ出るのでフロ
ーテイングゲートはその電荷を失う。プログラム
された状態では、フローテイングゲートはフロー
テイングゲートから電子を除去することによつて
空乏化されるのでそのゲートは正に充電されるよ
うになる。この結果メモリセル、フローテイング
ゲートトランジスタはより低いしきい電圧を有す
るようになる。フローテイングゲートトランジス
タが低しきい電圧を有する場合には、メモリセル
は導電性となり、論理低と認められる、メモリセ
ルがプログラムされていない場合には（消去され
た状態にあると）、メモリセルはより高いしきい
電圧を有し、論理高と認められる高インピーダン
スを有するものとして特徴づけられる。フローテ
イングゲートトランジスタがプログラムされた状
態にとどまつていない場合は、それは電子がフロ
ーテイングゲート内に漏れてその電荷を失わさせ
るからである。フローテイングゲートが充電され
ていないと、メモリセルは論理高である。しか
し、一定の集積回路チツプ上のメモリセルのすべ
てがプログラミングおよび消去しうる回数に関し
て同じ平均寿命を有するものではないということ
が認められている。この特徴は耐久性として知ら
れている。耐久性の低いメモリセルは比較的少数
であるかもしれない。１個のEEPROMセルがひ
とたびその電荷を失うことにより故障し始める
と、EEPROMセルの大部分がその電荷を失つて
いなくてもそのEEPROMは故障する。
EEPROM全体としてその耐久性を低下させる少
数の弱いセルを補償するため１つの技術が開発さ
れている。この技術は各メモリセル位置に２つの
フローテイングゲートトランジスタを具える。メ
モリセルの各アクセスに対して２つの隣接するフ
ローテイングゲートトランジスタもアクセスされ
る。２つの隣接するフローテイングゲートトラン
ジスタは並列に接続されている。フローテイング
ゲートトランジスタのうちの１つがプログラムさ
れた場合に電荷を保持できないと多分その隣接す
る１つのトランジスタが電荷を保持して
EEPROMの寿命を延ばす。これが効果的なのは
故障モードは高インピーダンス状態に性能低下す
る（degrade）することが知られているからであ
る。メモリ位置がプログラムされると導電性が期
待される。そのような導電性はいづれかのフロー
テイングゲートトランジスタがその電荷を保持で
きると与えられる。低論理状態が所望する状態で
あると、故障したトランジスタでさえ所望する高
インピーダンスを与える。故障したフローテイン
グゲートトランジスタはプログラムされていても
いなくても論理高状態を与える。この結果所望す
る機能性を妨害されずにEEPROMの耐久性が改
善される。

発明の概要 EEPROMはアドレスに応答してデータを与え
る２つのアレイを有する。二つEEPROMは２つ
のモードのうちの１つのモードで機能するように
プログラムすることができる。このEEPROMは
アレイのうちの選択された１つのアレイからデー
タを供給し、又は両方のアレイからデータを同時
に供給することができる。データが両方のアレイ
から同時に供給されるモードでは、両方のアレイ
からのデータは共通のデータラインに結合され、
そこでそのデータはセンス増幅器によつて感知さ
れる。

発明の要約本発明の目的は、改良された、高耐久性の
EEPROMを提供することである。

本発明のもう１つの目的は、改良された高耐久
性技術を用いてEEPROMを提供することであ
る。

本発明の更にもう１つの目的は、高耐久性の
EEPROMに変換できる改良されたEEPROMを
提供することである。

これらの目的、およびその他の目的は、メモリ
セルを選択的に低（デプレツシヨン）しきい値状
態にプログラミングされた、又は高（エンハンス
メント）しきい値状態にプログラミングされてい
ない電気的に消去可能なプログラマブル固定メモ
リ（EEPROM）において達成される。この
EEPROMは第１アレイ、第２アレイ、センス増
幅器およびデコーダを有する。第１および第２ア
レイはワードラインとビツトライの交差点に位置
するメモリセルを有する。センス増幅器は入力を
１対の選択されたメモリセルから受けとり、選択
されたメモリセルの両方が高（エンハンスメン
ト）しきい値状態にあると第１論理状態において
出力信号を与え、選択されたメモリセルの一方又
は両方が低（デプレツシヨン）しきい値状態にあ
ると第２論理状態において出力信号を与える。デ
コーダは選択された１対のメモリセルの一方のメ
モリセルとして第１アレイからの選択された第１
メモリセルをセンス増幅器に結合させ、選択され
た１対のメモリセルのもう一方のメモリセルとし
て第２アレイからの選択された第２メモリセルを
センス増幅器に結合させる。

発明の説明第１図に示してあるのは一般に高電圧Vpp発生
器１１、高電圧ポンピングクロツク１２、行
（row）デコーダ高電圧発生器１３、消去高電圧
発生器１４、列（column）デコーダ高電圧発生
器１６、データ・イン・ドライバ（data in
driver）１７、データ・イン・バツフア（data
in buffer）１８、データ入力／出力（Ｉ／Ｏ）
パツド１９、アドレスパツド２１、アドレスバツ
フア２２、行デコーダ２３、メモリアレイ２４、
列デコーダ２６、センス増幅器２７、出力バツフ
ア２８、データ・イン又はオール・ワンズスイツ
チ（data in or all ones switch）２９、比較器
３１、制御論理回路３２、レデイ／^*ビージー
（READY／^*BUSY）パツド３３、制御ラツチ３
４、制御信号パツド３６、制御信号パツド３７お
よび制御信号パツド３８からなる電気的に消去可
能なプログラマブル固定メモリ（EEPROM）で
ある。

発生器１１はアレイ２４中のデータをプログラ
ム又は消去するための高電圧Vppを発生させる。
プログラム／消去信号、PEが理論高でありイン
テリジエント読取信号IRが論理低であると約20
ボルトの高電圧Vppが発生する、論理高の信号
PEはメモリ１０が消去モード又はプログラムモ
ードにあることを示す。３つの消去モードと２つ
のプログラムモードがある。１つのアレイ消去モ
ード、１つのページ消去モードおよび１つのバイ
ト消去消去モードがある。アレイ消去モードでは
アレイ２４のすべてが論理高状態に消去される。
バイト消去モードでは１つの選択されたバイト
（８ビツト）が論理高状態に消去される。１つの
バイトプログラムモードと１つのバルク零モード
がある。バイトプログラムモードでは選択された
バイトの所定のビツトが論理低状態にプログラム
される。バルク零モードではアレイ２４のすべて
が論理低状態にプログラムされる。これらの４つ
の状態は技術上周知である。これらの操作モード
に関する更に詳しいことは、1983年10月25日発行
の“バルク零プログラムの能力を有する
EEPROM”と題したKuoに対する米国特許第
4412309号を参照されたい。

高電圧Vppは高電圧発生器１３，１４および１
６およびドライバ１７によつて受けとられる、行
（row）デコーダ高電圧発生器１３は出力を行デ
コーダ２３に接続させている。発生器１３はまた
クロツクポンプ信号CLPを受信する入力を有す
る。列（column）デコーダ高電圧発生器１６も
またクロツクポンプ信号CLPを受信する入力を
有し、出力を列デコーダ２６に接続させている。
消去高電圧発生器１４は出力を列デコーダ２６に
接続させており、消去制御信号ECを受信する入
力を有する。発生器１４は信号ELが論理高であ
ると列デコーダ２６を介してVppをアレイ２４に
結合する。信号ECが論理低であると、発生器１
１は大地電圧（ground）を列デコーダ２６に供
給する。ポンピングクロツク１２は信号PEが論
理高であり信号IRが論理低であるとクロツク信
号CLPを与える。クロツクCLPは高電圧で供給
されるVppと同時に供給される。

アレイ２４は16384バイトに配列されている
131072のEEPROMメモリセルからなる。これは
一般に16K×８として配列された128K
EEPROMとして知られている。各バイトは１セ
ツト８本のビツトラインに接続されており、バイ
ト中の各ビツトに対し１本のビツトラインがあ
る。各バイトはビツトラインに垂直に走つている
ワードラインに接続されている。また各バイトに
対してビツトラインに平行して走つている消去ラ
インがある。同様に各ワードラインに接続されて
いる多数のバイトがある。そこに接続されたワー
ドラインが使用可能になりそこに結合されたビツ
トラインが列デコーダ２６を介してセンス増幅器
２７に結合されるとバイトがアクセスされる。ア
ドレスパツド２１は行アドレスRAおよび列アド
レスを受けとる。行アドレスは使用可能にされる
ように選択されるワードラインを決定する。列ア
ドレスはどのセツトのビツトラインがセンス増幅
器２７又はデータ・イン・ドライバ１７に結合さ
れるかを決定する。アドレスバツフア２２はアド
レスを受けとり、アドレスラツチ信号ALが論理
高に切換わるのに応答して受けとつたアドレスを
ラツチする。アドレスバツフア２２は行アドレス
RAを行デコーダ２３に与え、列アドレスCAを
列デコーダ２６に与える。行デコーダ２３は行ア
ドレスRAによつて選択されるワードラインを使
用可能とする。列デコーダ２６はアドレスCAに
よつて選択された１セツトのビツトラインをデー
タライン５０に結合させ、このデータライン５０
はデータをセンス増幅器２７に出力し、又は書込
まれるデータをデータ・イン・ドライバ２７から
受けとる。列デコーダ２６はデータライン５０を
介してデータ・イン・ドライバ１７およびセンス
増幅器２７に結合されている。データ・イン・ド
ライバ１７はデータ・イン・バツフア１８からデ
ータ・イン信号を受信し、今度はこのデータ・イ
ン・バツフア１８はそれらの信号をデータＩ／Ｏ
パツド１９から受信する。バツフア１８は信号
DILが論理高に切換わるのに応答してデータ・イ
ン信号D1をラツチする。ドライバ１７は入力を
Vppに接続させており、必要とされたプログラミ
ングレベルの信号D1を列デコーダ２６を介して
アレイ２４に与える。インテリジエント読取信号
IRが論理高であるとセンス増幅器２７は列デコ
ーダ２６を介してアレイ２４によつてデータライ
ン５０に与えられたデータを感知する。センス増
幅器２７はデータの感知に応答して出力信号Ｄ０
を出力バツフア２８と比較器３１に与える。出力
バツフア２８はそこで論理高の信号RCが受信さ
れると信号Ｄ０をセンス増幅器２７からパツド１
９に与える。論理高の信号RCはメモリ１０が読
取モードにあることを示す。

制御ラツチ３４はモード制御信号Ｇ，Ｗおよび
Ｅをパツド３６，３７および３８からそれぞれ受
信する。メモリ１０のモードのうちのどのモード
に入るべきかを示すために信号Ｇ，ＷおよびＥに
対するコードが作られている。このコーデイング
は技術上周知である。この点に関する更に詳しい
ことは1983年10月25日に発行された“バルク零プ
ログラム能力を有るEEPROM”と題するKuoに
対する米国特許第4412309号を参照されたい。制
御ラツチ３４は信号Ｇ，ＷおよびＥの論理状態に
よつて論理回路３２に内部制御信号Gi，Wiおよ
びEiを与える。制御論理回路３２は信号Gi，Wi
およびEiを受信し解釈する。論理回路３２がバイ
ト書込モード要求として信号Gi、WiおよびEiの
論理状態を解釈すると、論理回路３２は信号
RCLを論理低に切換えラツチ３４に信号Ｇ、Ｗ
およびＥをラツチさせる。従来の論理ゲートおよ
びタイマからなる制御論理回路３２は信号レデ
イ／^*ビージー（READY／^*BUSY）を論理高で
パツド３３に与え、メモリ１０が信号Ｇ，Ｗおよ
びＥからのコマンドに応答して作動可能なことを
示す。メモリ１０が信号Ｇ，ＷおよびＥがラツチ
されているモードにあり、および／又はアドレス
がラツチされていると、制御論理回路３２は論理
低の信号レデイ／^*ビージー（READY／^*
BUSY）を発生させる。そのようなモードの終
わりに制御論理回路３２は信号レデイ／^*ビージ
ー（READY／^*BUSY）を論理高に切換える。

アレイ２４、列デコーダ２６およびデータライ
ン５０の部分が第２図に示されている。第２図に
示されているのはアレイ２４の４つのバイト５
１，５２，５３および５４の部分である。データ
ライン５０について３本のデータラインＤ０，Ｄ
１およびＤ７が第２図に示されている。データラ
イン５０はデータのフルバイトを運ぶために８本
の異なる個々的データラインを含む。第２図にお
いて列デコーダ２６はトランジスタ５６−６３を
有する。第２図に示すように、バイト５１−５４
はそれぞれ３つの結合トランジスタ、３つのフロ
ーテイングゲートトランジスタおよび１つの制御
トランジスタを有するが、各バイトは実際には更
に５つのフローテイングゲートトランジスタおよ
び更に５つの結合トランジスタを有する。バイト
５１−５４は、ここでは第２図に示してあるトラ
ンジスタについて説明する。バイト５１は結合ト
ランジスタ６５，６６および６７、フローテイン
グゲートトランジスタ６８，６９，７０および制
御トランジスタ７１を含む。バイト５２は結合ト
ランジスタ７２，７３および７４、フローテイン
グゲートトランジスタ７５，７６および７７、お
よび制御トランジスタ７８を含む。バイト５３は
結合トランジスタ８０，８１および８２、フロー
テイングゲートトランジスタ８３，８４および８
５、および制御トランジスタ８６を含む。バイト
５４は結合トランジスタ８８，８９および９０、
フローテイングゲートトランジスタ９１，９２お
よび９３、および制御トランジスタ９４を含む。
アレイ２４は第２図においてはビツトライン９
６，９７，９８，９９，１００および１０１、消
去ライン１０２および１０３およびワードライン
WL１およびWL２を含むものとして示されてい
る。バイト５１および５３はビツトライン９６−
９８および消去ライン１０２に接続され、バイト
５２および５４はビツトライン９９−１０１およ
び消去ライン１０３に接続されている。ワードラ
インWL１はバイト５１および５２に接続されて
いる。ワードラインWL２はバイト５３および５
４に接続されている。フローテイングゲートトラ
ンジスタ６８−７０，７５−７７，８３−８５お
よび９１−９３のソースはすべてノード１０６に
接続され、このノード１０６はアレイ制御プログ
ラムACPによつて制御される。信号ACPは読取
又は消去サイクルの期間中は大地電圧（ground）
にあり、プログラムサイクルの期間中は電源電圧
を受けとる電源端子V_DDにおける電圧に近い電圧
にある。電源電圧は例えば５ボルトとすることが
できる。

ワードラインが使用可能になると、その使用可
能になつたワードラインに接続している各バイト
の制御トランジスタはそのバイトのフローテイン
グゲートトランジスタのゲートの消去サインを結
合する。列デコーダ消去トランジスタ５６および
６０は信号Ｙ０およびＹ１をそれぞれ受信する。
トランジスタ５６および６０はデプレツシヨント
ランジスタであるので、これらのトランジスタは
信号Ｙ０およびＹ１が論理低であつてもEHVの
小さい電圧に対して信号EHVを消去ライン１０
２および１０３にそれぞれ伝える。この結果、ラ
イン１０２および１０３のような消去線は信号
EHVが論理低の場合には論理低となる。信号
EHVは消去が行われる場合を除いては論理低と
なる。プログラムおよび読取モードにおいては、
信号EHVは信号EHVは大地電位（ground）にあ
る。制御トランジスタ７１，７８，８６および９
４もデプレツシヨントランジスタである。この結
果、消去ライン電圧は消去ラインの低電圧に対し
てフローテイングゲートトランジスタのすべての
ゲートに結合させる。消去ラインはすべて信号
EHVが約20ボルトの高電圧にある場合を除いて
論理低となる。読取およびプログラムモードの場
合にはフローテイングゲートトランジスタのゲー
トは接地されている。

バイトが接続されているワードラインを使用可
能にしバイトが接続されているビツトラインをデ
ータライン５０に結合することによつてバイトが
読取られる。バイト５４を選択するために、ワー
ドラインWL２を論理高に切換えることによつて
そのワードラインWL２を使用可能にする。この
結果結合トランジスタ８８−９０はフローテイン
グゲートトランジスタ９１−９３のドレインをビ
ツトライン９９−１０１にそれぞれ結合される。
信号Ｙ１が論理高に切換わるのに応答してビツト
ライン９９，１００および１０１はデータライン
Ｄ０，Ｄ１およびＤ７にそれぞれ結合される。従
つてフローテイングゲートトランジスタ９１−９
３はデータライン５０に結合され、そこでフロー
テイングゲートトランジスタの導電状態はセンス
増幅器２７によつて感知することができる。フロ
ーテイングゲートトランジスタは高又は低しきい
電圧状態にある。高しきい値状態はフローテイン
グゲートトランジスタを非導電性にする。高しき
い状態にあるフローテイングゲートトランジスタ
のしきい電圧は、フローテイングゲートトランジ
スタのゲートの電圧である大地電圧を十分に上回
る約５ボルトである。低しきい値状態にあるフロ
ーテイングゲートトランジスタのしきい電圧は約
−５ボルトである。この結果低しきい値状態にあ
るフローテイングゲートトランジスタは導電性と
なる。ワードラインWL２を使用可能にし信号Ｙ
１を論理高に切換えると読取りのためバイト５４
が選択される。

しかしバイト５４プログラムするためにはバイ
ト５４を読取るより高い電圧が必要となる。フロ
ーテイングゲートをプログラムするために、高電
圧がトレインに印加され、一方ゲートおよびソー
スは接地される。高電圧でワードラインWL２を
使用可能にし一方高電圧の信号Ｙ１を与えること
によつてバイト５４がプログラムされる。実際の
プログラミングはプログラムされるフローテイン
グゲートトランジスタのドレインに高電圧を印加
することによつて行われる。選択されたバイトの
フローテイングゲートトランジスタのすべてがプ
ログラムされるとは限らない。プログラミングが
起きる前に、選択されたバイトのフローテイング
ゲートトランジスタの全部が先づ最初に消去され
た状態になければならない。消去された状態は高
しきい値状態にあり、論理高として読取られる。
論理低となるフローテイングゲートトランジスタ
のみがプログラムされる。論理高状態にとどまつ
ているフローテイングゲートトランジスタはプロ
グラムされない。論理高状態にとどまつているフ
ローテイングゲートトランジスタは大地電圧
（ground）を受けとるが、プログラムされるフロ
ーテイングゲートトランジスタは高電圧を受けと
る。そのような高電圧はバイトの列デコーダトラ
ンジスタおよび結合トランジスタを介してデータ
ラインから特定のフローテイングゲートに係合さ
れる。フローテイングゲートトランジスタ９２が
プログラムされるものとすると、データラインＤ
１は第１図に示すデータ・イン・ドライバ１７に
よつて高電圧にされる。データラインＤ１上の高
電圧がフローテイングゲート９２に達するため
に、列デコーダトランジスタ６２と結合トランジ
スタ７３は高電圧をフローテイングゲートトラン
ジスタ９２に通すのに十分に高いゲート電圧を受
けとらねばならない。従つてバイトをプログラム
するためには、ワードラインを駆動させる行デコ
ーダと列デコーダは高電圧を受けとらなければな
らない。行デコーダ２３は選択されたワードライ
ンを使用可能にする。必要とされる高電圧は行デ
コーダ高電圧発生器１３によつて供給される。列
デコーダ２６が必要とする高電圧は列デコーダ高
電圧発生器１６が発生させる。

高電圧は消去にも必要である。フローテイング
ゲートトランジスタを消去するためには、高電圧
の制御ゲートに印加する一方で、ソースおよびド
レインを接地させる。バイト９４はそれをプログ
ラムするために選択するのと同じ方法で選択し消
去する。違う点はデータライン５０を接地させ、
信号EHVを約20ボルトの高電圧とし、信号ACP
がノード１０６を接地させる点である。信号
EHVの高電圧を消去ライン１０３に十分に結合
させるために信号Ｙ１は高電圧になければならな
い。消去ライン１０３上の高電圧をフローテイン
グゲートトランジスタ９１−９３のゲートに十分
に結合させるためにワードラインWL２は高電圧
になければならない。ワードラインWL２、信号
EHVおよび信号Ｙ１が高電圧にありデータライ
ン５０および信号ACPが大地電圧（ground）に
あるとバイト５４が消去されるので、フローテイ
ングゲートトランジスタ９１−９３は理論高と解
釈される高しきい値状態にある。

第３図にはアレイ２４、列デコーダ１６および
行デコーダ２３がレイアウトの形で示されてい
る。アレイ２４は２つの部分、即ち左方部分１１
１と右方部分１１２に分けられている。行デコー
ダ２３は左方部分１１１と右方部分１１２の間に
ある。列デコーダ１６もまた２つの部分、即ち左
部分１１３と右方部分１１４に分けられている。
デコーダ１６の左方部分１１３はアレイ２４の左
方部分１１１と結合しその上方にある。デコーダ
１６の右方部分１１４はアレイ２４の右方部分と
結合しその上方にある。第３図にはまたアドレス
パツド２１を構成する３つの部分とアドレスバツ
フア２２を構成する３つの部分も示されている。
パツド２１の３つの部分はアドレス信号Ａ０，Ａ
１，Ａ２およびＡ３を受信するパツド１１６、信
号Ａ４を受信するパツド１１７、およびアドレス
信号Ａ５，Ａ６，Ａ７，Ａ８，Ａ９，Ａ１０，Ａ
１１，Ａ１２およびＡ１３を受信するパツド１１
８である。バツフア２２の３つの部分はパツド１
１６から信号を受信するバツフア１１９、パツド
１１７から信号を受信するバツフア１２０および
パツド１１８から信号を受信するバツフア１２１
である。第３図にはまた行デコーダ２３から左方
アレイ部分１１１と右方アレイ部分１１２を横切
つて延びているワードラインWL１も示されてい
る。行デコーダ２３から左方アレイ部分１１１と
右方アレイ部分１１２とを横切つて延びているワ
ードラインは全部で512本ある。右ワードライン
は左方アレイ部分１１１を横切つている左方部分
と右方アレイ部分１１２を横切つている右方部分
とを有する。ワードラインWL１の場合には、左
方部分１２３と右方部分１２４とがある。ワード
ラインのうちの１本がアドレス信号Ａ５−Ａ１３
によつて選択される。行デコーダ２３はアドレス
信号Ａ５−Ａ１３によつて決定される512のうち
の１つの選択を行う。アレイ２４の各1/2に対し
て16のビツトラインセツトがある。各ビツトライ
ンセツトは８本のビツトラインと１本の対応する
消去ラインからなる。第３図には列デコーダ１１
３から左方アレイ１１１を下方に走つている１つ
のビツトラインセツト１２６および列デコーダ１
１４から右方アレイ１１２を下方に走つている１
つのビツトラインセツト１２７が示されている。

列デコーダ１１３および１１４のうちの１つの
はアドレス信号Ａ４によつて起動される。デコー
ダ１１３および１１４のうちの起動された列デコ
ーダは１６デコードのうちの１つのデコードを行
いアドレス信号Ａ０〜Ａ３によつて決定されるビ
ツトラインセツトのうちの１つを選択する。メモ
リ１０は8192バイトとして配列され一般に8K×
8EEPROMとして知られる65536ビツトの耐久性
を優れた64KEEPROMを具えるようにプログラ
ムすることができる。このことはアドレス信号Ａ
４によつて決定される列デコーダ１１３および１
１４のうちの１つを使用可能にするのではなく列
デコーダ１１３および１１４の両方を使用可能に
するようにバツフア１２０をプログラムすること
によつて行われる。第４図にはＡ４バツフア１２
０とＡ４パツド１１７が示されている。バツフア
１２０はエンハンスメントトランジスタ１３１，
１３２，１３３，１３４，１３５，１３６，１３
７，１３８，１３９，１４０，１４１および１４
２、デプレツシヨントランジスタ１４３，１４
４，１４５および１４６およびナチユラルトラン
ジスタ１４７からなる。エンハンスメントトラン
ジスタは0.4〜0.8ボルトの範囲のしきい電圧を有
する。デプレツシヨントランジスタは−３〜−４
ボルトの範囲のしきい電圧を有する。ナチユラル
トランジスタは0.0〜0.3ボルトの範囲のしきい電
圧を有する。

トランジスタ１３１は第１電流電極をパツド１
１７に接続させており、第１図に示す論理回路３
２によつて与えられる信号RCLに対して相補関
係にある信号^*RCLを受信する制御電極を有し、
且つ第２電流電極を有する。トランジスタ１３１
は絶縁ゲート電界効果トランジスタの両方向性を
利用する。トランジスタ１３２はゲートをトラン
ジスタ１３１の第２電流電極に接続させており、
ソースおよびドレインを有する。トランジスタ１
３３はドレインをトランジスタ１３２のソースに
接続させ、ソースを接地させ、ゲートをノード１
４８に接続させている。トランジスタ１４３はゲ
ートおよびソースをトランジスタ１３２のドレイ
ンに接続させ、ドレインを例えば５ボルトを受け
とる正電源端子V_DDに接続させている。トランジ
スタ１３４はゲートをトランジスタ１３２のドレ
インに接続させ、ソースをノード１４９に接続さ
せており、且つドレインを有する。トランジスタ
１４２はドレインをノード１４９に接続させ、ゲ
ートをノード１４８に接続させ、ソースを接地さ
せている。トランジスタ１４４はゲートおよびソ
ースをトランジスタ１３４のドレインに接続さ
せ、ドレインをV_DDに接続させている。トランジ
スタ１４１は第１電流電極をトランジスタ１３２
のゲートに接続させ、RCL信号を受信する制御
電極を有し、第２電流電極をトランジスタ１３４
のドレインに接続させている。トランジスタ１３
５はゲートをトランジスタ１３４のドレインに接
続させ、ソースをノード１４９に接続させ、ドレ
インを有している。トランジスタ１４５はソース
をトランジスタ１３５のドレインに接続させ、ゲ
ートをトランジスタ１３２のドレインに接続さ
せ、ドレインをV_DDに接続させている。トランジ
スタ１４７はゲートをノード１４８に接続させ、
ドレインをV_DDに接続させ、ソースをノード１５
０に接続させている。トランジスタ１３７はゲー
トをトランジスタ１３５のドレインに接続させ、
ドレインをノード１５０に接続させ、ソースを有
する。トランジスタ１３８はドレイを相補的アド
レス制御信号^*CA４を与えるためトランジスタ１
３７のソースに接続させ、ゲートをトランジスタ
１３４のドレインに接続させ、ソースを接地させ
ている。トランジスタ１３９はゲートをトランジ
スタ１３４のドレインに接続させ、ドレインをノ
ード１５０に接続させ、ソースを有する。トラン
ジスタ１４０はアドレス制御信号CA４を与える
ためドレインをトランジスタ１３９のソースに接
続させ、ゲートをトランジスタ１３５のドレイン
に接続させ、ソースを接地させている。トランジ
スタ１４６はドレインをプローグパツド１５１に
接続させ、ソースとゲートを接地させている。ノ
ード１５２はチツプイネーブル信号CEを受信す
る。

メモリ１０が16K×8EEPROMである場合に
は、ノード１４８はノード１５２に接続されいる
ので、トランジスタ１３３，１４２および１４７
に信号CEを受信する。信号CEが論理高でありメ
モリ１０が稼働中である（active）であることを
示すと、トランジスタ１３３，１４２および１４
７は導電性である。トランジスタ１３３，１４２
および１４７が導電性であると、信号CA４およ
び^*CA４はトランジスタ１３２のゲートに与えら
れたアドレス信号の論理状態に応答しその論理状
態を表わす。信号^*RCLが論理高であるとパツド
１１７上にある論理状態はトランジスタ１３２の
ゲートに結合される。信号^*RCLが論理低であり
信号RCLが論理高であると、バツフア１２０は
ラツチされた状態にあるので、パツド１１７上に
ある論理状態は信号RCLが論理高に切換わると
ラツチされる。信号CEが論理低であると、トラ
ンジスタ１３３，１４２および１４７は非導電性
となり、V_DDとバツフア１２０の大地電圧の間の
電流路を遮断する。トランジスタ１４２が非導電
性であると、トランジスタ１３４および１３５の
ドレインは論理高となり、この結果トランジスタ
１３８および１４０は導電性となる。トランジス
タ１３８および１４０がいづれも導電性になる
と、信号CA４および^*CA４は論理低となる。ト
ランジスタ１３７および１３９もまた導電性とな
るがトランジスタ１４７は非導電性であるので、
このことの有害な影響はない。

メモリ１０が8K×8EEPROMである場合には、
ノード１４８はトランジスタ１４６のドレインお
よびプローブパツド１５１に接続されている。ト
ランジスタ１４６は大地への抵抗路を与え、この
結果トランジスタ１３３，１４２および１４７は
非導電性となる。これは16K×８の場合に信号
CEが論理低となるので信号^*CA４およびCA４の
両方が論理低となるのと同じである。信号^*CA４
およびCA４の論理低状態は、それらの信号が結
合される列デコーダを稼働状態にする。この結果
信号CA４および^*CA４が論理低であると列デコ
ーダ１１３および１１４の両方が稼働状態にな
る。左方アレイ部分１１１からのビツトラインセ
ツトおよび右方アレイ部分１１２からのビツトラ
インセツトの２つのビツトラインセツトがアドレ
ス信号Ａ０〜Ａ３によつて決定されて選択され
る。従つて各アドレスに対して２バイトが選択さ
れる。16K×8EEPROMの場合には１４のアドレ
ス信号、即ち信号Ａ０〜Ａ１３が16Kバイトのう
ちのどのバイトを選択するかを決定するのに必要
である。8K×8EEPROMの場合には、選択され
たバイトを指定するのには１３のアドレス信号が
必要である。左方アレイ部分１１１および右方ア
レイ部分１１２の間で選択するのに信号Ａ４を用
いるので、信号Ａ４は必要でない。8K×
8EEPROMの場合には、列デコーダ１１３およ
び１１４の両方を稼働状態にすることによつて左
方アレイ部分１１１および右方アレイ部分１１２
の両方を選択させるようにバツフア１２０がプロ
グラムされる。従つて、8K×8EEPROMのユー
ザは信号Ａ０−Ａ１３を供給する必要がある。

メモリ１０はメモリ１０上のボンデイングパツ
ドに接続される外部導線がその中にあるパツケー
ジに用いることが意図されている。ユーザはパツ
ケージの外部導線に信号を印加する。8K×
8EEPROMの場合には、ユーザは信号Ａ０〜Ａ
１２を外部導線に供給する。信号Ａ４を受信する
外部導線はパツド１１７にボンデイングされてい
ない。という訳は、バツフア１２０はパツド１１
７上に存在するかもしれない信号にもはや応答し
ないからである。信号Ａ５〜Ａ１２とともにユー
ザが供給した信号Ａ４を受信する導線に従つてボ
ンデイングパツド１１８にボンデイングされてい
る。バツフア１２１はユーザが供給した信号Ａ４
〜Ａ１２を受信する。16K×8EEPROMの場合に
は、ワードラインを選択する９つのアドレス信号
はユーザが供給したアドレス信号Ａ５〜Ａ１３で
あるが、8K×8EEPROMとの場合には、ワード
ラインを選択する９つのアドレス信号はユーザが
供給した信号Ａ４−Ａ１２である。16K×８又は
8K×8EEPROMの場合には、ユーザが供給した
アドレス信号Ａ０〜Ａ３はパツド１１６を介して
バツフア１２０に結合され、データを与えるビツ
トラインセツトを選択するのに用いられる。

プローブパツド１５１はメモリ１０が8K×８
メモリとしてプログラムされる場合でも16K×８
メモリとしてメモリ１０をテストすることを考慮
に入れている。トランジスタ１４６は大地への抵
抗路を与えるので、パツド１５１に十分に電流を
供給することによつてノード１４８の電圧を論理
高にトライブ（drive）することができる。ノー
ド１４８が論理高にあると、16K×8EEPROMの
場合にチツプイネーブル信号が論理高にある場合
と丁度同じように回路１２０はパツド１１７に印
加された信号に応答する。

第５図には左方アレイ１１１からのバイト１５
１およびビツトラインセツト１５２の一部、右方
アレイ１１２からのバイト１５３およびビツトラ
インセツト１５４の一部、データラインＤ０〜Ｄ
１およびＤ７、ワードラインWL２、センス増幅
器２７、行デコーダ２３の一部、列デコーダ１１
３の一部１５６および列デコーダ１１４の一部１
５７を含むメモリ１０の一部が示されている。左
方アレイ１１１および右方アレイ１１２はそれ自
身のアレイ制限プログラム信号ACPLおよび
ACPRを有する第５図に示す行デコーダ２３の一
部はワードラインWL１を使用可能にするワード
ラインドライバ１５８である。ワードラインWL
１が使用可能になるとバイト１５１および１５３
の両方が使用可能になる。ワードラインWL１は
バツフア１２１が受信した９つのアドレス信号に
よつて選択され使用可能にされる。第５図に示す
ビツトラインセツト１５２の一部はビツトライン
１６１，１６２および１６３および消去ライン１
６４を含む。第５図に示すビツトラインセツト１
５４はビツトライン１６６，１６７および１６８
および消去ライン１６９を含む。左方デコーダ部
分１５６は信号YILが論理高であるとビツトライ
ン１６１，１６２および１６３をデータラインＤ
０，Ｄ１およびＤ７にそれぞれ結合する。ビツト
ラインセツト１５２がアドレス信号Ａ０〜Ａ３お
よびアドレス信号Ａ４によつて決定されるように
デコーダ１１３によつて選択されると論理高にな
る。信号YIRが論理高であると、右方デコーダ部
分１５７はビツトライン１６６，１６７および１
６８をデータラインＤ０，Ｄ１およびＤ７にそれ
ぞれ結合する、ビツトラインセツト１５７がアド
レス信号Ａ０〜Ａ３およびアドレス信号Ａ４によ
つて決定されるように選択されると信号YIRは論
理高になる。バイト１５１および１５３はアドレ
ス信号Ａ０〜Ａ３の同じ特定の組合せによつて選
択される。左方アレイ１１１のどのバイトも右方
アレイ１１２に対応する対を有する。アドレス信
号Ａ４の論理状態は、信号AILおよびYIRのうち
のどの信号が選択されたバイトのデータをデータ
ラインＤ０〜Ｄ７に結合させる論理高であるかを
決定する。メモリ１０か64KEEPROMとしてプ
ログラムされる場合には、アドレス信号Ａ４は左
方アレイ１１１と右方アレイ１１２の両方を選択
するようにプログラムされている。8K×
8EEPROMの場合には、信号YILとYIRの両方が
論理高である、この結果両バイト１５１および１
５３をしてデータを、データラインＤ０−Ｄ７に
供給させる。EEPROMビツトの場合には、耐久
性に関連した故障メカニズムは、フローテイング
ゲートに電荷を保持できないことである。フロー
テイングゲートに正に電荷が保持される結果とし
てフローテイングゲートトランジスタは低しきい
値状態となり、それにより導電性になる。本実施
例においては、低しきい値状態の結果メモリセル
フローテイングゲートトランジスタはデプレツシ
ヨン状態の負のしきい電圧を有するようになる。
フローテイングゲートが電荷を保持できないと、
メモリセルは高しきい状態にデグレード
（degrade）し、それにより非導電性になる。本
実施例においては、高しきい値を有するフローテ
イングゲートトランジスタは正しきい電圧を有
し、エンハンスメント形である。この結果、並列
に結合したプログラムされていない（消去された
状態の）２つのEEPROMセルはたとえそのうち
の１つがデータを記憶するのに有効でなくても導
電路を与えない。ところが両方がプログラムされ
ていると、EEPROMセルのうちの１つがもはや
データを記憶するのに有効でなくても導電路が与
えられる。センス増幅器２７は第５図に示すよう
に対応するデータラインＤ０，Ｄ１およびＤ７に
結合した論理状態に対応する論理状態の出力信号
Ｄ００，Ｄ０１およびＤ０７を与える。例えばデ
ータラインＤ１に結合したメモリセルのいづれか
が導電性であると、センス増幅器２７は論理低の
信号Ｄ０１を与える。データラインＤ１に結合し
たメモリセルの両方が非導電性であると、センス
増幅器２７は論理高の信号Ｄ０１を与える。

メモリ１０が8K×８メモリであるようにプロ
グラムされている場合には、バイト１５１および
１５３は並列に結合され耐久性の優れた
EEPROMを提供する。アレイの相異なる部分に
冗長バイトを有することによつて、メモリ１０は
16K×8EEPROMとすることもできるし、又は耐
久性の優れた8K×8EEPROMとすることもでき
る。アレイの別々の部分にあつて互に冗長度を与
えるEEPROMセルを有することのもう１つの利
点は、２つ以上のメモリセルにわたるかもしれな
い欠陥が対を形成する両方のセルに影響を与えな
いことである。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例による電気
的に消去可能なプログラマブル固定メモリのブロ
ツク図と回路図とを組合せたものである。第２図
は、技術上周知であるが本発明の理解に役立つメ
モリ１０のアレイ部分の一部の回路図である。第
３図は、本発明の好ましい実施例による第１図の
メモリの一部のレイアウトである。第４図は、第
３図に示してあるレイアウトの一部の回路図であ
る。第５図は、本発明の好ましい実施例による第
１図のメモリの一部の回路図である。第１図において、１１は、Vpp発生器、１２
は、HVポンピングクロツク、１３は、行デコー
ダHV、１４は、消去HV、１６は、列デコーダ
HV、１７は、データ・イン・ライバ、１８は、
データ・イン・バツフア、１９は、データ・入
力／出力、２１は、アドレスパツド、２２は、ア
ドレスバツフア、２３は、行デコーダ、２４は、
アレイ、２６は、列デコーダ、２７は、センス増
幅器、２８は、出力バツフア、２９は、データ・
イン・オア・オール・ワンズ、３１は、比較器、
３２は、制御論理回路、３３は、レデイ／^*ビー
ジー、３４は、制御ラツチ、３６は、Ｇ、３７
は、Ｗ、３８は、Ｅ。

Claims

【特許請求の範囲】１選択的に低しきい値状態にプログラムされる
か又は高しきい値状態にプログラムされていない
メモリセルを有し、メモリセルの第１アレイおよ
び第２アレイに分割され電気的に消去可能なプロ
グラマブル固定メモリにおいて、アドレスに応答して第１アレイから第１メモリ
セルを選択し第２アレイから第２メモリセルを選
択するステツプと、第１アレイから選択されたメモリセルを共通の
データラインに結合するステツプと、第２アレイから選択されたメモリセルを共通の
データラインに結合するステツプと、選択されたメモリセルの両方が高しきい値状態
にあると第１論理状態の出力信号を与え、選択さ
れたメモリセルのいづれかが低しきい値状態にあ
ると第２論理状態の出力信号を与えるステツプと
を含む、メモリから高信頼性データを読取る方法。２ワードラインとビツトラインとの交差点に位
置するメモリセルの第１アレイと、ワードラインとビツトラインとの交差点に位置
するメモリセルの第２アレイと、１対の選択されたメモリセルから入力を受信
し、選択されたメモリセルの両方が高しきい値状
態にあると第１論理状態の出力信号を与え、選択
されたメモリセルのいづれかが低しきい値状態に
あると第２論理状態の出力信号を与えるセンス増
幅器と、選択された１対のメモリセルのうちの一方のメ
モリセルとして第１アレイからの選択された第１
メモリセルをセンス増幅器に結合し、選択された
１対のメモリセルのうちのもう一方のメモリセル
として第２アレイからの選択された第２メモリセ
ルをセンス増幅器に結合するデコーダ手段とを含
む、選択的に低しきい値状態にプログラムされた、
又は高しきい値状態にプログラムされていないメ
モリセルを有する電気的に消去可能なプログラマ
ブル固定メモリ。３デコーダ手段は、第１アレイと第２アレイとの間に位置し、第１
アドレスによつて決定された第１アレイおよび第
２アレイの選択されたワードラインを使用可能に
する行データ手段と、第１アレイからのビツトラインおよび第２アレ
イからのビツトラインをセンス増幅器に結合する
列デコーダ手段とを含む、特許請求の範囲第２項記載のメモリ。