JP2594692B2 - 電気的消去可能プログラマブル読出し専用メモリ - Google Patents
電気的消去可能プログラマブル読出し専用メモリInfo
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- JP2594692B2 JP2594692B2 JP24146590A JP24146590A JP2594692B2 JP 2594692 B2 JP2594692 B2 JP 2594692B2 JP 24146590 A JP24146590 A JP 24146590A JP 24146590 A JP24146590 A JP 24146590A JP 2594692 B2 JP2594692 B2 JP 2594692B2
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Description
【発明の詳細な説明】
この発明は、電気的にデータの消去および書込みがで
きる電気的消去可能プログラマブル読出し専用メモリに
関するものである。
きる電気的消去可能プログラマブル読出し専用メモリに
関するものである。
第４図は従来の64Kビット電気的消去可能プログラマ
ブル読出し専用メモリ（以下、EEPROMという。）の構成
を示すブロック図であり、図において、１は書込みを電
圧発生する高電圧発生部、２はデータ消去、書込みおよ
び消費電力の制御を行う制御回路、３はアドレス端子A0
〜A12から入力したアドレスデータを保持するアドレス
保持回路、４はＸ−アドレス選択信号を出力するＸ−デ
コーダ、５はＹ−アドレス選択信号を出力するＹ−デコ
ーダ、６はメモリアレイ７上のＹ−アドレス選択信号で
指定される位置にデータ入出力を行うＹ−ゲート、７は
256×256ビットのメモリアレイ、８は出力制御回路、９
は書込みデータを保持するとともに読出しデータを外部
に出力する入力保持／出力バッファ回路である。 次に動作について説明する。EEPROMにデータを書込む
ときには、入力したデータおよびアドレスデータは、そ
れぞれ入力保持／出力バッファ回路９およびアドレス保
持回路３に保持される。そして、外部制御信号のチップ
選択信号▲▼および書込み信号▲▼がアクティ
ブになると、制御回路２は、Ｘ−デコーダ４およびＹ−
デコーダ５にアドレス選択信号の作成を指示する。Ｘ−
デコーダ４は、アドレス保持回路３に保持されているア
ドレスデータに応じて、メモリアレイ７のワード線を指
定するＸ−アドレス選択信号を出力する。また、Ｙ−デ
コーダ５は、アドレスデータに応じた位置を指定するＹ
−アドレス選択信号を出力する。すると、Ｙ−ゲート６
は、Ｙ−アドレス選択信号で指定されたメモリアレイ７
上の位置と入力保持／出力バッファ回路９とを接続す
る。従って、入力保持／出力バッファ回路９に保持され
ているデータは、メモリアレイ７の所定のワード（この
場合は１バイト）に供給される。そして、供給されたデ
ータは、高電圧発生回路１が発生した書込み電圧によ
り、トンネル効果によって書込まれる。 データを消去するときには、EEPROMは書込み時と同様
に動作するが、書込みデータとして、入力保持／出力バ
ッファ回路９に保持されているデータの代わりに消去デ
ータが使用される。また、データを読み出すときには、
読出し信号▲▼とチップ選択信号▲▼が入力さ
れるが、制御回路２は、書込みの場合と同様に、Ｘ−デ
コーダ４およびＹ−デコーダ５にアドレス選択信号を出
力させる。また、入力保持／出力バッファ回路９は、こ
の場合には出力制御回路８を介して読出し信号▲▼
が供給されているので出力状態となっている。従って、
選択されたメモリアレイ７の位置に記憶されているデー
タは、Ｙ−ゲート６を介して入力保持／出力バッファ回
路９に入力し、外部に出力される。
ブル読出し専用メモリ（以下、EEPROMという。）の構成
を示すブロック図であり、図において、１は書込みを電
圧発生する高電圧発生部、２はデータ消去、書込みおよ
び消費電力の制御を行う制御回路、３はアドレス端子A0
〜A12から入力したアドレスデータを保持するアドレス
保持回路、４はＸ−アドレス選択信号を出力するＸ−デ
コーダ、５はＹ−アドレス選択信号を出力するＹ−デコ
ーダ、６はメモリアレイ７上のＹ−アドレス選択信号で
指定される位置にデータ入出力を行うＹ−ゲート、７は
256×256ビットのメモリアレイ、８は出力制御回路、９
は書込みデータを保持するとともに読出しデータを外部
に出力する入力保持／出力バッファ回路である。 次に動作について説明する。EEPROMにデータを書込む
ときには、入力したデータおよびアドレスデータは、そ
れぞれ入力保持／出力バッファ回路９およびアドレス保
持回路３に保持される。そして、外部制御信号のチップ
選択信号▲▼および書込み信号▲▼がアクティ
ブになると、制御回路２は、Ｘ−デコーダ４およびＹ−
デコーダ５にアドレス選択信号の作成を指示する。Ｘ−
デコーダ４は、アドレス保持回路３に保持されているア
ドレスデータに応じて、メモリアレイ７のワード線を指
定するＸ−アドレス選択信号を出力する。また、Ｙ−デ
コーダ５は、アドレスデータに応じた位置を指定するＹ
−アドレス選択信号を出力する。すると、Ｙ−ゲート６
は、Ｙ−アドレス選択信号で指定されたメモリアレイ７
上の位置と入力保持／出力バッファ回路９とを接続す
る。従って、入力保持／出力バッファ回路９に保持され
ているデータは、メモリアレイ７の所定のワード（この
場合は１バイト）に供給される。そして、供給されたデ
ータは、高電圧発生回路１が発生した書込み電圧によ
り、トンネル効果によって書込まれる。 データを消去するときには、EEPROMは書込み時と同様
に動作するが、書込みデータとして、入力保持／出力バ
ッファ回路９に保持されているデータの代わりに消去デ
ータが使用される。また、データを読み出すときには、
読出し信号▲▼とチップ選択信号▲▼が入力さ
れるが、制御回路２は、書込みの場合と同様に、Ｘ−デ
コーダ４およびＹ−デコーダ５にアドレス選択信号を出
力させる。また、入力保持／出力バッファ回路９は、こ
の場合には出力制御回路８を介して読出し信号▲▼
が供給されているので出力状態となっている。従って、
選択されたメモリアレイ７の位置に記憶されているデー
タは、Ｙ−ゲート６を介して入力保持／出力バッファ回
路９に入力し、外部に出力される。
従来のEEPROMは以上のように構成されているので、書
込みのためのアドレスデータおよびデータは、揮発性の
アドレス保持回路３および入力保持／出力バッファ回路
９に一旦保持されてから不揮発性のメモリアレイ７に書
込まれる。従って、書込み動作中に電源電圧異常等が発
生すると、揮発性のアドレス保持回路３および入力保持
／出力バッファ９において保持されているデータが破壊
され、不正データが書込まれたり、メモリアレイ７上の
意図した位置とは異なる位置に書込みが行われたりする
という課題があった。 この発明は上記のような課題を解消するためになされ
たもので、メモリアレイ上で不正書込みが行われる可能
性がある領域を狭め、不正書込みが発生しても容易に回
復が可能になるEEPROMを得ることを目的とする。
込みのためのアドレスデータおよびデータは、揮発性の
アドレス保持回路３および入力保持／出力バッファ回路
９に一旦保持されてから不揮発性のメモリアレイ７に書
込まれる。従って、書込み動作中に電源電圧異常等が発
生すると、揮発性のアドレス保持回路３および入力保持
／出力バッファ９において保持されているデータが破壊
され、不正データが書込まれたり、メモリアレイ７上の
意図した位置とは異なる位置に書込みが行われたりする
という課題があった。 この発明は上記のような課題を解消するためになされ
たもので、メモリアレイ上で不正書込みが行われる可能
性がある領域を狭め、不正書込みが発生しても容易に回
復が可能になるEEPROMを得ることを目的とする。
この発明に係るEEPROMは、記憶領域を２分割し、２分
割した記憶領域のうちの一方の領域を選択する一方の選
択信号を入力する一方の選択信号入力端子と、一方の選
択信号入力端子とは独立して設けられ、２分割した記憶
領域のうちの他方の領域を選択する他方の選択信号を一
方の選択信号とは異なるタイミングで入力する他方の選
択信号入力端子と、一方の選択信号に応じて、アドレス
保持回路に保持されているアドレスデータに対応したア
ドレス選択信号を生成するとともに、書込み電圧をその
アドレス選択信号で指定された一方の領域における位置
に供給して、入力保持／出力バッファ回路に保持されて
いるデータをその位置に書込む一方の書込み回路と、一
方の書込み回路とは独立して設けられ、他方の選択信号
に応じて、アドレス保持回路に保持されているアドレス
データに対応したアドレス選択信号を生成するととも
に、書込み電圧をそのアドレス選択信号で指定された他
方の領域における位置に供給して、入力保持／出力バッ
ファ回路に保持されている一方の書込み回路が書き込ん
だデータと同一のデータをその位置に書込む他方の書込
み回路とを備えたものである。
割した記憶領域のうちの一方の領域を選択する一方の選
択信号を入力する一方の選択信号入力端子と、一方の選
択信号入力端子とは独立して設けられ、２分割した記憶
領域のうちの他方の領域を選択する他方の選択信号を一
方の選択信号とは異なるタイミングで入力する他方の選
択信号入力端子と、一方の選択信号に応じて、アドレス
保持回路に保持されているアドレスデータに対応したア
ドレス選択信号を生成するとともに、書込み電圧をその
アドレス選択信号で指定された一方の領域における位置
に供給して、入力保持／出力バッファ回路に保持されて
いるデータをその位置に書込む一方の書込み回路と、一
方の書込み回路とは独立して設けられ、他方の選択信号
に応じて、アドレス保持回路に保持されているアドレス
データに対応したアドレス選択信号を生成するととも
に、書込み電圧をそのアドレス選択信号で指定された他
方の領域における位置に供給して、入力保持／出力バッ
ファ回路に保持されている一方の書込み回路が書き込ん
だデータと同一のデータをその位置に書込む他方の書込
み回路とを備えたものである。
この発明における一方の書込み回路および他方の書込
み回路は、それぞれ、一方の選択信号または他方選択信
号に応じて、記憶領域の一方の領域または他方の領域に
対して同一のデータを書込み、不正なデータが双方に書
込まれる可能性を低減するとともに、不正書込みが発生
しても、容易に回復できる環境を提供する。
み回路は、それぞれ、一方の選択信号または他方選択信
号に応じて、記憶領域の一方の領域または他方の領域に
対して同一のデータを書込み、不正なデータが双方に書
込まれる可能性を低減するとともに、不正書込みが発生
しても、容易に回復できる環境を提供する。
以下、この発明の一実施例を図について説明する。第
１図において、2aは第１のメモリアレイ7aに対するデー
タの消去、書込みおよび消費電力の制御を行う第１の制
御回路、2bは第２のメモリアレイ7bに対するデータの消
去、書込みおよび消費電力の制御を行う第２の制御回
路、4aは第１のメモリアレイ7aに対するＸ−アドレス選
択信号を出力する第１のＸ−デコーダ、4bは第２のメモ
リアレイ7bに対するＸ−アドレス選択信号を出力する第
２のＸ−デコーダ、5aは第１のメモリアレイ7aに対する
Ｙ−アドレス選択信号を出力する第１のＹ−デコーダ、
5bは第２のメモリアレイ7bに対するＹ−アドレス選択信
号を出力する第２のＹ−デコーダ、6aは第１のメモリア
レイ7a上のＹ−アドレス選択信号で指定される位置にデ
ータ入出力を行う第１のＹ−ゲート、6bは第２のメモリ
アレイ7b上のＹ−アドレス選択信号で指定される位置に
データ入出力を行う第２のＹ−ゲートである。また、7
a,7bはそれぞれ記憶領域の一方の領域，他方の領域であ
る第１のメモリアレイ，第２のメモリアレイである。10
は第１のメモリアレイ7aを選択する領域選択信号（第１
の選択信号）▲▼が入力する入力端子、11は第２
のメモリアレイ7bを選択する領域選択信号（第２の選択
信号）▲▼が入力する入力端子である。その他の
ものは同一符号を付して第４図に示したものと同一のも
のである。なお、第１の書込み回路は第１の制御回路2
a、第１のＸ−デコーダ4a、第１のＹ−デコーダ5aおよ
び第１のＹ−ゲート6aで構成され、第２の書込み回路は
第２の制御回路2b、第２のＸ−デコーダ4b、第２のＹ−
デコーダ5bおよび第２のＹ−ゲート6bで構成されてい
る。 次に動作について説明する。EEPROMにデータを書込む
ときには、入力したデータおよびアドレスデータは、そ
れぞれ入力保持／出力バッファ回路９およびアドレス保
持回路３に保持される。そして、書込み信号▲▼と
ともにアクティブになる領域選択信号▲▼，▲
▼により書込み対象となるメモリアレイが特定され
る。例えば、領域選択信号▲▼がアクティブにな
った場合を考える。すると、第１の制御回路2aが動作す
る。第１の制御回路2aは、第１のＸ−デコーダ4aおよび
第１のＹ−デコーダ5aにアドレス選択信号の作成を指示
する。第１のＸ−デコーダ4aは、アドレス保持回路３に
保持されているアドレスデータに応じて、第１のメモリ
アレイ7aのワード線を指定するＸ−アドレス選択信号を
出力する。また、第１のＹ−デコーダ5aは、アドレスデ
ータに応じた位置を指定するＹ−アドレス選択信号を出
力する。すると、第１のＹ−ゲート6aは、Ｙ−アドレス
選択信号で指定された第１のメモリアレイ7a上の位置と
入力保持／出力バッファ回路９とを接続する。入力保持
／出力バッファ回路９は入力側に設定されているので
（読出し信号▲▼はアクティブではないので）、入
力保持／出力バッファ回路９に保持されているデータ
は、第１のメモリアレイ7aの所定の位置に供給される。
そして、供給されたデータは、高電圧発生部１が発生し
た書込み電圧より、トンネル効果によって書込まれる。 ここで、第２の制御回路2bは動作しないので、アドレ
ス保持回路３および入力保持／出力バッファ回路９に保
持されているアドレスデータおよびデータが何らかの原
因で変化したとしても、第２のメモリアレイ7bにデータ
が書込まれることはない。また、第１のメモリアレイ7a
と第２のメモリアレイ7bとの対応する位置に、同一デー
タを時間をずらして書込み、第１のメモリアレイ7aと第
２のメモリアレイ7bとの所定の位置にそれぞれのメモリ
アレイについてのチェックサムを書込んでおくと、不正
書込みが発生した場合に、対応ワードの照合およびチェ
ックサムの検定を行うことにより、不正書込みの検出と
正しいデータの再生とが可能になる。 なお、上記実施例では１つのチップ内に同一サイズに
２分割されたEEPROMの構成について説明したが、第２図
に示すように、同一構成のEEPROM2個を並列に接続して
１パッケージに収めるようにしてもよい。このように構
成しても、第１図に示したものと同様に動作し、同様の
効果を奏する。 また、第３図に示すように、２重書込み制御回路12を
設け、外部から１回の書込みが指示されると、２重書込
み制御回路12の制御により、同一データを第１のメモリ
アレイ7aおよび第２のメモリアレイ7bの同一位置に書込
むようにしてもよい。この場合に、無条件に２重書込み
を行ったのでは破壊されたデータを２重に書込んでしま
う恐れがあるので、例えば、第１のメモリアレイ7aにデ
ータを書込んだ後に、書込まれたデータのチェックサム
を計算し、計算されたチェックサムと書込まれているチ
ェックサムとを比較するようにしておく。その結果、２
つのチェックサムが一致したら第２のメモリアレイ7bに
データを書込み、同様にチェックサムの検査を行う。そ
して、２重書込みが完全になされたときに、出力端子13
から出力される書込み許可信号WRをアクティブにする。
１図において、2aは第１のメモリアレイ7aに対するデー
タの消去、書込みおよび消費電力の制御を行う第１の制
御回路、2bは第２のメモリアレイ7bに対するデータの消
去、書込みおよび消費電力の制御を行う第２の制御回
路、4aは第１のメモリアレイ7aに対するＸ−アドレス選
択信号を出力する第１のＸ−デコーダ、4bは第２のメモ
リアレイ7bに対するＸ−アドレス選択信号を出力する第
２のＸ−デコーダ、5aは第１のメモリアレイ7aに対する
Ｙ−アドレス選択信号を出力する第１のＹ−デコーダ、
5bは第２のメモリアレイ7bに対するＹ−アドレス選択信
号を出力する第２のＹ−デコーダ、6aは第１のメモリア
レイ7a上のＹ−アドレス選択信号で指定される位置にデ
ータ入出力を行う第１のＹ−ゲート、6bは第２のメモリ
アレイ7b上のＹ−アドレス選択信号で指定される位置に
データ入出力を行う第２のＹ−ゲートである。また、7
a,7bはそれぞれ記憶領域の一方の領域，他方の領域であ
る第１のメモリアレイ，第２のメモリアレイである。10
は第１のメモリアレイ7aを選択する領域選択信号（第１
の選択信号）▲▼が入力する入力端子、11は第２
のメモリアレイ7bを選択する領域選択信号（第２の選択
信号）▲▼が入力する入力端子である。その他の
ものは同一符号を付して第４図に示したものと同一のも
のである。なお、第１の書込み回路は第１の制御回路2
a、第１のＸ−デコーダ4a、第１のＹ−デコーダ5aおよ
び第１のＹ−ゲート6aで構成され、第２の書込み回路は
第２の制御回路2b、第２のＸ−デコーダ4b、第２のＹ−
デコーダ5bおよび第２のＹ−ゲート6bで構成されてい
る。 次に動作について説明する。EEPROMにデータを書込む
ときには、入力したデータおよびアドレスデータは、そ
れぞれ入力保持／出力バッファ回路９およびアドレス保
持回路３に保持される。そして、書込み信号▲▼と
ともにアクティブになる領域選択信号▲▼，▲
▼により書込み対象となるメモリアレイが特定され
る。例えば、領域選択信号▲▼がアクティブにな
った場合を考える。すると、第１の制御回路2aが動作す
る。第１の制御回路2aは、第１のＸ−デコーダ4aおよび
第１のＹ−デコーダ5aにアドレス選択信号の作成を指示
する。第１のＸ−デコーダ4aは、アドレス保持回路３に
保持されているアドレスデータに応じて、第１のメモリ
アレイ7aのワード線を指定するＸ−アドレス選択信号を
出力する。また、第１のＹ−デコーダ5aは、アドレスデ
ータに応じた位置を指定するＹ−アドレス選択信号を出
力する。すると、第１のＹ−ゲート6aは、Ｙ−アドレス
選択信号で指定された第１のメモリアレイ7a上の位置と
入力保持／出力バッファ回路９とを接続する。入力保持
／出力バッファ回路９は入力側に設定されているので
（読出し信号▲▼はアクティブではないので）、入
力保持／出力バッファ回路９に保持されているデータ
は、第１のメモリアレイ7aの所定の位置に供給される。
そして、供給されたデータは、高電圧発生部１が発生し
た書込み電圧より、トンネル効果によって書込まれる。 ここで、第２の制御回路2bは動作しないので、アドレ
ス保持回路３および入力保持／出力バッファ回路９に保
持されているアドレスデータおよびデータが何らかの原
因で変化したとしても、第２のメモリアレイ7bにデータ
が書込まれることはない。また、第１のメモリアレイ7a
と第２のメモリアレイ7bとの対応する位置に、同一デー
タを時間をずらして書込み、第１のメモリアレイ7aと第
２のメモリアレイ7bとの所定の位置にそれぞれのメモリ
アレイについてのチェックサムを書込んでおくと、不正
書込みが発生した場合に、対応ワードの照合およびチェ
ックサムの検定を行うことにより、不正書込みの検出と
正しいデータの再生とが可能になる。 なお、上記実施例では１つのチップ内に同一サイズに
２分割されたEEPROMの構成について説明したが、第２図
に示すように、同一構成のEEPROM2個を並列に接続して
１パッケージに収めるようにしてもよい。このように構
成しても、第１図に示したものと同様に動作し、同様の
効果を奏する。 また、第３図に示すように、２重書込み制御回路12を
設け、外部から１回の書込みが指示されると、２重書込
み制御回路12の制御により、同一データを第１のメモリ
アレイ7aおよび第２のメモリアレイ7bの同一位置に書込
むようにしてもよい。この場合に、無条件に２重書込み
を行ったのでは破壊されたデータを２重に書込んでしま
う恐れがあるので、例えば、第１のメモリアレイ7aにデ
ータを書込んだ後に、書込まれたデータのチェックサム
を計算し、計算されたチェックサムと書込まれているチ
ェックサムとを比較するようにしておく。その結果、２
つのチェックサムが一致したら第２のメモリアレイ7bに
データを書込み、同様にチェックサムの検査を行う。そ
して、２重書込みが完全になされたときに、出力端子13
から出力される書込み許可信号WRをアクティブにする。
以上のように、この発明によればEEPROMを、記憶領域
を２分割して、一方の選択信号または他方選択信号に応
じて記憶領域の一方の領域または他方の領域に対して同
一のデータを書込むように構成したので、不正なデータ
が双方の領域に書込まれる可能性が低減されるととも
に、不正書込みが発生しても容易に回復できる効果があ
る。
を２分割して、一方の選択信号または他方選択信号に応
じて記憶領域の一方の領域または他方の領域に対して同
一のデータを書込むように構成したので、不正なデータ
が双方の領域に書込まれる可能性が低減されるととも
に、不正書込みが発生しても容易に回復できる効果があ
る。
第１はこの発明の一実施例によるEEPROMの構成を示すブ
ロック図、第２図はこの発明の他の実施例によるEEPROM
の構成を示すブロック図、第３図はこの発明のさらに他
の実施例によるEEPROMの構成を示すブロック図、第４図
は従来の64KビットEEPROMの構成を示すブロック図であ
る。 １は高電圧発生部、2aは第１の制御回路（第１の書込み
回路）、2bは第２の制御回路（第２の書込み回路）、３
はアドレス保持回路、4aは第１のＸ−デコーダ（第１の
書込み回路）、4bは第２のＸ−デコーダ（第２の書込み
回路）、5aは第１のＹ−デコーダ（第１の書込み回
路）、5bは第２のＹ−デコーダ（第２の書込み回路）、
6aは第１のＹ−ゲート（第１の書込み回路）、6bは第２
のＹ−ゲート（第２の書込み回路）、7aは第１のメモリ
アレイ、7bは第２のメモリアレイ、９は入力保持／出力
バッファ回路。 なお、図中、同一符号は同一、または相当部分を示す。
ロック図、第２図はこの発明の他の実施例によるEEPROM
の構成を示すブロック図、第３図はこの発明のさらに他
の実施例によるEEPROMの構成を示すブロック図、第４図
は従来の64KビットEEPROMの構成を示すブロック図であ
る。 １は高電圧発生部、2aは第１の制御回路（第１の書込み
回路）、2bは第２の制御回路（第２の書込み回路）、３
はアドレス保持回路、4aは第１のＸ−デコーダ（第１の
書込み回路）、4bは第２のＸ−デコーダ（第２の書込み
回路）、5aは第１のＹ−デコーダ（第１の書込み回
路）、5bは第２のＹ−デコーダ（第２の書込み回路）、
6aは第１のＹ−ゲート（第１の書込み回路）、6bは第２
のＹ−ゲート（第２の書込み回路）、7aは第１のメモリ
アレイ、7bは第２のメモリアレイ、９は入力保持／出力
バッファ回路。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】書込み電圧を発生する高電圧発生部と、 アドレスデータを保持するアドレス保持回路と、 入力データを保持するとともに、出力データが通過する
入力保持／出力バッファ回路と を備えた電気的消去可能プログラマブル読出し専用メモ
リにおいて、 ２分割した記憶領域のうちの一方の領域を選択する一方
の選択信号を入力する一方の選択信号入力端子と、 前記一方の選択信号入力端子とは独立して設けられ、２
分割した記憶領域のうちの他方の領域を選択する他方の
選択信号を前記一方の選択信号とは異なるタイミングで
入力する他方の選択信号入力端子と、 前記一方の選択信号に応じて、前記アドレス保持回路に
保持されているアドレスデータに対応したアドレス選択
信号を生成するとともに、前記書込み電圧をそのアドレ
ス選択信号で指定された前記一方の領域における位置に
供給して、前記入力保持／出力バッファ回路に保持され
ているデータをその位置に書込む一方の書込み回路と、 前記一方の書込み回路とは独立して設けられ、前記他方
の選択信号に応じて、前記アドレス保持回路に保持され
ているアドレスデータに対応したアドレス選択信号を生
成するとともに、前記書込み電圧をそのアドレス選択信
号で指定された前記他方の領域における位置に供給し
て、前記入力保持／出力バッファ回路に保持されている
前記一方の書込み回路が書き込だデータと同一のデータ
をその位置に書込む他方の書込み回路と を備えたことを特徴とする電気的消去可能プログラマブ
ル読出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24146590A JP2594692B2 (ja) | 1990-09-12 | 1990-09-12 | 電気的消去可能プログラマブル読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24146590A JP2594692B2 (ja) | 1990-09-12 | 1990-09-12 | 電気的消去可能プログラマブル読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04121897A JPH04121897A (ja) | 1992-04-22 |
| JP2594692B2 true JP2594692B2 (ja) | 1997-03-26 |
Family
ID=17074722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24146590A Expired - Fee Related JP2594692B2 (ja) | 1990-09-12 | 1990-09-12 | 電気的消去可能プログラマブル読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594692B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004075201A1 (ja) * | 2003-02-19 | 2004-09-02 | Fujitsu Limited | フラッシュメモリ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6217852A (ja) * | 1985-07-16 | 1987-01-26 | Yokogawa Electric Corp | Ｅｅｐｒｏｍのデ−タ内容保護装置 |
| US4758988A (en) * | 1985-12-12 | 1988-07-19 | Motorola, Inc. | Dual array EEPROM for high endurance capability |
| JPH0246597A (ja) * | 1988-08-06 | 1990-02-15 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH02108299A (ja) * | 1988-10-18 | 1990-04-20 | Toshiba Corp | 半導体メモリ装置 |
-
1990
- 1990-09-12 JP JP24146590A patent/JP2594692B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04121897A (ja) | 1992-04-22 |
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