TWI407440B

TWI407440B - 於半導體裝置中位址分配與驗證之方法及裝置

Info

Publication number: TWI407440B
Application number: TW095103428A
Authority: TW
Inventors: Shozo Kawabata; Kenji Shibata; Takaaki Furuyama; Satoru Kawamoto
Original assignee: Spansion Llc
Priority date: 2005-01-27
Filing date: 2006-01-27
Publication date: 2013-09-01
Also published as: TW201346912A; US8023341B2; TWI529717B; US7813154B2; JP4944763B2; US20110026287A1; DE112005003436T5; TW200632912A; DE112005003436B4; GB2436272A; US20060209583A1; WO2006080063A1; CN101111900B; US20080316787A1; US7433219B2; JPWO2006080063A1; GB2436272B; GB0714115D0; CN101111900A

Description

於半導體裝置中位址分配與驗證之方法及裝置

相關申請案之交互參照

本申請案為於2005年1月27日申請之國際申請案第PCT/JP2005/001083號的延續申請案，依據國際專利合作條約(PCT)第21(2)條下未以英文公開。

本發明大致關於半導體裝置，且更特別的是，有關於一種包含非揮發性記憶體之半導體裝置。更具體言之，本發明係有關於一種使用CAM(內容可定址記憶體(Content addressable Memory))資料控制半導體裝置之操作的技術。

過去，眾所習知的非揮發性記憶體半導體裝置有兩種類型：其中一種的結構係判定儲存於非揮發性記憶體的資料是否與期望值資料相同以便在編程(programming)或抹除非揮發性記憶體時自動進行資料檢查，而另一種的結構係具有待由使用者使用的一般非揮發性記憶體格以及可控制半導體裝置之操作的CAM格(cell)。近年來，為了減少裝置尺寸，已提出一種具有以一般非揮發性記憶體格形成之CAM格的結構。如果CAM格的結構與一般記憶體格的相同，則待連接至CAM格的字元線與位元線應與待連接至一般記憶體格的字元線與位元線有相同的結構較佳。在硬體開機或重新設定時，將被寫入於與一般記憶體格有相同結構之CAM格的CAM資料讀出且轉移到例如SRAM(靜態隨機存取記憶體)之揮發性記憶體單元(閂鎖電路)較佳。藉此，CAM資料讀取不會降低讀取式存取(read－access)一般非揮發性記憶體格時的操作速度。

如果CAM格與一般記憶體格有相同的結構，則如同一般記憶體格的驗證操作，應於重寫CAM資料時在記憶體裝置內完成CAM格的驗證操作(verifying operation)較佳。日本未審查之專利公開案第6－76586號係表示一種用於編程一般記憶體格的驗證電路。

若要編程一般記憶體格，由使用者通過I/O輸入資訊“1”或“0”。輸入資訊“0”之記憶體格為待編程之記憶體格，而輸入資訊“1”之記憶體格為待抹除之記憶體格。使用各I/O的資訊作為驗證時的期望值。

在半導體裝置中，於實際編程之前，由連接至待編程之字元線的記憶體格讀出該資料。稱此處理為“預讀(pre－reading)”。預讀資料與通過該等I/O輸入的資料作比較。根據比較結果，只對處於已抹除之狀態(保存資訊“1”)且預定通過I/O(具有經輸入之資訊“0”)而予以編程的記憶體格進行編程。

對於已編程之記憶體格(保存資訊“0”)則不進行編程，因為額外的編程會產生應力(stress)。如果通過該等I/O輸入到已編程之記憶體格(保存資訊“0”)的資訊為“1”，則送回錯誤訊號到控制器。這是因為記憶體格為實際進行寫入操作的非揮發性記憶體且具有非揮發性的記憶體格。因此，抹除操作與編程操作無關，且對一個區段(sector)共同地進行抹除。如果通過該等I/O輸入到已抹除之記憶體格(保存資訊“1”)的資訊為“1”，則不執行操作。

進行編程CAM格的方式應與編程一般記憶體格的相同較佳。有一種用於編程CAM格的方法，其係涉及兩種與一般記憶體格用之編程介面不同的介面。輸入設定(input setting)的執行係根據通過I/O輸入的資訊“1”與資訊“0”藉此判定待予以編程之CAM格以及不予以編程的CAM格(請參考日本未審查專利申請案第10－106275號)。輸入設定用之編程介面被稱作“介面1”。就介面1的情形而言，使用者係通過各自的I/O輸入資訊“1”與資訊“0”。資訊“1”表示待編程之記憶體格，而資訊“0”表示對其將不執行操作之記憶體格(亦即，不被編程)。

不只涉及介面1的方法可用來編程CAM格，也有一種方法是通過命令輸入只指定待編程之CAM格。此方法所使用之編程介面被稱作“介面2”。就使用介面2的情形而言，CAM格的位址均經指定，且位址經指定之CAM格將被編程。

各CAM格應較佳具有使用者可改寫資訊的使用者區塊(user block)以及工廠製造者預先寫入資訊於其中的出廠區塊(factory block)。如果此使用者區塊中的CAM資料被重寫入於此結構，則必需保護出廠區塊中之記憶體格不被格資訊(cell information)所引起的干擾影響。“干擾”係因在編程被指定之記憶體格時連接至記憶體格之字元線及位元線所產生的電性作用(electric influence)而使記憶體格的電荷有增減的現象。

就使用者區塊中之CAM資料要被重寫的情形而言，必需保護出廠區塊中之記憶體格不被格資訊所引起的干擾影響。不過，沒有習知技術能滿足此項要求，這是先前技術的第一個問題。

先前技術的第二個問題為在編程CAM格後無法進行適當的驗證。以下為此一問題的說明。

當對耦合至同一字元線的CAM格同時進行驗證操作而該字元線的陣列結構為有一個以上的CAM格連接至字元線的時候會造成第二個問題。

第1A圖係圖示數個連接至一條字元線且處於已編程之狀態的CAM格。第1A圖中為“1”之CAM格為被抹除之格且尚未被編程。為“0”之CAM格為被編程之格且已被編程。

在第1B圖中，I/O輸入係通過介面1對第1A圖字元線上的CAM格進行。在此，帶有“1”的CAM格要被編程，而帶有“0”之格則不予編程且仍處於目前的狀態。

在半導體裝置中，自同一字元線上之CAM格預讀的資料與通過該等I/O輸入的資料作比較。根據比較結果，只對處於被抹除之狀態(儲存資訊“1”)且待予以編程(輸入資訊“1”)的CAM格進行編程。在此例子中，是對字元線上最右方之CAM格進行編程，如第1C圖所示。

編程後進行驗證。編程後由CAM格選出的資料與作為期望值的I/O輸入資料作比較(請參考第1D圖)。在此時，如果對於已編程之CAM格，I/O輸入之期望值表示“不進行編程(non－programming)”，比較結果為“失敗”，且驗證操作以失敗結束。

就使用上述涉及介面2的指定方法的情形而言，只有待編程之CAM格係由命令輸入來指定。因此，不會產生與同一字元線上未被編程之CAM格相對應的期望值，且無法完成驗證操作。

因此，本發明的目標是要提供一種半導體裝置及一種位址分配方法和一種驗證方法，而因此將上述缺點排除。

本發明更具體的目標是要提供一種具有在可對其適當執行資料改寫及驗證之CAM格的半導體裝置，以及用於該半導體裝置之位址分配方法和驗證方法。

為達成上述的本發明目標，本發明半導體裝置包含：格陣列，儲存用於該半導體裝置之操作設定資訊；以及控制單元，控制待執行於該格陣列之讀取操作與寫入操作。該控制單元係分配不同的橫列位址供該操作設定資訊的各個功能用。由於是將不同的橫列位址分配供該操作設定資訊的各個功能用，編程時在未被選定之功能的格陣列中不會產生應力(閘極干擾)。

在上述的半導體裝置中，該控制單元也可分配不同的直行位址供該操作設定資訊的各個功能用。由於是將不同的直行位址分配供該操作設定資訊的各個功能用，編程時在未被選定之功能的格陣列中不會產生應力(汲極干擾)。

在上述的半導體裝置中，該控制單元可分配連續的直行位址供該操作設定資訊的各個功能用。由於是將連續的直行位址分配給各個功能，可相繼地讀出資料，從而可縮短讀取時間。

在上述的半導體裝置中，該控制單元可進一步分配該操作設定資訊至該等橫列位址中之一個所選定的直行位址。替換地，該控制單元係分配該操作設定資訊至該橫列位址所選定之任意直行的所有I/O。以此方式，可最小化讀取周期(cycle)的次數，從而減少讀取時間。

在上述的半導體裝置中，不同橫列位址所存取的記憶體格係彼此為隔絕(isolated)。由於局部位元線(local bit line)的線路圖形(line pattern)在不同橫列位址的記憶體格之間被切斷，以在各個功能的記憶體格之間所選定的字元線，藉由切換直行位址即可簡單地讀出資料。

在上述的半導體裝置中，記憶體格可連接至用於選擇性連接該等記憶體格至配置於對應直行上之位元線的開關。以此結構，以各個功能之記憶體格之間所選定的字元線，可簡單地藉由切換直行位址而讀出該資料。

在上述的半導體裝置中，該格陣列更包含用於各直行的格，且未儲存該操作設定資訊之記憶體格係與配置於對應直行上之位元線隔絕。因此，編程時在未被選定之功能的格陣列中不會產生應力。

在上述的半導體裝置中，該控制單元也可選定該格陣列上之所有字元線，且由該格陣列讀取該操作設定資訊同時相繼改變該等直行位址。以此結構，可簡單地藉由切換直行位址而讀出該資料，而不需切換字元線，從而能縮短讀取時間。

在上述的半導體裝置中，該控制單元可包含將被指定之記憶體格的號碼轉換為對應記憶體格之位址的表格。由於可將被指定之記憶體格的號碼轉換成該被指定之格的位址，隨後可對該所欲之格進行編程。

本發明也提供一種分配位址至儲存關於半導體裝置之操作設定資訊的格陣列的方法。此方法係包含以下步驟：分配不同的橫列位址至該操作設定資訊的各個功能。由於將不同的橫列位址分配到該操作設定資訊的各個功能，編程時在未被選定之功能的格陣列中不會產生應力。同樣，對每一功能都可進行抹除。

此方法更包含以下步驟：分配不同的直行位址供該操作設定資訊的各個功能用。藉此方法，以用於該操作設定資訊之各個功能的不同直行位址，可讀出該資料。

此方法更包含以下步驟：分配連續的直行位址供該操作設定資訊的各個功能用。以此方法，可立即讀出各個功能的操作設定資訊。

此方法更包含以下步驟：選定該格陣列上之所有字元線且相繼改變該等直行位址以便由該格陣列讀取資料。因此，簡單地藉由切換該等直行位址，可讀出該操作設定資訊，而不需切換字元線。

本發明也提供一種半導體裝置，包含：儲存關於該半導體裝置之操作設定資訊的格陣列、同時地編程該格陣列中之記憶體格的寫入電路、以及驗證只被實際編程之記憶體格之編程結果的驗證電路。以此方式，只有該被實際編程之格的編程結果需要被驗證。

在上述的半導體裝置中，該驗證電路包含：比較器電路，比較以標準(normal)編程取得之期望值資料與編程後由該等記憶體格讀取的資料；以及控制單元，對用於與未被編程之記憶體格的編程結果有關之比較器輸出作出虛擬通過(pseudo－pass)。以此方式，進行控制操作(control operation)以使來自該等比較器電路之用於編程結果的虛擬通過被分配到未被編程之格。因此，驗證可反映被編程之格的編程結果。

在上述的半導體裝置中，該控制單元在該編程之前識別處於被抹除之狀態的記憶體格，該記憶體格係經指定為待以外部輸入編程的記憶體格，且該半導體裝置更包含：電路，因應來自該控制單元之指令而產生以標準編程取得之期望值資料，且輸出該期望值資料至與該被指定之記憶體格有關的該等比較器電路中之一個。以此方式，偵測被實際編程之格且將期望值資料輸出到分配到該格的比較器電路。因此，可正確判定被編程之格的編程結果。

本發明也提供一種半導體裝置，包含：格陣列，儲存關於該半導體裝置之操作設定資訊；寫入電路，同時地編程該格陣列中之記憶體格；揮發性記憶體電路，於編程之前將儲存於該等記憶體格中之資料予以儲存；以及，驗證電路，以儲存於該揮發性記憶體電路的資料驗證未被編程之記憶體格，且以標準編程取得之期望值資料驗證另一被實際編程的記憶體格。以此方式，使用被儲存的資料對未被編程之格進行驗證。對被實際編程之格而言，此係使用在適當進行編程時所得之期望值資料驗證編程結果。因此，可正確驗證被編程之格的編程結果。

在上述的半導體裝置中，該驗證電路也可包含：比較器電路，比較以標準編程取得之期望值資料與編程後由該等記憶體格或感測放大器(sense amplifier)所讀取的資料；以及控制單元，識別該實際被編程之記憶體格，且使與該實際被編程之記憶體格有關之該等比較器電路中之一個以該以標準編程取得之期望值資料驗證其編程結果。以此結構，識別被實際編程之格，且可正確驗證被編程之格的編程結果。

在上述的半導體裝置中，該控制單元在編程前識別處於被抹除之狀態的記憶體格，該記憶體格係經指定為待以外部輸入編程的記憶體格，且該半導體裝置更包含電路，該電路於編程前將儲存於該揮發性記憶體電路且與處於被抹除之狀態之記憶體格有關的期望值資料改變為該以標準編程取得之期望值資料，且輸出以此方式改變之期望資料值至該等比較器電路中之該一個比較器電路。以此結構，識別被實際編程之格，且可正確驗證被編程之格的編程結果。

在上述的半導體裝置中，該控制單元從外部收到表示各記憶體格是否應予以編程的指令訊號(instruction signal)，且藉由判定該待編程之記憶體格是否處於被抹除之狀態而識別待實際予以編程的記憶體格。以此結構，用外部指令訊號識別待編程之格，且對該被識別之格進行編程。

在上述的半導體裝置中，該控制單元解碼外部所供給之位址資訊以識別待編程之記憶體格，該控制單元藉由判定該待編程之記憶體格是否處於被抹除之狀態而識別待實際予以編程的記憶體格。以此結構，以外部輸入之位址資訊識別待編程之格，且對該被識別之格進行編程。

在上述的半導體裝置中，該控制單元係因應外部所供給之模式切換訊號(mode switching signal)而改變指定待編程之記憶體格的介面。以此結構，可根據介面指定待編程之格。

在上述的半導體裝置中，該驗證電路是共用於在編程儲存該操作設定資訊之格陣列後的驗證與在編程儲存一般(regular)資料之一般格陣列後的驗證。以此結構，可共用該等驗證功能，此係以一個驗證電路進行。因此，可減少半導體裝置的電路尺寸。

在上述的半導體裝置中，該等比較器電路比較該以標準編程取得之期望值資料與編程後由該等記憶體格讀取的資料，以回應用於切換操作模式至編程儲存該操作設定資訊之格陣列的模式訊號。以此結構，該等比較器電路只在驗證時操作。

在上述的半導體裝置中，該等比較器電路於編程儲存該操作設定資訊之格陣列時使用該揮發性記憶體電路的輸出，以及該等比較器電路於編程一般格時使用保存該記憶體格之以標準編程取得之期望值資料的電路的輸出。以此結構，對於在儲存該操作設定資訊之格陣列的編程與一般格陣列的編程之間的驗證而言，可進行不同的控制操作。

本發明也提供一種驗證儲存關於半導體裝置之操作設定資訊的格陣列的方法。此方法包含以下步驟：對於該格陣列中之記憶體格，只驗證被實際編程之記憶體格的編程結果。以此方法，只有被實際編程之格的編程結果需要被驗證。

本發明也提供一種驗證儲存關於半導體裝置之操作設定資訊的格陣列的方法。此方法係包含以下步驟：於編程前以儲存於該記憶體格之資料驗證未被編程的記憶體格，以及以標準編程取得之期望值資料驗證另一類實際編程的記憶體格。以此方法，使用被儲存的資料，對未被編程之格進行驗證。因此，對被實際編程之格而言，係使用在適當進行編程時所得之期望值資料驗證編程結果。因此，可正確驗證被編程之格的編程結果。

用各具有儲存該操作設定資訊之格陣列的上述半導體裝置中之任何一種，可適當進行資料重寫(rewrite)及驗證。

以下參照附圖說明本發明的較佳具體實施例。

第一具體實施例

請參考第2圖，首先描述此具體實施例的結構。根據此具體實施例，半導體裝置1包含儲存一般資料的一般格陣列3與儲存CAM資料的CAM格陣列4。該一般格陣列3與該CAM格陣列4係構成格陣列單元2。該CAM格陣列4像一般格陣列3一樣形成有排列成多條橫列及直行的記憶體格。該CAM格陣列4係儲存用於該半導體裝置1的操作設定資訊(即所謂的CAM資料)。例如，用於一般格陣列3的寫入保護資訊、用於半導體裝置1的內部電壓控制資訊、內部時序控制資訊、操作模式切換資訊、以及記憶體格冗餘位元資訊都被儲存於該CAM格陣列4內。該半導體裝置1也包含在該格陣列上執行資料寫入、讀取、及抹除的周邊電路。如第1圖所示，該周邊電路包含橫列解碼器5、直行解碼器6、命令暫存器7、控制器8、編程電壓產生電路9、感測放大器10、揮發性記憶體單元11、判定單元12、驗證電路13、以及資料輸入/輸出電路14。

該橫列解碼器5係於寫入、抹除、或讀取資料時，基於各自的位址，選擇性驅動字元線WL。由編程電壓產生電路9施加預設電壓至字元線驅動器(未圖示)。該直行解碼器6基於外部輸入之位址由該格陣列選定直行，亦即，全域位元線或局部位元線。

該命令暫存器7係解碼外部命令以產生內部控制訊號。該控制器8係因應命令暫存器7所解碼的內部控制訊號而控制內部操作。該控制器8係以例如微處理器形成，且控制編程電壓產生電路9、判定電路12、以及驗證電路13。

在切換半導體裝置1或重設硬體時，將儲存於CAM格陣列4之CAM資料轉移到且儲存於揮發性記憶體單元11。當揮發性記憶體單元11讀取CAM資料時，當在讀取式存取該一般格陣列3時讀出揮發性記憶體11的CAM資料的時候可防止讀取操作期間的延遲。讀取操作時間應短較佳，因為啟動時間(activating period)會變長，除非以短時間轉移CAM資料。

資料輸入/輸出電路14包含I/O端子，其係由外部輸入程式指令且輸出讀出資料。資料輸入/輸出電路14係執行資料寫入(編程)且讀取CAM格陣列4。

接下來，描述CAM格陣列4的結構。第3圖圖示將CAM資料分配至CAM格陣列4的位元映像。該CAM格陣列4係分成包含使用者區塊與出廠區塊的功能區塊(function block)。各功能區塊可進行資料抹除。

“使用者區塊”為使用者寫入一寫入保護(write－protect)位元(以下也稱作“WP位元”)或其類似者於其中的寫入區域。“寫入保護”位元為一用於控制記憶體格之編程或抹除的位元，而一單元之寫入保護位元係以任意數目之區段形成(以下，該單元被稱作“區段組群”)。在圖示於第3圖的實施例中，將WP位元分配到所有的I/O(DQ0至DQ15)較佳。將字元線(橫列位址)與4條局部位元線(LBL)，亦即，4個直行位址(LBL0至LBL3)，分配到每一I/O，而將全域位元線(GBL)，GBL0，分配到一個I/O。在此，將該等WP位元分配到所有的I/O(DQ0至DQ15)是要分配資料至用橫列位址選定之直行的所有記憶體格。如果WP位元的數目不能被I/O個數整除，重點可放在直行分配的I/O分配，或重點可放在I/O分配的直行分配。例如，如果WP位元的數目為60且I/O個數為16，用重點放在I/O分配的直行分配方法，則不分配與最後一行位址(000011)之WP位元60、61、62、63相對應的I/O(DQ)，或偏移及分配與最前面一行位址(000000)之WP位元1、2、3、4相對應的I/O(DQ)。用重點放在直行分配的I/O分配方法，則略過與WP位元15、31、47、63相對應的I/O(DQ)。

使用者區塊係以64個WP位元(0至63)形成，且該等位元的分配係根據圖示於第5圖之對應關係(轉換表)與圖示於第6圖的轉換表。如第5圖與第6圖所示，WP位元0至63係與作為I/O之DQ端子的位址A17至A20，以及作為直行位址之位址A21與A22相對應。

出廠區塊(factory block)為一種其中係由廠商執行重寫而使用者不能重寫的功能區塊。在此功能區塊中，寫入：冗餘資料、內部電壓修整資料、以及內部時序修整資料。

圖示於第3圖的出廠區塊係以16個供修整用之位元TR0至TR15、32個供區段冗餘用之位元REDSECA至REDSECD、以及128個供直行冗餘用之位元REDCOL(0－0)至REDCOL(7－1)形成。各個8個區段冗餘位元REDSECA至REDSECD係儲存一個缺陷釋放位址(defect relief address)。各個8個直行冗餘位元REDCOL(0－0)至REDCOL(7－1)係儲存一個缺陷釋放位址。

也將出廠區塊分配到DQ0至DQ15，如第3圖所示。將一條字元線與11條局部位元線(LBL)，亦即，11個直行位址(LBL4至LBL14)，分配到每一I/O，且將3條全域位元線(GBL)(GBL1至GBL3)分配到每一I/O。如第4圖所示，出廠區塊也以64個位元形成，類似於使用者區塊，且將該等64個位元分配到DQ0至DQ15。

第7A圖係圖示CAM格陣列4之結構的細節，而第7B圖圖示一般格陣列3之結構的細節。在圖示於第7A圖的CAM格陣列4中，出廠區塊與使用者區塊係具有彼此獨立的字元線，藉此記憶體資訊因使用者區塊改寫而引起的閘極干擾對出廠區塊不會有不利的影響。換言之，將不同的橫列位址分配到出廠區塊與使用者區塊。圖示於第2圖的橫列解碼器5係基於外部輸入之位址，分配各個功能區塊的CAM資料到不同的橫列位址。第7A圖係圖示分配到內含於使用者區塊之WP位元的字元線WL0以及分配到內含於出廠區塊之出廠位元的字元線WL1。此外，在一個區塊(使用者區塊或出廠區塊)中，待分配字元線的數目係受限於該最小可能數。這是因為該結構係經設計成能夠將一個單元功能區塊中之資料作全體(collectively)抹除。在此，“閘極干擾”為一種位元線所連接的字元線與待編程編程記憶體格所連接的字元線相同而且在編程時由於施加高壓至未被選定記憶體格之閘極而造成電荷增加的現象。由於有此現象，未被選定記憶體格的資料由於電荷增加而從“1(為低臨界值)”變成“0(為高臨界值)”。

同樣，直行解碼器6(第2圖)基於外部輸入之位址，分配各個功能區塊的CAM資料到不同的直行位址。同樣，在出廠區塊與使用者區塊之間，以連續分配直行位址的方式分配位址分配。

為了保護出廠區塊免於記憶體資訊在使用者區塊中進行改寫或其類似者所引起之汲極干擾，將出廠區塊與使用者區塊的位元線彼此分開，如第7A圖所示。換言之，直行解碼器6分配彼此對於使用者區塊與出廠區塊為獨立的直行位址。此外，直行解碼器6在不同功能區塊之間以連續分配直行位址的方式分配分配位址。在此，“位元線分開”係指局部位元線與全域位元線的物理性分開及電氣性分開。“汲極干擾”為一種字元線所連接的位元線與待編程記憶體格所連接的位元線相同而且在編程時由於施加高壓至未被選定記憶體格之汲極而造成電荷漏失的現象。由於有此現象，未被選定記憶體格的資料由於電荷漏失而從“0(為高臨界值)”變成“1(為低臨界值)”。

同樣，儘管所有的字元線(例如，字元線WL1與WL2)被選定，相同的直行位址在功能區塊之間不會被共用，且使直行位址在功能區塊之間為連續，使得簡單地藉由切換直行位址即可讀出所有的CAM資料。以此方式，可節省切換字元線的時間，且以短時間即可將CAM資料由CAM格陣列4轉移到揮發性記憶體單元11(第2圖)。在此情形中，當同時選定一條以上的字元線時，連接至不必要格資料的位元線被分開，使得必要的格資料與不必要的格資料不會通過相同的位元線而被選定。

利用使用者區塊、出廠區塊不共用相同直行位址的這項事實，局部位元線(LBL)在使用者區塊與出廠區塊之間的線路圖形被實際斷開，且斷開的局部位元線(LBL)不會連接至全域位元線(例如，不使用接觸貫通孔)。替換地，可像區段一樣將使用者區塊與出廠區塊彼此分開，且提供用於與全域位元線連接的直行開關(column switch)給使用者區塊與出廠區塊，從而使得使用者區塊與出廠區塊彼此為電氣性分開。

以此結構，當在電源供給或其他類似情形時待由CAM格陣列4讀出資料至揮發性記憶體單元11時，藉由切換直行位址即可簡單地讀出CAM資料，且同時選定使用者區塊的字元線與出廠區塊的字元線。由於不需切換字元線，可縮短用於讀取CAM資料中之所有位元所需要的總時間。

第9圖係圖解說明將用於編程/抹除操作的位址訊號轉換成用於各個記憶庫(bank)的直行位址訊號的轉換電路。該等轉換電路係經裝設成在直行解碼器6內(第2圖)。在已被啟動之狀態與未被啟動之狀態之間切換CAM程式模式訊號(CAMPGM)，藉此在一般格陣列3的直行位址與CAM格陣列4的直行位址之間可進行切換。

該等轉換電路係包含：輸入用於編程/抹除操作的位址訊號WA(0)或WA(1)以及CAMPGM訊號的OR閘121、輸入CAMPGM訊號之反相輸出與位址訊號WA(21)或WA(22)的OR閘123、輸入OR閘121與123之輸出的NAND閘124、以及使該等NAND閘124之輸出反相的反相器125。反相器125的輸出為直行位址AA(0)與AA(1)。如果CAMPGM訊號處於未被啟動之狀態，則位址訊號WA(1)與WA(0)用來作為直行位址AA(1)與AA(0)。

該等轉換電路也包含輸入位址訊號WA(2)、WA(3)、WA(4)、及WA(5)的OR閘131；輸入電源供給電壓VCC以及CAMPGM訊號之反相輸出的OR閘133；輸入OR閘131與133之輸出的NAND閘134；以及使NAND閘134之輸出反相的反相器135。反相器135的輸出係用來作為直行位址AA(2)、AA(3)、AA(4)、及AA(5)。

第10圖係圖解說明將用於編程/抹除操作的位址訊號轉換成DQ的轉換電路。在資料輸入/輸出電路14中裝設該等轉換電路作為開關。產生DQ0的轉換電路係包含輸入位址訊號WA(20)、WA(19)、WA(18)、WA(17)的NOR閘142；輸入CAMPGM訊號與NOR閘142之輸出的NAND閘143；以及使NAND閘143之輸出反相的反相器144。產生DQ1至DQ15的轉換電路也有與上述相同的電路結構。

如果CAMPGM訊號處於被啟動的狀態，則將位址訊號WA(0)至WA(17)分配到CAM_DQ15至CAM_DQ0。如果一般格陣列3處於被選定的狀態(亦即，CAMPGM訊號處於未被啟動的狀態)，則使CAM_DQ15至CAM_DQ0處於未被啟動的狀態。

在編程寫入保護位元時，只啟動待編程之DQ，且通過圖示於第10圖的轉換電路控制所施加之應力、期望值、及識別訊號(identification signal)，藉此忽略不予編程的DQ。

儘管上述具體實施例為一較佳具體實施例，本發明並不受限於此具體實施例。例如，出廠區塊可包含一次性可編程ROM(OTP ROM)。OTP ROM為一種使用者只可編程一次的功能記憶體。在允許使用者的功能方面，該OTP ROM與出廠區塊是不同的，由於OTP功能不允許編程，而與使用者可重覆編程及抹除的使用者區塊分開。總之，此結構也需要避免閘極干擾與汲極干擾。

也可能用讀取位元區塊(read bit block)形成使用者區塊，取代寫入位元區塊(write bit block)。在此情況下，對每一想要的區段進行讀取控制。

在上述的具體實施例中，局部位元線之間為物理性分開，且出廠區塊與使用者區塊之間的全域位元線為電氣性分開。不過，本發明不受限於此結構，且也有可能物理或電氣性分開出廠區塊與使用者區塊之間的全域位元線。

可連接一般格陣列與CAM格陣列以便共用資料匯流排或連接成可共用使用者區塊與出廠區塊的全域位元線。

同樣，使用者區塊與出廠區塊之間的阱(well)可分開或共用。若共用，可減少晶粒的尺寸。在此情況下，在使用者區塊中進行抹除操作時可對出廠區塊的字元線進行浮動控制(floating control)。

第二具體實施例

現在參考第11圖，描述本發明第二具體實施例的結構。第11圖係圖解說明儲存半導體裝置用之資料的格陣列單元2(一般格陣列3與CAM格陣列4)、確認該格陣列2之資料已寫入狀態或資料已抹除之狀態的驗證電路13、以及配置於資料輸入/輸出電路14內的期望值保持電路32。在此具體實施例中，也使用一16個位元同時寫入模式藉此通過同時存取一般格陣列3或CAM格陣列4的16個記憶體格而可進行編程。

驗證電路13係包含WP位元選定電路33與資料比較器電路34。配置於資料輸入/輸出電路14內的期望值保持電路32數與資料比較器電路34數均為16個，此係與I/O個數相同。

將介面模式設定訊號、由各個對應I/O輸入的訊號、以及指定寫入保護CAM(WP－CAM)的位址訊號(WP－CAM位址指定訊號)輸入到WP位元選定電路33。

有兩種指定待編程之CAM格的方法。根據該等方法中之一種，將資訊“1”輸入到對應至待編程之CAM格的I/O同時將資訊“0”輸入到不予編程的I/O(”I/O模式”)。根據另一方法，將對應位址輸入到待編程之CAM格(”位址模式”)。介面模式設定訊號為一種訊號，其係用於在上述兩種方法之間切換指定待編程之CAM格的方法。

第12圖係圖解說明WP位元選定電路33之結構的細節。如第12圖所示，該WP位元選定電路33包含解碼器51、AND閘53、以及開關54。AND閘53的數目與開關54的數目均為16個，此係與I/O個數相同。以此結構，選定進行一回虛擬驗證(pseudo verification)的資料比較器電路34。

當以介面模式設定訊號設定位址模式時，將開關54－(0)至54－(15)轉向OFF且用解碼器51解碼WP－CAM位址指定訊號以產生驗證控制訊號。當以介面模式設定訊號設定I/O模式時，用輸入到解碼器51的介面模式設定訊號經由反相器52而將解碼器51轉向OFF，且將開關54－(0)至54－(15)轉向ON。

將源自各個I/O的訊號I/O－(0)至I/O(15)與預先由CAM格選出的預讀資料(DAV)輸入到AND閘53－(0)至53－(15)，得出該等訊號的邏輯積。更具體言之，如果CAM格編程之前的資料與由I/O輸入的資料兩者均為“1”，則輸出高位準訊號作為驗證控制訊號。其他的情形則輸出低位準訊號作為驗證控制訊號。

提供期望值保持電路32－(0)至32－(15)給各個I/O(且保存I/O輸入資訊)，如第11圖所示。在一般格陣列3編程後，將所保存之資訊以期望值資料輸出到資料比較器電路34。期望值保持電路32－(0)至32－(15)也保存I/O模式編程CAM格陣列4時I/O輸入的資訊。在CAM格陣列4編程後，將所保存之資訊以期望值資料輸出到資料比較器電路34。此外，當在以位址模式編程CAM格陣列4時用介面模式設定訊號將開關35轉向ON的時候，該等期望值保持電路32產生期望值以及由WP位元選定電路33輸出的驗證控制訊號。然後，在CAM格陣列4編程後，將該等資料以期望值資料輸出到資料比較器電路34。

也為各個I/O提供資料比較器電路34－(0)至34－(15)，且比較由一般格陣列3或CAM格陣列4讀出的資料與儲存於期望值保持電路32－(0)至32－(15)內的資料(期望值)。在編程CAM格陣列4時，該等資料比較器電路34係使用源自WP位元選定電路33的驗證控制訊號對不予編程之格進行一回虛擬驗證。

現在請參考第13圖的流程圖以及第14A圖至第14D圖，其係根據第二具體實施例，描述設定成I/O模式之CAM格陣列4的編程操作。在此具體實施例中，可對各由區段組成的區段組群進行“寫入保護”的設定，在此將I/O分配到各區段。當選定待設定“寫入保護”之區段組群時，將保護資料編程於被選定之區段組群中之WP－CAM格內。

首先，由各個I/O輸入用於指定待編程之WP－CAM格的CAM程式設定訊號(I/O－0、1、...、15)(步驟S10)。將命令編程用之資訊“1”輸入到對應至待編程之WP－CAM格的I/O，且將禁止編程用之資訊“0”輸入到其他的I/O(請參考第14B圖)。

預先讀出(預讀)已儲存於WP－CAM格的資料(步驟S11)。根據該預讀資料作判斷，判定每一WP－CAM格是否處於資料被寫入之狀態。如果資料已寫入且編程已完成，則保存資訊“0”。如果WP－CAM格是處於被抹除之狀態而沒有被寫入的資料，則保存資訊“1”於該I/O(請參考第14A圖)。

接下來，偵測當前處於被抹除之狀態且I/O輸入訊號允許寫入於其中的WP－CAM格(步驟S12)。更具體言之，偵測預讀資料為“1”(其係表示被抹除之狀態)以及也有I/O輸入為“1”的WP－CAM格。對於此一偵測，可使用圖示於第11圖的期望值保持電路32與資料比較器電路34。

然後對被偵測到的WP－CAM格進行編程(步驟S13)(例如請參考第14C圖)。在進行編程時，該驗證電路13判定是否將資料確實寫入WP－CAM格。在此時，用供設定I/O模式用之介面模式設定訊號將設給各個I/O的開關35－(0)至35－(15)轉向OFF。也將介面模式設定訊號輸入到WP位元選定電路33，藉此將開關54－(0)至54－(15)轉向ON。

WP位元選定電路33通過AND閘53－(0)至53－(15)得出由WP－CAM格讀取之預讀資料與I/O輸入之訊號(I/O－0、1、...、15)的邏輯積以產生驗證控制訊號。如果I/O輸入為命令編程之“1”，且預讀資料為表示被抹除之格的“1”，則將高位準驗證控制訊號輸出到對應的資料比較器電路34。在其他的情形下，將低位準驗證控制訊號輸出到對應的資料比較器電路34。

期望值保持電路32－(0)至32－(15)係閂鎖該等輸入訊號I/O－(0)、(1)、...、(15)保持一樣，且根據預設的時序，由DIN0至DIN15輸出已被閂鎖的資料到資料比較器電路34－(0)至34－(15)。該等資料係稱為期望值資料。將驗證控制訊號由WP位元選定電路33輸入到每一資料比較器電路34－(0)至34－(15)。

資料比較器電路34－(0)至34－(15)係比較由該等WP－CAM格讀出的資料(亦即，編程後讀出的資料)與由期望值保持電路32－(0)至32－(15)讀出的期望值。在此時，在每一由WP位元選定電路33輸入低位準驗證控制訊號的資料比較器電路34中，不進行比較(步驟S14)；反而是輸出高位準匹配訊號藉此得到驗證的虛擬通過(pseudo－pass)(請參考第14D圖)。在每一由WP位元選定電路33輸入高位準驗證控制訊號的資料比較器電路34中，由對應期望值保持電路32輸入的期望值資料係與編程WP－CAM格後的資料作比較(步驟S14)。如果I/O輸入為命令編程之“1”且編程後由WP－CAM格讀取的資料為表示被抹除之狀態的“1”，則將表示“失敗”的低位準訊號輸出到判定電路12。如第14D圖所示，如果I/O輸入為“1”且編程後由WP－CAM格讀取的資料為表示被編程之狀態的“0”，則將表示驗證通過的高位準訊號輸出到判定電路12。

當所有由資料比較器電路34－(0)至34－(15)輸出的匹配訊號都處於“H”位準時，判定電路12輸出表示資料寫入成功的驗證訊號到控制器(步驟S15)。

如上述，在此具體實施例中，對分配到未被編程之CAM格的資料比較器電路的比較結果完成虛擬通過。因此，驗證可反映被編程之CAM格的編程結果。

現在請參考第15圖的流程圖以及第16圖的示意圖，描述在從外面指定區段組群位址(SGA)的情形下應予以執行的操作。如第16圖所示，根據用於執行WP－CAM格之程式命令的順序，以5個周期(cycle)實施用於命令辨識的程序，且在第6個周期重寫資訊。總之，總共以6個周期指定待編程之SGA以及進行SGA的編程。

首先，輸入用於指定待編程之WP－CAM格的WP－CAM位址指定訊號。用解碼器分析該WP－CAM位址指定訊號(步驟S20)，藉此產生對應至待實際編程之WP－CAM格的位址。在驗證電路13中，也用解碼器51解碼WP－CAM位址指定訊號且將高位準驗證控制訊號輸出到期望值保持電路32以及對應到待編程之WP－CAM格的資料比較器電路34。將低位準驗證控制訊號輸出到其他的期望值保持電路32以及其他的資料比較器電路34。

接下來，預讀已儲存於解碼結果所指定之WP－CAM格內的資料(步驟S21)。分析該預讀資料以判定WP－CAM格的資料寫入狀態。

如果判定WP－CAM格是處於被抹除之狀態(在步驟S22中為“是”)，則寫入資料於WP－CAM格且使其進入被編程之狀態(步驟S23)。如果判定WP－CAM格是處於被編程之狀態(在步驟S22中為“否”)，則操作結束。

當WP－CAM格的編程完成時，用驗證電路13進行判定資料已被實際寫入於WP－CAM格的驗證。

用導線連接WP位元選定電路33與提供給各個I/O的資料比較器電路34－(0)至34－(15)，且由WP位元選定電路33輸出驗證控制訊號。處於位址模式時，用介面模式設定訊號將開關35－(0)至35－(15)轉向ON。因此，只將驗證控制訊號輸入到與通過它輸出“H”位準驗證控制訊號之導線相連接的期望值保持電路32。輸入“H”位準驗證控制訊號的期望值保持電路32產生表示對象WP－CAM格被編程的期望值“0”且輸出該期望值“0”到資料比較器電路34(步驟S24)(請參考第16圖)。輸入“L”位準驗證控制訊號的其他期望值保持電路32不產生期望值(步驟S24)。因此，不輸出期望值到該等資料比較器電路34。

由期望值保持電路32輸入期望值“0”的資料比較器電路34係讀取源自對應WP－CAM格的資料且用該資料DAVi與期望值“0”(第16圖中以/DINi表示)作比較。在收到低位準驗證控制訊號時，強迫其他的資料比較器電路34輸出“H”位準匹配訊號。總之，完成虛擬驗證通過(請參考第16圖)。

當所有由資料比較器電路34輸出的匹配訊號都處於“H”位準時，判定電路12輸出表示資料寫入成功的驗證訊號到控制器(步驟S25)。可輸出實際被編程之WP－CAM格的資料比較結果作為驗證結果。

第17圖係圖解說明圖示於第11圖每一期望值保持電路32以及每一資料比較器電路34的結構，以及判定電路12的結構。如上述，用源自WP位元選定電路33的驗證控制訊號控制每一資料比較器電路34的輸出，且輸出到判定電路12。同樣，以用於重寫CAM格的CAM模式訊號控制每一資料比較器電路34。此外，用介面模式設定訊號控制每一期望值保持電路32。

第三具體實施例

現在請參考第18圖，描述本發明的第三具體實施例。在供給電源或重設硬體時藉由切換開關61為ON以讀取寫入於CAM格陣列4的CAM資料。然後，將CAM資料轉移到揮發性記憶體11，例如SRAM，如第18圖所示。由揮發性記憶體11讀出CAM資料使得對一般格陣列3的讀取存取不會被延遲。在此具體實施例中，當在CAM上進行編程時，儲存於揮發性記憶體11的資料係用來作為期望值資料，且資料比較器電路34用期望值資料與由CAM格讀出之資料作比較。

除了對編程於CAM格陣列4的資料進行驗證的時候以外，用CAM模式訊號切換開關62藉此使期望值保持電路32連接至資料比較器電路34。這樣，在驗證一般格陣列3時可進行使用該等期望值保持電路32的驗證。

第19圖係圖解說明WP位元選定電路33的結構。在此具體實施例中，可使用第二具體實施例的AND閘53。當用介面模式設定訊號設定I/O模式時，將I/O輸入之訊號I/O(0)、(1)、...、(15)輸出而不變成驗證控制訊號。處於位址模式時，將開關54－(0)至54－(15)轉向OFF，且由解碼器51輸出被解碼的訊號。當設定為位址模式時，將WP－CAM位址指定訊號輸入到解碼器51，然後分析該訊號以便判定程式所指定的WP－CAM格。將表示該WP－CAM格以編程指定之高位準驗證控制訊號輸出到揮發性記憶體11。其他WP－CAM格(不以編程指定的WP－CAM格)所輸出的驗證控制訊號均處於低位準。

在揮發性記憶體11中，有兩個保存由CAM格讀出之資料的記憶體區域。第一記憶體區域為保存通過驗證證明確實儲存於CAM格之資料的區域。換言之，第一記憶體區域係保存CAM格編程(包含驗證)後與CAM格陣列4中之非揮發性記憶體資訊相同的資料。因此，當在一般操作一般格陣列3時操作所需之電路對CAM格資料有請求時，輸出儲存於第一記憶體區域內的資料。第二記憶體區域為用作暫時記憶區且保存於編程時預讀的CAM格資料的區域。

當由WP位元選定電路33收到驗證控制訊號時，揮發性記憶體11輸出“0”作為驗證控制訊號所指定之WP－CAM格的期望值，如第18圖所示，以取代預讀時所讀取的資料。揮發性記憶體11在預讀時也輸出(初始通過)儲存於第二記憶體區域的資料作為對應至低位準驗證控制訊號之其他WP－CAM格的資料。

現在請參考第20圖的流程圖以及第21圖的圖解說明，根據第三具體實施例，描述經設定成處於I/O模式的CAM格陣列4的編程操作。首先，由各個I/O輸入用於指定待編程之WP－CAM格的CAM程式設定訊號(I/O－0至I/O－15)(步驟S30)。將命令編程用之資訊“1”輸入到對應到待編程之WP－CAM格的I/O且將資訊“0”輸入到其他的I/O。

然後，由WP－CAM格預讀資料，且判定每一WP－CAM格的資料寫入狀態(步驟S31)。如果WP－CAM格是處於帶有寫入資料的被編程之狀態，則應將資訊“0”儲存於WP－CAM格。如果WP－CAM格處於無寫入資料的被抹除之狀態，則應將資訊“1”寫入於WP－CAM格。

接下來，偵測當前處於被抹除之狀態且I/O輸入訊號允許寫入於其中的WP－CAM格(步驟S32)。更具體言之，偵測預讀資料為“1”(其係表示已抹除之狀態)且I/O輸入為“1”的WP－CAM格。就被指定用來編程的WP－CAM格已經被編程的情形而言，操作在此結束，且輸出錯誤訊號。目前為止所描述的程序係以控制器8實施。

對被偵測到的WP－CAM格進行編程(步驟S33)。在進行編程時，該驗證電路13判定是否已將資料確實寫入於WP－CAM格。在此時，用介面模式設定訊號將設給該等I/O的開關54－(0)至54－(15)轉向ON。解碼器51一旦在收到經由反相器52輸入之介面模式設定訊號後中止該操作。

WP位元選定電路33係輸出輸入訊號I/O－(0)至I/O－(15)作為驗證控制訊號保持原樣到揮發性記憶體11。更具體言之，當“1”為輸入至程式所指定之WP－CAM格的I//O輸入時，WP位元選定電路33輸出高位準訊號作為驗證控制訊號。對應至其他WP－CAM格的驗證控制訊號都處於低位準。

揮發性記憶體11輸出期望值“0”作為用高位準驗證訊號指定之WP－CAM格的資料到資料比較器電路34(請參考第21圖)。輸出儲存於第二記憶體區域的預讀資料作為其他WP－CAM格的期望值資料(請參考第21圖)。

資料比較器電路34－(0)至34－(15)係比較編程後由WP－CAM格讀取之資料與由揮發性記憶體11讀取之期望值(步驟S34)。由於由未編程WP－CAM格讀取之資料永遠與WP－CAM格的期望值相同，驗證的進行係藉由判定每一被編程之WP－CAM的資料是否等於期望值。如果由WP－CAM格讀取的資料不等於期望值(在步驟S35中為“否”)，操作返回到編程程序(步驟S33)。如果由WP－CAM格讀取的資料等於期望值(在步驟S35中為“是”)，由資料比較器電路34輸出表示資料與期望值匹配的匹配訊號到判定電路12。如果所有資料比較器電路34的匹配訊號都表示匹配，則判定電路12輸出驗證通過訊號到控制器(步驟S36)。如果繼續驗證，由WP－CAM格或感測放大器讀取資料，且將資料儲存於揮發性記憶體11的第一記憶體區域中作為WP－CAM格的授權資料(步驟S37)。

在此具體實施例中，操作係經控制成可對分配到未編程之CAM格的資料比較器電路的比較結果進行虛擬通過。因此，驗證可反映被編程之CAM格的編程結果。

現在請參考第22圖的流程圖以及第23圖之示意圖，描述待以位址模式執行的操作。首先，輸入用於指定待編程之WP－CAM格的WP－CAM位址指定訊號。用解碼器分析WP－CAM位址指定訊號(步驟S40)，藉此產生表示待實際編程之WP－CAM格的位址。在驗證電路13中，用解碼器51解碼WP－CAM位址指定訊號。然後，將用於指定待編程之WP－CAM格的驗證控制訊號輸出到揮發性記憶體11。

接下來，通過預讀讀出已儲存於解碼結果所選定之WP－CAM格的資料(步驟S41)。使用該預讀資料，判定WP－CAM格的資料寫入狀態。

如果判定WP－CAM格是處於被抹除之狀態(在步驟S42中為“是”)，寫入資料於WP－CAM格，從而使其進入被編程之狀態(步驟S43)。如果判定WP－CAM格是處於被編程之狀態(在步驟S42中為“否”)，則結束該操作。

之後，用與圖示於第20圖之流程圖相同的方式，對被偵測之WP－CAM格進行編程與驗證。在驗證時，揮發性記憶體11輸出期望值“0”作為以高位準驗證控制訊號指定之WP－CAM格的資料到資料比較器電路34(請參考第23圖)。將儲存於第二記憶體區域的預讀資料輸出作為其他WP－CAM格的期望值資料(請參考第23圖)。資料比較器電路34－(0)至34－(15)係比較由WP－CAM格於編程後讀取的資料與由揮發性記憶體11讀取的期望值(步驟S44)。如果由WP－CAM格於編程後讀取的資料等於WP－CAM的期望值(在步驟S45中為“是”)，將驗證通過訊號輸出到控制器8(步驟S46)。如果由WP－CAM格於編程後讀取的資料不等於WP－CAM的期望值(在步驟S45中為“否”)，處理返回以編程WP－CAM格(步驟S43)。如果驗證繼續，由WP－CAM格或感測放大器讀取資料，且將資料儲存於揮發性記憶體11的第一記憶體區域中作為WP－CAM格的適當資料(步驟S47)。

第24圖係圖解說明半導體裝置之驗證電路的結構細節。在圖示於第24圖的驗證電路中，用CAM模式訊號切換至每一資料比較器電路34的輸入。更具體言之，處於CAM模式時，將揮發性記憶體11的輸出輸入到每一資料比較器電路34。在一般操作時，將期望值保持電路32的輸出輸入到資料比較器電路34。

上述具體實施例均為本發明的較佳具體實施例。不過，本發明不受限於該等具體實施例，且可做出各種改變及修改而不脫離本發明的範疇。

例如，揮發性記憶體11可能只以一個記憶體區域(第一記憶體區域)形成。在供給電源或重設硬體時，藉由切換開關61，讀取寫入CAM格陣列4的CAM資料。通過預讀，藉由由揮發性記憶體11讀取資訊，偵測具有表示被抹除之狀態的“1”及I/O輸入為“1”的資料的WP－CAM格。然後，對被偵測到的WP－CAM格進行編程。在進行編程時，驗證電路13進行驗證以判定是否已將資料確實寫入於WP－CAM格。WP位元選定電路33輸出高位準訊號作為對由編程所指定之WP－CAM格的驗證控制訊號，且輸出低位準訊號作為對其他WP－CAM格的驗證控制訊號。不管在第一記憶體區域的讀出部份(未圖示)中儲存作為高位準驗證控制訊號所指定之WP－CAM格資料的資訊為何，揮發性記憶體11輸出期望值“0”到資料比較器電路34。更簡單言之，將使用驗證控制訊號的箝位電路(clamp circuit)連接至第一記憶體區域的讀出部份，以便將該等輸出箝制為“0”。輸出儲存於第一記憶體區域的資訊作為其他WP－CAM格的期望值資料而不操作該箝位電路。資料比較器電路係比較由WP－CAM格於編程後讀取的資料與由揮發性記憶體11讀取的期望值。如果驗證結果表示“匹配”，則藉由切換開關61而由WP－CAM格或感測放大器讀取資料，且予以儲存作為WP－CAM格的適當資料。

揮發性記憶體11的裝置元件可包含所謂的靜態記憶體格，或可為以適用於周邊電路之邏輯元件形成的閂鎖電路。

儘管已圖示及描述本發明少數幾個較佳具體實施例，熟諳此藝者應瞭解本發明可做出許多改變而不脫離本發明的原理與精神，本發明的範疇係以申請專利範圍及其等效陳述所界定。

1．．．半導體裝置

2．．．格陣列單元

3．．．一般格陣列

4．．．CAM格陣列

5．．．橫列解碼器

6．．．直行解碼器

7．．．命令暫存器

8．．．控制器

9．．．編程電壓產生電路

10．．．感測放大器

11．．．揮發性記憶體單元

12．．．判定單元、判定電路

13．．．驗證電路

14．．．資料輸入/輸出電路

32(0)－32(15)．．．期望值保持電路

33．．．WP位元選定電路

34(0)－34(15)．．．資料比較器電路

51．．．解碼器

52．．．反相器

53(0)－53(15)．．．AND閘

54(0)－54(15)．．．開關

61．．．開關

62．．．CAM模式訊號切換開關

S10~S15．．．步驟

S20~S25．．．步驟

S30~S37．．．步驟

S40~S47．．．步驟

閱讀以下說明時結合附圖，可更加明白本發明的其他目標、特徵及優點。

第1A圖至第1D圖係圖解說明先前技術的問題；第2圖係圖解說明根據本發明第一具體實施例之半導體裝置的結構；第3圖係圖解說明根據本發明第一具體實施例之CAM格陣列之示範位元映像(bitmap)；第4圖係圖解說明根據本發明第一具體實施例之CAM格陣列之示範位元映像；第5圖係圖示根據本發明第一具體實施例之WP位元號碼及位址之間的對應；第6圖係圖示根據本發明第一具體實施例之WP位址至CAM格陣列之位址的轉換；第7A圖與第7B圖係圖解說明根據本發明第一具體實施例之CAM格陣列與一般格陣列的記憶體格結構；第8A圖與第8B圖係圖解說明根據本發明第一具體實施例之CAM格陣列與一般格陣列的記憶體格結構；第9圖係圖解說明根據本發明第一具體實施例之將WP位址轉換為CAM直行位址之邏輯電路的結構；第10圖係圖解說明根據本發明第一具體實施例之將WP位址轉換為DQ之邏輯電路的結構；第11圖係圖解說明根據本發明第二具體實施例之格陣列與驗證電路的結構；第12圖係圖解說明根據本發明第二具體實施例之WP位元選定電路的結構；第13圖係圖解說明根據本發明第二具體實施例之處於I/O模式(I/O mode)之驗證電路的操作流程圖；第14A圖至第14D圖係圖解說明根據本發明第二具體實施例之待以處於I/O模式之驗證電路實施的程序；第15圖係圖解說明根據本發明第二具體實施例之處於位址模式(address mode)之驗證電路的操作流程圖；第16圖係圖解說明根據本發明第二具體實施例之待以處於位址模式之驗證電路實施的程序；第17圖係圖解說明根據本發明第二具體實施例之驗證電路之結構的更多細節；第18圖係圖解說明根據本發明第三具體實施例之格陣列與驗證電路的結構；第19圖係圖解說明根據本發明第三具體實施例之WP位元選定電路的結構；第20圖係圖解說明根據本發明第三具體實施例之處於I/O模式之驗證電路的操作流程圖；第21圖係圖解說明根據本發明第三具體實施例之待以處於I/O模式之驗證電路實施的程序；第22圖係圖解說明根據本發明第三具體實施例之處於位址模式之驗證電路的操作流程圖；第23圖係圖解說明根據本發明第三具體實施例之待以處於位址模式之驗證電路實施的程序；以及第24圖係圖解說明根據本發明第三具體實施例之驗證電路之結構的更多細節。