JP3178914B2 - 半導体ファイル装置 - Google Patents
半導体ファイル装置Info
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- JP3178914B2 JP3178914B2 JP27474692A JP27474692A JP3178914B2 JP 3178914 B2 JP3178914 B2 JP 3178914B2 JP 27474692 A JP27474692 A JP 27474692A JP 27474692 A JP27474692 A JP 27474692A JP 3178914 B2 JP3178914 B2 JP 3178914B2
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はフラッシュ型のＥＥＰＲ
ＯＭを備えた半導体ファイル装置に係わり、特に前記Ｅ
ＥＰＲＯＭにデータを書き込む際にベリファイを行うベ
リファイ回路にてエラーと判定されたデータの処理に関
する。
ＯＭを備えた半導体ファイル装置に係わり、特に前記Ｅ
ＥＰＲＯＭにデータを書き込む際にベリファイを行うベ
リファイ回路にてエラーと判定されたデータの処理に関
する。
【０００２】
【従来の技術】従来、フラッシュ型のＥＥＰＲＯＭを備
えた半導体ファイル装置では、データを前記ＥＥＰＲＯ
Ｍに書き込む際に、データをベリファイしながら書き込
んでいく。この書き込みデータのベリファイ時にエラー
が発生すると、コントローラはエラー処理を行い、場合
によっては書き込みに失敗したデータを別のアドレスの
前記ＥＥＰＲＯＭ内に書き込む等の処理を行うことにな
る。しかし、フラッシュ型のＥＥＰＲＯＭはデータ書き
込み回数に限度があるため、できるだけ無駄な書き込み
を避けて、フラッシュ型のＥＥＰＲＯＭの寿命を長くす
ることが要請されている。
えた半導体ファイル装置では、データを前記ＥＥＰＲＯ
Ｍに書き込む際に、データをベリファイしながら書き込
んでいく。この書き込みデータのベリファイ時にエラー
が発生すると、コントローラはエラー処理を行い、場合
によっては書き込みに失敗したデータを別のアドレスの
前記ＥＥＰＲＯＭ内に書き込む等の処理を行うことにな
る。しかし、フラッシュ型のＥＥＰＲＯＭはデータ書き
込み回数に限度があるため、できるだけ無駄な書き込み
を避けて、フラッシュ型のＥＥＰＲＯＭの寿命を長くす
ることが要請されている。
【０００３】これには、前記書き込みデータのベリファ
イ時にエラーが発生しても、このエラーがＥＣＣ処理で
救える程度であれば、前記エラーを無視してこのデータ
のＥＥＰＲＯＭへの書き込みを完了とすることにより、
フラッシュ型のＥＥＰＲＯＭに対する無駄なデータの書
き込みを回避することができる。しかし、従来このよう
なことは行われておらず、無駄なデータの書き込みによ
り、フラッシュ型のＥＥＰＲＯＭの寿命が短くなるとい
う欠点があった。
イ時にエラーが発生しても、このエラーがＥＣＣ処理で
救える程度であれば、前記エラーを無視してこのデータ
のＥＥＰＲＯＭへの書き込みを完了とすることにより、
フラッシュ型のＥＥＰＲＯＭに対する無駄なデータの書
き込みを回避することができる。しかし、従来このよう
なことは行われておらず、無駄なデータの書き込みによ
り、フラッシュ型のＥＥＰＲＯＭの寿命が短くなるとい
う欠点があった。
【０００４】
【発明が解決しようとする課題】上記の如く従来のフラ
ッシュ型のＥＥＰＲＯＭを備えた半導体ファイル装置で
は、前記ＥＥＰＲＯＭにデータを書き込む際、データを
ベリファイしながら書き込んでいく。この書き込みデー
タのベリファイ時にエラーが発生すると、コントローラ
はエラー処理を行い、場合によっては書き込みに失敗し
たデータを別のアドレスの前記ＥＥＰＲＯＭ内に書き込
む等の処理を行うことになる。しかし、フラッシュ型の
ＥＥＰＲＯＭはデータ書き込み回数に限度があるため、
できるだけ無駄な書き込みを避けてフラッシュ型のＥＥ
ＰＲＯＭの寿命を長くすることが要請されている。
ッシュ型のＥＥＰＲＯＭを備えた半導体ファイル装置で
は、前記ＥＥＰＲＯＭにデータを書き込む際、データを
ベリファイしながら書き込んでいく。この書き込みデー
タのベリファイ時にエラーが発生すると、コントローラ
はエラー処理を行い、場合によっては書き込みに失敗し
たデータを別のアドレスの前記ＥＥＰＲＯＭ内に書き込
む等の処理を行うことになる。しかし、フラッシュ型の
ＥＥＰＲＯＭはデータ書き込み回数に限度があるため、
できるだけ無駄な書き込みを避けてフラッシュ型のＥＥ
ＰＲＯＭの寿命を長くすることが要請されている。
【０００５】そこで本発明は上記の欠点を除去し、デー
タの書き込み効率を落とすことなく、フラッシュ型のＥ
ＥＰＲＯＭに対する無駄なデータの書き込みを回避し
て、前記ＥＥＰＲＯＭの寿命を長くすることができる半
導体ファイル装置を提供することを目的としている。
タの書き込み効率を落とすことなく、フラッシュ型のＥ
ＥＰＲＯＭに対する無駄なデータの書き込みを回避し
て、前記ＥＥＰＲＯＭの寿命を長くすることができる半
導体ファイル装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明はメモリにＥＣＣ
情報が付加されたデータをベリファイを行いながら書き
込むと共に、読み出しデータに対してた、ＥＣＣ処理を
施す半導体ファイル装置において、前記ベリファイでエ
ラーと判定された場合、前記書き込んだデータを前記メ
モリからベリファイモードで読み出す読み出し手段と、
この読出手段によって読み出された書込データと、前記
メモリに書き込む前の元データとを比較する比較手段
と、この比較手段の比較結果に基づいて前記エラーと判
定されたデータが前記ＥＣＣ処理にて正しいデータに修
復可能であるか否かを判定する判定手段とを具備し、こ
の判定手段により前記データがＥＣＣ処理にて修復可能
であると判定された場合は、前記エラーと判定されたデ
ータの前記メモリへの書込を完了したと見倣す構成を有
する。
情報が付加されたデータをベリファイを行いながら書き
込むと共に、読み出しデータに対してた、ＥＣＣ処理を
施す半導体ファイル装置において、前記ベリファイでエ
ラーと判定された場合、前記書き込んだデータを前記メ
モリからベリファイモードで読み出す読み出し手段と、
この読出手段によって読み出された書込データと、前記
メモリに書き込む前の元データとを比較する比較手段
と、この比較手段の比較結果に基づいて前記エラーと判
定されたデータが前記ＥＣＣ処理にて正しいデータに修
復可能であるか否かを判定する判定手段とを具備し、こ
の判定手段により前記データがＥＣＣ処理にて修復可能
であると判定された場合は、前記エラーと判定されたデ
ータの前記メモリへの書込を完了したと見倣す構成を有
する。
【０００７】
【作用】本発明の半導体ファイル装置において、読出手
段はベリファイでエラーと判定されたデータをメモリか
らベリファイモードで読み出す。比較手段は前記読出手
段によって読み出されたデータとこのデータの前記メモ
リに書き込む前の元データとを比較する。判定手段は前
記比較手段の比較結果に基づいて、前記エラーと判定さ
れたデータが前記ＥＣＣ処理にて正しいデータに修復可
能であるか否かを判定する。前記判定手段により前記デ
ータがＥＣＣ処理にて修復可能であると判定された場合
は、前記エラーと判定されたデータの前記メモリへの書
き込みが完了されたと見做す。これにより、前記メモリ
に再書き込みされる無駄なデータの量を減らすことがで
きる。
段はベリファイでエラーと判定されたデータをメモリか
らベリファイモードで読み出す。比較手段は前記読出手
段によって読み出されたデータとこのデータの前記メモ
リに書き込む前の元データとを比較する。判定手段は前
記比較手段の比較結果に基づいて、前記エラーと判定さ
れたデータが前記ＥＣＣ処理にて正しいデータに修復可
能であるか否かを判定する。前記判定手段により前記デ
ータがＥＣＣ処理にて修復可能であると判定された場合
は、前記エラーと判定されたデータの前記メモリへの書
き込みが完了されたと見做す。これにより、前記メモリ
に再書き込みされる無駄なデータの量を減らすことがで
きる。
【０００８】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明の半導体ファイル装置の一実施例
を示したブロック図である。１はメモリチップ２に対す
る各種制御を行うコントローラ、２はフラッシュ型のＥ
ＥＰＲＯＭ２１とベリファイ機能を実現する回路を内蔵
したメモリチップである。コントローラ１はコントロー
ラ全体を制御するＣＰＵ１１、メモリチップ２に対する
データの書き込み／読み出し制御を行うＲ／Ｗ制御回路
１２、読み出しデータに対するＥＣＣ処理を行うＥＣＣ
処理回路１３、エラーが発生した読み出しデータと書き
込む前の元データとを比較する比較回路１４、１ページ
分の書き込みデータを格納するページバッファ１５を有
している。又、メモリチップ２はデータを記憶するフラ
ッシュ型のＥＥＰＲＯＭ２１、メモリチップ２内部での
書き込みデータのベリファイや各種動作を制御する制御
回路２２、書き込みデータを一旦保存するＳＲＡＭ、書
き込みデータのベリファイを行うベリファイ回路２４及
びベリファイ結果を保存するステータスレジスタ２５を
有している。
明する。図１は本発明の半導体ファイル装置の一実施例
を示したブロック図である。１はメモリチップ２に対す
る各種制御を行うコントローラ、２はフラッシュ型のＥ
ＥＰＲＯＭ２１とベリファイ機能を実現する回路を内蔵
したメモリチップである。コントローラ１はコントロー
ラ全体を制御するＣＰＵ１１、メモリチップ２に対する
データの書き込み／読み出し制御を行うＲ／Ｗ制御回路
１２、読み出しデータに対するＥＣＣ処理を行うＥＣＣ
処理回路１３、エラーが発生した読み出しデータと書き
込む前の元データとを比較する比較回路１４、１ページ
分の書き込みデータを格納するページバッファ１５を有
している。又、メモリチップ２はデータを記憶するフラ
ッシュ型のＥＥＰＲＯＭ２１、メモリチップ２内部での
書き込みデータのベリファイや各種動作を制御する制御
回路２２、書き込みデータを一旦保存するＳＲＡＭ、書
き込みデータのベリファイを行うベリファイ回路２４及
びベリファイ結果を保存するステータスレジスタ２５を
有している。
【０００９】次に本実施例の動作について説明する。コ
ントローラ１のＣＰＵ１１は本半導体ファイル装置を搭
載した情報処理装置（図示せず）から書き込みデータを
受けると、これをページバッファ１５に一旦保存すると
共に、この書き込みデータにＥＣＣ情報を付加して１ペ
ージ分の書き込みデータを作成する。その後、ＣＰＵ１
１はこのＥＣＣ情報を付加した１ページ分の書き込みデ
ータを、Ｒ／Ｗ制御回路１２を介してメモリチップ２に
送る。一方、メモリチップ２の制御回路２２は、前記Ｒ
／Ｗ制御回路１２から書き込みコマンド１０１、データ
の書き込み先のアドレス１０２及び書き込みデータ１０
３を受け取ると、一旦前記書き込みデータをＳＲＡＭ２
３に保存すると共に、同書き込みデータを同時に入力さ
れるアドレスに従ってフラッシュ型ＥＥＰＲＯＭ２１に
書き込む。次に制御回路２２はベリファイ回路２４を起
動して、今し方フラッシュ型ＥＥＰＲＯＭ２２に書き込
んだデータをベリファイモードで読み出してベリファイ
回路２４に与える。これにより、ベリファイ回路２４は
ＳＲＡＭ２３に保存されている書き込みデータと前記読
み出しデータが一致するまで、前記制御回路２２を介し
てデータの読み出し書き込みを行うベリファイ動作を繰
り返す。その結果、ベリファイ回路２４がフラッシュ型
ＥＥＰＲＯＭ２１に書き込んだデータと、このＥＥＰＲ
ＯＭ２１からベリファイモードで読み出した読み出しデ
ータが一致した場合、ステータスレジスタ２５に書き込
み完了を保存して、前記ベリファイ動作を終了する。し
かし、前記ベリファイ回路２４が所定回数のベリファイ
動作を行っても、ＳＲＡＭ２３内の書き込みデータとフ
ラッシュ型ＥＥＰＲＯＭ２１からベリファイモードで読
み出した読み出しデータが一致しない場合は、書き込み
エラーをステータスレジスタ２５に保存して、前記ベリ
ファイ動作を終了する。
ントローラ１のＣＰＵ１１は本半導体ファイル装置を搭
載した情報処理装置（図示せず）から書き込みデータを
受けると、これをページバッファ１５に一旦保存すると
共に、この書き込みデータにＥＣＣ情報を付加して１ペ
ージ分の書き込みデータを作成する。その後、ＣＰＵ１
１はこのＥＣＣ情報を付加した１ページ分の書き込みデ
ータを、Ｒ／Ｗ制御回路１２を介してメモリチップ２に
送る。一方、メモリチップ２の制御回路２２は、前記Ｒ
／Ｗ制御回路１２から書き込みコマンド１０１、データ
の書き込み先のアドレス１０２及び書き込みデータ１０
３を受け取ると、一旦前記書き込みデータをＳＲＡＭ２
３に保存すると共に、同書き込みデータを同時に入力さ
れるアドレスに従ってフラッシュ型ＥＥＰＲＯＭ２１に
書き込む。次に制御回路２２はベリファイ回路２４を起
動して、今し方フラッシュ型ＥＥＰＲＯＭ２２に書き込
んだデータをベリファイモードで読み出してベリファイ
回路２４に与える。これにより、ベリファイ回路２４は
ＳＲＡＭ２３に保存されている書き込みデータと前記読
み出しデータが一致するまで、前記制御回路２２を介し
てデータの読み出し書き込みを行うベリファイ動作を繰
り返す。その結果、ベリファイ回路２４がフラッシュ型
ＥＥＰＲＯＭ２１に書き込んだデータと、このＥＥＰＲ
ＯＭ２１からベリファイモードで読み出した読み出しデ
ータが一致した場合、ステータスレジスタ２５に書き込
み完了を保存して、前記ベリファイ動作を終了する。し
かし、前記ベリファイ回路２４が所定回数のベリファイ
動作を行っても、ＳＲＡＭ２３内の書き込みデータとフ
ラッシュ型ＥＥＰＲＯＭ２１からベリファイモードで読
み出した読み出しデータが一致しない場合は、書き込み
エラーをステータスレジスタ２５に保存して、前記ベリ
ファイ動作を終了する。
【００１０】コントローラ１のＣＰＵ１１は上記の如く
メモリチップ２に１ページ分の書き込みデータを送った
後、Ｒ／Ｗ制御回路１１を介してメモリチップ２内のス
テータスレジスタ２５に書き込まれている内容を読みに
行き、その内容が書き込み完了であれば、先程メモリチ
ップ２に送った書き込みデータが正常にフラッシュ型Ｅ
ＥＰＲＯＭ２１に書き込まれたと判断して、次のページ
の書き込みデータをＲ／Ｗ制御回路１２を介してメモリ
チップ２に送る。しかし、前記ステータスレジスタ２５
の内容を読んだ結果、それが書き込みエラーであった場
合、ＣＰＵ１１はＲ／Ｗ制御回路１２を介してベリファ
イモードで今し方フラッシュ型ＥＥＰＲＯＭ２１に書き
込んだデータの読み出しを行うと共に、比較回路１４を
起動する。これを受けた制御回路２２はフラッシュ型Ｅ
ＥＰＲＯＭ２１に書き込んだ１ページ分のデータ（エラ
ー発生データ）をベリファイモードで読み出してＲ／Ｗ
制御回路１２に転送する。比較回路１４は上記のように
ベリファイモードで読み出したデータをＲ／Ｗ制御回路
１２から受け取ると、この読み出しデータとページバッ
ファ１５に保存されている元々書き込もうとしていた元
データとを比較して、両データの不一致箇所の個数とそ
の分布を検出し、これをＣＰＵ１１に知らせる。ＣＰＵ
１１はデータの不一致箇所の個数とその分布からＥＣＣ
処理回路１３にて前記読出データを修復して元の正しい
データにできる程度のエラーであるかどうかを判断し、
もし修復できる程度のエラーであった場合は、ここで、
前記書き込みデータの書き込みが正しく行われたと見做
して、前記書き込みデータの書き込みを完了として、次
の１ページ分のデータの書き込み処理に移行する。
メモリチップ２に１ページ分の書き込みデータを送った
後、Ｒ／Ｗ制御回路１１を介してメモリチップ２内のス
テータスレジスタ２５に書き込まれている内容を読みに
行き、その内容が書き込み完了であれば、先程メモリチ
ップ２に送った書き込みデータが正常にフラッシュ型Ｅ
ＥＰＲＯＭ２１に書き込まれたと判断して、次のページ
の書き込みデータをＲ／Ｗ制御回路１２を介してメモリ
チップ２に送る。しかし、前記ステータスレジスタ２５
の内容を読んだ結果、それが書き込みエラーであった場
合、ＣＰＵ１１はＲ／Ｗ制御回路１２を介してベリファ
イモードで今し方フラッシュ型ＥＥＰＲＯＭ２１に書き
込んだデータの読み出しを行うと共に、比較回路１４を
起動する。これを受けた制御回路２２はフラッシュ型Ｅ
ＥＰＲＯＭ２１に書き込んだ１ページ分のデータ（エラ
ー発生データ）をベリファイモードで読み出してＲ／Ｗ
制御回路１２に転送する。比較回路１４は上記のように
ベリファイモードで読み出したデータをＲ／Ｗ制御回路
１２から受け取ると、この読み出しデータとページバッ
ファ１５に保存されている元々書き込もうとしていた元
データとを比較して、両データの不一致箇所の個数とそ
の分布を検出し、これをＣＰＵ１１に知らせる。ＣＰＵ
１１はデータの不一致箇所の個数とその分布からＥＣＣ
処理回路１３にて前記読出データを修復して元の正しい
データにできる程度のエラーであるかどうかを判断し、
もし修復できる程度のエラーであった場合は、ここで、
前記書き込みデータの書き込みが正しく行われたと見做
して、前記書き込みデータの書き込みを完了として、次
の１ページ分のデータの書き込み処理に移行する。
【００１１】次に、メモリチップ２からデータを読み出
す際、ＣＰＵ１１はＲ／Ｗ制御回路１２を介してメモリ
チップ２からデータを読み出す。この時、メモリチップ
２の制御回路２２はＲ／Ｗ制御回路１２からデータの読
み出しコマンドを受けるため、同時に送られてきたアド
レスに従ってフラッシュ型ＥＥＰＲＯＭ２１からデータ
を読み出し、これをＲ／Ｗ制御回路１２に転送する。こ
うして、Ｒ／Ｗ制御回路１２によって読み出された上記
データはＥＣＣ処理回路１２を介してＣＰＵ１１に入力
され、更に本半導体ファイル装置を搭載した図示されな
い情報処理装置に転送される。この時、メモリチップ２
内のベリファイ回路２４でエラーと判定された書き込み
データは読み出し時にＥＣＣ処理回路１３により正しい
データに修復されて、読み出される。
す際、ＣＰＵ１１はＲ／Ｗ制御回路１２を介してメモリ
チップ２からデータを読み出す。この時、メモリチップ
２の制御回路２２はＲ／Ｗ制御回路１２からデータの読
み出しコマンドを受けるため、同時に送られてきたアド
レスに従ってフラッシュ型ＥＥＰＲＯＭ２１からデータ
を読み出し、これをＲ／Ｗ制御回路１２に転送する。こ
うして、Ｒ／Ｗ制御回路１２によって読み出された上記
データはＥＣＣ処理回路１２を介してＣＰＵ１１に入力
され、更に本半導体ファイル装置を搭載した図示されな
い情報処理装置に転送される。この時、メモリチップ２
内のベリファイ回路２４でエラーと判定された書き込み
データは読み出し時にＥＣＣ処理回路１３により正しい
データに修復されて、読み出される。
【００１２】図２は図１に示したメモリチップ２側のベ
リファイでエラーと判定されたデータのコントローラ１
の処理を示したフローチャートである。コントローラ１
は、まずステップ２０１にてメモリチップ２のベリファ
イ回路２４でエラーと判定されたデータをフラッシュ型
ＥＥＰＲＯＭ２１からベリファイモードで読み込む。次
にステップ２０２では上記のように読み込んだデータを
比較回路１４により元の書き込みデータと比較して、不
一致個数及びその分布を検出した後、ステップ２０３に
て前記不一致個数及びその分布から前記読み込んだデー
タがＥＣＣ処理にて元の正しいデータに修復させること
が可能か否かをＣＰＵ１１により判定し、可能である場
合は書き込み完了であると見做してステップ２０４へ進
み、そうでない場合はステップ２０５にて前記ベリファ
イでエラーを生じたデータのエラー処理をＣＰＵ１１に
より行った後、ステップ２０４へ進む。ステップ２０４
では次の１ページ分のデータのメモリチップ２への書き
込み処理を行うか、或いは前記ベリファイでエラーを生
じたデータの再書き込み処理を行う。
リファイでエラーと判定されたデータのコントローラ１
の処理を示したフローチャートである。コントローラ１
は、まずステップ２０１にてメモリチップ２のベリファ
イ回路２４でエラーと判定されたデータをフラッシュ型
ＥＥＰＲＯＭ２１からベリファイモードで読み込む。次
にステップ２０２では上記のように読み込んだデータを
比較回路１４により元の書き込みデータと比較して、不
一致個数及びその分布を検出した後、ステップ２０３に
て前記不一致個数及びその分布から前記読み込んだデー
タがＥＣＣ処理にて元の正しいデータに修復させること
が可能か否かをＣＰＵ１１により判定し、可能である場
合は書き込み完了であると見做してステップ２０４へ進
み、そうでない場合はステップ２０５にて前記ベリファ
イでエラーを生じたデータのエラー処理をＣＰＵ１１に
より行った後、ステップ２０４へ進む。ステップ２０４
では次の１ページ分のデータのメモリチップ２への書き
込み処理を行うか、或いは前記ベリファイでエラーを生
じたデータの再書き込み処理を行う。
【００１３】本実施例によれば、メモリチップ２内部の
ベリファイ回路２４にて書き込みエラーと判定されたデ
ータでも、ＣＰＵ１１が前記データの読み出し時にＥＣ
Ｃ処理によって正しいデータに修復可能であると判定し
た場合、前記ベリファイ回路２４にて書き込みエラーと
判定されたデータのフラッシュ型ＥＥＰＲＯＭ２１への
書き込みを完了したと見做して、このデータの前記ＥＥ
ＰＲＯＭ２１への再書き込みを回避することができ、無
駄な前記フラッシュ型ＥＥＰＲＯＭ２１への書き込みを
無くして、前記フラッシュ型ＥＥＰＲＯＭ２１の寿命を
長くすることができる。
ベリファイ回路２４にて書き込みエラーと判定されたデ
ータでも、ＣＰＵ１１が前記データの読み出し時にＥＣ
Ｃ処理によって正しいデータに修復可能であると判定し
た場合、前記ベリファイ回路２４にて書き込みエラーと
判定されたデータのフラッシュ型ＥＥＰＲＯＭ２１への
書き込みを完了したと見做して、このデータの前記ＥＥ
ＰＲＯＭ２１への再書き込みを回避することができ、無
駄な前記フラッシュ型ＥＥＰＲＯＭ２１への書き込みを
無くして、前記フラッシュ型ＥＥＰＲＯＭ２１の寿命を
長くすることができる。
【００１４】尚、上記実施例ではメモリチップ２の内部
に制御回路２２〜ステータスレジスタ２５等から成るベ
リファイ機能を実現する回路を搭載したが、このベリフ
ァイ機能はコントローラ１側に設けても同様の効果があ
る。しかし、このようなメモリチップ２の外部でベリフ
ァイを全てやってしまう方式では、ベリファイの繰り返
しによるコントローラ１側とメモリチップ２側間のデー
タ転送量が多くなるため、この分、データの書き込み処
理速度が低下するという欠点がある。特にベリファイに
よりエラーと判定される書き込みデータの頻度が低い場
合は、図１に示した例の如く、メモリチップ２内部にベ
リファイ機能を設けるほうが書き込み処理速度の面で有
利になる。又、図１に示した実施例の方式とは異なり、
メモリチップ２内部での書き込みデータのベリファイの
際にＥＣＣを前提としたベリファイを行う方式として
も、前実施例と同様の効果があるが、この場合はメモリ
チップ２内で行われるＥＣＣの種類によってコントロー
ラ１等の構成が限定されてしまうため、メモリチップ２
が前提としているＥＣＣの種類によってコントローラ１
等の構成が限定されてしまうという短所がある。
に制御回路２２〜ステータスレジスタ２５等から成るベ
リファイ機能を実現する回路を搭載したが、このベリフ
ァイ機能はコントローラ１側に設けても同様の効果があ
る。しかし、このようなメモリチップ２の外部でベリフ
ァイを全てやってしまう方式では、ベリファイの繰り返
しによるコントローラ１側とメモリチップ２側間のデー
タ転送量が多くなるため、この分、データの書き込み処
理速度が低下するという欠点がある。特にベリファイに
よりエラーと判定される書き込みデータの頻度が低い場
合は、図１に示した例の如く、メモリチップ２内部にベ
リファイ機能を設けるほうが書き込み処理速度の面で有
利になる。又、図１に示した実施例の方式とは異なり、
メモリチップ２内部での書き込みデータのベリファイの
際にＥＣＣを前提としたベリファイを行う方式として
も、前実施例と同様の効果があるが、この場合はメモリ
チップ２内で行われるＥＣＣの種類によってコントロー
ラ１等の構成が限定されてしまうため、メモリチップ２
が前提としているＥＣＣの種類によってコントローラ１
等の構成が限定されてしまうという短所がある。
【００１５】
【発明の効果】以上記述した如く本発明の半導体ファイ
ル装置によれば、データの書き込み効率を落とすことな
く、フラッシュ型のＥＥＰＲＯＭに対する無駄なデータ
の書き込みを回避して、前記ＥＥＰＲＯＭの寿命を長く
することができる。
ル装置によれば、データの書き込み効率を落とすことな
く、フラッシュ型のＥＥＰＲＯＭに対する無駄なデータ
の書き込みを回避して、前記ＥＥＰＲＯＭの寿命を長く
することができる。
【図面の簡単な説明】
【図１】本発明の半導体ファイル装置の一実施例を示し
たブロック図。
たブロック図。
【図２】図１に示したメモリチップ側のベリファイでエ
ラーと判定されたデータのコントローラ側の処理を示し
たフローチャート。
ラーと判定されたデータのコントローラ側の処理を示し
たフローチャート。
１…コントローラ ２…メモリチッ
プ １１…ＣＰＵ １２…Ｒ／Ｗ制
御回路 １３…ＥＣＣ処理回路 １４…比較回路 １５…ページバッファ ２１…フラッシ
ュ型ＥＥＰＲＯＭ ２２…制御回路 ２３…ＳＲＡＭ ２４…ベリファイ回路 ２５…ステータ
スレジスタ
プ １１…ＣＰＵ １２…Ｒ／Ｗ制
御回路 １３…ＥＣＣ処理回路 １４…比較回路 １５…ページバッファ ２１…フラッシ
ュ型ＥＥＰＲＯＭ ２２…制御回路 ２３…ＳＲＡＭ ２４…ベリファイ回路 ２５…ステータ
スレジスタ
Claims (2)
- 【請求項１】メモリにＥＣＣ情報が付加されたデータを
ベリファイを行いながら書き込むと共に、読み出しデー
タに対してた、ＥＣＣ処理を施す半導体ファイル装置に
おいて、前記ベリファイでエラーと判定された場合、前
記書き込んだデータを前記メモリからベリファイモード
で読み出す読み出し手段と、この読出手段によって読み
出された書込データと、前記メモリに書き込む前の元デ
ータとを比較する比較手段と、この比較手段の比較結果
に基づいて前記エラーと判定されたデータが前記ＥＣＣ
処理にて正しいデータに修復可能であるか否かを判定す
る判定手段とを具備し、この判定手段により前記データ
がＥＣＣ処理にて修復可能であると判定された場合は、
前記エラーと判定されたデータの前記メモリへの書込を
完了したと見倣すことを特徴とする半導体ファイル装
置。 - 【請求項２】前記メモリを半導体チップに構成し、且つ
ベリファイ機能を実現する回路を前記半導体チップに内
蔵したことを特徴とする請求項１記載の半導体ファイル
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27474692A JP3178914B2 (ja) | 1992-10-14 | 1992-10-14 | 半導体ファイル装置 |
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