JPH04121897A - 電気的消去可能プログラマブル読出し専用メモリ - Google Patents

電気的消去可能プログラマブル読出し専用メモリ

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JPH04121897A
JPH04121897A JP2241465A JP24146590A JPH04121897A JP H04121897 A JPH04121897 A JP H04121897A JP 2241465 A JP2241465 A JP 2241465A JP 24146590 A JP24146590 A JP 24146590A JP H04121897 A JPH04121897 A JP H04121897A
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JP
Japan
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circuit
data
selection signal
address
input
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JP2241465A
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Masunori Kosaka
小坂 益規
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Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】
この発明は、電気的にデータの消去および書込みができ
る電気的消去可能プログラマブル読出し専用メモリに関
するものである。
【従来の技術】
第4図は従来の64にビット電気的消去可能プログラマ
ブル読出し専用メモリ (以下、EEFROMという。 )の構成を示すブロック図であり、図において、1は書
込み電圧を発生する高電圧発生部、2はデータの消去、
書込みおよび消費電力の制御を行う制御回路、3はアド
レス端子A。−A1□から入力したアドレスデータを保
持するアドレス保持回路、4はX−アドレス選択信号を
出力するXデコーダ、5はY−アドレス選択信号を出力
するY−デコーダ、6はメモリアレイ7上のY−アドレ
ス選択信号で指定される位置にデータ入出力を行うY−
ゲート、7は256X256ビソトのメモリアレイ、8
は出力制御回路、9は書込みデータを保持するとともに
読出しデータを外部に出力する入力保持/出カバソファ
回路である。 次に動作について説明する。EEFROMにデータを書
込むときには、入力したデータおよびアドレスデータは
、それぞれ入力保持/出カバソファ回路9およびアドレ
ス保持回路3に保持される。そして、外部制御信号のチ
ップ選択信号で百および書込み信号W百 がアクティブ
になると、制御回路2は、X−デコーダ4およびY−デ
コーダ5にアドレス選択信号の作成を指示する。X−デ
コーダ4は、アドレス保持回路3に保持されているアド
レスデータに応じて、メモリアレイ7のワード線を指定
するX−アドレス選択信号を出力する。また、Y−デコ
ーダ5は、アドレスデータに応じた位置を指定するY−
アドレス選択信号を出力する。 すると、Y−ゲート6は、Y−アドレス選択信号で指定
されたメモリアレイ7上の位置と入力保持/出カバソフ
ァ回路9とを接続する。従って、入力保持/出カバソフ
ァ回路9に保持されているデータは、メモリアレイ7の
所定のワード(この場合は1バイト)に供給される。そ
して、供給されたデータは、高電圧発生回路1が発生し
た書込み電圧により、トンネル効果によって書込まれる
。 データを消去するときには、EEFROMは書込み時と
同様に動作するが、書込みデータとして、入力保持/出
カバソファ回路9に保持されているデータの代わりに消
去データが使用される。また、データを読み出すときに
は、読出し信号OEとチップ選択信号でIが入力される
が、制御回路2は、書込みの場合と同様に、X−デコー
ダ4およびY−デコーダ5にアドレス選択信号を出力さ
せる。 また、入力保持/出カバソファ回路9は、この場合には
出力制御回路8を介して読出し信号OEが供給されてい
るので出力状態となっている。従って、選択されたメモ
リアレイ7の位置に記憶されているデータは、Y−ゲー
ト6を介して入力保持/出カバソファ回路9に人力し、
外部に出力される。
【発明が解決しようとする課題】
従来のEEPROM Lよ以上のように構成されている
ので、書込みのためのアドレスデータおよびデータは、
揮発性のアドレス保持回路3および入力保持/出カバソ
ファ回路9に一旦保持されてから不揮発性のメモリアレ
イ7に書込まれる。従って、書込み動作中に電源電圧異
常等が発生すると、揮発性のアドレス保持回路3および
入力保持/出カバソファ回路9において保持されている
データが破壊され、不正データが書込まれたり、メモリ
アレイ7上の意図した位置とは異なる位置に書込みが行
われたりするという課題があった。 この発明は上記のような課題を解消するためになされた
もので、メモリアレイ上で不正書込みが行われる可能性
がある領域を狭め、不正書込みが発生しても容易に回復
が可能になるEEFROMを得ることを目的とする。
【課題を解決するための手段】
この発明に係るEEPROM !よ、記憶領域を2分割
し、2分割したうちの一方の領域を選択する第1の選択
信号を入力する第1の選択信号入力端子と、2分割した
うちの他方の領域を選択する第2の選択信号を入力する
第2の選択信号入力端子と、第1の選択信号に応じて、
アドレス保持回路に保持されているアドレスデータに対
応したアドレス選択信号を生成するとともに、一方の領
域においてそのアドレス選択信号で指定された位置に書
込み電圧を供給して、入力保持/出カバソファ回路に保
持されているデータをその位置に書込む第1の書込み回
路と、第2の選択信号に応じて、アドレス保持回路に保
持されているアドレスデータに対応したアドレス選択信
号を生成するとともに、他方の領域においてそのアドレ
ス選択信号で指定された位置に書込み電圧を供給して、
入力保持/出カバソファ回路に保持されているデータを
その位置に書込む第2の書込み回路とを備えたものであ
る。
【作 用】
この発明における第1の書込み回路および第2の書込み
回路は、それぞれ、第1の選択信号または第2の選択信
号に応して、記憶領域の一方の領域または他方の領域に
対してのみデータを書込み、不正データの書込みが発生
しうる範囲を記憶領域のうちの一部に止める。
【実施例】
以下、この発明の一実施例を図について説明する。第1
図において、2aは第1のメモリアレイ7aに対するデ
ータの消去、書込みおよび消費電力の制御を行う第1の
制御回路、2bは第2のメモリアレイ7bに対するデー
タの消去、書込みおよび消費電力の制御を行う第2の制
御回路、4aは第1のメモリアレイ7aに対するX−ア
ドレス選択信号を出力する第1のX−デコーダ、4bは
第2のメモリアレイ7bに対するX−アドレス選択信号
を出力する第2のX−デコーダ、5aは第1のメモリア
レイ7aに対するY−アドレス選択信号を出力する第1
のY−デコーダ、5bは第2のメモリアレイ7bに対す
るY−アドレス選択信号を出力する第2のY−デコーダ
、6aは第1のメモリアレイ7a上のY−アドレス選択
信号で指定される位置にデータ入出力を行う第1のY−
ゲート、6bは第2のメモリアレイ7b上のY−アドレ
ス選択信号で指定される位置にデータ入出力を行う第2
のY−ゲートである。また、7a、7bはそれぞれ記憶
領域の一方の領域、他方の領域である第1のメモリアレ
イ、第2のメモリアレイである。10は第1のメモ・リ
アレイ7aを選択する領域選択信号(第1の選択信号)
CEIが入力する入力端子、11は第2のメモリアレイ
7bを選択する領域選択信号(第2の選択信号)CE2
が入力する入力端子である。その他のものは同一符号を
付して第4図に示したものと同一のものである。なお、
第1の書込み回路は第1の制御回路2a、第1のX−デ
コーダ4a、第1のY−デコーダ5aおよび第1のY−
ゲー)6aで構成され、第2の書込み回路は第2の制御
回路2b、第2のX−デコーダ4b、第2のY−デコー
ダ5bおよび第2のY−ゲート6bで構成されている。 次に動作について説明する。EEFROMにデータを書
込むときには、入力したデータおよびアドレスデータは
、それぞれ入力保持/出力パッファ回路9およびアドレ
ス保持回路3に保持される。そして、書込み信号WEと
ともにアクティブになる領域選択信号CEI、CE2に
より書込み対象となるメモリアレイが特定される。例え
ば、領域選択信号CE1がアクティブになった場合を考
える。 すると、第1の制御回路2aが動作する。第1の制御回
路2aは、第1のX−デコーダ4aおよび第1のY−デ
ゴーダ5aにアドレス選択信号の作成を指示する。第1
のX−デコーダ4aは、アドレス保持回路3に保持され
ているアドレスデータに応じて、第1のメモリアレイ7
aのワード線を指定するX−アドレス選択信号を出力す
る。また、第1のY−デコーダ5aは、アドレスデータ
に応じた位置を指定するY−アドレス選択信号を出力す
る。すると、第1のY−ゲート6aは、Y−アドレス選
択信号で指定された第1のメモリアレイ7a上の位置と
入力保持/出カバソファ回路9とを接続する。入力保持
/出カバソファ回路9は入力側に設定されているので(
読出し信号OEはアクティブではないので)、入力保持
/出カバソファ回路9に保持されているデータは、第1
のメモリアレイ7aの所定の位置に供給される。そして
、供給されたデータは、高電圧発生部lが発生した書込
み電圧より、トンネル効果によって書込まれる。 ここで、第2の制御回路2bは動作しないので、アドレ
ス保持回路3および入力保持/出カバソファ回路9に保
持されているアドレスデータおよびデータが何らかの原
因で変化したとしても、第2のメモリアレイ7bにデー
タが書込まれることはない。また、第1のメモリアレイ
7aと第2のメモリアレイ7bとの対応する位置に、同
一データを時間をずらして書込み、第1のメモリアレイ
7aと第2のメモリアレイ7bとの所定の位置にそれぞ
れのメモリアレイについてのチエツクサムを書込んでお
くと、不正書込みが発生した場合に、対応ワードの照合
およびチエツクサムの検定を行うことにより、不正書込
みの検出と正しいデータの再生とが可能になる。 なお、上記実施例では1つのチップ内に同一サイズに2
分割されたEEFROMの構成について説明したが、第
2図に示すように、同一構成のEEFROM 2個を並
列に接続して1パツケージに収めるようにしてもよい。 このように構成しても、第1図に示したものと同様に動
作し、同様の効果を奏する。 また、第3図に示すように、2重書込み制御回路12を
設け、外部から1回の書込みが指示されると、2重書込
み制御回路12の制御により、同一データを第1のメモ
リアレイ7aおよび第2のメモリアレイ7bの同一位置
に書込むようにしてもよい。この場合に、無条件に2重
書込みを行ったのでは破壊されたデータを2重に書込ん
でしまう恐れがあるので、例えば、第1のメモリアレイ
7aにデータを書込んだ後に、書込まれたデータのチエ
ツクサムを計算し、計算されたチエ・ツクサムと書込ま
れているチエツクサムとを比較するようにしておく。そ
の結果、2つのチエツクサムが一致したら第2のメモリ
アレイ7bにデータを書込み、同様にチエツクサムの検
査を行う。そして、2重書込みが完全になされたときに
、出力端子13から出力される書込み許可信号WRをア
クティブにする。
【発明の効果】
以上のように、この発明によればEEFROMを、記録
領域を2分割して1回の書込み時に一方の領域のみアク
セスできるような構成としたので、不正書込みが発生し
うる領域を特定領域に限定でき、信軌性があるデータの
記憶が行えるものが得られる効果がある。
【図面の簡単な説明】
第1はこの発明の一実施例によるEEFROMの構成を
示すブロック図、第2図はこの発明の他の実施例による
EEFROMの構成を示すブロック図、第3図はこの発
明のさらに他の実施例によるEEPROMの構成を示す
ブロック図、第4図は従来の64にビットEEPROM
の構成を示すブロック図である。 1は高電圧発生部、2aは第1の制御回路(第1の書込
み回路)、2bは第2の制御回路(第2の書込み回路)
、3はアドレス保持回路、4aは第1のX−デコーダ(
第1の書込み回路)、4bは第2のX−デコーダ(第2
の書込み回路)、5aは第1のY−デコーダ(第1の書
込み回路)、5bは第2のY−デコーダ(第2の書込み
回路)、6aは第1のY−ゲート(第1の書込み回路)
、6bは第2のY−ゲート(第2の書込み回路)、7a
は第1のメモリアレイ、7bは第2のメモリアレイ、9
は入力保持/出カバソファ回路。 なお、図中、同一符号は同一、または相当部分を示す。 50 第10Y−デコーダ°@ 1/l書込み回路)5
b:22のlデコーダで11書込み凹陥60:第1゜Y
−ケート(、+1〆昏込)40路)6b、オ’2..′
Y−ケートe?2.書きみ回路)第 図

Claims (1)

    【特許請求の範囲】
  1.  書込み電圧を発生する高電圧発生部と、アドレスデー
    タを保持するアドレス保持回路と、入力データを保持す
    るとともに、出力データが通過する入力保持/出力バッ
    ファ回路とを備えた電気的消去可能プログラマブル読出
    し専用メモリにおいて、2分割した記憶領域のうちの一
    方の領域を選択する第1の選択信号を入力する第1の選
    択信号入力端子と、前記2分割した記憶領域のうちの他
    方の領域を選択する第2の選択信号を入力する第2の選
    択信号入力端子と、前記第1の選択信号に応じて、前記
    アドレス保持回路に保持されているアドレスデータに対
    応したアドレス選択信号を生成するとともに、前記書込
    み電圧をそのアドレス選択信号で指定された前記一方の
    領域における位置に供給して、前記入力保持/出力バッ
    ファ回路に保持されているデータをその位置に書込む第
    1の書込み回路と、前記第2の選択信号に応じて、前記
    アドレス保持回路に保持されているアドレスデータに対
    応したアドレス選択信号を生成するとともに、前記書込
    み電圧をそのアドレス選択信号で指定された前記他方の
    領域における位置に供給して、前記入力保持/出力バッ
    ファ回路に保持されているデータをその位置に書込む第
    2の書込み回路とを備えたことを特徴とする電気的消去
    可能プログラマブル読出し専用メモリ。
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