JPH04121897A - 電気的消去可能プログラマブル読出し専用メモリ - Google Patents
電気的消去可能プログラマブル読出し専用メモリInfo
- Publication number
- JPH04121897A JPH04121897A JP2241465A JP24146590A JPH04121897A JP H04121897 A JPH04121897 A JP H04121897A JP 2241465 A JP2241465 A JP 2241465A JP 24146590 A JP24146590 A JP 24146590A JP H04121897 A JPH04121897 A JP H04121897A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- selection signal
- address
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、電気的にデータの消去および書込みができ
る電気的消去可能プログラマブル読出し専用メモリに関
するものである。
る電気的消去可能プログラマブル読出し専用メモリに関
するものである。
第４図は従来の６４にビット電気的消去可能プログラマ
ブル読出し専用メモリ （以下、ＥＥＦＲＯＭという。 ）の構成を示すブロック図であり、図において、１は書
込み電圧を発生する高電圧発生部、２はデータの消去、
書込みおよび消費電力の制御を行う制御回路、３はアド
レス端子Ａ。−Ａ１□から入力したアドレスデータを保
持するアドレス保持回路、４はＸ−アドレス選択信号を
出力するＸデコーダ、５はＹ−アドレス選択信号を出力
するＹ−デコーダ、６はメモリアレイ７上のＹ−アドレ
ス選択信号で指定される位置にデータ入出力を行うＹ−
ゲート、７は２５６Ｘ２５６ビソトのメモリアレイ、８
は出力制御回路、９は書込みデータを保持するとともに
読出しデータを外部に出力する入力保持／出カバソファ
回路である。 次に動作について説明する。ＥＥＦＲＯＭにデータを書
込むときには、入力したデータおよびアドレスデータは
、それぞれ入力保持／出カバソファ回路９およびアドレ
ス保持回路３に保持される。そして、外部制御信号のチ
ップ選択信号で百および書込み信号Ｗ百 がアクティブ
になると、制御回路２は、Ｘ−デコーダ４およびＹ−デ
コーダ５にアドレス選択信号の作成を指示する。Ｘ−デ
コーダ４は、アドレス保持回路３に保持されているアド
レスデータに応じて、メモリアレイ７のワード線を指定
するＸ−アドレス選択信号を出力する。また、Ｙ−デコ
ーダ５は、アドレスデータに応じた位置を指定するＹ−
アドレス選択信号を出力する。 すると、Ｙ−ゲート６は、Ｙ−アドレス選択信号で指定
されたメモリアレイ７上の位置と入力保持／出カバソフ
ァ回路９とを接続する。従って、入力保持／出カバソフ
ァ回路９に保持されているデータは、メモリアレイ７の
所定のワード（この場合は１バイト）に供給される。そ
して、供給されたデータは、高電圧発生回路１が発生し
た書込み電圧により、トンネル効果によって書込まれる
。 データを消去するときには、ＥＥＦＲＯＭは書込み時と
同様に動作するが、書込みデータとして、入力保持／出
カバソファ回路９に保持されているデータの代わりに消
去データが使用される。また、データを読み出すときに
は、読出し信号ＯＥとチップ選択信号でＩが入力される
が、制御回路２は、書込みの場合と同様に、Ｘ−デコー
ダ４およびＹ−デコーダ５にアドレス選択信号を出力さ
せる。 また、入力保持／出カバソファ回路９は、この場合には
出力制御回路８を介して読出し信号ＯＥが供給されてい
るので出力状態となっている。従って、選択されたメモ
リアレイ７の位置に記憶されているデータは、Ｙ−ゲー
ト６を介して入力保持／出カバソファ回路９に人力し、
外部に出力される。
ブル読出し専用メモリ （以下、ＥＥＦＲＯＭという。 ）の構成を示すブロック図であり、図において、１は書
込み電圧を発生する高電圧発生部、２はデータの消去、
書込みおよび消費電力の制御を行う制御回路、３はアド
レス端子Ａ。−Ａ１□から入力したアドレスデータを保
持するアドレス保持回路、４はＸ−アドレス選択信号を
出力するＸデコーダ、５はＹ−アドレス選択信号を出力
するＹ−デコーダ、６はメモリアレイ７上のＹ−アドレ
ス選択信号で指定される位置にデータ入出力を行うＹ−
ゲート、７は２５６Ｘ２５６ビソトのメモリアレイ、８
は出力制御回路、９は書込みデータを保持するとともに
読出しデータを外部に出力する入力保持／出カバソファ
回路である。 次に動作について説明する。ＥＥＦＲＯＭにデータを書
込むときには、入力したデータおよびアドレスデータは
、それぞれ入力保持／出カバソファ回路９およびアドレ
ス保持回路３に保持される。そして、外部制御信号のチ
ップ選択信号で百および書込み信号Ｗ百 がアクティブ
になると、制御回路２は、Ｘ−デコーダ４およびＹ−デ
コーダ５にアドレス選択信号の作成を指示する。Ｘ−デ
コーダ４は、アドレス保持回路３に保持されているアド
レスデータに応じて、メモリアレイ７のワード線を指定
するＸ−アドレス選択信号を出力する。また、Ｙ−デコ
ーダ５は、アドレスデータに応じた位置を指定するＹ−
アドレス選択信号を出力する。 すると、Ｙ−ゲート６は、Ｙ−アドレス選択信号で指定
されたメモリアレイ７上の位置と入力保持／出カバソフ
ァ回路９とを接続する。従って、入力保持／出カバソフ
ァ回路９に保持されているデータは、メモリアレイ７の
所定のワード（この場合は１バイト）に供給される。そ
して、供給されたデータは、高電圧発生回路１が発生し
た書込み電圧により、トンネル効果によって書込まれる
。 データを消去するときには、ＥＥＦＲＯＭは書込み時と
同様に動作するが、書込みデータとして、入力保持／出
カバソファ回路９に保持されているデータの代わりに消
去データが使用される。また、データを読み出すときに
は、読出し信号ＯＥとチップ選択信号でＩが入力される
が、制御回路２は、書込みの場合と同様に、Ｘ−デコー
ダ４およびＹ−デコーダ５にアドレス選択信号を出力さ
せる。 また、入力保持／出カバソファ回路９は、この場合には
出力制御回路８を介して読出し信号ＯＥが供給されてい
るので出力状態となっている。従って、選択されたメモ
リアレイ７の位置に記憶されているデータは、Ｙ−ゲー
ト６を介して入力保持／出カバソファ回路９に人力し、
外部に出力される。
従来のＥＥＰＲＯＭ Ｌよ以上のように構成されている
ので、書込みのためのアドレスデータおよびデータは、
揮発性のアドレス保持回路３および入力保持／出カバソ
ファ回路９に一旦保持されてから不揮発性のメモリアレ
イ７に書込まれる。従って、書込み動作中に電源電圧異
常等が発生すると、揮発性のアドレス保持回路３および
入力保持／出カバソファ回路９において保持されている
データが破壊され、不正データが書込まれたり、メモリ
アレイ７上の意図した位置とは異なる位置に書込みが行
われたりするという課題があった。 この発明は上記のような課題を解消するためになされた
もので、メモリアレイ上で不正書込みが行われる可能性
がある領域を狭め、不正書込みが発生しても容易に回復
が可能になるＥＥＦＲＯＭを得ることを目的とする。
ので、書込みのためのアドレスデータおよびデータは、
揮発性のアドレス保持回路３および入力保持／出カバソ
ファ回路９に一旦保持されてから不揮発性のメモリアレ
イ７に書込まれる。従って、書込み動作中に電源電圧異
常等が発生すると、揮発性のアドレス保持回路３および
入力保持／出カバソファ回路９において保持されている
データが破壊され、不正データが書込まれたり、メモリ
アレイ７上の意図した位置とは異なる位置に書込みが行
われたりするという課題があった。 この発明は上記のような課題を解消するためになされた
もので、メモリアレイ上で不正書込みが行われる可能性
がある領域を狭め、不正書込みが発生しても容易に回復
が可能になるＥＥＦＲＯＭを得ることを目的とする。
この発明に係るＥＥＰＲＯＭ ！よ、記憶領域を２分割
し、２分割したうちの一方の領域を選択する第１の選択
信号を入力する第１の選択信号入力端子と、２分割した
うちの他方の領域を選択する第２の選択信号を入力する
第２の選択信号入力端子と、第１の選択信号に応じて、
アドレス保持回路に保持されているアドレスデータに対
応したアドレス選択信号を生成するとともに、一方の領
域においてそのアドレス選択信号で指定された位置に書
込み電圧を供給して、入力保持／出カバソファ回路に保
持されているデータをその位置に書込む第１の書込み回
路と、第２の選択信号に応じて、アドレス保持回路に保
持されているアドレスデータに対応したアドレス選択信
号を生成するとともに、他方の領域においてそのアドレ
ス選択信号で指定された位置に書込み電圧を供給して、
入力保持／出カバソファ回路に保持されているデータを
その位置に書込む第２の書込み回路とを備えたものであ
る。
し、２分割したうちの一方の領域を選択する第１の選択
信号を入力する第１の選択信号入力端子と、２分割した
うちの他方の領域を選択する第２の選択信号を入力する
第２の選択信号入力端子と、第１の選択信号に応じて、
アドレス保持回路に保持されているアドレスデータに対
応したアドレス選択信号を生成するとともに、一方の領
域においてそのアドレス選択信号で指定された位置に書
込み電圧を供給して、入力保持／出カバソファ回路に保
持されているデータをその位置に書込む第１の書込み回
路と、第２の選択信号に応じて、アドレス保持回路に保
持されているアドレスデータに対応したアドレス選択信
号を生成するとともに、他方の領域においてそのアドレ
ス選択信号で指定された位置に書込み電圧を供給して、
入力保持／出カバソファ回路に保持されているデータを
その位置に書込む第２の書込み回路とを備えたものであ
る。
この発明における第１の書込み回路および第２の書込み
回路は、それぞれ、第１の選択信号または第２の選択信
号に応して、記憶領域の一方の領域または他方の領域に
対してのみデータを書込み、不正データの書込みが発生
しうる範囲を記憶領域のうちの一部に止める。
回路は、それぞれ、第１の選択信号または第２の選択信
号に応して、記憶領域の一方の領域または他方の領域に
対してのみデータを書込み、不正データの書込みが発生
しうる範囲を記憶領域のうちの一部に止める。
以下、この発明の一実施例を図について説明する。第１
図において、２ａは第１のメモリアレイ７ａに対するデ
ータの消去、書込みおよび消費電力の制御を行う第１の
制御回路、２ｂは第２のメモリアレイ７ｂに対するデー
タの消去、書込みおよび消費電力の制御を行う第２の制
御回路、４ａは第１のメモリアレイ７ａに対するＸ−ア
ドレス選択信号を出力する第１のＸ−デコーダ、４ｂは
第２のメモリアレイ７ｂに対するＸ−アドレス選択信号
を出力する第２のＸ−デコーダ、５ａは第１のメモリア
レイ７ａに対するＹ−アドレス選択信号を出力する第１
のＹ−デコーダ、５ｂは第２のメモリアレイ７ｂに対す
るＹ−アドレス選択信号を出力する第２のＹ−デコーダ
、６ａは第１のメモリアレイ７ａ上のＹ−アドレス選択
信号で指定される位置にデータ入出力を行う第１のＹ−
ゲート、６ｂは第２のメモリアレイ７ｂ上のＹ−アドレ
ス選択信号で指定される位置にデータ入出力を行う第２
のＹ−ゲートである。また、７ａ、７ｂはそれぞれ記憶
領域の一方の領域、他方の領域である第１のメモリアレ
イ、第２のメモリアレイである。１０は第１のメモ・リ
アレイ７ａを選択する領域選択信号（第１の選択信号）
ＣＥＩが入力する入力端子、１１は第２のメモリアレイ
７ｂを選択する領域選択信号（第２の選択信号）ＣＥ２
が入力する入力端子である。その他のものは同一符号を
付して第４図に示したものと同一のものである。なお、
第１の書込み回路は第１の制御回路２ａ、第１のＸ−デ
コーダ４ａ、第１のＹ−デコーダ５ａおよび第１のＹ−
ゲー）６ａで構成され、第２の書込み回路は第２の制御
回路２ｂ、第２のＸ−デコーダ４ｂ、第２のＹ−デコー
ダ５ｂおよび第２のＹ−ゲート６ｂで構成されている。 次に動作について説明する。ＥＥＦＲＯＭにデータを書
込むときには、入力したデータおよびアドレスデータは
、それぞれ入力保持／出力パッファ回路９およびアドレ
ス保持回路３に保持される。そして、書込み信号ＷＥと
ともにアクティブになる領域選択信号ＣＥＩ、ＣＥ２に
より書込み対象となるメモリアレイが特定される。例え
ば、領域選択信号ＣＥ１がアクティブになった場合を考
える。 すると、第１の制御回路２ａが動作する。第１の制御回
路２ａは、第１のＸ−デコーダ４ａおよび第１のＹ−デ
ゴーダ５ａにアドレス選択信号の作成を指示する。第１
のＸ−デコーダ４ａは、アドレス保持回路３に保持され
ているアドレスデータに応じて、第１のメモリアレイ７
ａのワード線を指定するＸ−アドレス選択信号を出力す
る。また、第１のＹ−デコーダ５ａは、アドレスデータ
に応じた位置を指定するＹ−アドレス選択信号を出力す
る。すると、第１のＹ−ゲート６ａは、Ｙ−アドレス選
択信号で指定された第１のメモリアレイ７ａ上の位置と
入力保持／出カバソファ回路９とを接続する。入力保持
／出カバソファ回路９は入力側に設定されているので（
読出し信号ＯＥはアクティブではないので）、入力保持
／出カバソファ回路９に保持されているデータは、第１
のメモリアレイ７ａの所定の位置に供給される。そして
、供給されたデータは、高電圧発生部ｌが発生した書込
み電圧より、トンネル効果によって書込まれる。 ここで、第２の制御回路２ｂは動作しないので、アドレ
ス保持回路３および入力保持／出カバソファ回路９に保
持されているアドレスデータおよびデータが何らかの原
因で変化したとしても、第２のメモリアレイ７ｂにデー
タが書込まれることはない。また、第１のメモリアレイ
７ａと第２のメモリアレイ７ｂとの対応する位置に、同
一データを時間をずらして書込み、第１のメモリアレイ
７ａと第２のメモリアレイ７ｂとの所定の位置にそれぞ
れのメモリアレイについてのチエツクサムを書込んでお
くと、不正書込みが発生した場合に、対応ワードの照合
およびチエツクサムの検定を行うことにより、不正書込
みの検出と正しいデータの再生とが可能になる。 なお、上記実施例では１つのチップ内に同一サイズに２
分割されたＥＥＦＲＯＭの構成について説明したが、第
２図に示すように、同一構成のＥＥＦＲＯＭ ２個を並
列に接続して１パツケージに収めるようにしてもよい。 このように構成しても、第１図に示したものと同様に動
作し、同様の効果を奏する。 また、第３図に示すように、２重書込み制御回路１２を
設け、外部から１回の書込みが指示されると、２重書込
み制御回路１２の制御により、同一データを第１のメモ
リアレイ７ａおよび第２のメモリアレイ７ｂの同一位置
に書込むようにしてもよい。この場合に、無条件に２重
書込みを行ったのでは破壊されたデータを２重に書込ん
でしまう恐れがあるので、例えば、第１のメモリアレイ
７ａにデータを書込んだ後に、書込まれたデータのチエ
ツクサムを計算し、計算されたチエ・ツクサムと書込ま
れているチエツクサムとを比較するようにしておく。そ
の結果、２つのチエツクサムが一致したら第２のメモリ
アレイ７ｂにデータを書込み、同様にチエツクサムの検
査を行う。そして、２重書込みが完全になされたときに
、出力端子１３から出力される書込み許可信号ＷＲをア
クティブにする。
図において、２ａは第１のメモリアレイ７ａに対するデ
ータの消去、書込みおよび消費電力の制御を行う第１の
制御回路、２ｂは第２のメモリアレイ７ｂに対するデー
タの消去、書込みおよび消費電力の制御を行う第２の制
御回路、４ａは第１のメモリアレイ７ａに対するＸ−ア
ドレス選択信号を出力する第１のＸ−デコーダ、４ｂは
第２のメモリアレイ７ｂに対するＸ−アドレス選択信号
を出力する第２のＸ−デコーダ、５ａは第１のメモリア
レイ７ａに対するＹ−アドレス選択信号を出力する第１
のＹ−デコーダ、５ｂは第２のメモリアレイ７ｂに対す
るＹ−アドレス選択信号を出力する第２のＹ−デコーダ
、６ａは第１のメモリアレイ７ａ上のＹ−アドレス選択
信号で指定される位置にデータ入出力を行う第１のＹ−
ゲート、６ｂは第２のメモリアレイ７ｂ上のＹ−アドレ
ス選択信号で指定される位置にデータ入出力を行う第２
のＹ−ゲートである。また、７ａ、７ｂはそれぞれ記憶
領域の一方の領域、他方の領域である第１のメモリアレ
イ、第２のメモリアレイである。１０は第１のメモ・リ
アレイ７ａを選択する領域選択信号（第１の選択信号）
ＣＥＩが入力する入力端子、１１は第２のメモリアレイ
７ｂを選択する領域選択信号（第２の選択信号）ＣＥ２
が入力する入力端子である。その他のものは同一符号を
付して第４図に示したものと同一のものである。なお、
第１の書込み回路は第１の制御回路２ａ、第１のＸ−デ
コーダ４ａ、第１のＹ−デコーダ５ａおよび第１のＹ−
ゲー）６ａで構成され、第２の書込み回路は第２の制御
回路２ｂ、第２のＸ−デコーダ４ｂ、第２のＹ−デコー
ダ５ｂおよび第２のＹ−ゲート６ｂで構成されている。 次に動作について説明する。ＥＥＦＲＯＭにデータを書
込むときには、入力したデータおよびアドレスデータは
、それぞれ入力保持／出力パッファ回路９およびアドレ
ス保持回路３に保持される。そして、書込み信号ＷＥと
ともにアクティブになる領域選択信号ＣＥＩ、ＣＥ２に
より書込み対象となるメモリアレイが特定される。例え
ば、領域選択信号ＣＥ１がアクティブになった場合を考
える。 すると、第１の制御回路２ａが動作する。第１の制御回
路２ａは、第１のＸ−デコーダ４ａおよび第１のＹ−デ
ゴーダ５ａにアドレス選択信号の作成を指示する。第１
のＸ−デコーダ４ａは、アドレス保持回路３に保持され
ているアドレスデータに応じて、第１のメモリアレイ７
ａのワード線を指定するＸ−アドレス選択信号を出力す
る。また、第１のＹ−デコーダ５ａは、アドレスデータ
に応じた位置を指定するＹ−アドレス選択信号を出力す
る。すると、第１のＹ−ゲート６ａは、Ｙ−アドレス選
択信号で指定された第１のメモリアレイ７ａ上の位置と
入力保持／出カバソファ回路９とを接続する。入力保持
／出カバソファ回路９は入力側に設定されているので（
読出し信号ＯＥはアクティブではないので）、入力保持
／出カバソファ回路９に保持されているデータは、第１
のメモリアレイ７ａの所定の位置に供給される。そして
、供給されたデータは、高電圧発生部ｌが発生した書込
み電圧より、トンネル効果によって書込まれる。 ここで、第２の制御回路２ｂは動作しないので、アドレ
ス保持回路３および入力保持／出カバソファ回路９に保
持されているアドレスデータおよびデータが何らかの原
因で変化したとしても、第２のメモリアレイ７ｂにデー
タが書込まれることはない。また、第１のメモリアレイ
７ａと第２のメモリアレイ７ｂとの対応する位置に、同
一データを時間をずらして書込み、第１のメモリアレイ
７ａと第２のメモリアレイ７ｂとの所定の位置にそれぞ
れのメモリアレイについてのチエツクサムを書込んでお
くと、不正書込みが発生した場合に、対応ワードの照合
およびチエツクサムの検定を行うことにより、不正書込
みの検出と正しいデータの再生とが可能になる。 なお、上記実施例では１つのチップ内に同一サイズに２
分割されたＥＥＦＲＯＭの構成について説明したが、第
２図に示すように、同一構成のＥＥＦＲＯＭ ２個を並
列に接続して１パツケージに収めるようにしてもよい。 このように構成しても、第１図に示したものと同様に動
作し、同様の効果を奏する。 また、第３図に示すように、２重書込み制御回路１２を
設け、外部から１回の書込みが指示されると、２重書込
み制御回路１２の制御により、同一データを第１のメモ
リアレイ７ａおよび第２のメモリアレイ７ｂの同一位置
に書込むようにしてもよい。この場合に、無条件に２重
書込みを行ったのでは破壊されたデータを２重に書込ん
でしまう恐れがあるので、例えば、第１のメモリアレイ
７ａにデータを書込んだ後に、書込まれたデータのチエ
ツクサムを計算し、計算されたチエ・ツクサムと書込ま
れているチエツクサムとを比較するようにしておく。そ
の結果、２つのチエツクサムが一致したら第２のメモリ
アレイ７ｂにデータを書込み、同様にチエツクサムの検
査を行う。そして、２重書込みが完全になされたときに
、出力端子１３から出力される書込み許可信号ＷＲをア
クティブにする。
以上のように、この発明によればＥＥＦＲＯＭを、記録
領域を２分割して１回の書込み時に一方の領域のみアク
セスできるような構成としたので、不正書込みが発生し
うる領域を特定領域に限定でき、信軌性があるデータの
記憶が行えるものが得られる効果がある。
領域を２分割して１回の書込み時に一方の領域のみアク
セスできるような構成としたので、不正書込みが発生し
うる領域を特定領域に限定でき、信軌性があるデータの
記憶が行えるものが得られる効果がある。
第１はこの発明の一実施例によるＥＥＦＲＯＭの構成を
示すブロック図、第２図はこの発明の他の実施例による
ＥＥＦＲＯＭの構成を示すブロック図、第３図はこの発
明のさらに他の実施例によるＥＥＰＲＯＭの構成を示す
ブロック図、第４図は従来の６４にビットＥＥＰＲＯＭ
の構成を示すブロック図である。 １は高電圧発生部、２ａは第１の制御回路（第１の書込
み回路）、２ｂは第２の制御回路（第２の書込み回路）
、３はアドレス保持回路、４ａは第１のＸ−デコーダ（
第１の書込み回路）、４ｂは第２のＸ−デコーダ（第２
の書込み回路）、５ａは第１のＹ−デコーダ（第１の書
込み回路）、５ｂは第２のＹ−デコーダ（第２の書込み
回路）、６ａは第１のＹ−ゲート（第１の書込み回路）
、６ｂは第２のＹ−ゲート（第２の書込み回路）、７ａ
は第１のメモリアレイ、７ｂは第２のメモリアレイ、９
は入力保持／出カバソファ回路。 なお、図中、同一符号は同一、または相当部分を示す。 ５０ 第１０Ｙ−デコーダ°＠ １／ｌ書込み回路）５
ｂ：２２のｌデコーダで１１書込み凹陥６０：第１゜Ｙ
−ケート（、＋１〆昏込）４０路）６ｂ、オ’２．．′
Ｙ−ケートｅ？２．書きみ回路）第 図
示すブロック図、第２図はこの発明の他の実施例による
ＥＥＦＲＯＭの構成を示すブロック図、第３図はこの発
明のさらに他の実施例によるＥＥＰＲＯＭの構成を示す
ブロック図、第４図は従来の６４にビットＥＥＰＲＯＭ
の構成を示すブロック図である。 １は高電圧発生部、２ａは第１の制御回路（第１の書込
み回路）、２ｂは第２の制御回路（第２の書込み回路）
、３はアドレス保持回路、４ａは第１のＸ−デコーダ（
第１の書込み回路）、４ｂは第２のＸ−デコーダ（第２
の書込み回路）、５ａは第１のＹ−デコーダ（第１の書
込み回路）、５ｂは第２のＹ−デコーダ（第２の書込み
回路）、６ａは第１のＹ−ゲート（第１の書込み回路）
、６ｂは第２のＹ−ゲート（第２の書込み回路）、７ａ
は第１のメモリアレイ、７ｂは第２のメモリアレイ、９
は入力保持／出カバソファ回路。 なお、図中、同一符号は同一、または相当部分を示す。 ５０ 第１０Ｙ−デコーダ°＠ １／ｌ書込み回路）５
ｂ：２２のｌデコーダで１１書込み凹陥６０：第１゜Ｙ
−ケート（、＋１〆昏込）４０路）６ｂ、オ’２．．′
Ｙ−ケートｅ？２．書きみ回路）第 図
Claims (1)
- 書込み電圧を発生する高電圧発生部と、アドレスデー
タを保持するアドレス保持回路と、入力データを保持す
るとともに、出力データが通過する入力保持／出力バッ
ファ回路とを備えた電気的消去可能プログラマブル読出
し専用メモリにおいて、２分割した記憶領域のうちの一
方の領域を選択する第１の選択信号を入力する第１の選
択信号入力端子と、前記２分割した記憶領域のうちの他
方の領域を選択する第２の選択信号を入力する第２の選
択信号入力端子と、前記第１の選択信号に応じて、前記
アドレス保持回路に保持されているアドレスデータに対
応したアドレス選択信号を生成するとともに、前記書込
み電圧をそのアドレス選択信号で指定された前記一方の
領域における位置に供給して、前記入力保持／出力バッ
ファ回路に保持されているデータをその位置に書込む第
１の書込み回路と、前記第２の選択信号に応じて、前記
アドレス保持回路に保持されているアドレスデータに対
応したアドレス選択信号を生成するとともに、前記書込
み電圧をそのアドレス選択信号で指定された前記他方の
領域における位置に供給して、前記入力保持／出力バッ
ファ回路に保持されているデータをその位置に書込む第
２の書込み回路とを備えたことを特徴とする電気的消去
可能プログラマブル読出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24146590A JP2594692B2 (ja) | 1990-09-12 | 1990-09-12 | 電気的消去可能プログラマブル読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24146590A JP2594692B2 (ja) | 1990-09-12 | 1990-09-12 | 電気的消去可能プログラマブル読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04121897A true JPH04121897A (ja) | 1992-04-22 |
| JP2594692B2 JP2594692B2 (ja) | 1997-03-26 |
Family
ID=17074722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24146590A Expired - Fee Related JP2594692B2 (ja) | 1990-09-12 | 1990-09-12 | 電気的消去可能プログラマブル読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594692B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004075201A1 (ja) * | 2003-02-19 | 2004-09-02 | Fujitsu Limited | フラッシュメモリ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6217852A (ja) * | 1985-07-16 | 1987-01-26 | Yokogawa Electric Corp | Ｅｅｐｒｏｍのデ−タ内容保護装置 |
| JPS62137800A (ja) * | 1985-12-12 | 1987-06-20 | モトロ−ラ・インコ−ポレ−テツド | 高耐久性能力を有するｅｅｐｒｏｍ |
| JPH0246597A (ja) * | 1988-08-06 | 1990-02-15 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH02108299A (ja) * | 1988-10-18 | 1990-04-20 | Toshiba Corp | 半導体メモリ装置 |
-
1990
- 1990-09-12 JP JP24146590A patent/JP2594692B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6217852A (ja) * | 1985-07-16 | 1987-01-26 | Yokogawa Electric Corp | Ｅｅｐｒｏｍのデ−タ内容保護装置 |
| JPS62137800A (ja) * | 1985-12-12 | 1987-06-20 | モトロ−ラ・インコ−ポレ−テツド | 高耐久性能力を有するｅｅｐｒｏｍ |
| JPH0246597A (ja) * | 1988-08-06 | 1990-02-15 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH02108299A (ja) * | 1988-10-18 | 1990-04-20 | Toshiba Corp | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004075201A1 (ja) * | 2003-02-19 | 2004-09-02 | Fujitsu Limited | フラッシュメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2594692B2 (ja) | 1997-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6400602B2 (en) | Semiconductor memory device and restoration method therefor | |
| JP3730423B2 (ja) | 半導体記憶装置 | |
| US7415568B2 (en) | Method and apparatus for initialization control in a non-volatile memory device | |
| KR100404650B1 (ko) | 반도체메모리,메모리디바이스및메모리카드 | |
| US6888751B2 (en) | Nonvolatile semiconductor memory device | |
| US8443131B2 (en) | Non-volatile memory device | |
| KR940010110A (ko) | 부트블록(Boot Block)형 또는 표준형 플래쉬 메모리장치에서 선택적으로 사용할 수 있는 전기적인 소거가 가능한 영속성 반도체 메모리장치 | |
| US7085158B2 (en) | Nonvolatile semiconductor memory device and one-time programming control method thereof | |
| JP3434106B2 (ja) | 半導体記憶装置 | |
| US7263007B2 (en) | Semiconductor memory device using read data bus for writing data during high-speed writing | |
| US6968435B2 (en) | Non-volatile semiconductor memory device | |
| JPH03108196A (ja) | 電気的消去・書込み可能型不揮発性半導体記憶装置 | |
| US6457093B2 (en) | Circuit and method to control operations of another circuit | |
| US7565477B2 (en) | Semiconductor device and method of controlling the same | |
| KR100305033B1 (ko) | 블럭 아키텍츄어 옵션 회로를 구비하는 불휘발성 반도체 메모리 장치 | |
| JP2812039B2 (ja) | 電気的に書込み・消去可能な不揮発性半導体記憶装置 | |
| JP4064703B2 (ja) | 半導体記憶装置 | |
| US6760259B1 (en) | Non-volatile semiconductor memory device that can be fabricated with erasure unit modified | |
| JPH04121897A (ja) | 電気的消去可能プログラマブル読出し専用メモリ | |
| US6381192B1 (en) | Address buffer in a flash memory | |
| JPH0799636B2 (ja) | 半導体記憶装置 | |
| JP3792435B2 (ja) | 半導体記憶装置 | |
| JP3790022B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3891543B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH01303698A (ja) | 消去可能型ｐｒｏｍ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |