JP3792435B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に、データの書き込み，消去と同時に読み出しが可能な不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置の主力商品としてフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）が多数開発されている。
一般に、フラッシュメモリのデータ書き換え時間は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ），ＳＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の他の半導体記憶装置と比較すると極めて長い。さらに、フラッシュメモリはデータの書き換え中に他のデータを読み出すことができなかった。
【０００３】
そこで、この不便さを解消するためにフラッシュメモリのデータを記憶するメモリセルアレイを複数のバンクに分割し、一のバンクのデータを書き換えている間に、他のバンクのデータを読み出すことが可能なデュアルオペレーションタイプのフラッシュメモリが開発された。
図１は、デュアルオペレーションタイプのフラッシュメモリの一例の構成図を示す。図１のデュアルオペレーションタイプのフラッシュメモリ１０は、メモリセルアレイ１１，Ｘデコーダ１２，Ｙデコーダ１３，及び読み出し回路１４を含むバンク１と、メモリセルアレイ２１，Ｘデコーダ２２，Ｙデコーダ２３，及び読み出し回路２４を含むバンク２と、書き込み回路３１と、消去回路３２と、制御回路３３と、アドレスバッファ３４と、アドレスジェネレータ３５と、出力回路３６と、アドレス入力端子４１と、データ入出力端子４２と、ＲＤ／ＢＹ＃端子４３とを含む構成である。
【０００４】
フラッシュメモリ１０は二つに分割されたメモリセルアレイ１１，２１毎にメモリセルを選択するためのＸデコーダ１２，２２と、Ｙデコーダ１３，２３と、メモリセルからデータを読み出す読み出し回路１４，２４とを設けている。一方、フラッシュメモリ１０はデータを書き込む書き込み回路３１及びデータを消去する消去回路３２を、チップ上での占有面積が大きいため１系統しか有しておらず、二つのバンク１，２で共有している。
【０００５】
したがって、フラッシュメモリ１０は複数のバンクを同時に書き換えることができない。しかしながら、一のバンクのデータを書き換えている間に、他のバンクのデータを読み出すことは可能である。このように、一のバンクのデータを書き換えている間に、他のバンクのデータを読み出すことをデュアルオペレーション動作という。
【０００６】
以下、このデュアルオペレーション動作について簡単に説明する。例えばバンク１にデータを書き込む、又はデータの消去を行なうための命令を入力すると、アドレスバッファ３４がバンク１にデータを書き込む又はデータの消去を行なうアドレスを記憶し、書き込み回路３１又は消去回路３２を利用してそのアドレスへのデータの書き込み又は消去を行なう。なお、書き込みの場合、書き込みを行なうデータは、データ入出力端子４２から入力され、書き込み回路３１に供給される。
【０００７】
この書き込み又は消去を行なっているときに、アドレス入力端子４１に読み出しアドレスが入力されると、制御回路３３はアドレスバッファ３４を制御してそのアドレスをバンク１には供給せずにバンク２に供給する。バンク２はバンク１とは独立したＸデコーダ２２，Ｙデコーダ２３，及び読み出し回路２４を有しているため、メモリセルアレイ２１に含まれるメモリセルのデータを読み出すことが可能となる。
【０００８】
なお、書き込み又は消去を行なっているときに外部より入力されるアドレスは、その書き込み又は消去を行なっていないバンクに含まれるアドレスを指定する必要がある。読み出されたデータは、データ入出力端子４２より出力される。
ところで、フラッシュメモリ１０は書き込み又は消去動作中を表す信号を外部に出力するＲＤ／ＢＹ＃端子４３を有している。例えばＲＤ／ＢＹ＃端子４３の出力がＨｉｇｈであるときは、フラッシュメモリ１０内で書き込み又は消去を行なっておらず、読み出し可能な状態であることを示す。また、ＲＤ／ＢＹ＃端子４３の出力がＬｏｗであるときは、フラッシュメモリ１０内で書き込み又は消去を行なっており、読み出し不可な状態であることを示す。
【０００９】
なお、図１のフラッシュメモリは何れか一のバンクが書き込み又は消去を行なっているときにＲＤ／ＢＹ＃端子４３の出力がＬｏｗとなっているが、書き込み又は消去を行なっていないバンクの読み出し動作は禁止されていない。
【００１０】
【発明が解決しようとする課題】
ところで、フラッシュメモリのデータの消去は所定のブロック単位で行い、そのブロックのことをセクタと呼んでいる。例えば、図１に示すようなデュアルオペレーションタイプのフラッシュメモリにおいて、消去を行なうセクタが複数の場合、そのセクタが複数のバンクにまたがっていることがある。
【００１１】
このとき、データの消去はセクタ毎に順次行われていくが、どのタイミングで消去を行なうバンクが切り換わるか、すなわち、どちらのバンクが読み出し可能な状態であるのかがフラッシュメモリ１０の外部でリアルタイムで判断できない。これは、ＲＤ／ＢＹ＃端子４３は少なくとも一のバンクが書き込み又は消去を行なっているときにＬｏｗを出力するためであり、そのときの読み出し可能なバンクを判定することができなかった。
【００１２】
本発明は、上記の点に鑑みなされたもので、読み出したデータの有効性を判断することが可能であり、データの書き込み，消去と同時に読み出しが可能な不揮発性の半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明は、消去動作をブロック単位で１つずつ行なう複数のバンクからなり、前記複数のバンクにデータを格納するメモリセルアレイと、前記メモリセルアレイの前記バンクを指定するアドレス入力端子と、前記複数のバンクに跨って前記複数のブロックが消去選択された場合の消去中の動作として、現在消去中の前記ブロックが属する前記バンクのバンクアドレスを生成する一方、読み出し命令供給時に前記アドレス入力端子から入力された入力値に基づくバンクアドレスを生成するアドレスジェネレータと、読み出し命令供給時の動作として、前記現在消去中の前記ブロックが属する前記バンクのバンクアドレスと、読み出し命令時に前記アドレス入力端子から入力された入力値に基づくバンクアドレスとを比較する比較手段とを有することを特徴とする。
【００１４】
このように、メモリセルアレイを構成している複数の記憶領域のうち、データの消去を行なっている一の記憶領域を識別することにより、現在データの読込みが可能である他の記憶領域を識別することができる。これは、本発明の不揮発性の半導体記憶装置は、一の記憶領域でデータの消去を行なっているときに、他の記憶領域ではデータの読み出しが可能であることに基づくものである。
【００１５】
したがって、データの消去と読み出しとを同時に行なうことが可能となる。
【００１７】
また、請求項２記載の本発明は、前記比較手段による比較結果を出力する出力手段を更に有することを特徴とする。
【００１８】
このように、メモリセルアレイを構成している複数の記憶領域のうち、データの消去を行なっている第１記憶領域を識別し、そのときメモリセルアレイに格納されているデータを読み出す命令が供給されると、そのデータが格納されている第２記憶領域と第１記憶領域とを比較することにより、現在データの消去を行なっている記憶領域と供給された命令に基づいてデータを読み出す記憶領域とが同一であるか否かを判定できる。
【００１９】
これは、本発明の不揮発性の半導体記憶装置は、一の記憶領域でデータの消去とデータの読み出しとを同時に行なうことができないことに基づくものであり、データの消去を行なう記憶領域とデータの読み出しを行なう記憶領域とが同一であるとき、その読み出したデータが無効であると判定できる。
また、第２出力手段から出力される比較結果は、現在データの消去を行なっている記憶領域と供給された命令に基づいてデータを読み出す記憶領域とが同一であるか否かを示す、言い換えれば読み出したデータが有効であるか否かを示す出力信号であり、記憶領域の増加に基づく出力端子の増加がない。
【００２１】
また、請求項３記載の本発明は、前記比較手段による前記現在消去中の前記ブロックが属する前記バンクのバンクアドレスと、読み出し命令時に前記アドレス入力端子から入力された入力値に基づくバンクアドレスとの比較結果が同一を示すとき、前記メモリセルアレイから読み出されたデータを無効とすることを特徴とする。
このように、比較手段による比較結果に基づいて、メモリセルアレイから読み出されたデータが有効であるか否かを判断できる。
【００２２】
【発明の実施の形態】
以下に、本発明の実施例を図面に基づいて説明する。
図２は、本発明の半導体記憶装置の第１実施例の構成図を示す。なお、図２の半導体記憶装置１０は一部を除いて図１の構成図と同様であり、同一部分には同一符号を付し説明を省略する。また、本実施例では一例としてフラッシュメモリについて説明するがこれに限るものではない。
【００２３】
図２のフラッシュメモリ１０は、メモリセルアレイ１１，Ｘデコーダ１２，Ｙデコーダ１３，及び読み出し回路１４を含むバンク１と、メモリセルアレイ２１，Ｘデコーダ２２，Ｙデコーダ２３，及び読み出し回路２４を含むバンク２と、書き込み回路３１と、消去回路３２と、制御回路３３と、アドレスバッファ３４と、アドレスジェネレータ３５と、出力回路３６と、アドレス入力端子４１と、データ入出力端子４２と、ＲＤ／ＢＹ＃端子４３と、バンクデコーダ５１と、ＲＥ１端子６１と、ＲＥ２端子６２とを含む構成である。
【００２４】
フラッシュメモリ１０は二つに分割されたメモリセルアレイ１１，２１毎にメモリセルを選択するためのＸデコーダ１２，２２と、Ｙデコーダ１３，２３と、メモリセルからデータを読み出す読み出し回路１４，２４とを設けている。一方、フラッシュメモリ１０はデータを書き込む書き込み回路３１及び消去回路３２を、チップ上での占有面積が大きいため１系統しか有しておらず、二つのバンク１，２で共有している。したがって、フラッシュメモリ１０は複数のバンクを同時に書き換えることができない。
【００２５】
このように、複数のバンクのデータを同時に書き込み又は消去することができないため、複数のバンクにまたがっている複数のセクタを消去する場合はセクタ単位で順次処理を行なっていく。なお、各バンクのデータの読み出し，書き込み，及び消去のどの処理を行なうかは制御回路３３により制御される。また、制御回路３３は、入力されるアドレス等の信号をどのバンクに供給するか、又はどのバンクからのデータ信号を出力するか等の制御を行なう。
【００２６】
以下、図２のフラッシュメモリ１０の動作について説明する。例えばバンク１のデータの消去を行なうための命令を入力すると、アドレスバッファ３４はバンク１から消去するデータのアドレスを記憶する。また、アドレスジェネレータ３５は消去を指定されたセクタの選択、そのセクタを含むバンクを示すバンクアドレスの選択を行い、その選択されたセクタ及びバンクアドレスをバンク１に出力する。消去回路３２は、その選択されたセクタのデータを消去する。
【００２７】
このアドレスジェネレータ３５から出力されているバンクアドレスが、その時実際に消去を行なっているセクタを含むバンクを示している。したがって、図２のフラッシュメモリ１０は、そのバンクアドレスをデコードするバンクデコーダ５１を有している。
バンクデコーダ５１は、アドレスジェネレータ３５から供給されるバンクアドレスをデコードし、その時実際に消去を行なっているセクタを含むバンクを示す信号をＲＥ１端子６１又はＲＥ２端子６２に出力する。例えば、その時実際に消去を行なっているセクタを含むバンクがバンク２である場合、ＲＥ１端子６１の出力信号をＨｉｇｈ，ＲＥ２端子６２の出力信号をＬｏｗとすることにより、バンク１が読み出し可能な状態であり、バンク２が読み出し不可な状態であることがフラッシュメモリ１０の外部で確認できる。
【００２８】
図３は、本発明の半導体記憶装置の第１実施例のタイミング図を示す。図３（Ｂ），図３（Ｃ）を参照すると、ＲＥ１端子６１の出力信号がＨｉｇｈ、ＲＥ２端子６２の出力信号がＬｏｗであることが確認できる。このとき、フラッシュメモリ１０は、バンク１が読み出し可能な状態であり、バンク２が読み出し不可な状態であることがフラッシュメモリ１０の外部で確認できる。
【００２９】
したがって、図３（Ａ）に示されるタイミングでアドレス入力端子４１から読み出しアドレスが入力されると、その読み出しアドレスに基づいたデータが図３（Ｄ）に示されるタイミングで読み出される。このとき、読み出されたデータがバンク１から読み出された場合、そのデータは有効なデータであると判断することができる。一方、読み出されたデータがバンク２から読み出された場合、そのデータは無効なデータであると判断することができる。
【００３０】
したがって、図２のフラッシュメモリ１０の場合、専用の出力端子を設けているので複数のバンクを有していてもバンク毎に読み出し可能な状態であるか、又は読み出し不可な状態であるかを判定することができる。
次に、本発明の第２実施例について説明する。図４は、本発明の半導体記憶装置の第２実施例の構成図を示す。なお、図４の半導体記憶装置１０は一部を除いて図２の構成図と同様であり、同一部分には同一符号を付し説明を省略する。また、本実施例では一例としてフラッシュメモリについて説明するがこれに限るものではない。
【００３１】
フラッシュメモリに含まれるバンク数が２の場合、専用の出力端子を設けることなく既存のＲＤ／ＢＹ＃端子４３を利用することが可能である。図４のフラッシュメモリ１０は、バンクデコーダ５１の出力信号を選択器６５を介して既存のＲＤ／ＢＹ＃端子４３に出力する。
通常のＲＤ／ＢＹ＃端子４３の機能と本願発明の機能との切り替えは、例えば切り替えコマンドにより制御回路３３が選択器６５の出力を切り替えることにより行われる。選択器６５はバンクデコ−タ５１からの出力信号と制御回路３３からの出力信号とが供給され、制御回路３３の制御によりどちらか一の信号を選択してＲＤ／ＢＹ＃端子４３に出力する。
【００３２】
例えば、ＲＤ／ＢＹ＃端子４３の出力信号をどちらのバンクが読み出し可能な状態であるかを示すように切り替えた場合、ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈの場合にバンク１が読み出し可能な状態であり，ＲＤ／ＢＹ＃端子４３の出力信号がＬｏｗの場合にバンク２が読み出し可能な状態であることがフラッシュメモリ１０の外部で確認できる。
【００３３】
図５は、本発明の半導体記憶装置の第２実施例のタイミング図を示す。図５（Ｂ）を参照すると、ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈであることが確認できる。ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈの場合にバンク１が読み出し可能な状態であると定義すると、フラッシュメモリ１０はバンク１が読み出し可能な状態であり、バンク２が読み出し不可な状態であることが外部で確認できる。
【００３４】
したがって、図５（Ａ）に示されるタイミングでアドレス入力端子４１から読み出しアドレスが入力されると、その読み出しアドレスに基づいたデータが図５（Ｃ）に示されるタイミングで読み出される。このとき、読み出されたデータがバンク１から読み出された場合、そのデータは有効なデータであると判断することができる。一方、読み出されたデータがバンク２から読み出された場合、そのデータは無効なデータであると判断することができる。
【００３５】
したがって、図４のフラッシュメモリ１０の場合、専用の出力端子を設けることなく、どちらのバンクが読み出し可能な状態であるか、又は読み出し不可な状態であるかを判定することができる。
次に、本発明の第３実施例について説明する。図６は、本発明の半導体記憶装置の第３実施例の構成図を示す。なお、図６の半導体記憶装置１０は一部を除いて図２の構成図と同様であり、同一部分には同一符号を付し説明を省略する。また、本実施例では一例としてフラッシュメモリについて説明するがこれに限るものではない。
【００３６】
図６のフラッシュメモリ１０は、メモリセルアレイ１１，Ｘデコーダ１２，Ｙデコーダ１３，及び読み出し回路１４を含むバンク１と、メモリセルアレイ２１，Ｘデコーダ２２，Ｙデコーダ２３，及び読み出し回路２４を含むバンク２と、書き込み回路３１と、消去回路３２と、制御回路３３と、アドレスバッファ３４と、アドレスジェネレータ３５と、出力回路３６と、アドレス入力端子４１と、データ入出力端子４２と、ＲＤ／ＢＹ＃端子４３と、バンクデコーダ５１と、比較器５２と、専用出力端子６３とを含む構成である。
【００３７】
バンクデコーダ５１は、アドレスジェネレータ３５から供給されるバンクアドレスをデコードし、その時実際に消去を行なっているセクタを含むバンクを示す信号を比較器５２に出力する。また、アドレス入力端子４１から読み出しアドレスが入力されると、その読み出しアドレスに基づくバンクを示す信号を比較器５２に出力する。比較器５２は、バンクデコーダ５１及びアドレス入力端子４１から供給された信号を比較し、その比較結果に基づいた信号を専用出力端子６３に出力する。
【００３８】
例えば、比較器５２での比較結果がバンクの一致を示す、すなわち、消去を行なっているセクタを含むバンクと、読み出しアドレスに基づくバンクとが一致した場合に、比較器５２から専用出力端子６３にＬｏｗの信号を出力するように定義する。このとき、読み出しアドレスに基づくバンクは読み出し不可な状態であり、読み出されたデータが無効なデータであるとフラッシュメモリ１０の外部で判断することができる。
【００３９】
一方、比較器５２での比較結果がバンクの不一致を示す、すなわち、消去を行なっているセクタを含むバンクと、読み出しアドレスに基づくバンクとが一致していない場合に、比較器５２から専用出力端子６３にＨｉｇｈの信号を出力するように定義する。このとき、読み出しアドレスに基づくバンクは読み出し可能な状態であり、読み出されたデータが有効なデータであるとフラッシュメモリ１０の外部で判断することができる。
【００４０】
図７及び図８は、本発明の半導体記憶装置の第３実施例のタイミング図を示す。図７（Ｂ）を参照すると、専用出力端子６３の出力信号がＬｏｗである。比較器５２での比較結果がバンクの一致を示す場合に比較器５２から専用出力端子６３にＬｏｗの信号を出力するように定義している場合、図７（Ａ）に示す読み出しアドレスに基づいて読み出された図７（Ｃ）に示す読み出しデータが無効であると判断できる。
【００４１】
一方、図８（Ｂ）を参照すると、専用出力端子６３の出力信号がＨｉｇｈであり、図８（Ａ）に示す読み出しアドレスに基づいて読み出された図８（Ｃ）に示す読み出しデータが有効であると判断できる。
したがって、図６のフラッシュメモリ１０の場合、アドレス入力端子４１から入力される読み出しアドレスに基づくバンクと、アドレスジェネレータ３５から出力されるバンクアドレスに基づく、その時実際に消去を行なっているセクタを含むバンクとを比較した結果に基づいて、読み出しデータが有効であるか無効であるかを判断するため、バンク数の増加による制限がない。
【００４２】
次に、本発明の第４実施例について説明する。図９は、本発明の半導体記憶装置の第４実施例の構成図を示す。なお、図９の半導体記憶装置１０は一部を除いて図６の構成図と同様であり、同一部分には同一符号を付し説明を省略する。また、本実施例では一例としてフラッシュメモリについて説明するがこれに限るものではない。
【００４３】
図６のフラッシュメモリ１０において、専用出力端子６３を設けることはチップ面積の増大につながるので図４のフラッシュメモリ１０のように既存のＲＤ／ＢＹ＃端子４３を利用することも可能である。
図９のフラッシュメモリ１０は、比較器５２の出力信号を選択器６５を介して既存のＲＤ／ＢＹ＃端子４３に出力する。通常のＲＤ／ＢＹ＃端子４３の機能と本願発明の機能との切り替えは、例えば切り替えコマンドにより制御回路３３が選択器６５の出力を切り替えることにより行われる。選択器６５は比較器５２からの出力信号と制御回路３３からの出力信号とが供給され、制御回路３３の制御によりどちらか一の信号を選択してＲＤ／ＢＹ＃端子４３に出力する。
【００４４】
例えば、ＲＤ／ＢＹ＃端子４３の出力信号を読み出しデータが有効であるか無効であるかを示すように切り替えた場合、ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈの場合に読み出しデータが有効であり、ＲＤ／ＢＹ＃端子４３の出力信号がＬｏｗの場合に読み出しデータが無効であることがフラッシュメモリ１０の外部で確認できる。
【００４５】
図１０は、本発明の半導体記憶装置の第５実施例のタイミング図を示す。図１０（Ｂ）を参照すると、ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈであることが確認できる。ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈの場合に読み出しデータが有効であると定義すると、図１０（Ａ）に示す読み出しアドレスに基づいて読み出された図１０（Ｃ）に示す読み出しデータが有効であると判断できる。一方、ＲＤ／ＢＹ＃端子４３の出力信号がＬｏｗである場合、図１０（Ａ）に示す読み出しアドレスに基づいて読み出された図１０（Ｃ）に示す読み出しデータが無効であると判断できる。
【００４６】
したがって、図９のフラッシュメモリ１０の場合、専用出力端子６３を設けることなく、読み出しアドレスに基づいて読み出されたデータが有効であるか無効であるかを判定することができる。
なお、特許請求の範囲に記載した記憶領域は、バンク１，２に対応し、識別手段はバンクデコーダ５１に対応し、第１出力手段はＲＥ１端子６１，ＲＥ２端子６２に対応し、比較手段は比較器５２に対応し、第２出力手段は専用出力端子６３に対応する。
【００４７】
【発明の効果】
上述の如く、請求項１記載の本発明によれば、メモリセルアレイを構成している複数の記憶領域のうち、データの消去を行なっている一の記憶領域を識別することにより、現在データの読込みが可能である他の記憶領域を識別することができる。これは、本発明の不揮発性の半導体記憶装置は、一の記憶領域でデータの消去を行なっているときに、他の記憶領域ではデータの読み出しが可能であることに基づくものである。
【００４８】
したがって、データの消去と読み出しとを同時に行なうことが可能となる。
【００４９】
また、請求項２記載の本発明は、現在消去中のブロックが属するバンクのバンクアドレスと、読み出し命令時にアドレス入力端子から入力された入力値に基づくバンクアドレスとの比較結果を出力することができる。
【００５０】
これは、本発明の不揮発性の半導体記憶装置は、一の記憶領域でデータの消去とデータの読み出しとを同時に行なうことができないことに基づくものであり、データの消去を行なう記憶領域とデータの読み出しを行なう記憶領域とが同一であるとき、その読み出したデータが無効であると判定できる。
また、第２出力手段から出力される比較結果は、現在データの消去を行なっている記憶領域と供給された命令に基づいてデータを読み出す記憶領域とが同一であるか否かを示す、言い換えれば読み出したデータが有効であるか否かを示す出力信号であり、記憶領域の増加に基づく出力端子の増加がない。
【００５１】
また、請求項３記載の本発明は、比較手段による比較結果に基づいて、メモリセルアレイから読み出されたデータが有効であるか否かを判断できる。
【図面の簡単な説明】
【図１】デュアルオペレーションタイプのフラッシュメモリの一例の構成図である。
【図２】本発明の半導体記憶装置の第１実施例の構成図である。
【図３】本発明の半導体記憶装置の第１実施例のタイミング図である。
【図４】本発明の半導体記憶装置の第２実施例の構成図である。
【図５】本発明の半導体記憶装置の第２実施例のタイミング図である。
【図６】本発明の半導体記憶装置の第３実施例の構成図である。
【図７】本発明の半導体記憶装置の第３実施例のタイミング図である。
【図８】本発明の半導体記憶装置の第３実施例のタイミング図である。
【図９】本発明の半導体記憶装置の第４実施例の構成図である。
【図１０】本発明の半導体記憶装置の第４実施例のタイミング図である。
【符号の説明】
１０ フラッシュメモリ
１１，２１ メモリセルアレイ
１２，２２ Ｘデコーダ
１３，２３ Ｙデコーダ
１４，２４ 読み出し回路
３１ 書き込み回路
３２ 消去回路
３３ 制御回路
３４ アドレスバッファ
３５ アドレスジェネレータ
３６ 出力回路
４１ アドレス入力端子
４２ データ入出力端子
４３ ＲＤ／ＢＹ＃端子
５１ バンクデコーダ
５２ 比較器
６１ ＲＥ１端子
６２ ＲＥ２端子
６３ 専用出力端子
６５ 選択器
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に、データの書き込み，消去と同時に読み出しが可能な不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置の主力商品としてフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）が多数開発されている。
一般に、フラッシュメモリのデータ書き換え時間は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ），ＳＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の他の半導体記憶装置と比較すると極めて長い。さらに、フラッシュメモリはデータの書き換え中に他のデータを読み出すことができなかった。
【０００３】
そこで、この不便さを解消するためにフラッシュメモリのデータを記憶するメモリセルアレイを複数のバンクに分割し、一のバンクのデータを書き換えている間に、他のバンクのデータを読み出すことが可能なデュアルオペレーションタイプのフラッシュメモリが開発された。
図１は、デュアルオペレーションタイプのフラッシュメモリの一例の構成図を示す。図１のデュアルオペレーションタイプのフラッシュメモリ１０は、メモリセルアレイ１１，Ｘデコーダ１２，Ｙデコーダ１３，及び読み出し回路１４を含むバンク１と、メモリセルアレイ２１，Ｘデコーダ２２，Ｙデコーダ２３，及び読み出し回路２４を含むバンク２と、書き込み回路３１と、消去回路３２と、制御回路３３と、アドレスバッファ３４と、アドレスジェネレータ３５と、出力回路３６と、アドレス入力端子４１と、データ入出力端子４２と、ＲＤ／ＢＹ＃端子４３とを含む構成である。
【０００４】
フラッシュメモリ１０は二つに分割されたメモリセルアレイ１１，２１毎にメモリセルを選択するためのＸデコーダ１２，２２と、Ｙデコーダ１３，２３と、メモリセルからデータを読み出す読み出し回路１４，２４とを設けている。一方、フラッシュメモリ１０はデータを書き込む書き込み回路３１及びデータを消去する消去回路３２を、チップ上での占有面積が大きいため１系統しか有しておらず、二つのバンク１，２で共有している。
【０００５】
したがって、フラッシュメモリ１０は複数のバンクを同時に書き換えることができない。しかしながら、一のバンクのデータを書き換えている間に、他のバンクのデータを読み出すことは可能である。このように、一のバンクのデータを書き換えている間に、他のバンクのデータを読み出すことをデュアルオペレーション動作という。
【０００６】
以下、このデュアルオペレーション動作について簡単に説明する。例えばバンク１にデータを書き込む、又はデータの消去を行なうための命令を入力すると、アドレスバッファ３４がバンク１にデータを書き込む又はデータの消去を行なうアドレスを記憶し、書き込み回路３１又は消去回路３２を利用してそのアドレスへのデータの書き込み又は消去を行なう。なお、書き込みの場合、書き込みを行なうデータは、データ入出力端子４２から入力され、書き込み回路３１に供給される。
【０００７】
この書き込み又は消去を行なっているときに、アドレス入力端子４１に読み出しアドレスが入力されると、制御回路３３はアドレスバッファ３４を制御してそのアドレスをバンク１には供給せずにバンク２に供給する。バンク２はバンク１とは独立したＸデコーダ２２，Ｙデコーダ２３，及び読み出し回路２４を有しているため、メモリセルアレイ２１に含まれるメモリセルのデータを読み出すことが可能となる。
【０００８】
なお、書き込み又は消去を行なっているときに外部より入力されるアドレスは、その書き込み又は消去を行なっていないバンクに含まれるアドレスを指定する必要がある。読み出されたデータは、データ入出力端子４２より出力される。
ところで、フラッシュメモリ１０は書き込み又は消去動作中を表す信号を外部に出力するＲＤ／ＢＹ＃端子４３を有している。例えばＲＤ／ＢＹ＃端子４３の出力がＨｉｇｈであるときは、フラッシュメモリ１０内で書き込み又は消去を行なっておらず、読み出し可能な状態であることを示す。また、ＲＤ／ＢＹ＃端子４３の出力がＬｏｗであるときは、フラッシュメモリ１０内で書き込み又は消去を行なっており、読み出し不可な状態であることを示す。
【０００９】
なお、図１のフラッシュメモリは何れか一のバンクが書き込み又は消去を行なっているときにＲＤ／ＢＹ＃端子４３の出力がＬｏｗとなっているが、書き込み又は消去を行なっていないバンクの読み出し動作は禁止されていない。
【００１０】
【発明が解決しようとする課題】
ところで、フラッシュメモリのデータの消去は所定のブロック単位で行い、そのブロックのことをセクタと呼んでいる。例えば、図１に示すようなデュアルオペレーションタイプのフラッシュメモリにおいて、消去を行なうセクタが複数の場合、そのセクタが複数のバンクにまたがっていることがある。
【００１１】
このとき、データの消去はセクタ毎に順次行われていくが、どのタイミングで消去を行なうバンクが切り換わるか、すなわち、どちらのバンクが読み出し可能な状態であるのかがフラッシュメモリ１０の外部でリアルタイムで判断できない。これは、ＲＤ／ＢＹ＃端子４３は少なくとも一のバンクが書き込み又は消去を行なっているときにＬｏｗを出力するためであり、そのときの読み出し可能なバンクを判定することができなかった。
【００１２】
本発明は、上記の点に鑑みなされたもので、読み出したデータの有効性を判断することが可能であり、データの書き込み，消去と同時に読み出しが可能な不揮発性の半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明は、消去動作をブロック単位で１つずつ行なう複数のバンクからなり、前記複数のバンクにデータを格納するメモリセルアレイと、前記メモリセルアレイの前記バンクを指定するアドレス入力端子と、前記複数のバンクに跨って前記複数のブロックが消去選択された場合の消去中の動作として、現在消去中の前記ブロックが属する前記バンクのバンクアドレスを生成する一方、読み出し命令供給時に前記アドレス入力端子から入力された入力値に基づくバンクアドレスを生成するアドレスジェネレータと、読み出し命令供給時の動作として、前記現在消去中の前記ブロックが属する前記バンクのバンクアドレスと、読み出し命令時に前記アドレス入力端子から入力された入力値に基づくバンクアドレスとを比較する比較手段とを有することを特徴とする。
【００１４】
このように、メモリセルアレイを構成している複数の記憶領域のうち、データの消去を行なっている一の記憶領域を識別することにより、現在データの読込みが可能である他の記憶領域を識別することができる。これは、本発明の不揮発性の半導体記憶装置は、一の記憶領域でデータの消去を行なっているときに、他の記憶領域ではデータの読み出しが可能であることに基づくものである。
【００１５】
したがって、データの消去と読み出しとを同時に行なうことが可能となる。
【００１７】
また、請求項２記載の本発明は、前記比較手段による比較結果を出力する出力手段を更に有することを特徴とする。
【００１８】
このように、メモリセルアレイを構成している複数の記憶領域のうち、データの消去を行なっている第１記憶領域を識別し、そのときメモリセルアレイに格納されているデータを読み出す命令が供給されると、そのデータが格納されている第２記憶領域と第１記憶領域とを比較することにより、現在データの消去を行なっている記憶領域と供給された命令に基づいてデータを読み出す記憶領域とが同一であるか否かを判定できる。
【００１９】
これは、本発明の不揮発性の半導体記憶装置は、一の記憶領域でデータの消去とデータの読み出しとを同時に行なうことができないことに基づくものであり、データの消去を行なう記憶領域とデータの読み出しを行なう記憶領域とが同一であるとき、その読み出したデータが無効であると判定できる。
また、第２出力手段から出力される比較結果は、現在データの消去を行なっている記憶領域と供給された命令に基づいてデータを読み出す記憶領域とが同一であるか否かを示す、言い換えれば読み出したデータが有効であるか否かを示す出力信号であり、記憶領域の増加に基づく出力端子の増加がない。
【００２１】
また、請求項３記載の本発明は、前記比較手段による前記現在消去中の前記ブロックが属する前記バンクのバンクアドレスと、読み出し命令時に前記アドレス入力端子から入力された入力値に基づくバンクアドレスとの比較結果が同一を示すとき、前記メモリセルアレイから読み出されたデータを無効とすることを特徴とする。
このように、比較手段による比較結果に基づいて、メモリセルアレイから読み出されたデータが有効であるか否かを判断できる。
【００２２】
【発明の実施の形態】
以下に、本発明の実施例を図面に基づいて説明する。
図２は、本発明の半導体記憶装置の第１実施例の構成図を示す。なお、図２の半導体記憶装置１０は一部を除いて図１の構成図と同様であり、同一部分には同一符号を付し説明を省略する。また、本実施例では一例としてフラッシュメモリについて説明するがこれに限るものではない。
【００２３】
図２のフラッシュメモリ１０は、メモリセルアレイ１１，Ｘデコーダ１２，Ｙデコーダ１３，及び読み出し回路１４を含むバンク１と、メモリセルアレイ２１，Ｘデコーダ２２，Ｙデコーダ２３，及び読み出し回路２４を含むバンク２と、書き込み回路３１と、消去回路３２と、制御回路３３と、アドレスバッファ３４と、アドレスジェネレータ３５と、出力回路３６と、アドレス入力端子４１と、データ入出力端子４２と、ＲＤ／ＢＹ＃端子４３と、バンクデコーダ５１と、ＲＥ１端子６１と、ＲＥ２端子６２とを含む構成である。
【００２４】
フラッシュメモリ１０は二つに分割されたメモリセルアレイ１１，２１毎にメモリセルを選択するためのＸデコーダ１２，２２と、Ｙデコーダ１３，２３と、メモリセルからデータを読み出す読み出し回路１４，２４とを設けている。一方、フラッシュメモリ１０はデータを書き込む書き込み回路３１及び消去回路３２を、チップ上での占有面積が大きいため１系統しか有しておらず、二つのバンク１，２で共有している。したがって、フラッシュメモリ１０は複数のバンクを同時に書き換えることができない。
【００２５】
このように、複数のバンクのデータを同時に書き込み又は消去することができないため、複数のバンクにまたがっている複数のセクタを消去する場合はセクタ単位で順次処理を行なっていく。なお、各バンクのデータの読み出し，書き込み，及び消去のどの処理を行なうかは制御回路３３により制御される。また、制御回路３３は、入力されるアドレス等の信号をどのバンクに供給するか、又はどのバンクからのデータ信号を出力するか等の制御を行なう。
【００２６】
以下、図２のフラッシュメモリ１０の動作について説明する。例えばバンク１のデータの消去を行なうための命令を入力すると、アドレスバッファ３４はバンク１から消去するデータのアドレスを記憶する。また、アドレスジェネレータ３５は消去を指定されたセクタの選択、そのセクタを含むバンクを示すバンクアドレスの選択を行い、その選択されたセクタ及びバンクアドレスをバンク１に出力する。消去回路３２は、その選択されたセクタのデータを消去する。
【００２７】
このアドレスジェネレータ３５から出力されているバンクアドレスが、その時実際に消去を行なっているセクタを含むバンクを示している。したがって、図２のフラッシュメモリ１０は、そのバンクアドレスをデコードするバンクデコーダ５１を有している。
バンクデコーダ５１は、アドレスジェネレータ３５から供給されるバンクアドレスをデコードし、その時実際に消去を行なっているセクタを含むバンクを示す信号をＲＥ１端子６１又はＲＥ２端子６２に出力する。例えば、その時実際に消去を行なっているセクタを含むバンクがバンク２である場合、ＲＥ１端子６１の出力信号をＨｉｇｈ，ＲＥ２端子６２の出力信号をＬｏｗとすることにより、バンク１が読み出し可能な状態であり、バンク２が読み出し不可な状態であることがフラッシュメモリ１０の外部で確認できる。
【００２８】
図３は、本発明の半導体記憶装置の第１実施例のタイミング図を示す。図３（Ｂ），図３（Ｃ）を参照すると、ＲＥ１端子６１の出力信号がＨｉｇｈ、ＲＥ２端子６２の出力信号がＬｏｗであることが確認できる。このとき、フラッシュメモリ１０は、バンク１が読み出し可能な状態であり、バンク２が読み出し不可な状態であることがフラッシュメモリ１０の外部で確認できる。
【００２９】
したがって、図３（Ａ）に示されるタイミングでアドレス入力端子４１から読み出しアドレスが入力されると、その読み出しアドレスに基づいたデータが図３（Ｄ）に示されるタイミングで読み出される。このとき、読み出されたデータがバンク１から読み出された場合、そのデータは有効なデータであると判断することができる。一方、読み出されたデータがバンク２から読み出された場合、そのデータは無効なデータであると判断することができる。
【００３０】
したがって、図２のフラッシュメモリ１０の場合、専用の出力端子を設けているので複数のバンクを有していてもバンク毎に読み出し可能な状態であるか、又は読み出し不可な状態であるかを判定することができる。
次に、本発明の第２実施例について説明する。図４は、本発明の半導体記憶装置の第２実施例の構成図を示す。なお、図４の半導体記憶装置１０は一部を除いて図２の構成図と同様であり、同一部分には同一符号を付し説明を省略する。また、本実施例では一例としてフラッシュメモリについて説明するがこれに限るものではない。
【００３１】
フラッシュメモリに含まれるバンク数が２の場合、専用の出力端子を設けることなく既存のＲＤ／ＢＹ＃端子４３を利用することが可能である。図４のフラッシュメモリ１０は、バンクデコーダ５１の出力信号を選択器６５を介して既存のＲＤ／ＢＹ＃端子４３に出力する。
通常のＲＤ／ＢＹ＃端子４３の機能と本願発明の機能との切り替えは、例えば切り替えコマンドにより制御回路３３が選択器６５の出力を切り替えることにより行われる。選択器６５はバンクデコ−タ５１からの出力信号と制御回路３３からの出力信号とが供給され、制御回路３３の制御によりどちらか一の信号を選択してＲＤ／ＢＹ＃端子４３に出力する。
【００３２】
例えば、ＲＤ／ＢＹ＃端子４３の出力信号をどちらのバンクが読み出し可能な状態であるかを示すように切り替えた場合、ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈの場合にバンク１が読み出し可能な状態であり，ＲＤ／ＢＹ＃端子４３の出力信号がＬｏｗの場合にバンク２が読み出し可能な状態であることがフラッシュメモリ１０の外部で確認できる。
【００３３】
図５は、本発明の半導体記憶装置の第２実施例のタイミング図を示す。図５（Ｂ）を参照すると、ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈであることが確認できる。ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈの場合にバンク１が読み出し可能な状態であると定義すると、フラッシュメモリ１０はバンク１が読み出し可能な状態であり、バンク２が読み出し不可な状態であることが外部で確認できる。
【００３４】
したがって、図５（Ａ）に示されるタイミングでアドレス入力端子４１から読み出しアドレスが入力されると、その読み出しアドレスに基づいたデータが図５（Ｃ）に示されるタイミングで読み出される。このとき、読み出されたデータがバンク１から読み出された場合、そのデータは有効なデータであると判断することができる。一方、読み出されたデータがバンク２から読み出された場合、そのデータは無効なデータであると判断することができる。
【００３５】
したがって、図４のフラッシュメモリ１０の場合、専用の出力端子を設けることなく、どちらのバンクが読み出し可能な状態であるか、又は読み出し不可な状態であるかを判定することができる。
次に、本発明の第３実施例について説明する。図６は、本発明の半導体記憶装置の第３実施例の構成図を示す。なお、図６の半導体記憶装置１０は一部を除いて図２の構成図と同様であり、同一部分には同一符号を付し説明を省略する。また、本実施例では一例としてフラッシュメモリについて説明するがこれに限るものではない。
【００３６】
図６のフラッシュメモリ１０は、メモリセルアレイ１１，Ｘデコーダ１２，Ｙデコーダ１３，及び読み出し回路１４を含むバンク１と、メモリセルアレイ２１，Ｘデコーダ２２，Ｙデコーダ２３，及び読み出し回路２４を含むバンク２と、書き込み回路３１と、消去回路３２と、制御回路３３と、アドレスバッファ３４と、アドレスジェネレータ３５と、出力回路３６と、アドレス入力端子４１と、データ入出力端子４２と、ＲＤ／ＢＹ＃端子４３と、バンクデコーダ５１と、比較器５２と、専用出力端子６３とを含む構成である。
【００３７】
バンクデコーダ５１は、アドレスジェネレータ３５から供給されるバンクアドレスをデコードし、その時実際に消去を行なっているセクタを含むバンクを示す信号を比較器５２に出力する。また、アドレス入力端子４１から読み出しアドレスが入力されると、その読み出しアドレスに基づくバンクを示す信号を比較器５２に出力する。比較器５２は、バンクデコーダ５１及びアドレス入力端子４１から供給された信号を比較し、その比較結果に基づいた信号を専用出力端子６３に出力する。
【００３８】
例えば、比較器５２での比較結果がバンクの一致を示す、すなわち、消去を行なっているセクタを含むバンクと、読み出しアドレスに基づくバンクとが一致した場合に、比較器５２から専用出力端子６３にＬｏｗの信号を出力するように定義する。このとき、読み出しアドレスに基づくバンクは読み出し不可な状態であり、読み出されたデータが無効なデータであるとフラッシュメモリ１０の外部で判断することができる。
【００３９】
一方、比較器５２での比較結果がバンクの不一致を示す、すなわち、消去を行なっているセクタを含むバンクと、読み出しアドレスに基づくバンクとが一致していない場合に、比較器５２から専用出力端子６３にＨｉｇｈの信号を出力するように定義する。このとき、読み出しアドレスに基づくバンクは読み出し可能な状態であり、読み出されたデータが有効なデータであるとフラッシュメモリ１０の外部で判断することができる。
【００４０】
図７及び図８は、本発明の半導体記憶装置の第３実施例のタイミング図を示す。図７（Ｂ）を参照すると、専用出力端子６３の出力信号がＬｏｗである。比較器５２での比較結果がバンクの一致を示す場合に比較器５２から専用出力端子６３にＬｏｗの信号を出力するように定義している場合、図７（Ａ）に示す読み出しアドレスに基づいて読み出された図７（Ｃ）に示す読み出しデータが無効であると判断できる。
【００４１】
一方、図８（Ｂ）を参照すると、専用出力端子６３の出力信号がＨｉｇｈであり、図８（Ａ）に示す読み出しアドレスに基づいて読み出された図８（Ｃ）に示す読み出しデータが有効であると判断できる。
したがって、図６のフラッシュメモリ１０の場合、アドレス入力端子４１から入力される読み出しアドレスに基づくバンクと、アドレスジェネレータ３５から出力されるバンクアドレスに基づく、その時実際に消去を行なっているセクタを含むバンクとを比較した結果に基づいて、読み出しデータが有効であるか無効であるかを判断するため、バンク数の増加による制限がない。
【００４２】
次に、本発明の第４実施例について説明する。図９は、本発明の半導体記憶装置の第４実施例の構成図を示す。なお、図９の半導体記憶装置１０は一部を除いて図６の構成図と同様であり、同一部分には同一符号を付し説明を省略する。また、本実施例では一例としてフラッシュメモリについて説明するがこれに限るものではない。
【００４３】
図６のフラッシュメモリ１０において、専用出力端子６３を設けることはチップ面積の増大につながるので図４のフラッシュメモリ１０のように既存のＲＤ／ＢＹ＃端子４３を利用することも可能である。
図９のフラッシュメモリ１０は、比較器５２の出力信号を選択器６５を介して既存のＲＤ／ＢＹ＃端子４３に出力する。通常のＲＤ／ＢＹ＃端子４３の機能と本願発明の機能との切り替えは、例えば切り替えコマンドにより制御回路３３が選択器６５の出力を切り替えることにより行われる。選択器６５は比較器５２からの出力信号と制御回路３３からの出力信号とが供給され、制御回路３３の制御によりどちらか一の信号を選択してＲＤ／ＢＹ＃端子４３に出力する。
【００４４】
例えば、ＲＤ／ＢＹ＃端子４３の出力信号を読み出しデータが有効であるか無効であるかを示すように切り替えた場合、ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈの場合に読み出しデータが有効であり、ＲＤ／ＢＹ＃端子４３の出力信号がＬｏｗの場合に読み出しデータが無効であることがフラッシュメモリ１０の外部で確認できる。
【００４５】
図１０は、本発明の半導体記憶装置の第５実施例のタイミング図を示す。図１０（Ｂ）を参照すると、ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈであることが確認できる。ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈの場合に読み出しデータが有効であると定義すると、図１０（Ａ）に示す読み出しアドレスに基づいて読み出された図１０（Ｃ）に示す読み出しデータが有効であると判断できる。一方、ＲＤ／ＢＹ＃端子４３の出力信号がＬｏｗである場合、図１０（Ａ）に示す読み出しアドレスに基づいて読み出された図１０（Ｃ）に示す読み出しデータが無効であると判断できる。
【００４６】
したがって、図９のフラッシュメモリ１０の場合、専用出力端子６３を設けることなく、読み出しアドレスに基づいて読み出されたデータが有効であるか無効であるかを判定することができる。
なお、特許請求の範囲に記載した記憶領域は、バンク１，２に対応し、識別手段はバンクデコーダ５１に対応し、第１出力手段はＲＥ１端子６１，ＲＥ２端子６２に対応し、比較手段は比較器５２に対応し、第２出力手段は専用出力端子６３に対応する。
【００４７】
【発明の効果】
上述の如く、請求項１記載の本発明によれば、メモリセルアレイを構成している複数の記憶領域のうち、データの消去を行なっている一の記憶領域を識別することにより、現在データの読込みが可能である他の記憶領域を識別することができる。これは、本発明の不揮発性の半導体記憶装置は、一の記憶領域でデータの消去を行なっているときに、他の記憶領域ではデータの読み出しが可能であることに基づくものである。
【００４８】
したがって、データの消去と読み出しとを同時に行なうことが可能となる。
【００４９】
また、請求項２記載の本発明は、現在消去中のブロックが属するバンクのバンクアドレスと、読み出し命令時にアドレス入力端子から入力された入力値に基づくバンクアドレスとの比較結果を出力することができる。
【００５０】
これは、本発明の不揮発性の半導体記憶装置は、一の記憶領域でデータの消去とデータの読み出しとを同時に行なうことができないことに基づくものであり、データの消去を行なう記憶領域とデータの読み出しを行なう記憶領域とが同一であるとき、その読み出したデータが無効であると判定できる。
また、第２出力手段から出力される比較結果は、現在データの消去を行なっている記憶領域と供給された命令に基づいてデータを読み出す記憶領域とが同一であるか否かを示す、言い換えれば読み出したデータが有効であるか否かを示す出力信号であり、記憶領域の増加に基づく出力端子の増加がない。
【００５１】
また、請求項３記載の本発明は、比較手段による比較結果に基づいて、メモリセルアレイから読み出されたデータが有効であるか否かを判断できる。
【図面の簡単な説明】
【図１】デュアルオペレーションタイプのフラッシュメモリの一例の構成図である。
【図２】本発明の半導体記憶装置の第１実施例の構成図である。
【図３】本発明の半導体記憶装置の第１実施例のタイミング図である。
【図４】本発明の半導体記憶装置の第２実施例の構成図である。
【図５】本発明の半導体記憶装置の第２実施例のタイミング図である。
【図６】本発明の半導体記憶装置の第３実施例の構成図である。
【図７】本発明の半導体記憶装置の第３実施例のタイミング図である。
【図８】本発明の半導体記憶装置の第３実施例のタイミング図である。
【図９】本発明の半導体記憶装置の第４実施例の構成図である。
【図１０】本発明の半導体記憶装置の第４実施例のタイミング図である。
【符号の説明】
１０ フラッシュメモリ
１１，２１ メモリセルアレイ
１２，２２ Ｘデコーダ
１３，２３ Ｙデコーダ
１４，２４ 読み出し回路
３１ 書き込み回路
３２ 消去回路
３３ 制御回路
３４ アドレスバッファ
３５ アドレスジェネレータ
３６ 出力回路
４１ アドレス入力端子
４２ データ入出力端子
４３ ＲＤ／ＢＹ＃端子
５１ バンクデコーダ
５２ 比較器
６１ ＲＥ１端子
６２ ＲＥ２端子
６３ 専用出力端子
６５ 選択器
Claims (3)
- 消去動作をブロック単位で１つずつ行なう複数のバンクからなり、前記複数のバンクにデータを格納するメモリセルアレイと、
前記メモリセルアレイの前記バンクを指定するアドレス入力端子と、
前記複数のバンクに跨って前記複数のブロックが消去選択された場合の消去中の動作として、現在消去中の前記ブロックが属する前記バンクのバンクアドレスを生成する一方、読み出し命令供給時に前記アドレス入力端子から入力された入力値に基づくバンクアドレスを生成するアドレスジェネレータと、
読み出し命令供給時の動作として、前記現在消去中の前記ブロックが属する前記バンクのバンクアドレスと、読み出し命令時に前記アドレス入力端子から入力された入力値に基づくバンクアドレスとを比較する比較手段と
を有する不揮発性の半導体記憶装置。 - 前記比較手段による比較結果を出力する出力手段を更に有する請求項１記載の不揮発性の半導体記憶装置。
- 前記比較手段による前記現在消去中の前記ブロックが属する前記バンクのバンクアドレスと、読み出し命令時に前記アドレス入力端子から入力された入力値に基づくバンクアドレスとの比較結果が同一を示すとき、前記メモリセルアレイから読み出されたデータを無効とすることを特徴とする請求項１又は２記載の不揮発性の半導体記憶装置。
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