JPH0350314B2 - - Google Patents
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- JPH0350314B2 JPH0350314B2 JP1204529A JP20452989A JPH0350314B2 JP H0350314 B2 JPH0350314 B2 JP H0350314B2 JP 1204529 A JP1204529 A JP 1204529A JP 20452989 A JP20452989 A JP 20452989A JP H0350314 B2 JPH0350314 B2 JP H0350314B2
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
Description
【発明の詳細な説明】
この発明は、操作が容易でしかも持運びが容易
である秘密データまたは秘密を要しないデータの
ための新規なデータ担体に関する。
である秘密データまたは秘密を要しないデータの
ための新規なデータ担体に関する。
磁気カードの形態にあるとか、あるいはまた集
積回路を内蔵したカードの形態であるとか、既に
多数のデータ担体の実例が知られている。
積回路を内蔵したカードの形態であるとか、既に
多数のデータ担体の実例が知られている。
この種のデータ担体は精巧なものであるが、そ
の主たる欠陥は担体が意図されている用途によつ
て決定される単一の機能を遂行する決まつた構成
の特殊な電子回路を使用しなければならないとい
う点にある。
の主たる欠陥は担体が意図されている用途によつ
て決定される単一の機能を遂行する決まつた構成
の特殊な電子回路を使用しなければならないとい
う点にある。
この発明の第1の目的は、電子的構成がプログ
ラム可能であり、しかも特殊な電子的構成を用い
ずに多数の機能を遂行することができるデータを
記憶し処理するための携帯可能なデータ担体を提
供することにある。
ラム可能であり、しかも特殊な電子的構成を用い
ずに多数の機能を遂行することができるデータを
記憶し処理するための携帯可能なデータ担体を提
供することにある。
この発明の第2の目的は、一般的性質の情報お
よび秘密情報を記憶した電気的にプログラム可能
な不揮発性メモリを有しており、該不揮発性メモ
リの或る部分が該メモリへのアクセス可能性を定
義するものであるデータを記憶し処理するための
携帯可能なデータ担体を提供することにある。
よび秘密情報を記憶した電気的にプログラム可能
な不揮発性メモリを有しており、該不揮発性メモ
リの或る部分が該メモリへのアクセス可能性を定
義するものであるデータを記憶し処理するための
携帯可能なデータ担体を提供することにある。
この発明によると、第1の領域および少なくと
も第2の領域を有する電気的にプログラム可能な
不揮発性メモリを含んでいる、データを記憶し処
理するための携帯可能なデータ担体であつて、前
記第1の領域は前記担体に対する外部的な装置に
より、または、前記担体に対する内部的な回路に
より、前記電気的にプログラム可能な不揮発性メ
モリに対してアクセスすることが許容されるか禁
止されるかの定義を与えるものであり、前記内部
的な回路はマイクロプロセツサからなり、前記マ
イクロプロセツサはアドレスおよびデータ母線を
通じて前記電気的にプログラム可能な不揮発性メ
モリと動作的に関連されており、前記マイクロプ
ロセツサは第2の不揮発性メモリ有しており、前
記第2のメモリに記憶されたマイクロプログラム
によつて前記マイクロプロセツサの動作を制御す
るようにされる、データを記憶し処理するための
携帯可能なデータ担体が提供される。
も第2の領域を有する電気的にプログラム可能な
不揮発性メモリを含んでいる、データを記憶し処
理するための携帯可能なデータ担体であつて、前
記第1の領域は前記担体に対する外部的な装置に
より、または、前記担体に対する内部的な回路に
より、前記電気的にプログラム可能な不揮発性メ
モリに対してアクセスすることが許容されるか禁
止されるかの定義を与えるものであり、前記内部
的な回路はマイクロプロセツサからなり、前記マ
イクロプロセツサはアドレスおよびデータ母線を
通じて前記電気的にプログラム可能な不揮発性メ
モリと動作的に関連されており、前記マイクロプ
ロセツサは第2の不揮発性メモリ有しており、前
記第2のメモリに記憶されたマイクロプログラム
によつて前記マイクロプロセツサの動作を制御す
るようにされる、データを記憶し処理するための
携帯可能なデータ担体が提供される。
この発明によれば、電気的にプログラム可能な
不揮発性メモリの或る部分へのアクセス要請があ
るときに、第2の不揮発性メモリに記憶されたマ
イクロプログラムはマイクロプロセツサの動作を
制御して、LOCK領域、情報LP、情報EPのよう
な複数の領域の内容をまずチエツクし、メモリの
該領域に含まれたビツトの値の与える定義に従つ
て、該不揮発性メモリの異なつた部分へ情報を書
込んだり読出したりすることを許容したり禁止し
たりする。
不揮発性メモリの或る部分へのアクセス要請があ
るときに、第2の不揮発性メモリに記憶されたマ
イクロプログラムはマイクロプロセツサの動作を
制御して、LOCK領域、情報LP、情報EPのよう
な複数の領域の内容をまずチエツクし、メモリの
該領域に含まれたビツトの値の与える定義に従つ
て、該不揮発性メモリの異なつた部分へ情報を書
込んだり読出したりすることを許容したり禁止し
たりする。
したがつて、この発明によると、携帯可能なデ
ータ担体の使用における融通性が改善され、多数
の機能を遂行できる。
ータ担体の使用における融通性が改善され、多数
の機能を遂行できる。
この発明によるデータを記憶し処理するための
携帯可能なデータ担体は、特に、変動する勘定デ
ータの記憶や処理、秘密または制限された情報に
対するアクセスの制御、処理の内部的分類または
いろいろな処理が可能なようにした携帯用の秘密
にされるフアイルまたは秘密にされないフアイル
の作成に用いることができる。
携帯可能なデータ担体は、特に、変動する勘定デ
ータの記憶や処理、秘密または制限された情報に
対するアクセスの制御、処理の内部的分類または
いろいろな処理が可能なようにした携帯用の秘密
にされるフアイルまたは秘密にされないフアイル
の作成に用いることができる。
この発明の特徴や利点は、添付図面を参照して
の以下の詳細な説明から一層明瞭になろう。
の以下の詳細な説明から一層明瞭になろう。
第1図は、この発明による携帯可能なデータ担
体で使用する電子回路の第1の概略図を示す。マ
イクロプロセツサ1は、アース9と端子7との間
において外部電源から調整電圧を受ける。
体で使用する電子回路の第1の概略図を示す。マ
イクロプロセツサ1は、アース9と端子7との間
において外部電源から調整電圧を受ける。
PROM型の電気的にプログラム可能な読出し
専用メモリ2は、アース9と端子8との間におい
て給電接続されている。
専用メモリ2は、アース9と端子8との間におい
て給電接続されている。
この構成によれば、端子7が一定の電位にあつ
て、マイクロプロセツサ1に給電している間に書
込み電圧を端子8に印加することができる。メモ
リ2は、4096ビツトないし8192ビツトの容量とす
ることができ、そしてこの容量は意図する用途に
よつて十分である。しかしながら、この容量は、
この発明を制限するものではない。
て、マイクロプロセツサ1に給電している間に書
込み電圧を端子8に印加することができる。メモ
リ2は、4096ビツトないし8192ビツトの容量とす
ることができ、そしてこの容量は意図する用途に
よつて十分である。しかしながら、この容量は、
この発明を制限するものではない。
端子5は、携帯可能なデータ担体の各種の内部
要素を外部要素と同期させる働きをする。これに
印加される電圧は、パルス電圧であつて、その周
波数は0.5ないし5メガヘルツのオーダーとする
ことができる。
要素を外部要素と同期させる働きをする。これに
印加される電圧は、パルス電圧であつて、その周
波数は0.5ないし5メガヘルツのオーダーとする
ことができる。
端子6は、入力データおよび出力データに対す
る唯一のアクセス手段であり、マイクロプロセツ
サは、転送方向に依存してデータを直列化したり
並列化したりすることにより、対話を司る。
る唯一のアクセス手段であり、マイクロプロセツ
サは、転送方向に依存してデータを直列化したり
並列化したりすることにより、対話を司る。
マイクロプロセツサ1は、アドレス母線3およ
びデータ母線4を介してメモリ2を完全に制御す
る。
びデータ母線4を介してメモリ2を完全に制御す
る。
読出し要求が端子6からマイクロプロセツサに
達すると、チエツク後にアクセスが許される。読
出し相においては、アドレスは母線3から供給さ
れて、データは母線4に読出される。
達すると、チエツク後にアクセスが許される。読
出し相においては、アドレスは母線3から供給さ
れて、データは母線4に読出される。
書込み要求が端子6からデータ担体に達する
と、チエツクの後にアクセスが許される。アドレ
スは母線3から与えられ、データは母線4から書
込まれる。書込み指令は、端子8の書込み電圧と
同時に、線路10を介してメモリ2に伝送され
る。
と、チエツクの後にアクセスが許される。アドレ
スは母線3から与えられ、データは母線4から書
込まれる。書込み指令は、端子8の書込み電圧と
同時に、線路10を介してメモリ2に伝送され
る。
第2図は、この発明の携帯可能なデータ担体で
使用する電子回路の第2の概略図を示す。
使用する電子回路の第2の概略図を示す。
マイクロプロセツサ1は、電気的にプログラム
可能な不揮発性メモリ2を内蔵している。このメ
モリ2は、2個の領域20および21に分けられ
ている。
可能な不揮発性メモリ2を内蔵している。このメ
モリ2は、2個の領域20および21に分けられ
ている。
領域20は、マイクロプロセツサのための動作
プログラム(operating programme)を記憶し
ている。領域21は、データを記憶するために用
いられる。
プログラム(operating programme)を記憶し
ている。領域21は、データを記憶するために用
いられる。
この例においては、先の例と同様に電源電圧が
マイクロプロセツサに供給され、クロツク電圧5
も供給される。
マイクロプロセツサに供給され、クロツク電圧5
も供給される。
先に述べた母線3および4は、この例では内部
母線にされており、第2図には示されていない。
母線にされており、第2図には示されていない。
第3図は、この発明による携帯可能なデータ担
体の具体構造を示す横断面図である。ポ塩化ビニ
ルからなるシートC2に形成された開口内には、
これもポリ塩化ビニルからなる別異の2枚のシー
ト材C1,C3が嵌着されており、これらのシー
ト材C1およびC3は上記開口の全領域を占め、
そして該開口の周辺に形成された段部に取り付け
られている。
体の具体構造を示す横断面図である。ポ塩化ビニ
ルからなるシートC2に形成された開口内には、
これもポリ塩化ビニルからなる別異の2枚のシー
ト材C1,C3が嵌着されており、これらのシー
ト材C1およびC3は上記開口の全領域を占め、
そして該開口の周辺に形成された段部に取り付け
られている。
段部によつて形成された突出部と2枚のシート
材C1とC3との間に画定された空間内には、エ
ポキシ樹脂層C4が配置されており、このエポキ
シ樹脂層C4には2個の半導体モジユールのため
の2個の開口が形成されている。これらの半導体
モジユール中で、一方のモジユールはマイクロプ
ロセツサ・モジユールC7であり、他方のモジユ
ールは電気的にプログラム可能な不揮発性メモリ
C8である。
材C1とC3との間に画定された空間内には、エ
ポキシ樹脂層C4が配置されており、このエポキ
シ樹脂層C4には2個の半導体モジユールのため
の2個の開口が形成されている。これらの半導体
モジユール中で、一方のモジユールはマイクロプ
ロセツサ・モジユールC7であり、他方のモジユ
ールは電気的にプログラム可能な不揮発性メモリ
C8である。
エポキシ樹脂には導電性のワイヤC9,C10
およびC11が施されており、これらは導体L1
ないしL4によつて上記2個の半導体モジユール
に接続されている。導体L1ないしL4の一端部
はポリ塩化ビニルシート材C1によつて保持され
ており、また、導体L1ないしL4が出ている面
と反対側のモジユールの面はポリ塩化ビニルシー
材C3に圧接されている。データ担体と外部演算
装置との間の接続の一具体例は、他に提案されて
いる。
およびC11が施されており、これらは導体L1
ないしL4によつて上記2個の半導体モジユール
に接続されている。導体L1ないしL4の一端部
はポリ塩化ビニルシート材C1によつて保持され
ており、また、導体L1ないしL4が出ている面
と反対側のモジユールの面はポリ塩化ビニルシー
材C3に圧接されている。データ担体と外部演算
装置との間の接続の一具体例は、他に提案されて
いる。
第4A図は、この発明によるデータ担体のデー
タ内容の組織図である。データ担体をあらゆる種
類の使用に適合させるようにするために、電気的
にプログラム可能な不揮発性メモリには2種類の
組織が設けられている。
タ内容の組織図である。データ担体をあらゆる種
類の使用に適合させるようにするために、電気的
にプログラム可能な不揮発性メモリには2種類の
組織が設けられている。
第1の組織は、メモリの物理的組織を表わすも
のであつて、これはマイクロプロセツサだけにし
か知らされないものである。
のであつて、これはマイクロプロセツサだけにし
か知らされないものである。
第2の組織は、メモリの論理的組織を表わすも
のであつて、これはデータ担体が用いられるとき
の使用条件を満たすものである。
のであつて、これはデータ担体が用いられるとき
の使用条件を満たすものである。
マイクロプロセツサは、これら2種類の組織を
相関させる役目を有している。
相関させる役目を有している。
通常の動作においては、物理的メモリは3個の
部分からなつている。
部分からなつている。
部分0は、アドレスAD0で始まり、アドレス
ADT−1で終るものである。この部分0はメモ
リの秘密部分を表わすものであつて、外部からの
読出しおよび書込みは禁止され、内部的な読出し
および書込みだけが許されるものである。
ADT−1で終るものである。この部分0はメモ
リの秘密部分を表わすものであつて、外部からの
読出しおよび書込みは禁止され、内部的な読出し
および書込みだけが許されるものである。
部分1は、アドレスADTで始まり、アドレス
ADL−1で終るものである。この部分1はマイ
クロプロセツサのための作業メモリとしての働き
をするものであつて、あらゆる内部的なまたは外
部からの読出しおよび書込み動作が許されるもの
である。
ADL−1で終るものである。この部分1はマイ
クロプロセツサのための作業メモリとしての働き
をするものであつて、あらゆる内部的なまたは外
部からの読出しおよび書込み動作が許されるもの
である。
部分2は、アドレスADLで始まり、アドレス
ADFで終わるものである。メモリのこの部分2
においては、外部からのおよび内部的な書込みは
禁止されるが、内部的なまたは外部からの読出し
は許されるものである。
ADFで終わるものである。メモリのこの部分2
においては、外部からのおよび内部的な書込みは
禁止されるが、内部的なまたは外部からの読出し
は許されるものである。
論理的メモリは、開設メモリと利用メモリに分
けられる。
けられる。
データ担体は、それが発行された時点におい
て、該担体の識別を可能にする情報を記憶してい
なければならない。この情報は、開設メモリに記
憶されている。この開設メモリはアドレスADF
で始まるものであり、データ担体の製造者および
その連番号の識別を可能にする複数の領域と、開
設メモリの内容を有効化したり、該開設メモリの
書込みを許容したりする領域LOCKFとに分けら
れている。領域LOCKFは、例えば2ビツト・サ
イズのものにすることができ、次のコードを用い
ることができる。LOCKF=11であるときには開
設領域における読取りおよび書込みが可能であ
り、これに対して、LOCK≠11であるときには開
設領域の内容が有効化されて書込み動作が禁止さ
れている。
て、該担体の識別を可能にする情報を記憶してい
なければならない。この情報は、開設メモリに記
憶されている。この開設メモリはアドレスADF
で始まるものであり、データ担体の製造者および
その連番号の識別を可能にする複数の領域と、開
設メモリの内容を有効化したり、該開設メモリの
書込みを許容したりする領域LOCKFとに分けら
れている。領域LOCKFは、例えば2ビツト・サ
イズのものにすることができ、次のコードを用い
ることができる。LOCKF=11であるときには開
設領域における読取りおよび書込みが可能であ
り、これに対して、LOCK≠11であるときには開
設領域の内容が有効化されて書込み動作が禁止さ
れている。
利用メモリはデータ担体の使用者によつて用い
られるものである。ただし、どのような使用がな
されるにしても、このメモリ自体は、2個の部分
に分けられており、その中の一方の部分は定義メ
モリと称され、他方の部分は適用メモリと称され
る。これらの領域の大きさは、意図される使用に
よつて左右されるものであることは、言うまでも
ない。定義メモリはアドレスAD0で始まるもの
であり、次の領域を含んでいる。
られるものである。ただし、どのような使用がな
されるにしても、このメモリ自体は、2個の部分
に分けられており、その中の一方の部分は定義メ
モリと称され、他方の部分は適用メモリと称され
る。これらの領域の大きさは、意図される使用に
よつて左右されるものであることは、言うまでも
ない。定義メモリはアドレスAD0で始まるもの
であり、次の領域を含んでいる。
すなわち、定義メモリの外部からのアクセスを
禁止してその内容を有効化する多ビツト領域
LOCK;データ担体の性質によつて定まる長さを
有しデータ担体の動作を許容するのに必要なパラ
メータを記憶している領域PARAM;および、
勘定記録手段、食事チケツト、電子的封止手段、
ホテルやフアイルシステムへの容認キーなどとし
て用いることができるデータ担体の機能を定義す
る領域TYPEを含んでいる。
禁止してその内容を有効化する多ビツト領域
LOCK;データ担体の性質によつて定まる長さを
有しデータ担体の動作を許容するのに必要なパラ
メータを記憶している領域PARAM;および、
勘定記録手段、食事チケツト、電子的封止手段、
ホテルやフアイルシステムへの容認キーなどとし
て用いることができるデータ担体の機能を定義す
る領域TYPEを含んでいる。
適用メモリは、残余の領域から構成されてい
る。この適用メモリは共用メモリとして使用する
ことができるけれども、物理的メモリの種々な部
分に対するアクセスを規制する条件は守らねばな
らない。従つてこの発明のデータ担体が適用され
る用途が何であれ、秘密データは常に部分0に位
置しており、読出されるデータだけが部分2に位
置している。そして、データ担体の通常の動作に
おいて記憶されるべきデータは部分1に位置する
ことになる。適用メモリに記憶される論理データ
に用いられるフオーマツトは、任意のもので良い
ことは言うまでもない。
る。この適用メモリは共用メモリとして使用する
ことができるけれども、物理的メモリの種々な部
分に対するアクセスを規制する条件は守らねばな
らない。従つてこの発明のデータ担体が適用され
る用途が何であれ、秘密データは常に部分0に位
置しており、読出されるデータだけが部分2に位
置している。そして、データ担体の通常の動作に
おいて記憶されるべきデータは部分1に位置する
ことになる。適用メモリに記憶される論理データ
に用いられるフオーマツトは、任意のもので良い
ことは言うまでもない。
次に、論理メモリの内訳の一例について、第4
B図を参照しながら基本的な使用に関連して説明
する。
B図を参照しながら基本的な使用に関連して説明
する。
まず、データ担体へのアクセスのためには、少
なくとも2個のキーが必要があるものとする。対
象が銀行業務であるとしたときには、キーNo.1で
銀行が識別され、そして、キーNo.2で顧客が識別
される。このとき、定義メモリには、データ担体
の貸借用途を指定するコードを記憶するための領
域が含まれることになる。領域PARAMについ
ての説明に入る。2ビツトのLOCK領域について
は、LOCK=11であるときにはキーNo.1が存在す
るときにのみ、メモリのあらゆる部分への書き込
みアクセスが許される。LOCK≠11であるときに
は、物理的メモリの部分0および部分2の内容が
有効化される。キーNo.2が存在しないときには、
部分0へのアクセスおよび部分2への書込みが禁
止される。カードによるクレジツトを与えるため
にはキーNo.1が必要とされる。LOCK≠11である
ときには、定義メモリの内容が有効化される。
なくとも2個のキーが必要があるものとする。対
象が銀行業務であるとしたときには、キーNo.1で
銀行が識別され、そして、キーNo.2で顧客が識別
される。このとき、定義メモリには、データ担体
の貸借用途を指定するコードを記憶するための領
域が含まれることになる。領域PARAMについ
ての説明に入る。2ビツトのLOCK領域について
は、LOCK=11であるときにはキーNo.1が存在す
るときにのみ、メモリのあらゆる部分への書き込
みアクセスが許される。LOCK≠11であるときに
は、物理的メモリの部分0および部分2の内容が
有効化される。キーNo.2が存在しないときには、
部分0へのアクセスおよび部分2への書込みが禁
止される。カードによるクレジツトを与えるため
にはキーNo.1が必要とされる。LOCK≠11である
ときには、定義メモリの内容が有効化される。
領域LPは2ビツトからなるものである。
LP=11であるときには、読出しが保護される
ことはなく、部分1および2からの読出しがキー
なしで許される。
ことはなく、部分1および2からの読出しがキー
なしで許される。
LP≠11であるときには、読出しは保護される
ことになり、部分1および2からの読出しのため
にはキーが必要とされる。多くの銀行業務におい
ては、これが普通である。
ことになり、部分1および2からの読出しのため
にはキーが必要とされる。多くの銀行業務におい
ては、これが普通である。
領域EPは2ビツトからなるものである。
EP=11であるときには、書込みは保護されな
い。このときには、メモリは保護されていない記
憶手段として用いられることになる。このこと
は、例えば、データ担体がインプリント
(imprint)される以前にはメモリがブランクされ
ている状態に対応する。
い。このときには、メモリは保護されていない記
憶手段として用いられることになる。このこと
は、例えば、データ担体がインプリント
(imprint)される以前にはメモリがブランクされ
ている状態に対応する。
EP≠11であるときには、物理的メモリの部分
1に書込みを行うためにはキーが必要とされる。
1に書込みを行うためにはキーが必要とされる。
適用メモリは、識別メモリおよび貸借メモリか
らなるものである。識別メモリ内のデータは、部
分0および2に分けられている。部分0において
は、識別メモリは、本質的に誤りメモリおよびア
クセスメモリからなつている。誤りメモリは、デ
ータ担体が間違つたキーで用いられる度毎に誤り
ビツトを記憶する。誤りビツトは、ある所定のア
ドレスADEから出発して逐次大きくなるアドレ
スに記憶される。溢れ領域DEBEが書込まれる
と、データ担体は無効にされる。
らなるものである。識別メモリ内のデータは、部
分0および2に分けられている。部分0において
は、識別メモリは、本質的に誤りメモリおよびア
クセスメモリからなつている。誤りメモリは、デ
ータ担体が間違つたキーで用いられる度毎に誤り
ビツトを記憶する。誤りビツトは、ある所定のア
ドレスADEから出発して逐次大きくなるアドレ
スに記憶される。溢れ領域DEBEが書込まれる
と、データ担体は無効にされる。
アクセスメモリは、データ担体の読取りが保護
されている場合(LP≠11)のみ存在する。そし
てこれが銀行業務に用いる場合の大多数の例であ
る。正しいキーによる各読取り動作において、マ
イクロプロセツサはアクセスビツトを逐次書込
む。アクセスビツトは、ある所定のアドレADA
から書込まれていく。領域DEBACに達するとデ
ータ担体は無効にされ、読取りは行われない。
されている場合(LP≠11)のみ存在する。そし
てこれが銀行業務に用いる場合の大多数の例であ
る。正しいキーによる各読取り動作において、マ
イクロプロセツサはアクセスビツトを逐次書込
む。アクセスビツトは、ある所定のアドレADA
から書込まれていく。領域DEBACに達するとデ
ータ担体は無効にされ、読取りは行われない。
識別メモリは、更に次のような領域を含んでい
る。すなわち、カードが満杯であつて、書込みが
不可能であることを表示する「満杯」領域
FULL;銀行のキーおよび顧客のキーに対するコ
ードを記憶する「キー」領域KEY(例えば、銀行
にはキーNo.1が割り当てられ、顧客にはキーNo.2
が割り当てられる。);キーNo.1の有効性を判定す
る領域VALC1(VALC1≠11であれば、キーは
有効);およびキーNo.2の有効性の判定を行なう
領域VALC2(VALC2≠11ならばキーは有効)
を含んでいる。
る。すなわち、カードが満杯であつて、書込みが
不可能であることを表示する「満杯」領域
FULL;銀行のキーおよび顧客のキーに対するコ
ードを記憶する「キー」領域KEY(例えば、銀行
にはキーNo.1が割り当てられ、顧客にはキーNo.2
が割り当てられる。);キーNo.1の有効性を判定す
る領域VALC1(VALC1≠11であれば、キーは
有効);およびキーNo.2の有効性の判定を行なう
領域VALC2(VALC2≠11ならばキーは有効)
を含んでいる。
LOCK≠11であるときには、データ担体の購買
能力を、特にいかなる形式のクレジツトでも、増
大させるような情報の書込みだけが、キーNo.1で
許される。これに対して、キーNo.2は、借方操作
の有効化(保護された読出しまたは書込み)のた
めに、データ担体の所有者によつて使用される。
能力を、特にいかなる形式のクレジツトでも、増
大させるような情報の書込みだけが、キーNo.1で
許される。これに対して、キーNo.2は、借方操作
の有効化(保護された読出しまたは書込み)のた
めに、データ担体の所有者によつて使用される。
物理的メモリの部分2の識別メモリは、アドレ
スが減少する方向において定義メモリ、TYPE領
域のすぐ前からで始まる。この可変長の領域は、
データの永久的な記憶を可能にする。この領域に
は、次の領域が含まれている。すなわち、作業領
域の開始アドレスを有するポインタADTと読出
し領域のアドレスを有するポインタADLを記憶
するアドレス領域;銀行の識別表示およびデータ
担体の発行日を表わす領域RIB;データ担体の所
有者の名称を表わす領域NAME;nビツトの
「合計」領域TOTAL;および、上記合計領域と
関連してデータ担体の初期合計を既知にする単位
領域U1を含んでいる。
スが減少する方向において定義メモリ、TYPE領
域のすぐ前からで始まる。この可変長の領域は、
データの永久的な記憶を可能にする。この領域に
は、次の領域が含まれている。すなわち、作業領
域の開始アドレスを有するポインタADTと読出
し領域のアドレスを有するポインタADLを記憶
するアドレス領域;銀行の識別表示およびデータ
担体の発行日を表わす領域RIB;データ担体の所
有者の名称を表わす領域NAME;nビツトの
「合計」領域TOTAL;および、上記合計領域と
関連してデータ担体の初期合計を既知にする単位
領域U1を含んでいる。
例えば、単位領域が500フランを表示している
いるものとすると、データ担体が記憶することが
できる初期合計は(2n−1)×500フランである。
いるものとすると、データ担体が記憶することが
できる初期合計は(2n−1)×500フランである。
貸借メモリは、アドレスADTとADLとの間で
物理的メモリの部分1の作業領域内に位置してい
る。借方は、アドレスが大きくなる方向におい
て、アドレスADTから出発して記録される。貸
方は、アドレスADLから出発して、アドレスが
減少する方向に記録される。このようにして借方
および貸方は互いに向い合つて進み、次第にメモ
リを満たしていく。
物理的メモリの部分1の作業領域内に位置してい
る。借方は、アドレスが大きくなる方向におい
て、アドレスADTから出発して記録される。貸
方は、アドレスADLから出発して、アドレスが
減少する方向に記録される。このようにして借方
および貸方は互いに向い合つて進み、次第にメモ
リを満たしていく。
第5図は、第1図および第2図に示した概略図
の詳細回路図である。この第5図において、入力
データまたは出力データは、データ担体の端子6
に2進形態で現われる。入力データは、ゲート2
5を通つてシフト・レジスタ24に記憶される。
ゲート25は、該ゲート25を論理制御装置16
に接続する線路36からの信号によつて制御され
る。出力データは、これも論理制御装置16への
接続線路36の信号によつて制御されるゲート2
6を通つてデータ担体から出力される。シフト・
レジスタ24に記憶されたデータは、次いで、算
術論理演算装置23で行なわれる演算のための第
1の演算数として用いられる。なお、算術論理演
算装置23は、論理制御装置16により発生され
る制御信号で線路37を介して制御されるもので
ある。第2の演算数は、アドレス・セレクタ22
によつてアドレス指定されるレジスタ・バンク1
9のレジスタ段A,B,C,Dの中の1つに記憶
されている。このアドレス・セレクタ22は、線
路29を介して論理制御装置16により制御され
るものである。算術論理演算装置23によつて行
なわれた演算の結果は、レジスタバンク19のレ
ジスタ段Aに、または、ゲート26を介してデー
タ担体の端子6に伝送される。また、レジスタ段
A,B,C,Dは、接続線路46による論理制御
装置16の制御の下に、線路41を介してデータ
およびアドレス母線34から置数することもでき
る。そして、母線34は、二方向接続線路33に
よつてシフト・レジスタ24にも接続されてお
り、このことから、シフト・レジスタ24は並列
入力/出力部で書込みおよび読出しをすることが
できる。マイクロ命令(microinstruction)は、
不揮発性の読出し専用メモリ(ROM)型式の制
御メモリ20に格納されている。アドレス・セレ
クタ13はこれらのマイクロ命令のアドレス指定
を行なつて、レジスタ14に読出しを行ない、そ
して接続線路48を介して論理制御装置10に再
伝送を行なう。
の詳細回路図である。この第5図において、入力
データまたは出力データは、データ担体の端子6
に2進形態で現われる。入力データは、ゲート2
5を通つてシフト・レジスタ24に記憶される。
ゲート25は、該ゲート25を論理制御装置16
に接続する線路36からの信号によつて制御され
る。出力データは、これも論理制御装置16への
接続線路36の信号によつて制御されるゲート2
6を通つてデータ担体から出力される。シフト・
レジスタ24に記憶されたデータは、次いで、算
術論理演算装置23で行なわれる演算のための第
1の演算数として用いられる。なお、算術論理演
算装置23は、論理制御装置16により発生され
る制御信号で線路37を介して制御されるもので
ある。第2の演算数は、アドレス・セレクタ22
によつてアドレス指定されるレジスタ・バンク1
9のレジスタ段A,B,C,Dの中の1つに記憶
されている。このアドレス・セレクタ22は、線
路29を介して論理制御装置16により制御され
るものである。算術論理演算装置23によつて行
なわれた演算の結果は、レジスタバンク19のレ
ジスタ段Aに、または、ゲート26を介してデー
タ担体の端子6に伝送される。また、レジスタ段
A,B,C,Dは、接続線路46による論理制御
装置16の制御の下に、線路41を介してデータ
およびアドレス母線34から置数することもでき
る。そして、母線34は、二方向接続線路33に
よつてシフト・レジスタ24にも接続されてお
り、このことから、シフト・レジスタ24は並列
入力/出力部で書込みおよび読出しをすることが
できる。マイクロ命令(microinstruction)は、
不揮発性の読出し専用メモリ(ROM)型式の制
御メモリ20に格納されている。アドレス・セレ
クタ13はこれらのマイクロ命令のアドレス指定
を行なつて、レジスタ14に読出しを行ない、そ
して接続線路48を介して論理制御装置10に再
伝送を行なう。
メモリ21は、電気的にプログラム可能な不揮
発性メモリである。このメモリ21は、線路3を
介して母線34から置数されるアドレス・レジス
タ11によつてアドレス指定される。アドレス・
レジスタ11は、メモリ21内のデータ語を指定
するものである。
発性メモリである。このメモリ21は、線路3を
介して母線34から置数されるアドレス・レジス
タ11によつてアドレス指定される。アドレス・
レジスタ11は、メモリ21内のデータ語を指定
するものである。
アドレス・レジスタ11は、論理制御装置16
とアドレス・レジスタ11との間の接続線路38
を伝送される制御信号によつて制御される。この
アドレス・レジスタ11に記憶されているアドレ
スは、論理制御装置16の制御下でデータ担体の
端子5に伝送されるクロツク信号によつて、自動
的に増減することができる。メモリ21から読出
されたデータは、線路42を使用する論理制御装
置16の制御の下に、レジスタ12を通して母線
34に伝送される。なお、第5図に示されている
要素の個々のものについては当業者にとつて周知
のものであるから、これについての詳細な説明は
省略する。
とアドレス・レジスタ11との間の接続線路38
を伝送される制御信号によつて制御される。この
アドレス・レジスタ11に記憶されているアドレ
スは、論理制御装置16の制御下でデータ担体の
端子5に伝送されるクロツク信号によつて、自動
的に増減することができる。メモリ21から読出
されたデータは、線路42を使用する論理制御装
置16の制御の下に、レジスタ12を通して母線
34に伝送される。なお、第5図に示されている
要素の個々のものについては当業者にとつて周知
のものであるから、これについての詳細な説明は
省略する。
意図される用途に対して、第5図に示されてい
る装置の機能は次のように要約することができ
る。
る装置の機能は次のように要約することができ
る。
所与のアドレスから出発して許された領域にお
けるメモリ21の順次の読出しおよび書込みをす
る; 可能化キーを受入れて、適用メモリの秘密領域
に書込まれているデータ担体の外部からアクセス
することができない語と比較することによつて、
可能化キーをチエツクする; 読出しおよび書込みの許可または禁止をする; メモリへの書込みの系統的な自己チエツクをす
る; アクセスの誤りおよび(または)アクセスの成
功を内部的に記憶するように指令する; 誤りの数が部分0に設定された数になつたとき
に、それ以前に可能であつた機能を不能にするこ
と。
けるメモリ21の順次の読出しおよび書込みをす
る; 可能化キーを受入れて、適用メモリの秘密領域
に書込まれているデータ担体の外部からアクセス
することができない語と比較することによつて、
可能化キーをチエツクする; 読出しおよび書込みの許可または禁止をする; メモリへの書込みの系統的な自己チエツクをす
る; アクセスの誤りおよび(または)アクセスの成
功を内部的に記憶するように指令する; 誤りの数が部分0に設定された数になつたとき
に、それ以前に可能であつた機能を不能にするこ
と。
第6図および第7図は、メモリ読出しモードに
おける動作を図解するものである。第6図におい
て、零リセツト信号RAZで論理制御装置16が
初期条件設定され、該論理制御装置はI/O線路
を経てメツセージをレジスタTへ転送することを
可能にするものである。
おける動作を図解するものである。第6図におい
て、零リセツト信号RAZで論理制御装置16が
初期条件設定され、該論理制御装置はI/O線路
を経てメツセージをレジスタTへ転送することを
可能にするものである。
読出し指令は、演算コードCODOPおよびアド
レスビツトADに先行する信号SYNCの形態にあ
る。用いられるコードは、各用途に応じて決定し
なければならないことは言うまでもない。
レスビツトADに先行する信号SYNCの形態にあ
る。用いられるコードは、各用途に応じて決定し
なければならないことは言うまでもない。
CODOP指令およびアドレスは処理装置によつ
て受け入れられ、該処理装置は、語CODOPおよ
びビツトLPを試験することによつて、読出し動
作が含まれているか否か、そして読出し動作が保
護されているか、あるいは単に許可されているか
どうかを判定する。第6図において、メツセージ
CODOP+ADはステツプ501に受け入れられ、試
験はステツプ502および504で行なわれる。その動
作が保護されていない読出し動作であるときに
は、第5図のレジスタ11には、ステツプ510に
おいて、I/O線路からCODOPの伝送に続くア
ドレス語が入力され、次いで、ステツプ511にお
いて、読出しアドレスが実際に許可されたメモリ
領域内にあるか否かについて検査が行なわれる。
特に、制御メモリ20に記録されているマイクロ
プログラムにより、受信したアドレス語がアドレ
スADTよりも高位であるか否かがチエツクされ
る。その理由は、外部的な読み出しは、物理的メ
モリの部分1および2においてだけ許されるもの
であるからである。
て受け入れられ、該処理装置は、語CODOPおよ
びビツトLPを試験することによつて、読出し動
作が含まれているか否か、そして読出し動作が保
護されているか、あるいは単に許可されているか
どうかを判定する。第6図において、メツセージ
CODOP+ADはステツプ501に受け入れられ、試
験はステツプ502および504で行なわれる。その動
作が保護されていない読出し動作であるときに
は、第5図のレジスタ11には、ステツプ510に
おいて、I/O線路からCODOPの伝送に続くア
ドレス語が入力され、次いで、ステツプ511にお
いて、読出しアドレスが実際に許可されたメモリ
領域内にあるか否かについて検査が行なわれる。
特に、制御メモリ20に記録されているマイクロ
プログラムにより、受信したアドレス語がアドレ
スADTよりも高位であるか否かがチエツクされ
る。その理由は、外部的な読み出しは、物理的メ
モリの部分1および2においてだけ許されるもの
であるからである。
アドレスがアドレスADTよりも高位であると
きには、データがメモリ21から読出されてレジ
スタ12に入力され、母線34を介して出力線路
I/Oに伝送される。そして、アドレス・レジス
タの内容は、ステツプ510において、マイクロプ
ログラムによりコードCODOPの内容に依存して
1単位だけ増減される。アドレスADがアドレス
ADT(部分0内のアドレス)よりも下位であると
きには、アドレス・レジスタ11は、その内容が
値ADTに達するまで1単位ずつ増分される。こ
のようにして、部分0を除くメモリ全体は、増大
または減少するアドレス方向において、データ担
体に接続された装置によつて読出される。
きには、データがメモリ21から読出されてレジ
スタ12に入力され、母線34を介して出力線路
I/Oに伝送される。そして、アドレス・レジス
タの内容は、ステツプ510において、マイクロプ
ログラムによりコードCODOPの内容に依存して
1単位だけ増減される。アドレスADがアドレス
ADT(部分0内のアドレス)よりも下位であると
きには、アドレス・レジスタ11は、その内容が
値ADTに達するまで1単位ずつ増分される。こ
のようにして、部分0を除くメモリ全体は、増大
または減少するアドレス方向において、データ担
体に接続された装置によつて読出される。
読出しが保護されているときには「CODOP」
およびLPビツトについて行なわれる試験は一致
しなければならない。このときには、ステツプ
505でキーを受入れることが必要である。2個の
キーが必要とされるときには、読取り動作が行な
われるときに用いなければならないキーの型が
CODOPコードの内容によつて特定される。I/
O線路から受け入れられたキーは、そこで識別メ
モリに記憶されている2個のキーの中の1個と比
較される。ここで一致が生じたときには、伝送さ
れたキーは正しいものとされ、このために、1個
のビツトがアクセスメモリに記録される(ステツ
プ507)。このビツトの書込みに対するチエツク
が、後続のステツプ508で行なわれる。そして、
このビツトが書込まれなかつたときには、ステツ
プ507に戻ることが必要である。その書込みが実
際上行なわれたときには、直ちに、データ担体が
依然有効であるか否かを検査するために、
DEBAC、誤りおよび全領域に対する試験がステ
ツプ509で行なわれる。データ担体が有効でない
ときには、例えばコード「000」が線路I/Oに
沿つて伝送される。担体がマイクロプログラムに
よつて容認されたときには、アドレスADがアド
レス・レジスタ11に送られて、ステツプ510な
いし513が実行される。
およびLPビツトについて行なわれる試験は一致
しなければならない。このときには、ステツプ
505でキーを受入れることが必要である。2個の
キーが必要とされるときには、読取り動作が行な
われるときに用いなければならないキーの型が
CODOPコードの内容によつて特定される。I/
O線路から受け入れられたキーは、そこで識別メ
モリに記憶されている2個のキーの中の1個と比
較される。ここで一致が生じたときには、伝送さ
れたキーは正しいものとされ、このために、1個
のビツトがアクセスメモリに記録される(ステツ
プ507)。このビツトの書込みに対するチエツク
が、後続のステツプ508で行なわれる。そして、
このビツトが書込まれなかつたときには、ステツ
プ507に戻ることが必要である。その書込みが実
際上行なわれたときには、直ちに、データ担体が
依然有効であるか否かを検査するために、
DEBAC、誤りおよび全領域に対する試験がステ
ツプ509で行なわれる。データ担体が有効でない
ときには、例えばコード「000」が線路I/Oに
沿つて伝送される。担体がマイクロプログラムに
よつて容認されたときには、アドレスADがアド
レス・レジスタ11に送られて、ステツプ510な
いし513が実行される。
I/O線路から受け入れられたキーがステツプ
506で正しくないと判定されたときには、誤りビ
ツトが誤りメモリに記憶される(ステツプ514)。
また、図示されてはいないけれども、前記ステツ
プ514と後続のステツプ515との間に、誤りビツト
が書込まれたか否かをチエツクするためのステツ
プを設けることもできる。なお、このようなチエ
ツクのためにのステツプは、ステツプ514または
515に内在しているものと考えることもできる。
誤りビツトが書込まれると、記録されている誤り
の数が誤りの許容数Nよりも大きいか否かに関し
てステツプ515で試験が行なわれる。この誤りの
数がNよりも小さいときには、メツセージ
「FFF」が線路I/Oに沿つて伝送され、他方大
きい場合には、メツセージ「000」が線路I/O
を介して伝送されてデータ担体は無効にされる。
506で正しくないと判定されたときには、誤りビ
ツトが誤りメモリに記憶される(ステツプ514)。
また、図示されてはいないけれども、前記ステツ
プ514と後続のステツプ515との間に、誤りビツト
が書込まれたか否かをチエツクするためのステツ
プを設けることもできる。なお、このようなチエ
ツクのためにのステツプは、ステツプ514または
515に内在しているものと考えることもできる。
誤りビツトが書込まれると、記録されている誤り
の数が誤りの許容数Nよりも大きいか否かに関し
てステツプ515で試験が行なわれる。この誤りの
数がNよりも小さいときには、メツセージ
「FFF」が線路I/Oに沿つて伝送され、他方大
きい場合には、メツセージ「000」が線路I/O
を介して伝送されてデータ担体は無効にされる。
上に述べたデータ担体の読出し過程の説明から
明らかなように、用いられるアクセスキーが正し
いか正しくないかに関係なく、使用者はデータ担
体の動作における変更を知ることはできない。こ
れに加えて、2つの可能性(キーが正しいかまた
はキーが正しくない)のうちのいずれにおいて
も、誤りビツトまたはアクセスビツトをメモリに
書込めば、その結果として、データ担体は常に同
じ大きさの電流を消費することになり、このこと
から、カードに流れる電流の強さをモニタしよう
と試みる不法者は、用いているキーが正しいか正
しくないかに関係なく、常に一定の電流消費しか
知ることができない。
明らかなように、用いられるアクセスキーが正し
いか正しくないかに関係なく、使用者はデータ担
体の動作における変更を知ることはできない。こ
れに加えて、2つの可能性(キーが正しいかまた
はキーが正しくない)のうちのいずれにおいて
も、誤りビツトまたはアクセスビツトをメモリに
書込めば、その結果として、データ担体は常に同
じ大きさの電流を消費することになり、このこと
から、カードに流れる電流の強さをモニタしよう
と試みる不法者は、用いているキーが正しいか正
しくないかに関係なく、常に一定の電流消費しか
知ることができない。
第8図および第9図は、メモリの書込みモード
におけるデータ担体の動作を図解するものであ
る。第8図のフローチヤートにおいて、零リセツ
ト信号RAZで論理制御装置16が初期条件設定
され、I/O線路に存在するデータがレジスタ2
4に転送される。書込み指令は、書込みが保護さ
れているときには、データ・アドレス・ビツト
ADおよびキーによつて後続される演算コード
「CODOP」に先行する信号SINCの形態にある。
次いで、信号Vpが伝送されて、データ担体のメ
モリ21にデータを書込むことが可能にされる。
線路I/Oを介して伝送されたデータが実際にデ
ータ担体に記録されたことを使用者が確認できる
ようにするために、メモリに書込まれたデータは
再び読出されて、線路I/Oを介して使用者に再
伝送される。コード「CODOP」は各用例に対し
て特定化されていることは言うまでもない。第9
図のフロチヤートにおいて、キーによつて後続さ
れることもあり、後続されないこともあるアドレ
スADおよび指定CODOPが、ステツプ702および
703で行なわれる試験により、データ担体によつ
て認識される。ステツプ704では、データ担体の
有効性に関する試験が、領域DEBE、DEBACお
よび「全」領域に対して行なわれる。データ担体
が有効であるものと判定されると、ステツプ705
でデータが取込まれる。
におけるデータ担体の動作を図解するものであ
る。第8図のフローチヤートにおいて、零リセツ
ト信号RAZで論理制御装置16が初期条件設定
され、I/O線路に存在するデータがレジスタ2
4に転送される。書込み指令は、書込みが保護さ
れているときには、データ・アドレス・ビツト
ADおよびキーによつて後続される演算コード
「CODOP」に先行する信号SINCの形態にある。
次いで、信号Vpが伝送されて、データ担体のメ
モリ21にデータを書込むことが可能にされる。
線路I/Oを介して伝送されたデータが実際にデ
ータ担体に記録されたことを使用者が確認できる
ようにするために、メモリに書込まれたデータは
再び読出されて、線路I/Oを介して使用者に再
伝送される。コード「CODOP」は各用例に対し
て特定化されていることは言うまでもない。第9
図のフロチヤートにおいて、キーによつて後続さ
れることもあり、後続されないこともあるアドレ
スADおよび指定CODOPが、ステツプ702および
703で行なわれる試験により、データ担体によつ
て認識される。ステツプ704では、データ担体の
有効性に関する試験が、領域DEBE、DEBACお
よび「全」領域に対して行なわれる。データ担体
が有効であるものと判定されると、ステツプ705
でデータが取込まれる。
書込みが保護されているときには、キーを用い
ることが必要であり、ステツプ707でキーに対す
る試験が行われる。キーが誤つているときには、
誤りビツトが誤りメモリに書込まれ(ステツプ
708)、それに続いて、誤り領域が溢れ状態にある
か否かについて、ステツプ709で試験が行なわれ
る。溢れ状態にあるときはに、データ担体は線路
I/Oにコード「000」を送つてカードが有効で
ないことを表示する(ステツプ710)。溢れ状態に
ないときには、データ担体は線路I/Oにコード
FFFを送り(ステツプ711)、データが書込まれ
なかつたことを表示する。
ることが必要であり、ステツプ707でキーに対す
る試験が行われる。キーが誤つているときには、
誤りビツトが誤りメモリに書込まれ(ステツプ
708)、それに続いて、誤り領域が溢れ状態にある
か否かについて、ステツプ709で試験が行なわれ
る。溢れ状態にあるときはに、データ担体は線路
I/Oにコード「000」を送つてカードが有効で
ないことを表示する(ステツプ710)。溢れ状態に
ないときには、データ担体は線路I/Oにコード
FFFを送り(ステツプ711)、データが書込まれ
なかつたことを表示する。
キーが正しい場合には、有効化ビツトがステツ
プ712で記憶され、受信されたアドレスがステツ
プ713でアドレス・レジスタ11に入力される。
そこで受信されたアドレスが物理的メモリの許容
された限界内に在るか否か、言換えるならば、ア
ドレスADLとADTとの間に在るか否かを確める
ための検査がステツプ714で行なわれる。上記限
界内に無いときには、コードFFFが線路I/O
に送られてデータがメモリに記録されなかつたこ
とを表示する。アドレスが許容されるものである
ときには、線路I/Oに沿つて受け入れられたデ
ータはレジスタ12に伝送されて、メモリの部分
1に書込まれる(ステツプ715)。ステツプ716、
717および718では、データがメモリに実際に書込
まれたか否かについての試験が行なわれる。デー
タがステツプ719で書込まれた後に、有効化ビツ
トがメモリに書込まれ、しかる後に、書込まれた
データが再び線路I/Oに沿つて送られる。
プ712で記憶され、受信されたアドレスがステツ
プ713でアドレス・レジスタ11に入力される。
そこで受信されたアドレスが物理的メモリの許容
された限界内に在るか否か、言換えるならば、ア
ドレスADLとADTとの間に在るか否かを確める
ための検査がステツプ714で行なわれる。上記限
界内に無いときには、コードFFFが線路I/O
に送られてデータがメモリに記録されなかつたこ
とを表示する。アドレスが許容されるものである
ときには、線路I/Oに沿つて受け入れられたデ
ータはレジスタ12に伝送されて、メモリの部分
1に書込まれる(ステツプ715)。ステツプ716、
717および718では、データがメモリに実際に書込
まれたか否かについての試験が行なわれる。デー
タがステツプ719で書込まれた後に、有効化ビツ
トがメモリに書込まれ、しかる後に、書込まれた
データが再び線路I/Oに沿つて送られる。
以上、この発明の主たる特徴について図面に示
す具体例を参照し説明したが、当業者には明らか
なように、この発明の範囲を逸脱することなしに
数多くの変形や変更が可能であることは言うまで
もないであろう。
す具体例を参照し説明したが、当業者には明らか
なように、この発明の範囲を逸脱することなしに
数多くの変形や変更が可能であることは言うまで
もないであろう。
第1図および第2図はそれぞれこの発明による
携帯可能なデータ担体で使用する電子回路の概略
図、第3図はこの発明による携帯可能なデータ担
体の一例の具体的な構造を示す横断面図、第4A
図および第4B図はこの発明による携帯可能なデ
ータ担体のデータ内容の1つの組織図、第5図は
第1図および第2図に示した概略図の詳細回路
図、第6図および第7図はメモリ読出し相におけ
るデータ担体の動作の例示図、第8図および第9
図はメモリ書込み相におけるデータ担体の動作の
例示図である。 1……マイクロプロセツサ、2,21……電気
的にプログラム可能な不揮発性メモリ、3……ア
ドレス母線、4……データ母線、5,6,7,
8,9……端子、20……制御メモリ(第2の不
揮発性メモリ)、23……算術論理演算装置、2
4……シフト・レジスタ、25,26……ゲー
ト、34……データおよびアドレス母線。
携帯可能なデータ担体で使用する電子回路の概略
図、第3図はこの発明による携帯可能なデータ担
体の一例の具体的な構造を示す横断面図、第4A
図および第4B図はこの発明による携帯可能なデ
ータ担体のデータ内容の1つの組織図、第5図は
第1図および第2図に示した概略図の詳細回路
図、第6図および第7図はメモリ読出し相におけ
るデータ担体の動作の例示図、第8図および第9
図はメモリ書込み相におけるデータ担体の動作の
例示図である。 1……マイクロプロセツサ、2,21……電気
的にプログラム可能な不揮発性メモリ、3……ア
ドレス母線、4……データ母線、5,6,7,
8,9……端子、20……制御メモリ(第2の不
揮発性メモリ)、23……算術論理演算装置、2
4……シフト・レジスタ、25,26……ゲー
ト、34……データおよびアドレス母線。
Claims (1)
- 【特許請求の範囲】 1 第1の領域および少なくとも第2の領域を有
する電気的にプログラム可能な不揮発性メモリ2
1を含んでいる、データを記憶し処理するための
携帯可能なデータ担体であつて、前記第1の領域
は前記担体に対する外部的な装置により、また
は、前記担体に対する内部的な回路により、前記
電気的にプログラム可能な不揮発性メモリに対し
てアクセスすることが許容されるか禁止されるか
の定義を与えるものであり、前記内部的な回路は
マイクロプロセツサからなり、前記マイクロプロ
セツサはアドレスおよびデータ母線34を通じて
前記電気的にプログラム可能な不揮発性メモリと
動作的に関連されており、前記マイクロプロセツ
サは第2の不揮発性メモリ20有しており、前記
第2のメモリに記憶されたマイクロプログラムに
よつて前記マイクロプロセツサの動作を制御する
ようにされる、データを記憶し処理するための携
帯可能なデータ担体。 2 前記電気的にプログラム可能な不揮発性メモ
リ21の前記第1の領域にはLOCK領域が含まれ
ており、該LOCK領域の内容は、キーが存在しな
いとき、前記担体に対する外部的な装置による書
込み動作であるアクセスを前記電気的にプログラ
ム可能な不揮発性メモリのいずれの部分に対して
も禁止できるものである特許請求の範囲第1項に
記載のデータを記憶し処理するための携帯可能な
データ担体。 3 前記第1の領域には情報LPが含まれており、
該情報LPの内容は、キーが存在しないとき、前
記担体に対する外部的な装置による読出し動作で
あるアクセスを禁止することのできるものである
特許請求の範囲第2項に記載のデータを記憶し処
理するための携帯可能なデータ担体。 4 第1の領域には情報EPが含まれており、該
情報EPの内容は、キーが存在しないとき、前記
担体に対する内部的な装置による書込み動作であ
るアクセスを禁止することのできるものである特
許請求の範囲第3項に記載のデータを記憶し処理
するための携帯可能なデータ担体。 5 前記第1の領域には前記担体の機能を規定す
る情報TYPEが含まれている特許請求の範囲第1
項に記載のデータを記憶し処理するための携帯可
能なデータ担体。 6 前記第1の領域には可変長の識別領域が含ま
れており、該識別領域には作業領域の開始アドレ
スを有するポインタADTおよび読出し領域のア
ドレスを有するポインタADLを含んでいるアド
レス領域が含まれている特許請求の範囲第5項に
記載のデータを記憶し処理するための携帯可能な
データ担体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR7726107A FR2401459A1 (fr) | 1977-08-26 | 1977-08-26 | Support d'information portatif muni d'un microprocesseur et d'une memoire morte programmable |
FR7726107 | 1977-08-26 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61212862A Division JPS6270993A (ja) | 1977-08-26 | 1986-09-11 | デ−タを記憶し処理するための携帯可能なデ−タ担体 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29055792A Division JPH087780B2 (ja) | 1977-08-26 | 1992-10-28 | データを記憶し処理するためのデータ担体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02210590A JPH02210590A (ja) | 1990-08-21 |
JPH0350314B2 true JPH0350314B2 (ja) | 1991-08-01 |
Family
ID=9194812
Family Applications (5)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10279078A Granted JPS5446447A (en) | 1977-08-26 | 1978-08-25 | Portable data carrier for storing and processing data |
JP61212862A Granted JPS6270993A (ja) | 1977-08-26 | 1986-09-11 | デ−タを記憶し処理するための携帯可能なデ−タ担体 |
JP1204529A Granted JPH02210590A (ja) | 1977-08-26 | 1989-08-07 | データを記憶し処理するための携帯可能なデータ担体 |
JP29055792A Expired - Lifetime JPH087780B2 (ja) | 1977-08-26 | 1992-10-28 | データを記憶し処理するためのデータ担体 |
JP6159035A Expired - Lifetime JP2506061B2 (ja) | 1977-08-26 | 1994-07-11 | マイクロプロセッサおよび少なくとも一つのプログラム可能な読み出し専用メモリを備えるデ―タ担体と外部との間でオペレ―ションを実行する方法 |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10279078A Granted JPS5446447A (en) | 1977-08-26 | 1978-08-25 | Portable data carrier for storing and processing data |
JP61212862A Granted JPS6270993A (ja) | 1977-08-26 | 1986-09-11 | デ−タを記憶し処理するための携帯可能なデ−タ担体 |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29055792A Expired - Lifetime JPH087780B2 (ja) | 1977-08-26 | 1992-10-28 | データを記憶し処理するためのデータ担体 |
JP6159035A Expired - Lifetime JP2506061B2 (ja) | 1977-08-26 | 1994-07-11 | マイクロプロセッサおよび少なくとも一つのプログラム可能な読み出し専用メモリを備えるデ―タ担体と外部との間でオペレ―ションを実行する方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4211919A (ja) |
JP (5) | JPS5446447A (ja) |
CH (1) | CH631561A5 (ja) |
DE (1) | DE2837201A1 (ja) |
FR (1) | FR2401459A1 (ja) |
GB (1) | GB2004394B (ja) |
Families Citing this family (235)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4295041A (en) * | 1977-08-26 | 1981-10-13 | Compagnie Internationale Pour L'informatique Cii-Honeywell Bull (Societe Anonyme) | Device for the protection of access to a permanent memory of a portable data carrier |
FR2460506B2 (fr) * | 1979-07-02 | 1985-09-13 | Cii Honeywell Bull | Dispositif pour la protection des acces a une memoire permanente d'un appareil de traitement de l'information |
FR2401459A1 (fr) * | 1977-08-26 | 1979-03-23 | Cii Honeywell Bull | Support d'information portatif muni d'un microprocesseur et d'une memoire morte programmable |
JPS5562591A (en) * | 1978-10-30 | 1980-05-12 | Fujitsu Ltd | Memory card |
FR2448826A1 (fr) * | 1979-02-06 | 1980-09-05 | Telediffusion Fse | Carte d'abonnement pour recepteur de videotex et poste de chargement de ladite carte |
US4297569A (en) * | 1979-06-28 | 1981-10-27 | Datakey, Inc. | Microelectronic memory key with receptacle and systems therefor |
US4499556A (en) * | 1979-09-07 | 1985-02-12 | Paperless Accounting Inc | Security arrangements in data transfer equipment |
FR2473755B1 (fr) * | 1980-01-11 | 1986-05-30 | Titn | Procede et dispositif electronique de memorisation et de traitement confidentiel de donnees |
FR2477344B1 (fr) * | 1980-03-03 | 1986-09-19 | Bull Sa | Procede et systeme de transmission d'informations confidentielles |
FR2480481A1 (fr) | 1980-04-09 | 1981-10-16 | Cii Honeywell Bull | Dispositif pour la memorisation d'etats logiques de processus |
FR2483713A1 (fr) * | 1980-05-30 | 1981-12-04 | Cii Honeywell Bull | Dispositif pour la transmission de signaux entre deux stations de traitement de l'information |
FR2483657B1 (fr) * | 1980-05-30 | 1986-11-21 | Bull Sa | Machine portable pour le calcul ou le traitement de l'information |
FR2486684A1 (fr) * | 1980-07-11 | 1982-01-15 | Transac Cie Developp Transact | Objet portatif individualise du genre carte de credit |
DE3034581A1 (de) * | 1980-09-13 | 1982-04-22 | Robert Bosch Gmbh, 7000 Stuttgart | Auslesesicherung bei einchip-mikroprozessoren |
FR2492135B1 (fr) * | 1980-09-16 | 1988-01-22 | Cii Honeywell Bull | Appareil de distribution d'objets et d'acquisition de services |
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