JP4319142B2 - 識別コード組込み型集積回路 - Google Patents

Description

本発明は、複数の入力、複数の出力、および、テストモード中に複数の入力と複数の出力との間に結合されるテスト部を含み、テスト部は複数の論理ゲートを含み、複数の論理ゲートのうちの各論理ゲートが複数の入力のうちの或る入力へ接続された第１の入力を有する集積回路に関する。

種々の理由から、半導体装置、たとえば、集積回路（ＩＣ）に識別コードを組み込むことは有利であり、たとえば、このような情報の存在は装置のユーザに電子装置のバージョンに関する直接的な情報を提供する。これは、装置が大規模システム、たとえば、印刷回路基板またはマルチチップモジュールに集積化されるときに、特に大規模システムの様々な部品の出所が異なる場合に、非常に有用である。識別情報へのアクセスは、典型的に装置のテスト中に要求されるが、その理由は、たとえば、識別コードが装置の予期しない動作の出現を明確にするために役立つからである。

この理由のため、ＩＥＥＥ１１４９．１規格、すなわち、バウンダリ・スキャン・テスト（ＢＳＴ）は、ＩＥＥＥ１１４９．１のテストアーキテクチャにオプショナル識別レジスタを組み込み、このレジスタは専用命令をテストアーキテクチャにロードすることによってアクセス可能である。しかし、一部の半導体装置、たとえば、メモリ装置において、市場での価格の影響は装置へのＢＳＴアーキテクチャの組み込みを妨げる。

欧州特許出願公開第０９７９４１８−Ａ１号は、冒頭の段落に記載されたＩＣを開示する。複数の論理ゲート、すなわち、ＸＯＲまたはＸＮＯＲゲートは、このＩＣと別のＩＣとの入力間の相互接続のためのテスト関数を実施するため使用され、そのテスト結果はＩＣの出力で観測可能である。しかし、集積回路のテストモードはテストモード中にＩＣから識別コードを取り出すための選択の余地を与えない、という欠点がある。

本発明の目的は、テストモード中にＩＣから識別コードを取り出すための選択の余地を含む、冒頭の段落に記載されたＩＣを提供することである。

上記目的は、複数の論理ゲートのうちの各論理ゲートに固定論理値ソースへ結合されたさらなる入力を設けることによって実現される。固定論理値ソース、たとえば、プルアップ若しくはプルダウントランジスタ、または、論理値を記憶する装置への論理ゲートの入力の接続は、適切なテストパターンが複数の入力に与えられたときに、複数の論理ゲートから識別コードを取り出し可能にする。その理由は、それぞれの論理ゲートの出力信号が論理値ソースによって供給される論理値によって制御されるからである。複数の論理ゲートは、ＩＣのテストモード中に識別コードを供給するために単独で配置されてもよく、或いは、ＩＣの機能的若しくは構造的なテストのためのより大規模なテスト部の一部を形成してもよい。

有利なことには、ＩＣは、集積回路の機能モードにおいて複数の入力と複数の出力との間に結合される機能ブロックをさらに含む。これは、ＩＣがより大規模のシステムに集積化された場合に、入力がさらなる装置に接続されることを保証し、ＩＣが一旦このようなシステムに集積化されると、識別コードも取り出し可能であることを意味する。

好ましくは、複数の論理ゲートは排他的論理ゲートを含む。排他的論理ゲート、すなわち、ＸＯＲゲートまたはＸＮＯＲゲートの使用は、論理ゲートが第１の入力を介して受け取ることができる異なるビット値を依然として区別する点で有利であり、これに対して、たとえば、第２の入力が論理「０」と結合されたＡＮＤゲート、または、第２の入力が論理「１」に結合されたＯＲゲートは、それぞれ、第１の入力上のビット値とは無関係に「０」または「１」を出力する。したがって、排他的論理ゲートの使用は、複数の入力に供給されたビットパターンがＩＣをテストするために依然として使用可能であることを保証する。

固定論理値ソースはプログラマブルであるならば有利である。プログラマブル固定論理値ソース、たとえば、小型メモリ装置、または、プログラマブルヒューズを有する装置は、ＩＤコードのバージョニングを可能し、これがＩＣの再設計を簡単化する。また、バッチＩＤ若しくはシリアル番号のようなＩＣ特定情報を組み入れることも可能である。

集積回路が複数のマルチプレクサを含み、複数のマルチプレクサのうちの或るマルチプレクサが選択信号に応答し、そのマルチプレクサが複数の入力のうちのある入力に結合された第１の入力と、複数の論理ゲートのうちの或る論理ゲートの固定論理値ソースに結合された第２の入力と、その論理ゲートの第２の入力に接続された出力と、を具備する場合、他の利点が得られる。テストコントローラによって制御され、または、複数の入力のうちの或る専用入力を介して、すなわち、外部信号によって制御され得るこのようなマルチプレクサは、識別コード発生の選択を可能にする。これは、複数の論理ゲートが二重機能、たとえば、マルチプレクサが複数の入力のうちの或る入力へ切り換えられときのＩＣテスト機能、および、マルチプレクサが固定論理値ソースへ切り換えられたときの識別コード発生機能を有する装置において有利である。有利なことに、マルチプレクサは、プログラマブルであるさらなる固定論理値ソースに接続されたさらなる入力を有し、ＩＣに関する二つ以上の情報を取り出すことができる。

本発明は、添付図面を参照する例を用いて、この例に限定されることなく、詳細に説明される。

図１において、ＩＣ１００は複数の入力１１０および複数の出力１２０を有する。複数の論理ゲート１４０を含むテスト部は、ＩＣ１００のテストモード中において、複数の入力１１０と複数の出力１２０との間に結合される。テスト部は、テストコントローラのようなさらなるテスト回路１３０と、さらなる複数の論理ゲートまたはその他のテストハードウェアをさらに含み、この場合には、複数の論理ゲート１４０の出力は、さらなるテスト回路１３０を介して複数の出力１２０に結合され得る。しかし、さらなるテスト回路１３０の存在は必須ではない。

複数の論理ゲート１４０は、複数の入力１１０のうちの或る入力に結合された第１の入力と、固定的な（static）論理値を複数の論理ゲート１２０のうちの或る論理ゲートの第２の入力に供給する固定論理値ソース１５０に結合されたさらなる入力と、を有する。固定的な論理値は、複数の論理ゲート１４０の第１の入力へ所定のビットパターンを供給することに対する応答として、ＩＣ１００の識別コードを定義するために使用される。好ましくは、複数の論理ゲート１４０は、排他的論理ゲート、たとえば、ＸＯＲゲートまたはＸＮＯＲゲートを含む。排他的論理ゲートは、そのゲートのさらなる入力上の固定値とは無関係に、その出力信号が依然として第１の入力上の種々の入力値の区別を可能にさせるという点で有利である。たとえば、さらなる入力が論理「１」に結合されたＸＯＲゲートは、第１の入力上の論理「０」に応答して論理「１」を出力し、第１の入力上の論理「１」に応答して論理「０」を出力する。このことは出力信号がさらなるテストのために使用されるときに特に重要である。その理由は、排他的論理ゲートの動作によって、完全なテスト関数空間（the full test function space）がアクセス可能であり続けること、すなわち、あらゆるテストパターンの可能性が排他的論理ゲートの出力上に発生され続け得ることが保証されるからである。このようなテストパターンは、さらなるテスト回路１３０がＩＣ１００のテストに関与するか、または、複数の論理ゲート１４０が識別コードを発生する以外にＩＣ１００のテストに関与するかに依存して、テスト入力であってもテスト結果であってもよい。

しかし、テスト部からの識別コードの取り出しがテスト部の主要な機能であるとき、排他的論理ゲート以外の論理ゲートを使用することが同様に実現可能であることは特に重要である。その理由は完全なテストアクセス空間のアクセス可能性の損失がもはや重大な欠点ではなくなっているからである。

識別コードは適切なビットパターンをＩＣ１００の複数の入力１１０を介して複数の論理ゲート１５０の第１の入力へ供給することによって取り出され得る。これは、複数のＸＮＯＲゲートの場合に、さらなる入力に固定的な論理値を強制的に出力させるすべてが論理「１」のビットパターンであり、または、複数のＸＯＲゲートの場合に同じ効果を与えるすべてが論理「０」のビットパターンである。明らかに、ビットパターンの反転もまた同様に実現可能であり、他のビットパターンも実現可能であるが、しかし、すべてが「１」またはすべてが「０」のパターン以外のビットパターンの使用はＩＣ１００の他の機能性をテストするテストパターンに一致するという欠点がある。

さらなるテスト関数ｆを実施するさらなるテスト回路１３０が存在する場合、識別コードは、関数ｆによるビットパターンｙの処理が希望の識別コードｘ、すなわち、ｆ（ｙ）＝ｘを生じることを保証するために、修正形式ｙで固定論理値ソース１５０において実現してもよい。代替的に、ＩＣ１００は、複数の論理ゲート１４０の出力信号がさらなるテスト回路１３０によって変更されることを回避するために、さらなるテスト回路１３０の周りにバイパス経路を備えていてもよい。バイパス経路は、さらなるテスト回路１３０と同じ出力、たとえば、複数の出力１２０に接続されてもよく、または、さらなるテスト回路１３０の複数の出力または１つの出力がさらなる複数の出力または単一のさらなる出力に結合されることで、バイパス経路が複数の出力１２０に接続されてもよい。

図１において、固定論理値ソース１５０は、複数のサブソース、たとえば、電圧源１５４ａに結合されたプルアップまたはプルダウントランジスタ１５２ａを含み、各サブソースは複数の論理ゲート１４０のうちの少なくとも一つの論理ゲートの第２の入力に固定論理値、即ち、論理「０」または論理「１」を供給するように構成される。しかし、本発明の範囲を逸脱することなく、サブソースと固定論理値ソース１５０のその他の実施形態を考えることができる。たとえば、各サブソースは電源電圧およびグランドのそれぞれに結合された複数のヒューズを含み、ヒューズは識別コードの実現中に選択的に飛ばされる。当業者によって理解されるように、固定論理値を発生するその他の周知技術もまた本発明の範囲を逸脱することなく使用され得る。代替的に、固定論理値ソース１５０は、データ記憶装置、たとえば、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ若しくはフラッシュメモリ、または、不揮発性を備えたその他の装置を含み、識別コードを表現するビットパターンの形式で固定論理値を記憶し、サブソースは個々のビットを収容する場所となる。データ記憶装置が有利であるのは、新バージョンのＩＣに新しい識別コードが関連付けられた場合に、このコードは、複数の論理ゲート１４０の第２の入力の結合を再設計する必要がなく、むしろデータ記憶装置に記憶するだけで済むことであり、これにより、識別コードがより容易に実現される。

好ましくは、機能ブロック１６０は、複数の論理ゲート１２０の第１の入力と同じ複数の入力１１０に結合される。その理由は、これにより、ＩＣ１００が大規模電子装置に集積化された場合に複数の入力１１０が確実に接続されるからである。機能ブロック１６０は、ＩＣ１００の通常モードにおいて複数の入力ノード１１０に結合される。ＩＣ１００がテストモードでテスト部に接続され、通常モードで機能ブロック１６０に接続されることを保証するために、構成可能スイッチ１６２が、複数の入力１１０のうちの或る入力と、機能ブロック１６０への接続路および複数の論理ゲート１４０のうちの或る論理ゲートの第１の入力のそれぞれとの間に配置されてよい。このプログラマブルスイッチは、ＩＣのテストモードと通常モードとを切り換えるために技術的に知られている任意のスイッチでよい。

以下の図は図１および図１の詳細な説明を再参照して説明される。対応した参照番号は特に断らない限り同様の意味を示す。図２において、複数の論理ゲート１４０は、複数の入力に結合された複数の入力と、固定論理値ソース１５０に結合されたさらなる入力と、を有する。随意的なさらなる制御回路１３０および論理ブロック１６０は明瞭さのみのために図２においては省略されている点に注意する必要がある。排他的論理ゲート１４２はそれぞれの入力が入力１１２、１１４および１１６に結合され、排他的論理ゲート１４４はそれぞれの入力が入力１１２、１１４および１１８に結合され、排他的論理ゲート１４４はそれぞれの入力が入力１１２、１１６および１１８に結合されている。この装置は欧州特許出願公開第０９７９４１８−Ａ１号によって公知であり、ＩＣ１００の内部接続をテストするＢＳＴの代替として記載されている。既に説明したように、排他的論理ゲートによって実現されるブーリアン関数は、機能的な対象範囲を失うことなく、固定論理値に結合された入力を有する論理ゲートの拡張を可能にする。したがって、複数の論理ゲート１４０のうちの或る論理ゲート、たとえば、排他的論理ゲート１４２、１４４および１４６は、固定論理値１５０に結合されたさらなる入力を有する。このようにして、ＩＣ１００の内部接続、たとえば、複数の入力１１０は依然としてテスト可能であり、その上、複数の入力１１０にすべてが論理「１」またはすべてが論理「０」のビットパターンを供給することにより、ＩＣ１００の識別コードをＩＣ１００から取り出し可能である。

図３は図２のテスト部の代替的な実施形態を示す。本実施形態において、論理ゲート、たとえば、排他的論理ゲート１４２のさらなる入力は、固定論理値と複数の入力１１０のうちの或る入力とによって共有される。明瞭さのみのために、排他的論理ゲート１４２しか図示されていないが、複数の論理ゲート１４０のうちの他の論理ゲートは同様の配置でよいことに注意すべきである。複数の入力１１０のうちの入力および固定論理値ソース１５０からの固定論理値は、それぞれ、マルチプレクサ１７０または類似した選択回路の第１の入力および第２の入力に結合される。マルチプレクサ１７０の制御端子は、専用入力１１９を介して、外部ソース、たとえば、ＩＣテスト部または別のＩＣによって制御され得る。代替的に、マルチプレクサは、図１に示されたさらなるテスト回路１３０、たとえば、テスト制御信号を発生する専用レジスタ、または、テストアクセスポート（ＴＡＰ）コントローラによって制御されてもよい。固定論理値ソース１５０から排他的論理ゲート１４２のさらなる入力への経路は、識別コードをＩＣ１００から取り出す必要があるときに選択される。

この装置は、複数の論理ゲート１４０のうちの論理ゲートに付加的な入力が不要である点で有利である。さらに、他の固定論理値ソースはマルチプレクサ１７０への付加的な入力として追加され、様々な情報がマルチプレクサ１７０を介して取り出される。これは、たとえば、ＩＣ１００の関連データを取り出すロケーション（たとえば、インターネットアドレス）に関する情報を記憶するために使用される。関連データは、情報が適切な固定論理値ソースから取り出された後にアクセスすることができるテストパターンを含むことさえある。

上記の実施形態は本発明の限定ではなく本発明の例示であり、当業者は添付の請求項に記載された事項の範囲から逸脱することなく多数の代替的な実施形態を設計し得ることに注意すべきである。請求項中、括弧内に記載された参照符号は請求項を限定する事項として解釈されるべきではない。用語「含む、具備する（ｃｏｍｐｒｉｓｉｎｇ）」は請求項に列挙されていない要素またはステップの存在を除外するものではない。要素の前に置かれた冠詞（ａ，ａｎ）はそれらの要素が複数個であることを除外するものではない。本発明は複数の個別の要素を含むハードウェアを用いて実施可能である。複数の手段を列挙する装置請求項において、これらの手段の幾つかは全く同一のハードウェア要素によって具現化できる。単にある特定の手段が相互に異なる従属請求項に記載されていることは、これらの手段の組み合わせを有効に使用できないことを示すものではない。

本発明によるＩＣの一実施形態を示す図である。 本発明の他の実施形態によるＩＣの一部を示す図である。 本発明のさらに他の実施形態によるＩＣの一部を示す図である。

Claims (7)

1. 集積回路であって、
   複数の入力と、
   複数の出力と、
   該集積回路のテストモード中に前記複数の入力と前記複数の出力との間に結合されるテスト部とを具備し、
   前記テスト部は複数の論理ゲートを含み、前記複数の論理ゲートのうちの各論理ゲートは前記複数の入力のうちの或る入力へ結合された第１の入力を有し、
   前記複数の論理ゲートのうちの各論理ゲートが固定論理値ソースへ結合されたさらなる入力を有することを特徴とする集積回路。
2. 当該集積回路の機能モードにおいて、前記複数の入力と前記複数の出力との間に結合される機能ブロックをさらに具備することを特徴とする請求項１に記載の集積回路。
3. 前記複数の論理ゲートが排他的論理ゲートを具備することを特徴とする請求項１に記載の集積回路。
4. 前記固定論理値ソースがプログラマブルであることを特徴とする請求項１または請求項３に記載の集積回路。
5. 複数のマルチプレクサをさらに具備し、
   前記複数のマルチプレクサのうちの或るマルチプレクサが選択信号に応じ、
   前記複数の入力のうちの或る入力に結合された第１の入力と、前記複数の論理ゲートのうちの或る論理ゲートの前記固定論理値ソースに結合された第２の入力と、該論理ゲートの前記さらなる入力に結合された出力と、を有することを特徴とする請求項１または請求項３に記載の集積回路。
6. 前記選択信号が前記テスト部によって供給されることを特徴とする請求項５に記載の集積回路。
7. 前記選択信号が前記複数の入力のうちの専用入力を介して供給されることを特徴とする請求項５に記載の集積回路。

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