KR101766726B1 - 내부에 집적 회로가 구현된 반도체 장치 - Google Patents

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Abstract

원가 절감을 달성할 수 있는 반도체 장치를 개시한다. 이를 위해 본 발명은, 제 1 접속 단자, 제 2 접속 단자, 제 3 접속 단자, 및 제 1 신호 및 제 2 신호를 수신하여 동작하도록 구성된 제 1 회로 모듈을 포함하고, 모드 신호가 인가되지 않은 경우, 제 1 회로 모듈은 제 1 접속 단자로부터 제 1 신호를 수신하고 제 2 접속 단자로부터 제 2 신호를 수신하며, 모드 신호가 인가된 경우, 제 1 회로 모듈은 제 1 접속 단자로부터 제 1 신호를 수신하고 제 3 접속 단자로부터 제 2 신호를 수신하여 동작하도록 구성되는 것을 특징으로 하는 반도체 장치를 제공한다.

Description

내부에 집적 회로가 구현된 반도체 장치{Semiconductor device in which integrated circuit is implemented}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 내부에 집적 회로가 구현된 반도체 장치에 관한 것이다.
소정의 조립 공정을 거쳐 제조된 반도체 장치는, 최종적으로 특정 기능을 만족시키는지 여부를 체크하는 테스트 공정을 거치게 된다. 테스트 장치는 상기 반도체 장치에 입력 신호를 인가하고, 상기 반도체 장치로부터 출력 신호를 수신하여 이를 기대 데이터와 비교함으로써 상기 테스트 공정을 수행한다.
본 발명이 해결하고자 하는 과제는, 기존의 테스트 장비를 사용하여 테스트가 수행될 수 있도록 신호를 분배하는 집적 회로가 구현된 반도체 장치를 제공하는 것이다.
본 발명의 일 태양에 의한 반도체 장치가 제공된다. 상기 반도체 장치는, 제 1 접속 단자, 제 2 접속 단자, 제 3 접속 단자, 및 제 1 신호 및 제 2 신호를 수신하여 동작하도록 구성된 제 1 회로 모듈을 포함하고, 모드 신호가 인가되지 않은 경우, 상기 제 1 회로 모듈은 상기 제 1 접속 단자로부터 상기 제 1 신호를 수신하고 상기 제 2 접속 단자로부터 상기 제 2 신호를 수신하며, 상기 모드 신호가 인가된 경우, 상기 제 1 회로 모듈은 상기 제 1 접속 단자로부터 상기 제 1 신호를 수신하고 상기 제 3 접속 단자로부터 상기 제 2 신호를 수신하여 동작하도록 구성될 수 있다.
상기 반도체 장치의 일 예에 의하면, 상기 반도체 장치가 접속 단자 별로 N개의 핀 데이터 지정 능력을 가지는 테스트 장비에 의해 테스트될 경우, 상기 모드 신호가 인가되는 동안 상기 제 2 접속 단자에 인가되는 신호들의 개수는 1개 내지 N개일 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 제 1 회로 모듈은 상기 제 1 신호 및 상기 제 2 신호를 포함하는 커맨드 신호를 수신하여 동작하도록 구성된 커맨드 디코더일 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 커맨드 디코더는, 상기 모드 신호가 인가되지 않은 경우 상기 제 1 접속 단자 및 상기 제 2 접속 단자로부터 상기 커맨드 신호를 수신하여 동작하고, 상기 모드 신호가 인가된 경우 상기 제 1 접속 단자 및 상기 제 3 접속 단자로부터 상기 커맨드 신호를 수신하여 동작하도록 구성될 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 반도체 장치는 상기 제 1 접속 단자 및 상기 제 2 접속 단자로부터 복수개의 신호를 수신하여 동작하도록 구성된 제 2 회로 모듈을 더 포함할 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 모드 신호가 인가되는 동안 상기 반도체 장치가 접속 단자 별로 N개의 단자 데이터 지정 능력을 가지는 테스트 장비에 의해 테스트될 경우, 상기 복수개의 신호 중 상기 제 2 접속 단자에 의해 인가되는 신호의 개수는 1개 내지 N개인 것을 특징으로 하는 반도체 장치.
상기 반도체 장치의 다른 예에 의하면, 상기 제 2 회로 모듈은 상기 복수개의 신호를 포함하는 어드레스 신호를 수신하여 동작하도록 구성된 어드레스 디코더일 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 제 1 회로 모듈은 신호 분배 유닛을 더 포함하고, 상기 신호 분배 유닛은, 모드 신호가 인가되지 않은 경우 상기 제 1 접속 단자와 상기 제 2 접속 단자와 상기 제 1 회로 모듈 사이를 전기적으로 연결하고, 상기 모드 신호가 인가된 경우 상기 제 3 접속 단자와 상기 제 1 회로 모듈 사이를 전기적으로 연결하도록 구성될 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 제 1 신호 및 상기 제 2 신호는 상기 제 1 회로 모듈의 제 1 동작 신호를 구성하고, 클록 신호와 동기화되어 상기 제 1 회로 모듈에 인가될 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 제 1 신호 및 상기 제 2 신호는 상기 클록 신호의 상승 에지 및 하강 에지와 동기화되어 상기 제 1 회로 모듈에 인가될 수 있다.
본 발명의 다른 태양에 의한 반도체 장치가 제공된다. 상기 반도체 장치는, 제 1 접속 단자, 제 2 접속 단자, 제 3 접속 단자, 제 1 신호 및 제 2 신호를 수신하여 동작하도록 구성된 제 1 회로 모듈, 및 상기 제 1 접속 단자, 상기 제 2 접속 단자, 및 상기 제 3 접속 단자로부터 수신된 신호를 상기 제 1 회로 모듈로 전달하도록 구성된 신호 분배 유닛을 포함하고, 모드 신호가 인가되지 않은 경우, 상기 신호 분배 유닛은 상기 제 2 접속 단자와 상기 제 1 회로 모듈 사이를 전기적으로 연결하며, 상기 모드 신호가 인가된 경우, 상기 신호 분배 유닛은 상기 제 3 접속 단자와 상기 제 1 회로 모듈 사이를 전기적으로 연결하도록 구성될 수 있다.
상기 반도체 장치의 일 예에 의하면, 상기 제 1 회로 모듈은 상기 제 1 신호 및 상기 제 2 신호를 포함하는 커맨드 신호를 수신하여 동작하도록 구성된 커맨드 디코더일 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 반도체 장치는 상기 제 1 접속 단자 및 상기 제 2 접속 단자로부터 어드레스 신호를 수신하여 동작하도록 구성된 어드레스 디코더를 더 포함할 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 모드 신호가 인가되지 않은 경우, 상기 커맨드 디코더는 상기 제 1 접속 단자 및 상기 제 2 접속 단자로부터 상기 커맨드 신호를 수신하여 동작하고, 상기 모드 신호가 인가된 경우, 상기 커맨드 디코더는 상기 제 1 접속 단자 및 상기 제 3 접속 단자로부터 상기 커맨드 신호를 수신하여 동작하도록 구성될 수 있다.
본 발명의 다른 태양에 의한 반도체 장치가 제공된다. 상기 반도체 장치는, 제 1 CA 핀, 제 2 CA 핀, DQS 핀, 어드레스 신호를 수신하여 동작하도록 구성된 어드레스 디코더, 및 커맨드 신호를 수신하여 동작하도록 구성된 커맨드 디코더를 포함하고, 상기 어드레스 디코더는 상기 제 1 CA 핀 및 상기 제 2 CA 핀으로부터 상기 어드레스 신호를 수신하며, 상기 커맨드 디코더는, 모드 신호가 인가되지 않은 경우 상기 제 1 CA 핀 및 상기 제 2 CA 핀으로부터 상기 커맨드 신호를 수신하며, 상기 모드 신호가 인가된 경우 상기 제 1 CA 핀 및 상기 DQS 핀으로부터 상기 커맨드 신호를 수신하여 동작하도록 구성될 수 있다.
상기 반도체 장치의 일 예에 의하면, 상기 커맨드 신호는 제 1 신호 및 제 2 신호를 포함하고, 상기 커맨드 디코더는, 상기 모드 신호가 인가되지 않은 경우, 상기 제 1 CA 핀으로부터 상기 제 1 신호를 수신하고 상기 제 2 CA 핀으로부터 상기 제 2 신호 모두를 수신하여 동작하며, 상기 모드 신호가 인가된 경우, 상기 제 1 CA 핀으로부터 상기 제 1 신호를 수신하고 상기 DQS 핀으로부터 상기 제 2 신호를 수신하여 동작하도록 구성될 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 어드레스 신호 및 상기 커맨드 신호는 테스트 장비에 의해 생성될 수 있다. 이 경우, 상기 테스트 장비의 핀 별 핀 데이터 지정 능력의 개수는, 상기 모드 신호가 인가되는 동안에 상기 제 2 CA 핀에 인가되는 신호의 개수보다 클 수 있다. 또한, 상기 테스트 장비의 핀 별 핀 데이터 지정 능력의 개수는, 상기 어드레스 신호 중 상기 제 2 CA 핀에 인가되는 신호의 개수보다 클 수 있다.
본 발명의 또 다른 태양에 의한 반도체 장치가 제공된다. 상기 반도체 장치는, 복수개의 제 1 접속 단자, 적어도 하나의 제 2 접속 단자, 및 제 1 신호 및 제 2 신호를 수신하여 동작하도록 구성된 제 1 회로 모듈을 포함하고, 모드 신호가 인가되지 않은 경우, 상기 제 1 회로 모듈은 상기 복수개의 제 1 접속 단자로부터 상기 제 1 신호 및 상기 제 2 신호를 수신하고, 상기 모드 신호가 인가된 경우, 상기 제 1 회로 모듈은 상기 복수개의 제 1 접속 단자로부터 상기 제 1 신호를 수신하고 상기 제 2 접속 단자로부터 상기 제 2 신호를 수신하여 동작하도록 구성될 수 있다.
본 발명의 실시예들에 따른 반도체 장치는, 내부에 구현된 집적 회로를 통해 테스트 신호를 디코딩할 수 있다. 따라서 채널 당 핀 데이터를 지정할 수 있는 능력이 제한적인 기존 장비를 사용하더라도, 상기 집적 회로에 의해 테스트 신호를 분배함으로써 테스트가 수행될 수 있다. 결국 추가 테스트 장비를 구현하여야 할 필요가 없으므로, 원가 절감을 달성할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1의 신호 분배 유닛이 구체적으로 구현된 예를 나타낸 반도체 장치의 블록도이다.
도 3 및 도 4는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치를 사용하여, 클록 신호에 따라 접속 단자 별로 인가되는 신호를 나타낸 도표이다.
도 5는 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 장치를 개략적으로 나타낸 블록도이다.
도 6은 도 5의 반도체 장치에 인가되는 신호로서, 핀 별로 인가되는 신호 및 그에 따른 동작 특성을 나타낸 진리표(truth table)이다.
도 7은 도 5의 반도체 장치에 인가되는 신호 중, 클록 신호의 상승 에지 및 하강 에지와 동기화되어 제 1 CA 핀 및 제 2 CA 핀에 인가되는 신호들을 나타낸 타이밍도이다.
도 8 및 도 9는 모드 신호의 인가 여부에 따른, 클록 신호와 동기화된 신호들을 핀별로 나타낸 표이다.
도 10 및 도 11은 상기 핀 중 특히 제 1 CA 핀, 제 2 CA 핀, 및 DQS0 핀에 인가되는 신호들을 나타낸 표를 도시한다.
도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치를 개략적으로 나타낸 블록도이다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 14는 본 발명의 기술적 사상에 의한 실시예에 따른 메모리 모듈을 테스트 하기 위한 테스트 장비를 나타낸 블록도이다.
도 15는 본 발명의 기술적 사상에 의한 실시예에 따른 메모리 모듈을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치(100a)를 개략적으로 나타낸 블록도이다. 도 2는 도 1의 신호 분배 유닛(50)이 구체적으로 구현된 예를 나타낸 반도체 장치(100b)의 블록도이다.
도 1및 도 2를 참조하면, 반도체 장치(100a, 100b)는 제 1 접속 단자(10), 제 2 접속 단자(20), 제 3 접속 단자(30), 신호 분배 유닛(50), 제 1 회로 모듈(60), 및 제 2 회로 모듈(70)을 포함할 수 있다.
제 1 접속 단자 내지 제 3 접속 단자(10, 20, 30)는 제 1 회로 모듈(60) 및 제 2 회로 모듈(70)의 동작에 필요한 제 1 동작 신호(OS1) 및 제 2 동작 신호(OS2)를 전달하는 기능을 수행한다. 비록 도 1에는 3개의 접속 단자들(10, 20, 30)만이 개시되어 있지만, 본 발명은 이에 제한되지 않는다. 즉, 더 많은 수의 접속 단자들이 반도체 장치(100a, 100b) 내에 포함될 수 있다.
제 1 회로 모듈(60) 및 제 2 회로 모듈(70)은 각각이 특정 기능을 수행하도록 구성될 수 있다. 제 1 회로 모듈(60) 및 제 2 회로 모듈(70)은 각각 제 1 동작 신호(OS1) 및 제 2 동작 신호(OS2)에 의해 동작될 수 있다. 제 1 회로 모듈(60) 및 제 2 회로 모듈(70)은 반도체 칩 내에서 구현된 트랜지스터, 수동 소자 등을 포함할 수 있다.
예를 들어, 제 1 회로 모듈(60)은 제 1 신호(S1) 및 제 2 신호(S2)로 구성된 커맨드 신호를 수신하여 동작하도록 구성된 커맨드 디코더일 수 있다. 또한, 제 2 회로 모듈(70)은 제 3 신호(S3) 및 제 4 신호(S4)로 구성된 어드레스 신호를 수신하여 동작하도록 구성된 어드레스 디코더일 수 있다. 상기 커맨드 디코더 및 상기 어드레스 디코더에 대해서는 도 5에서 더욱 자세히 설명하기로 한다.
더욱 구체적으로, 제 1 동작 신호(OS1)는 제 1 신호(S1) 및 제 2 신호(S2)를 포함할 수 있다. 따라서 제 1 회로 모듈(60)은 제 1 신호(S1) 및 제 2 신호(S2)를 수신하여 동작하도록 구성될 수 있다. 또한, 제 2 동작 신호(OS2)는 제 3 신호(S3) 및 제 4 신호(S4)를 포함할 수 있다. 따라서 제 2 회로 모듈(70)은 제 3 신호(S3) 및 제 4 신호(S4)를 수신하여 동작하도록 구성될 수 있다.
이 경우, 제 1 동작 신호(OS1) 및 제 2 동작 신호(OS2)는 제 1 접속 단자(10) 및 제 2 접속 단자(20)에 의해 전송될 수 있다. 더욱 구체적으로, 이 경우 제 1 접속 단자(10)는 제 1 신호(S1) 및 제 3 신호(S3)를 전달하고, 제 2 접속 단자(20)는 제 2 신호(S2) 및 제 4 신호(S4)를 전달할 수 있다. 선택적으로, 제 2 신호(S2)는 제 3 접속 단자(30)에 의해서 전송될 수도 있다.
비록 도 1에는 제 1 회로 모듈(60) 및 제 2 회로 모듈(70)만이 개시되어 있지만, 본 발명은 이에 제한되지 않는다. 즉, 더 많은 수의 회로 모듈들이 반도체 장치(100a, 100b) 내에 포함될 수 있으며, 이 경우 제 1 접속 단자 내지 제 3 접속 단자(10, 20, 30)는 상기 회로 모듈들의 동작에 필요한 신호들을 더 전달할 수 있다.
신호 분배 유닛(50)은 제 2 접속 단자(20)에 의해 제 2 신호(S2)가 제 1 회로 모듈(60)로 전송되는지 또는 제 3 접속 단자(30)에 의해 제 2 신호(S2)가 제 1 회로 모듈(60)로 전송되는지 여부를 제어할 수 있다. 예를 들어, 모드 신호(MS)가 인가되지 않은 경우, 신호 분배 유닛(50)은 제 2 접속 단자(20)와 제 1 회로 모듈(60) 사이를 전기적으로 연결하고, 모드 신호(MS)가 인가된 경우, 신호 분배 유닛(50)은 제 3 접속 단자(30)와 제 1 회로 모듈(60) 사이를 전기적으로 연결하도록 구성될 수 있다.
예를 들어, 도 2에서 나타난 바와 같이, 신호 분배 유닛(50)이 별도의 회로 모듈로 구현된 경우, 신호 분배 유닛(50)은 제 1 접속 단자 내지 제 3 접속 단자(10, 20, 30)로부터 수신된 신호를 제 1 회로 모듈(60) 및 제 2 회로 모듈(70)로 전달하도록 구성될 수 있다.
먼저, 제 1 신호(S1)가 제 1 접속 단자(10)로부터 제 1 회로 모듈(60)로 전송되도록, 신호 분배 유닛(50)은 제 1 회로 모듈(60)과 제 1 접속 단자(10)를 전기적으로 연결할 수 있다. 또한, 제 2 신호(S2)가 모드 신호(MS)에 따라 제 2 접속 단자(20) 또는 제 3 접속 단자(30)로부터 제 1 회로 모듈(60)로 전송되도록, 신호 분배 유닛(50)은 제 1 회로 모듈(60)과 제 2 접속 단자(20) 및 제 3 접속 단자(30)를 전기적으로 연결할 수 있다.
더욱 구체적으로, 모드 신호(MS)가 인가되지 않은 경우, 즉 모드 신호(MS)가 로우(low) 상태인 경우, 모드 신호(MS)는 제 2 스위치(52)를 턴 오프 시키고, 인버터(53)에 의해 반전되어 제 1 스위치(51)를 턴 온 시킬 수 있다. 따라서 제 2 접속 단자(20)와 제 1 회로 모듈(60)이 전기적으로 연결될 수 있다. 반면에, 모드 신호(MS)가 인가된 경우, 즉 모드 신호(MS)가 하이(high) 상태인 경우, 모드 신호(MS)는 제 2 스위치(52)를 턴 온 시키고, 인버터(53)에 의해 반전되어 제 1 스위치(51)를 턴 오프 시킬 수 있다. 따라서 제 3 접속 단자(30)와 제 1 회로 모듈(60)이 전기적으로 연결될 수 있다.
요약하면, 모드 신호(MS)가 인가되지 않은 경우, 제 1 회로 모듈(60)은 제 1 접속 단자(10) 및 제 2 접속 단자(20)로부터 제 1 동작 신호(OS1)를 수신하여 동작하고, 모드 신호(MS)가 인가된 경우, 제 1 회로 모듈(60)은 제 1 접속 단자(10) 및 제 3 접속 단자(30)로부터 제 1 동작 신호(OS1)를 수신하여 동작하도록 구성된다.
나아가, 제 3 신호(S3) 및 제 4 신호(S4)가 각각 제 1 접속 단자(10) 및 제 2 접속 단자(20)로부터 제 2 회로 모듈(70)로 전송되도록, 신호 분배 유닛(50)은 제 2 회로 모듈(70)과 제 1 접속 단자(10) 및 제 2 접속 단자(20)를 전기적으로 연결할 수 있다. 상기 도 2에 나타난 회로 구성은 순전한 도시적인 목적으로 설명된 것일 뿐 본 발명의 청구범위를 제한하는 의도가 아님에 유의한다.
비록 도 2에서는 신호 분배 유닛(50)이 별도의 회로 모듈로 구현된 실시예가 도시되었지만, 본 발명은 이에 제한되지 않는다. 즉, 신호 분배 유닛(50)은 별도의 회로 모듈로 구현될 수도 있고, 제 1 회로 모듈(60) 내에서 구현될 수도 있다.
신호 분배 유닛(50)이 제 1 회로 모듈(60) 내에서 구현된 경우, 제 1 회로 모듈(60)은, 모드 신호(MS)가 인가되지 않은 경우 제 2 접속 단자(20)로부터 제 2 신호(S2)를 수신하고, 모드 신호(MS)가 인가된 경우 제 3 접속 단자(30)로부터 제 2 신호(S2)를 수신하도록 구성될 수 있다.
제 1 회로 모듈(60)이 커맨드 신호를 수신하여 동작하는 커맨드 디코더인 경우, 상기 커맨드 디코더는, 모드 신호(MS)가 인가되지 않은 경우 상기 제 1 접속 단자(10) 및 상기 제 2 접속 단자(20)로부터 상기 커맨드 신호를 수신하고, 상기 모드 신호(MS)가 인가된 경우, 상기 커맨드 디코더는 상기 제 1 접속 단자(10) 및 상기 제 3 접속 단자(30)로부터 상기 커맨드 신호를 수신하도록 구성될 수 있다.
도 3 및 도 4는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치(100a, 100b)를 사용하여, 클록 신호에 따라 접속 단자 별로 인가되는 신호를 나타낸 도표이다.
제 1 신호(S1) 내지 제 4 신호(S4)는 복수개의 비트 신호들을 포함할 수 있다. 본 실시예의 경우 제 1 신호(S1) 내지 제 4 신호(S4)가 각각 하나의 비트 신호에 해당함을 전제로 하여 설명하기로 한다. 따라서 본 실시예에서, 제 1 회로 모듈(60)에 인가되는 제 1 동작 신호(OS1)는 제 1 신호(S1) 및 제 2 신호(S2)로 구성된 2비트의 신호이고, 제 2 회로 모듈(70)에 인가되는 제 2 동작 신호(OS2)는 제 3 신호(S3) 및 제 4 신호(S4)로 구성된 2비트의 신호이다.
도 2 내지 도 4를 참조하면, 제 1 신호(S1) 내지 제 4 신호(S4)는 클록 신호와 동기화되어 상기 제 1 회로 모듈(60) 및 제 2 회로 모듈(70)에 인가될 수 있다. 더욱 구체적으로, 제 1 신호(S1) 내지 제 4 신호(S4)는 클록 신호의 상승 에지 및 하강 에지와 동기화되어 상기 제 1 회로 모듈(60) 및 제 2 회로 모듈(70)에 인가될 수 있다.
제 1 접속 단자 내지 제 3 접속 단자(10, 20, 30)는 테스트 장비(미도시)와 전기적으로 연결될 수 있다. 이 경우 상기 테스트 장비는 반도체 장치(100a, 100b) 내 구성요소(예를 들어, 제 1 회로 모듈(60) 및 제 2 회로 모듈(70)이 소정의 요건을 충족하도록 동작하는지 여부를 판단하기 위해, 제 1 접속 단자 내지 제 3 접속 단자(10, 20, 30)를 통해 신호들(예를 들어, 제 1 동작 신호(OS1) 및 제 2 동작 신호(OS2))을 인가할 수 있다.
예를 들어, 도 3의 경우는 모드 신호(MS)가 인가되지 않은 경우로서, 상기 테스트 장비는 제 1 신호(S1) 및 제 3 신호(S3)를 제 1 접속 단자(10)에 인가할 수 있고, 제 2 신호(S2) 및 제 4 신호(S4)를 제 2 접속 단자(20)에 인가할 수 있다.
이 경우, 예를 들어, 상기 테스트 장비는 제 2 접속 단자(20)에 2가지 종류의 신호(즉, 제 2 신호(S2) 및 제 4 신호(S4))를 인가한다. 이는 상기 테스트 장비가 하나의 채널에 2가지 종류의 핀 데이터를 할당하고 상기 핀 데이터를 실시간으로 선택 및 제어한다는 것을 의미한다.
따라서 모드 신호(MS)가 인가되지 않는 경우의 회로 구성에서, 상기 테스트 장비가 반도체 장치(100a, 100b)의 동작 여부를 테스트하기 위해 제 2 접속 단자(20)에 제 2 신호(S2) 및 제 4 신호(S4)를 인가할 경우, 상기 테스트 장비는 채널 당(즉, 접속 단자 당) 적어도 2가지 핀 데이터를 지정할 수 있어야 하며, 예를 들어, 1개의 핀 데이터 지정만이 가능한 기존의 테스트 장비는 사용될 수 없다.
그러나, 도 4의 경우, 즉 모드 신호(MS)가 인가된 경우, 제 2 신호(S2)가 제 3 접속 단자(30)에 인가되더라도 신호 분배 유닛(50)에 의해 제 3 접속 단자(30)에 인가된 제 2 신호(S2)가 제 1 회로 모듈(60)로 전달될 수 있다. 따라서 제 2 접속 단자(20) 및 제 3 접속 단자(30)에 인가되는 신호의 종류는 각각 1개로 감소하게 되고, 1개의 핀 데이터 지정만이 가능한 기존의 테스트 장비가 사용될 수 있다.
즉, 본 발명의 기술적 사상에 의한 실시예들에 따르면, 모드 신호(MS)가 인가된 경우, 제 2 접속 단자(20)에 인가되는 제 1 회로 모듈(60)과 관련된 신호(즉, 제 2 신호(S2))를 제 3 접속 단자(30)로 하여금 인가되도록 하고, 제 2 회로 모듈(70)과 관련된 신호(즉, 제 4 신호(S4))를 제 2 접속 단자(20)로 하여금 인가되도록 함으로써, 적은 수의 핀 데이터 지정만이 가능한 기존의 테스트 장비를 사용하여 반도체 장치의 테스트를 수행할 수 있다.
비록 도 1 내지 도 4가 접속 단자에 2개의 신호가 인가되는 경우에 1개의 핀 데이터 지정이 가능한 기존의 테스트 장비를 사용할 수 있는 단순한 예만을 도시하였지만, 본 발명의 기술 사상은 더욱 확장되고 일반화될 수 있다.
즉, 예를 들어, 제 1 동작 신호(OS1)를 구성하는 제 1 신호(S1) 및 제 2 신호(S2) 각각이 복수개의 신호들(예를 들어, 비트 신호들)로 구성되고, 제 2 동작 신호(OS2)를 구성하는 제 3 신호(S3) 및 제 4 신호(S4) 각각이 복수개의 신호들(예를 들어, 비트 신호들)로 구성된 경우에도 본 발명이 적용될 수 있다.
이 경우, 반도체 장치(100a, 100b)가 접속 단자 별로 N개의 핀 데이터 지정 능력을 가지는 종래의 테스트 장비에 의해 테스트될 경우, 상기 제 2 접속 단자(20)에 인가되는 신호들(즉, 비트 신호들)의 개수는 1개 내지 N개 즉, N개 이하일 수 있다.
더욱 구체적으로, 모드 신호(MS)가 인가된 경우 제 1 회로 모듈(60)과 관련된 신호들은 제 3 접속 단자(30)를 통해 전달되고, 제 2 회로 모듈(70)에 관한 신호들만이 제 2 회로 모듈(70)에 전달될 수 있다. 따라서 반도체 장치(100a, 100b)가 접속 단자 별로 N개의 핀 데이터 지정 능력을 가지는 종래의 테스트 장비에 의해 테스트될 경우, 제 2 회로 모듈(70)을 동작시키기 위한 제 2 동작 신호(OS2) 중 상기 제 2 접속 단자(20)에 인가되는 신호들의 개수는 1개 내지 N개 즉, N개 이하일 수 있다.
이와 같이, 본 발명의 실시예들에 따른 반도체 장치(100a, 100b)는, 내부에 구현된 집적 회로를 통해 테스트 신호를 디코딩할 수 있다. 따라서 채널 당 핀 데이터를 지정할 수 있는 능력이 제한적인 기존 장비를 사용하더라도, 상기 집적 회로에 의해 테스트 신호를 분배함으로써 테스트가 수행될 수 있다. 결국 추가 테스트 장비를 구매하여야 할 필요가 없으므로, 원가 절감을 달성할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 장치(100c)를 개략적으로 나타낸 블록도이다. 이 실시예에 따른 반도체 장치(100c)는 도 1 및 도 2의 실시예들에 따른 반도체 장치(100a, 100b)의 변형예일 수 있다. 이하 실시예들 간에 중복되는 설명은 생략하기로 한다
도 5를 참조하면, 반도체 장치(100c)는 DRAM(dynamic random access memory)과 같은 메모리 장치일 수 있다. 특히, 반도체 장치(100c)는 DDR(double data rate) DRAM일 수 있으며, 이 경우 반도체 장치는 메모리 장치의 커맨드 및 어드레스 핀을 나타내는 CA 핀들(CA) 및 데이터 스트로브 핀인 DQS 핀들(DQS), 어드레스 디코더(70'), 및 커맨드 디코더(60')를 포함할 수 있다. 복수개의 CA 핀들(CA)은 제 0 CA 핀 내지 제 9 CA 핀(CA0 - CA9)을 포함할 수 있고, 복수개의 DQS 핀들(DQS)은 DQS0 핀(DQS0) 및 DQS0B 핀(DQS0B)을 포함할 수 있다.
예를 들어, DDR 모드에서 사용되는 데이터 스트로브 핀인 DQS 핀들(DQS)은 SDR 모드에서는 더미 핀으로 기능할 수 있다. 따라서 반도체 장치(100c)는 예를 들어, SDR 모드로 동작하는 테스트 동안, DQS 핀을 더미 핀으로 사용할 수 있다.
이 경우, 복수개의 CA 핀들(CA) 중 제 1 CA 핀(CA1) 및 제 2 CA 핀(CA2)은 도 1 및 도 2의 실시예의 제 1 접속 단자(10) 및 제 2 접속 단자(20)와 각각 대응될 수 있다. 또한, DQS0 핀(DQS0)은 도 1 및 도 2의 실시예의 제 3 접속 단자(30)와 대응될 수 있고, 커맨드 디코더(60') 및 어드레스 디코더(70')는 제 1 회로 모듈(60) 및 제 2 회로 모듈(70)과 각각 대응될 수 있다.
따라서, 어드레스 디코더(70')는 제 1 CA 핀(CA1) 및 제 2 CA 핀(CA2)으로부터 어드레스 신호(AS)를 수신하여 동작하도록 구성될 수 있다. 또한, 커맨드 디코더(60')는, 모드 신호(MS)가 인가되지 않은 경우 제 1 CA 핀(CA1) 및 제 2 CA 핀(CA2)으로부터 커맨드 신호(CS)를 수신하여 동작하고, 모드 신호(MS)가 인가된 경우 제 1 CA 핀(CA1) 및 DQS0 핀(DQS0)으로부터 커맨드 신호(CS)를 수신하여 동작하도록 구성될 수 있다.
여기서 커맨드 신호(CS)는 제 1 신호(S1) 및 제 2 신호(S2)를 포함할 수 있다. 제 1 신호(S1)는 커맨드 신호(CS) 중 제 1 CA 핀(CA1)을 통해 전달되는 신호로 정의되고, 제 2 신호(S2)는 커맨드 신호(CS) 중 제 2 CA 핀(CA2) 또는 DQS0 핀(DQS0)을 통해 전달되는 신호로 정의될 수 있다.
또한, 어드레스 신호(AS)는 제 3 신호(S3) 및 제 4 신호(S4)를 포함할 수 있다. 제 3 신호(S3)는 어드레스 신호(AS) 중 제 1 CA 핀(CA1)을 통해 전달되는 신호로 정의되고, 제 4 신호(S4)는 어드레스 신호(AS) 중 제 2 CA 핀(CA2)을 통해 전달되는 신호로 정의될 수 있다.
이 경우, 커맨드 디코더(60')는, 모드 신호(MS)가 인가되지 않은 경우 제 1 CA 핀(CA1)으로부터 제 1 신호(S1)를 수신하고 제 2 CA 핀(CA2)으로부터 제 2 신호(S2)를 수신하여 동작하고, 모드 신호(MS)가 인가된 경우 제 1 CA 핀(CA1)으로부터 제 1 신호(S1)를 수신하고 DQS0 핀(DQS0)으로부터 제 2 신호(S2)를 수신하여 동작하도록 구성될 수 있다.
어드레스 신호(AS) 및 커맨드 신호(CS)는 테스트 장비(도 14의 1050)에 의해 생성될 수 있다. 이 경우 상기 테스트 장비는 어드레스 신호(AS) 및 커맨드 신호(CS)를 생성하여 반도체 장치(100c)에 전달할 수 있다.
어드레스 신호(AS) 및 커맨드 신호(CS)를 구성하는 비트 신호들(예를 들어, 제 1 신호(S1) 내지 제 4 신호(S4))은, CA 핀들(CA)을 통해 어드레스 디코더(70') 및 커맨드 디코더(60')로 전달된다. 어드레스 디코더(70') 및 커맨드 디코더(60')는 상기 비트 신호들을 디코딩하여 메모리 셀로 전달하고, 그에 따라 메모리 셀 내 위치하는 특정 셀에 대한 데이터의 읽기 동작 및/또는 쓰기 동작 등이 수행된다. 상기 동작과 관련하여서는 도 6 내지 도 11에서 더욱 구체적으로 설명하기로 한다.
이 경우, 상기 테스트 장비의 핀 별 핀 데이터 지정 능력의 개수는, 모드 신호(MS)가 인가되는 동안 제 2 CA 핀(CA2)에 인가되는 신호의 개수보다 클 수 있다. 더욱 구체적으로, 상기 테스트 장비의 핀 별 핀 데이터 지정 능력의 개수는, 어드레스 디코더(70')에 인가되는 어드레스 신호(AS) 중 제 2 CA 핀(CA2)에 인가되는 신호(예를 들어, 제 4 신호(S4))의 개수보다 클 수 있다. 따라서 더 적은 핀 데이터 지정 능력을 가진 종래의 테스트 장비를 사용하여 반도체 장치(100c)의 테스트가 수행될 수 있다.
이와 같은 본 발명의 특징은 다른 핀(예를 들어, 제 3 CA 핀(CA3))에도 적용될 수 있다. 제 3 CA 핀(CA3)에서, 모드 신호(MS)가 인가되는지 여부와 관계 없이, 어드레스 신호(AS) 중 제 3 CA 핀(CA3)에 인가되는 신호들은 어드레스 디코더(70')로 직접 전송된다. 반면에, 모드 신호(MS)가 인가되지 않는 경우, 커맨드 신호(CS)를 구성하는 부분신호들 중 제 3 CA 핀(CA3)에 인가되는 부분 신호들(P)은 커맨드 디코더(60')로 직접 인가되지만, 모드 신호(MS)가 인가된 경우, 상기 부분 신호들(P)은 DQS0B 핀(DQS0B)을 통해서 커맨드 디코더(60')로 전송될 수 있다.
따라서, 커맨드 디코더(60')는, 모드 신호(MS)가 인가되지 않은 경우 제 3 CA 핀(CA3)으로부터 상기 부분 신호(P)를 수신하여 동작하고, 모드 신호(MS)가 인가된 경우 DQS0B 핀(DQS0B)으로부터 상기 부분 신호(P)를 수신하여 동작하도록 구성될 수 있다.
이와 같이 모드 신호(MS)가 인가된 경우에 커맨드 디코더(60') 중 기존 제 3 CA 핀(CA3)에 인가되는 신호들(상기 부분 신호와 대응됨)을 DQS0B 핀(DQS0B)을 통해 커맨드 디코더(60')로 전송함으로써, 더 적은 핀 데이터 지정 능력을 가진 종래의 테스트 장비를 사용하여 반도체 장치(100c)의 테스트가 수행될 수 있다.
도 6은 도 5의 반도체 장치(100c)에 인가되는 신호로서, 핀 별로 인가되는 신호 및 그에 따른 동작 특성을 나타낸 진리표(truth table)이다. 또한, 도 7은 도 5의 반도체 장치(100c)에 인가되는 신호 중, 클록 신호의 상승 에지 및 하강 에지와 동기화되어 제 1 CA 핀(CA1) 및 제 2 CA 핀(CA2)에 인가되는 신호들을 나타낸 타이밍도이다.
더욱 구체적으로, 도 6의 진리표는 국제 반도체공학 표준 협의기구(joint electron device engineering council, JEDEC)에서 발표된 DDR DRAM의 스페시피케이션(specification)에 기초하여, DDR DRAM의 핀 별로 인가되는 신호 및 동작 특성을 나타낸 것이다.
도 6 및 도 7을 참조하면, 테스트 장비는 반도체 장치(100c) 내 메모리 셀에 저장된 데이터를 읽기 위해, 액티브 동작(ACTIVE), 리드 동작(READ), 및 MRR 동작(MRR)을 수행할 수 있다. 이와 같은 동작들을 수행하기 위해서는, 메모리 셀 내 특정 셀의 위치를 지정하기 위한 어드레스 신호(AS)와 읽기 동작을 수행하도록 하는 커맨드 신호(CS)가 각각 어드레스 디코더(70') 및 커맨드 디코더(60')에 전달되어야 한다. 어드레스 신호(AS) 및 커맨드 신호(CS)는 제 0 CA 핀 내지 제 9 CA 핀(CA0 - CA9) 및/또는 DQS 핀(DQS)을 통해 전달될 수 있다.
더욱 구체적으로, 액티브 동작(ACTIVE)을 수행하기 위해, 테스트 장비는, 클록 신호의 상승 에지에서, 제 0 CA 핀 내지 제 9 CA 핀(CA0 - CA9)에 커맨드 신호(CS)를 구성하는 부분 신호(L, H) 및 어드레스 신호(AS)를 구성하는 부분 신호(R8, R9, R10, R11, R12, BA0, BA1, BA2)를 인가할 수 있고, 클록 신호의 하강 에지에서, 제 0 CA 핀 내지 제 9 CA 핀(CA0 - CA9)에 어드레스 신호(AS)를 구성하는 부분 신호(R0, R1, R2, R3, R4, R5, R6, R7, R13, R14)를 인가할 수 있다.
이후, 리드 동작(READ) 및 MRR 동작(MRR)을 수행하기 위해, 테스트 장비는 클록 신호의 상승 에지 및 하강 에지에서 커맨드 신호(CS) 및 어드레스 신호(AS)의 부분 신호들을 인가할 수 있다. 상기 부분 신호들에 대한 정보는 도 6의 진리표에 상세히 기재되어 있으므로, 이에 대한 자세한 설명은 생략하기로 한다.
특히, 도 6 및 도 7을 참조하면, 제 1 CA 핀(CA1)에서 액티브 동작(ACTIVE) 동안 커맨드 신호(CS)를 구성하는 제 1 신호(S1, H) 및 어드레스 신호(AS)를 구성하는 제 3 신호(S3, R1)가 인가된다. 이후, 제 1 CA 핀(CA1)에서, 리드 동작(READ) 동안 커맨드 신호(CS)를 구성하는 제 1 신호(S1, L) 및 어드레스 신호(AS)를 구성하는 제 3 신호(S3, C3)가 인가되고, MRR 동작(MRR) 동안, 커맨드 신호(CS)를 구성하는 제 1 신호(S1, L) 및 어드레스 신호(AS)를 구성하는 제 3 신호(S3, MA7)가 인가된다.
한편, 제 2 CA 핀(CA2)의 경우, 액티브 동작(ACTIVE) 동안 어드레스 신호(AS)를 구성하는 제 4 신호들(S4, R8, R2)이 인가된다. 이후, 제 2 CA 핀(CA2)에서, 리드 동작(READ) 동안 커맨드 신호(CS)를 구성하는 제 2 신호(S1, H) 및 어드레스 신호(AS)를 구성하는 제 4 신호(S4, C4)가 인가되고, MRR 동작(MRR) 동안, 커맨드 신호(CS)를 구성하는 제 2 신호(S2, L)가 인가된다.
도 8 및 도 9는 모드 신호(MS)의 인가 여부에 따른, 클록 신호와 동기화된 신호들을 핀별로 나타낸 표이고, 도 10 및 도 11은 상기 핀 중 특히 제 1 CA 핀(CA1), 제 2 CA 핀(CA2), 및 DQS0 핀(DQS0)에 인가되는 신호들을 나타낸 표를 도시한다.
따라서 도 8 및 도 10은 모드 신호(MS)가 인가되지 않는 경우의 도 5의 반도체 장치(100c)의 동작을 나타낸 것이고, 도 9 및 도 11은 모드 신호(MS)가 인가된 경우의 도 5의 반도체 장치(100c)의 동작을 나타낸 것이다. 이하 반도제 장치(100c)에 대한 중복되는 설명은 생략하기로 한다.
도 8 및 도 10을 참조하면, 모드 신호(MS)가 인가되지 않은 경우, 테스트 장비는 제 2 CA 핀(CA2)에 커맨드 신호(CS)를 구성하는 제 2 신호(S2, L/H, L/H, 클록 신호의 2번째 및 3번째 상승 에지와 동기화됨) 및 어드레스 신호(AS)를 구성하는 제 4 신호(S4, R8, R2, C4, OP0)를 인가할 수 있다. 이 경우 테스트 장비는 제 2 CA 핀(CA2)에 총 6개의 핀 데이터(즉, R8, R2, L/H, C4, L/H, OP0)를 할당하여야 한다. 따라서 6개보다 적은 수의 핀 데이터 지정 능력을 가지는 기존의 테스트 장비를 이용하여 반도체 장치(100c)의 테스트를 수행하는 것은 불가능하다.
그러나, 도 9 및 도 11을 참조하면, 모드 신호(MS)가 인가된 경우, 테스트 장비는 제 2 CA 핀(CA2)에 어드레스 신호(AS)를 구성하는 제 4 신호(S4, R8, R2, C4, OP0)만을 인가하고, DQS0 핀(DQS0)에 커맨드 신호(CS)를 구성하는 제 2 신호(S2, L/H, L/H, 클록 신호의 2번째 및 3번째 상승 에지와 동기화됨)를 인가할 수 있다. 이 경우 테스트 장비는 제 2 CA 핀(CA2)에 4개의 제 4 신호(S4) 즉, 총 4개의 핀 데이터만을 할당할 수 있다. 따라서 6개보다 적은 수의 핀 데이터 지정 능력을 가지는 기존의 테스트 장비(예를 들어, 4개 또는 5개의 핀 데이터 지정 능력을 가지는 테스트 장비)를 이용하여 반도체 장치(100c)의 테스트가 수행될 수 있다.
도 8 내지 도 11을 참조하면, 제 1 CA 핀(CA1)의 경우, 모드 신호(MS)가 인가되는지 여부와 관계 없이, 커맨드 신호(CS)를 구성하는 제 1 신호(S1)(S1, L/H, L/H, 클록 신호의 1번째 내지 3번째 상승 에지와 동기화됨) 및 어드레스 신호(AS)를 구성하는 제 3 신호(S3, R1, C3, MA7)가 제 1 CA 핀(CA1)에 인가된다. 즉, 제 1 CA 핀(CA1)에 대해서는 본 발명의 기술 사상이 적용되지 않은 상태이다.
한편, 도 8 및 도 9를 참조하면, 제 3 CA 핀(CA3)에 대해서도 본 발명의 기술 사상이 적용될 수 있다. 다시 말해, 모드 신호(MS)의 인가 여부에 따라 제 3 CA 핀(CA3)에 인가되는 신호의 개수가 변경될 수 있다.
모드 신호(MS)가 인가되지 않은 경우, 테스트 장비는 제 3 CA 핀(CA3)에 커맨드 신호(CS)를 구성하는 부분 신호(L/H, 클록 신호의 3번째 상승 에지와 동기화됨) 및 어드레스 신호(AS)를 구성하는 부분 신호(R9, R3, C0, C5, OP1)를 인가할 수 있다. 이 경우 테스트 장비는 제 3 CA 핀(CA3)에 총 6개의 핀 데이터(즉, R9, R3, C0, C5, L/H, OP1)를 할당하여야 한다. 따라서 6개보다 적은 수의 핀 데이터 지정 능력을 가지는 기존의 테스트 장비를 이용하여 반도체 장치(100c)의 테스트를 수행하는 것은 불가능하다.
그러나, 모드 신호(MS)가 인가된 경우, 테스트 장비는 제 3 CA 핀(CA3)에 어드레스 신호(AS)를 구성하는 부분 신호(R9, R3, C0, C5, OP1)만을 인가하고, DQS0B 핀(DQS0B)에 커맨드 신호(CS)를 구성하는 부분 신호(L/H, 클록 신호의 3번째 상승 에지와 동기화됨)를 인가할 수 있다. 이 경우 테스트 장비는 제 3 CA 핀(CA3)에 어드레스 관련 부분 신호 즉, 총 5개의 핀 데이터만을 할당할 수 있다. 따라서 6개보다 적은 수의 핀 데이터 지정 능력을 가지는 기존의 테스트 장비(예를 들어, 5개의 핀 데이터 지정 능력을 가지는 테스트 장비)를 이용하여 반도체 장치(100c)의 테스트가 수행될 수 있다.
비록 도 5 내지 도 11에서 본 발명의 기술적 사상이 커맨드 신호(CS), 어드레스 신호(AS), CA 핀(CA), DQS 핀(DQS)에 한정하여 설명되었지만, 본 발명은 이에 한정되지 않음에 유의한다. 즉, 본 발명의 기술적 사상은 메모리에 한정되지 않고, 핀 데이터 지정 기능이 작은 종래의 테스트 장비를 사용하여 피시험 소자의 테스트를 수행하는 경우에 적용될 수 있다. 또한, 본 발명의 기술적 사상은 특정 모드(즉, 모드 신호(MS)가 인가된 경우)에서 멀티 오퍼레이션 기능의 일부를 다른 핀으로 분리하는 경우라면 언제든지 적용될 수 있음이 이해되어야 한다.
도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치(100d)를 개략적으로 나타낸 블록도이다. 이 실시예에 따른 반도체 장치(100d)는 도 1 및 도 2의 실시예들에 따른 반도체 장치(100d)의 변형예일 수 있다. 이하 실시예들 간에 중복되는 설명은 생략하기로 한다
도 12를 참조하면, 반도체 장치(100d)는 복수개의 제 1 접속 단자(15), 적어도 하나의 제 2 접속 단자(30'), 제 1 회로 모듈(60), 및 제 2 회로 모듈(70)을 포함할 수 있다.
상술한 바와 같이, 제 1 회로 모듈(60)은 제 1 신호(S1) 및 제 2 신호(S2)를 포함하는 제 1 동작 신호(OS1)를 수신하여 동작하도록 구성될 수 있고, 제 2 회로 모듈(70)은 제 3 신호(S3) 및 제 4 신호(S4)를 포함하는 제 2 동작 신호(OS2)를 수신하여 동작하도록 구성될 수 있다.
또한, 복수개의 제 1 접속 단자(15)들은 도 1 및 도 2의 제 1 접속 단자(10) 및 제 2 접속 단자(20)와 대응될 수 있고, 제 2 접속 단자(30')는 도 1 및 도 2의 제 3 접속 단자(30)와 대응될 수 있다.
모드 신호(MS)가 인가되지 않은 경우, 제 1 회로 모듈(60) 및 제 2 회로 모듈(70)은 복수개의 제 1 접속 단자(15)로부터 제 1 신호(S1) 내지 제 4 신호(S4)를 수신할 수 있다.
모드 신호(MS)가 인가된 경우, 제 2 회로 모듈(70)은 복수개의 제 1 접속 단자(15)로부터 제 3 신호(S3) 및 제 4 신호(S4)를 수신하고, 제 1 회로 모듈(60)은 복수개의 제 1 접속 단자(15)로부터 제 1 신호(S1)를 수신하고, 제 2 접속 단자(30')로부터 제 2 신호(S2)를 수신할 수 있다.
이러한 신호의 분배를 위해 반도체 장치(100d)는 신호 분배 유닛(50)을 더 포함할 수 있고, 신호 분배 유닛(50)은 제 1 회로 모듈(60) 또는 제 2 회로 모듈(70) 내에 구현될 수도 있다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자를 포함하는 메모리 모듈(1000)을 나타내는 평면도이다.
도 13을 참조하면, 메모리 모듈(1000)은 복수개의 메모리 패키지들(1010) 및 복수개의 외부 단자들(1020)을 포함할 수 있다. 복수개의 메모리 패키지들(1010)은 본 발명의 반도체 장치들(100a 내지 100d)를 포함할 수 있다. 외부 단자(1020)는 각각의 메모리 패키지(1010) 내 반도체 장치(100a 내지 100d)의 접속 단자(예를 들어, CA 핀)와 전기적으로 연결될 수 있다. 외부 단자(1020)는 컴퓨팅 시스템(미도시)과 연결되어, 상기 컴퓨팅 시스템으로부터 커맨드 신호(CS) 및 어드레스 신호(AS) 등을 메모리 패키지(1010)로 전달할 수 있다. 또한 외부 단자(1020)는 각각의 메모리 패키지(1010) 내 반도체 장치(100a 내지 100d)에 저장된 데이터 신호를 상기 컴퓨팅 시스템으로 전달할 수 있다.
도 14는 본 발명의 기술적 사상에 의한 실시예에 따른 메모리 모듈(1000)이 테스트 장비(1050)에 의해 테스트되는 모습을 나타낸 것이다.
도 14를 참조하면, 테스트 장비(1050)는 메모리 모듈(1000)에 커맨드 신호 및 어드레스 신호를 인가하여, 메모리 모듈(1000) 내 메모리 셀에 저장된 데이터를 읽거나, 상기 메모리 셀에 데이터를 쓰는 동작을 수행할 수 있다.
예를 들어, 테스트 장비(1050)는 메모리 셀에 데이터를 저장하는 작업을 수행한 뒤, 상기 데이터를 다시 읽는 작업을 수행할 수 있다. 이 경우 테스트 장비(1050)가 상기 데이터를 기대 데이터와 비교함으로써 테스트 결과가 얻어질 수 있다.
다만 이러한 메모리 셀에 데이터를 쓰고 읽는 작업은 복수개의 데이터 셀에 대해서 수행된다. 따라서 테스트 장비(1050) 내 패턴 생성기(미도시)를 사용하여, 테스트 장비(1050)는 복수개의 부분 신호를 포함하는 커맨드 신호 및 주소 신호를 소정의 패턴에 따라 생성할 수 있다. 생성된 상기 커맨드 신호 및 상기 주소 신호는 메모리 모듈(1000)에 인가되며, 그에 따라 상기 읽기/쓰기 작업이 수행된다. 이러한 커맨드 신호 및 주소 신호의 생성을 위해서는 반도체 장치의 진리표에 관한 정보를 테스터가 가지고 있어야 한다.
예를 들어, 테스트 장비(1050)가 도 6과 같은 진리표에 따라 상기 커맨드 신호 및 상기 주소 신호의 부분 신호들을 생성하여 읽기 동작을 수행하고자 하는 경우, 테스트 장비(1050)는 도 7과 같이 제 2 CA 핀(CA2)에 액티브 동작(ACTIVE), 리드 동작(READ), 및 MRR 동작(MRR)을 수행할 수 있다. 이를 위해 테스트 장비(1050)는 5가지 종류의 핀 데이터(R8, R2, H, C4, L)를 지정하여야 한다. 따라서 5개의 핀 데이터 지정 능력을 가진 테스트 장비(1050)가 사용되어야 한다.
그러나 본 발명의 기술적 사상에 따라 반도체 장치를 테스트 하는 경우, 모드 신호(MS)가 인가됨에 따라, 신호 분배 유닛(도 1의 50) 또는 제 1 회로 모듈(도 1의 60) 내에 구성된 회로 등에 의해, 제 2 CA 핀(CA2)의 커맨드 신호의 부분 신호들이 다른 핀을 통해 전송되므로, 더 적은 핀 데이터 지정 능력(예를 들어, 3개)을 가진 테스트 장비(1050)를 이용하여 테스트가 수행될 수 있다.
도 15는 본 발명의 기술적 사상에 의한 실시예에 따른 메모리 모듈(도 13의 1000)을 포함하는 컴퓨팅 시스템(1100)을 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(1100)은 중앙 처리 장치(central process unit, CPU, 1110), 사용자 인터페이스(user interface, UI, 1130), 전원(1140), 및 메모리 모듈(1000)을 포함할 수 있다.
메모리 모듈(1000)은 시스템 버스(1120)를 통해, 중앙 처리 장치(1110), 사용자 인터페이스(1130) 및 전원(1140)에 전기적으로 연결된다. 사용자 인터페이스(1130)를 통해 제공되거나, 중앙 처리 장치(1110)를 통해 처리된 데이터는 메모리 모듈(1000)에 저장된다. 도면에 도시하지는 않았지만, 본 발명에 따른 컴퓨팅 시스템(1100)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor) 등을 더 포함할 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 제 1 접속 단자;
    제 2 접속 단자;
    제 3 접속 단자; 및
    제 1 신호 및 제 2 신호로 구성되는 제1 동작 신호에 응답하여 동작하는 제 1 회로 모듈;
    제 3 신호 및 제 4 신호로 구성되는 제2 동작 신호에 응답하여 동작하는 제 2 회로 모듈; 및
    모드 신호가 제1 상태일 때 상기 제1 접속 단자로부터 상기 제1 신호를 상기 제1 회로 모듈로 전송하고, 상기 제2 접속 단자로부터 상기 제2 신호를 상기 제1 회로 모듈로 전송하고, 상기 모드 신호가 제2 상태일 때 상기 제1 접속 단자로부터 상기 제1 신호를 상기 제1 회로 모듈로 전송하고, 상기 제3 접속 단자로부터 상기 제2 신호를 상기 제1 회로 모듈로 전송하는 신호 분배 유닛을 포함하고,
    상기 제2 회로 모듈은 상기 제1 접속 단자로부터 상기 제3 신호를 수신하고, 상기 제2 접속 당자로부터 상기 제4 신호를 수신하고,
    상기 모드 신호가 상기 제1 상태일 때 상기 제2 신호와 상기 제4 신호를 포함하는 N개의 신호가 상기 제2 접속 단자로 인가되고, 상기 모드 신호가 상기 제2 상태일 때 상기 제4 신호를 포함하는 N-1개의 신호가 상기 제2 접속 단자로 인가되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 장치는 접속 단자 별로 N-1개 핀 데이터를 지정할 수 있는 테스트 장비에 의해 테스트되고, 상기 모드 신호가 상기 제2 상태일 때 상기 N-1개 핀 데이터에 상응하는 N-1개 테스트 신호들이 상기 제2 접속 단자로 인가되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제 1 회로 모듈은 상기 제 1 동작 신호에 해당하는 커맨드 신호에 응답하여 동작하는 커맨드 디코더인 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 커맨드 디코더는,
    상기 모드 신호가 상기 제1 상태일 때, 상기 제 1 접속 단자 및 상기 제 2 접속 단자로부터 상기 커맨드 신호를 수신하여 동작하고,
    상기 모드 신호가 상기 제2 상태일 때, 상기 제 1 접속 단자 및 상기 제 3 접속 단자로부터 상기 커맨드 신호를 수신하여 동작하도록 구성된 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 회로 모듈은 상기 제 2 동작 신호에 해당하는 어드레스 신호에 응답하여 동작하는 어드레스 디코더인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 신호 분배 유닛은 상기 제1 회로 모듈 내부에 포함되고,
    상기 신호 분배 유닛은 상기 모드 신호가 상기 제1 상태일 때 상기 제1 접속 단자, 상기 제2 접속 단자 그리고 상기 제1 회로 모듈을 전기적으로 연결시키고, 상기 모드 신호가 상기 제2 상태일 때 상기 제1 접속 단자, 상기 제3 접속 단자 그리고 상기 제1 회로 모듈을 전기적으로 연결시키는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 신호와 상기 제2 신호는 상기 제1 회로 모듈로 인가되는 클럭 신호에 동기되는 것을 특징으로 하는 반도체 장치.
  8. 메모리 모듈에 포함되는 복수개의 반도체 장치들에서, 적어도 하나의 반도체 장치는
    제 1 접속 단자;
    제 2 접속 단자;
    제 3 접속 단자;
    제 1 신호 및 제 2 신호로 구성되는 제1 동작 신호에 응답하여 동작하는 제 1 회로 모듈;
    제 3 신호 및 제 4 신호로 구성되는 제2 동작 신호에 응답하여 동작하는 제 2 회로 모듈; 및
    상기 제1 접속 단자, 상기 제2 접속 단자 그리고 상기 제3 접속 단자로 수신되는 신호들을 상기 제1 회로 모듈로 전송하는 신호 분배 유닛을 포함하고,
    상기 신호 분배 유닛은
    모드 신호가 제1 상태일 때 상기 제2 접속 단자와 상기 제1 회로 모듈을 전기적으로 연결시키고, 상기 모드 신호가 제2 상태일 때 상기 제3 접속 단자와 상기 제1 회로 모듈을 전기적으로 연결시키고,
    상기 제2 회로 모듈은 상기 제1 접속 단자로부터 상기 제3 신호를 수신하고, 상기 제2 접속 당자로부터 상기 제4 신호를 수신하고,
    상기 모드 신호가 상기 제1 상태일 때 상기 제2 신호와 상기 제4 신호를 포함하는 N개의 신호가 상기 제2 접속 단자로 인가되고, 상기 모드 신호가 상기 제2 상태일 때 상기 제4 신호를 포함하는 N-1개의 신호가 상기 제2 접속 단자로 인가되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제 1 회로 모듈은 상기 제 1 동작 신호에 해당하는 커맨드 신호에 응답하여 동작하는 커맨드 디코더인 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 제2 회로 모듈은 상기 제 2 동작 신호에 해당하는 어드레스 신호에 응답하여 동작하는 어드레스 디코더인 것을 특징으로 하는 반도체 장치.
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