KR100885923B1 - 복수의 동작 특성에 따라 동작할 수 있는 반도체 메모리장치 및 그 제어 방법 - Google Patents

복수의 동작 특성에 따라 동작할 수 있는 반도체 메모리장치 및 그 제어 방법 Download PDF

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Abstract

복수의 동작 특성에 따라 동작할 수 있는 반도체 메모리 장치 및 그 제어 방법이 개시된다. 상기 반도체 메모리 장치는 제 1 내지 제 n 동작 특성(n은 자연수) 중 하나의 동작 특성에 따라 동작하는 반도체 메모리 장치에 있어서, 선택부 및 제 1 내지 제 n 제어 회로를 구비한다. 상기 선택부는 상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성을 선택하는 선택 신호를 출력한다. 상기 제 1 내지 제 n 제어 회로는 대응하는 제 1 내지 제 n 동작 특성에 따라 상기 반도체 메모리 장치의 동작을 제어하고, 상기 각각의 제 1 내지 제 n 제어 회로는 상기 선택 신호에 응답하여 인에이블 또는 디스에이블 된다. 상기 반도체 메모리 장치 및 그 제어 방법은 복수의 동작 특성 중 하나를 선택하여 동작함으로써, 상기 반도체 메모리 장치의 주변 환경의 변화에 대응하여 최적의 성능을 제공할 수 있는 장점이 있다.

Description

복수의 동작 특성에 따라 동작할 수 있는 반도체 메모리 장치 및 그 제어 방법{Semiconductor memory device for operating of a plurality of operating characteristics and method for controling the device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법의 흐름도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 복수의 동작 특성에 따라 동작할 수 있는 반도체 메모리 장치 및 그 제어 방법에 관한 것이다.
현재의 제품들은 무제한적으로 전원을 공급받을 수 있으나 고정된 장소에서만 사용할 수 있는 고정 제품들과 공급받아 놓은 전원을 이용하여 이동하면서 사용 할 수 있는 이동 제품들로 크게 분류할 수 있다. 고정 제품들의 경우에는 전원 공급의 제한이 없으므로 전력 소모를 감소시키는 것보다는 동작 속도를 증가시키는 것이 더 중요하다. 또한, 이동 제품들의 경우에는 기본적으로 배터리를 사용하여야 하므로 고정 제품보다는 전력 소모를 감소시키는 것이 더 중요하다. 즉, 고정 제품 및 이동 제품 모두 고성능, 고집적화, 저전력화를 추구하면서, 고정 제품은 고성능, 이동 제품은 저전력화에 더욱 집중적으로 초점을 맞추고 있다.
예를 들어, 고정 장치는 고성능을 위하여 DDR3 DRAM(Double Data Rate 3 Dynamic Random Access Memory)를 사용한다고 가정하고, 이동 장치는 저전력화를 위하여 MDDR(Mobile DDR) DRAM을 사용한다고 가정하자. 이 경우, 고정 장치에 이동성을 부가하여도 이동하는 동안 MDDR DRAM을 사용하는 경우에 비하여 전력 소모를 감소시키기 어렵고, 이동 장치를 고정하여 전원을 공급하면서 사용하는 경우에는 DDR3 DRAM을 사용하는 경우에 비하여 고성능을 기대하기 어렵다.
즉, 고정 장치는 이동하는 동안에는 전력 소모를 감소할 필요가 있고, 이동 장치는 전원을 공급받는 고정된 동안에는 고성능으로 동작할 필요가 있다.
본 발명이 이루고자하는 기술적 과제는 복수의 동작 특성 중 하나를 선택하여 현재의 상태에서 최적을 성능을 제공하는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 반도체 메모리 장치를 제어하는 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 내지 제 n 동작 특성(n은 자연수) 중 하나의 동작 특성에 따라 동작하는 반도체 메모리 장치에 있어서, 선택부 및 제 1 내지 제 n 제어 회로를 구비한다. 상기 선택부는 상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성을 선택하는 선택 신호를 출력한다. 상기 제 1 내지 제 n 제어 회로는 대응하는 제 1 내지 제 n 동작 특성에 따라 상기 반도체 메모리 장치의 동작을 제어하고, 상기 각각의 제 1 내지 제 n 제어 회로는 상기 선택 신호에 응답하여 인에이블 또는 디스에이블 된다.
상기 반도체 메모리 장치는 상기 제 1 내지 제 n 제어 회로 중 하나의 제어 회로가 인에이블되는 경우, 상기 인에이블된 제어 회로와 함께 상기 반도체 메모리 장치의 동작을 제어하도록 인에이블되는 공통 제어 회로를 더 구비하는 것이 바람직하다.
상기 반도체 메모리 장치는 상기 선택 신호에 응답하여 대응하는 제 1 내지 제 n 동작 특성에 따라 데이터를 입출력하는 제 1 내지 제 n 패드 그룹을 더 구비하는 것이 바람직하다.
상기 제 1 내지 제 n 패드 그룹 중 적어도 하나의 패드 그룹은 다른 패드 그룹과 적어도 하나의 패드를 공유하는 것이 바람직하다.
상기 반도체 메모리 장치는 상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성에 따라 데이터를 입출력하는 적어도 하나의 패드를 더 구비하는 것이 바람직 하다.
상기 반도체 메모리 장치는 상기 제 1 내지 제 n 동작 특성에 대응하는 제 1 내지 제 n 전원 전압을 발생하는 전원 전압 발생부를 더 구비하고, 상기 전원 전압 발생부는 상기 선택 신호에 응답하여 상기 제 1 내지 제 n 전원 전압 중 하나의 전원 전압을 발생하는 것이 바람직하다.
상기 제 1 내지 제 n 제어 회로 중 하나의 제어 회로는 상기 선택 신호에 응답하여 인에이블되고, 상기 제 1 내지 제 n 제어 회로 중 상기 인에이블 된 제어 회로를 제외한 나머지 제어 회로는 상기 선택 신호에 응답하여 디스에이블되는 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제 1 내지 제 n 동작 특성(n은 자연수) 중 하나의 동작 특성에 따라 동작하는 반도체 메모리 장치에 있어서, 적어도 하나의 메모리 셀 어레이 및 제 1 내지 제 n 제어 회로를 구비하는 것이 바람직하다. 상기 메모리 셀 어레이는 데이터가 저장되는 셀을 포함한다. 상기 제 1 내지 제 n 제어 회로는 대응하는 제 1 내지 제 n 동작 특성에 따라 상기 반도체 메모리 장치의 동작을 제어한다.
상기 제 1 내지 제 n 제어 회로는 상기 제 1 내지 제 n 제어 회로 중 하나의 제어 회로만 인에이블되고, 나머지 제어 회로는 디스에이블되는 것이 바람직하다.
상기 반도체 메모리 장치는 상기 제 1 내지 제 n 제어 회로 중 하나의 제어 회로가 인에이블되는 경우, 상기 인에이블된 제어 회로와 함께 상기 반도체 메모리 장치의 동작을 제어하도록 인에이블되는 공통 제어 회로를 더 구비하는 것이 바람 직하다.
상기 반도체 메모리 장치는 대응하는 제 1 내지 제 n 동작 특성에 따라 상기 데이터를 입출력하는 제 1 내지 제 n 패드 그룹을 더 구비하는 것이 바람직하다.
상기 반도체 메모리 장치는 상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성에 따라 상기 데이터를 입출력하는 적어도 하나의 패드를 더 구비하는 것이 바람직하다.
상기 반도체 메모리 장치는 상기 제 1 내지 제 n 동작 특성에 대응하는 제 1 내지 제 n 전원 전압을 발생하는 전원 전압 발생부를 더 구비하고, 상기 전원 전압 발생부는 상기 선택 신호에 응답하여 상기 제 1 내지 제 n 전원 전압 중 하나의 전원 전압을 발생하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치의 제어 방법은 제 1 내지 제 n 동작 특성(n은 자연수) 중 하나의 동작 특성에 따라 동작하는 반도체 메모리 장치의 동작 방법에 있어서, 상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성을 선택하는 선택 신호를 인가받는 단계, 상기 선택 신호에 응답하여 상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성을 선택하는 단계 및 상기 선택된 동작 특성에 따라 상기 반도체 메모리 장치가 동작하도록 제어 하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 적어도 하나의 메모리 셀 어레이(110_1, 110_2, 110_3, 110_4), 제 1 내지 제 n 제어 회로(120_1, ... , 120_n, 160_1, ... , 160_n), 공통 제어 회로(130, 170) 및 적어도 하나의 패드(140, 180)를 구비할 수 있다.
각각의 메모리 셀 어레이(110_1, 110_2, 110_3, 110_4)는 데이터가 저장되는 셀(cell)을 포함한다. 도 1에서는 4개의 메모리 셀 어레이(110_1, 110_2, 110_3, 110_4)를 도시하였으나, 이는 일 실시예일 뿐 다른 개수의 메모리 셀 어레이를 구비하는 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 자명한 사항이다. 이하에서는 메모리 셀 어레이(110_1)와 관련하여서만 설명한다.
제 1 내지 제 n 제어 회로(120_1, ... , 120_n)는 대응하는 제 1 내지 제 n 동작 특성에 따라 상기 반도체 메모리 장치의 동작, 즉 데이터의 입출력을 제어할 수 있다. 예를 들어, 제 1 제어 회로(120_1)가 인에이블되면 반도체 메모리 장치(100)는 상기 제 1 동작 특성에 따라 동작하고, 제 k 제어 회로(k는 1이상 n이하의 자연수)가 인에이블되면 반도체 메모리 장치(100)는 제 k 동작 특성에 따라 동작한다. 제 1 내지 제 n 제어 회로(120_1, ... , 120_n)는 대응하는 제 1 내지 제 n 동작 특성에 따라 데이터의 입출력을 제어할 수 있다. 예를 들어, 반도체 메모리 장치(100)가 리드 동작 또는 라이트 동작을 하는 경우, 각각의 제 1 내지 제 n 제어 회로(120_1, ... , 120_n)는 상기 대응하는 동작 특성에 따라 데이터를 메모리 셀 어레이와 패드 사이에 전송하는 역할을 한다. 각각의 제어 회로(120_1, ... , 120_n, 130)는 센스 앰프(sense amplifier) 및 버퍼(buffer)등을 포함할 수 있다. 상기 동작 특성이란 제품의 주변 환경에 따라 최적의 성능을 나타낼 수 있는 동작 특성을 의미한다. 예를 들어, 제 1 동작 특성은 고성능의 DDR3 DRAM(Double Data Rate 3 Dynamic Random Access Memory)의 동작 특성을 의미하고, 제 2 동작 특성은 저전력의 MDDR(Mobile DDR) DRAM의 동작 특성을 의미할 수 있다. 즉, 메모리 셀이 동일한 구조를 가지는 반도체 메모리 장치들은 본 발명과 같이 각각의 특성을 구비하면서 하나의 반도체 메모리 장치에 집적화할 수 있다. 예를 들어, 하나의 트랜지스터와 하나의 커패시터로 셀이 구성되어 지는 DRAM 종류의 반도체 메모리 장치는 모두 본 발명과 같이 하나의 반도체 메모리 장치로 구현할 수 있다.
제 1 내지 제 n 제어 회로(120_1, ... , 120_n) 중 하나의 제어 회로가 인에이블 되는 경우, 제 1 내지 제 n 제어 회로(120_1, ... , 120_n) 중 상기 인에이블된 제어 회로를 제외한 나머지 제어 회로들은 모두 디스에이블된다. 반도체 메모리 장치(100)는 복수의 동작 특성들 중 하나의 동작 특성을 가지고 동작할 수 있기 때문이다. 예를 들어, 반도체 메모리 장치(100)가 상기 DDR3 DRAM의 동작 특성 및 상기 MDDR DRAM의 동작 특성을 가진다고 하자. 반도체 메모리 장치(100)가 고정되어 사용되는 경우에는 상기 DDR3 DRAM의 동작 특성에 따라 상기 반도체 메모리 장치의 동작이 제어되고, 이동하면서 사용되는 경우에는 상기 MDDR DRAM의 동작 특성에 따라 상기 반도체 메모리 장치의 동작이 제어된다.
공통 제어 회로(130)는 제 1 내지 제 n 제어 회로(120_1, ... , 120_n) 중 하나의 제어 회로가 인에이블되는 경우, 상기 인에이블된 제어 회로와 함께 반도체 메모리 장치(100)의 동작을 제어하도록 인에이블된다. 즉, 공통 제어 회로(130)는 모든 동작 특성에서 동작할 수 있는 제어 회로이다. 예를 들어, 반도체 메모리 장치(100)가 상기 DDR3 DRAM의 동작 특성과 상기 MDDR DRAM의 동작 특성을 가지는 경우, 반도체 메모리 장치(100)가 상기 DDR3 DRAM의 동작 특성에 따라 동작하는 경우 및 상기 MDDR DRAM의 동작 특성에 따라 동작하는 경우 모두 공통 제어 회로(130)는 동작한다.
반도체 메모리 장치(100)는 상기 데이터를 입출력할 때 적어도 하나의 패드(140)를 사용한다. 복수의 패드들(140)을 사용하는 경우 상기 각각의 동작 특성에 따른 별도의 패드가 필요한 경우가 있는데, 이에 대하여는 도 2에서 상세히 설명한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 장치(200)의 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(200)는 메모리 셀 어레이(110), 제 1 내지 제 n 제어 회로(120_1, ... , 120_n), 공통 제어 회로(130), 제 1 내지 제 n 패드 그룹(140_1, 140_2, ... , 140_n), 선택부(250) 및 전원 전압 발생부(260)를 구비할 수 있다.
도 2에서는 하나의 메모리 셀 어레이(110)와 관련하여서만 도시하였으나, 도 1과 같이 복수의 메모리 셀 어레이를 구비하는 반도체 메모리 장치에서도 도 2와 같은 구성을 가지는 경우 본 발명과 동일한 효과를 얻을 수 있음은 당업자에게 자명한 사항이다.
선택부(250)는 상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성을 선택하는 선택 신호를 출력한다. 선택부(250)는 상기 선택 신호를 제 1 내지 제 n 제어 회로(120_1, ... , 120_n), 공통 제어 회로(130) 및 제 1 내지 제 n 패드 그룹(140_1, ... , 140_n)으로 출력한다. 각각의 제 1 내지 제 n 제어 회로(120_1, ... , 120_n)는 상기 선택 신호에 응답하여 인에이블되거나 디스에이블된다. 또한, 각각의 제 1 내지 제 n 패드 그룹(140_1, ... , 140_n)은 상기 선택 신호에 응답하여 데이터를 입출력하거나 입출력하지 않는다.
제 1 내지 제 n 패드 그룹(140_1, ... , 140_n)은 상기 선택 신호에 응답하여 대응하는 제 1 내지 제 n 동작 특성에 따라 데이터를 입출력한다. 예를 들어, 제 1 패드 그룹(140_1)이 인에이블되면 반도체 메모리 장치(200)는 제 1 동작 특성을 가지고 제 1 패드 그룹(140_1)에 포함된 패드들(P1_1, P1_2, P1_3)을 통하여 데이터를 입출력한다. 제 k 패드 그룹(k는 1이상 n이하의 자연수)이 인에이블되면 반도체 메모리 장치(200)는 제 k 동작 특성을 가지고 제 k 패드 그룹(140_k)에 포함된 패드들을 통하여 데이터를 입출력한다. 동작 특성에 따라 데이터를 입출력할 때 상이한 패드를 사용하는 경우가 있기 때문에, 반도체 메모리 장치(200)는 상기 각각의 동작 특성에 따른 패드 그룹을 사용한다.
제 1 내지 제 n 패드 그룹(140_1, ... , 140_n) 중 적어도 하나의 패드 그룹은 다른 패드 그룹과 적어도 하나의 패드를 공유할 수 있다. 도 2를 참조하면, 제 1 패드 그룹(140_1)과 제 2 패드 그룹(140_2)은 하나의 공통 패드(P1_3)를 공유한다. 즉, 반도체 메모리 장치(200)가 제 1 동작 특성에 따라 동작하는 경우, 반도체 메모리 장치(200)는 제 1 패드 그룹(140_1)의 패드들(P1_1, P1_2, P1_3)을 통하여 데이터를 입출력한다. 또한, 반도체 메모리 장치(200)가 제 2 동작 특성에 따라 동작하는 경우, 반도체 메모리 장치(200)는 제 2 패드 그룹(140_2)의 패드들(P1_3, P2_1, P2_2)을 통하여 데이터를 입출력한다. 그러므로, 반도체 메모리 장치(200)가 제 1 동작 특성에 따라 동작하는 경우뿐 아니라 제 2 동작 특성에 따라 동작하는 경우에도, 반도체 메모리 장치(200)는 공통 패드(P1_3)를 통하여 데이터를 입출력한다. 제 n 패드 그룹(140_n)은 공통 패드를 포함하지 않는 경우를 나타낸다. 상기 각각의 동작 특성에 대응하지 않는 공통 패드만으로 구성되는 경우는 도 3에서 설명한다.
전원 전압 발생부(260)는 상기 제 1 내지 제 n 동작 특성에 대응하는 제 1 내지 제 n 전원 전압을 발생한다. 즉, 전원 전압 발생부(260)는 상기 선택 신호에 응답하여 상기 제 1 내지 제 n 전원 전압 중 하나의 전원 전압을 발생한다. 반도체 메모리 장치(200)가 제 1 동작 특성에 따라 동작하는 경우 전원 전압 발생부(260)는 제 1 전원 전압을 발생한다. 또한, 반도체 메모리 장치(200)가 제 2 동작 특성에 따라 동작하는 경우 전원 전압 발생부(260)는 제 2 전원 전압을 발생한다.
이하에서는, 예를 들어 반도체 메모리 장치(200)가 제 1 동작 특성에 따라 동작하는 경우에 대하여 설명한다. 선택부(250)는 제 1 내지 제 n 제어 회로(120_1, ... , 120_n), 공통 제어 회로(130), 제 1 내지 제 n 패드 그룹(140_1, ... , 140_n) 및 전원 전압 발생부(260)에 상기 선택 신호를 출력한다. 상기 선택 신호에 응답하여, 제 1 제어 회로(120_1), 공통 제어 회로(130)가 인에이블되고, 제 1 패드 그룹(140_1)의 패드들(P1_1, P1_2, P1_3)을 통하여 데이터가 입출력되며, 전원 전압 발생부(260)는 상기 제 1 전원 전압을 발생한다. 전원 전압 발생부(260)는 제 1 전원 전압을 제 1 제어 회로(120_1) 및 공통 제어 회로(130)에 공급한다. 제 2 제어 회로 내지 제 n 제어 회로(120_2, .... , 120_n)는 상기 선택 신호에 응답하여 디스에이블된다. 또한, 제 2 패드 그룹 내지 제 n 패드 그룹(140_2, ... , 140_n)도 상기 선택 신호에 응답하여 디스에이블된다. 따라서, 반도체 메모리 장치(200)는 상기 제 1 동작 특성에 따라 동작한다. 즉, 반도체 메모리 장치(200)는 제 1 제어 회로(120_1), 공통 제어 회로(130) 및 제 1 패드 그룹(140_1)의 패드들(P1_1, P1_2, P1_3)을 통하여 메모리 셀 어레이(110)에 데이터를 라이트하거나 메모리 셀 어레이(110)에서 데이터를 리드한다.
만약, 반도체 메모리 장치(200)가 상기 제 1 동작 특성에 따라 동작하던 중 주변 환경이 변화되어 제 n 동작 특성에 따라 동작할 필요가 생기는 경우, 반도체 메모리 장치(200)는 제 n 동작 특성에 따라 동작하도록 다시 제어된다. 도 2에는 도시하지 않았으나, 제 n 동작 특성에 따라 동작하도록 명령이 인가되면, CPU(미도시)는 해당 명령을 선택부(250)로 인가한다. 선택부(250)는 제 1 내지 제 n 제어 회로(120_1, ... , 120_n), 공통 제어 회로(130), 제 1 내지 제 n 패드 그 룹(140_1, ... , 140_n) 및 전원 전압 발생부(260)에 새로운 선택 신호를 출력한다. 상기 새로운 선택 신호에 응답하여, 제 n 제어 회로(120_n), 공통 제어 회로(130)가 인에이블되고, 제 n 패드 그룹(140_n)의 패드들(Pn_1, Pn_2)을 통하여 데이터가 입출력되며, 전원 전압 발생부(260)는 상기 제 n 전원 전압을 발생한다. 전원 전압 발생부(260)는 제 n 전원 전압을 제 n 제어 회로(120_n) 및 공통 제어 회로(130)에 공급한다. 제 1 제어 회로 내지 제 n-1 제어 회로(120_1, .... , 120_n-1)는 상기 선택 신호에 응답하여 디스에이블된다. 또한, 제 1 패드 그룹 내지 제 n-1 패드 그룹(140_1, ... , 140_n-1)도 상기 선택 신호에 응답하여 디스에이블된다. 따라서, 반도체 메모리 장치(200)는 상기 제 n 동작 특성에 따라 동작한다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(300)의 블록도이다.
도 3은 2개의 제어 회로(320_1, 320_2) 및 공통 패드들(P_1, P_2, P_3, P_4)을 포함하는 반도체 메모리 장치(300)에 대하여 도시하고 있다. 도 3을 참조하면, 반도체 메모리 장치(300)는 하나의 패드 그룹(340)에 포함되는 패드들(P_1, P_2, P_3, P_4)을 구비하고 있다. 즉, 반도체 메모리 장치(300)는 제 1 동작 특성을 가지는 경우뿐 아니라 제 2 동작 특성을 가지는 경우에도 상기 패드들(P_1, P_2, P_3, P_4)을 통하여 데이터를 입출력한다.
이하에서 상기 제 1 동작 특성은 상기 DDR3 DRAM의 동작 특성이라고 가정하고, 상기 제 2 동작 특성은 상기 MDDR DRAM의 동작 특성이라고 가정한다.
예를 들어, 반도체 메모리 장치(300)를 포함하는 장치가 고정 장치인 경우에는, 저전력의 특성 보다는 고성능을 특성을 가지는 것이 보다 효율적이다. 따라서, 반도체 메모리 장치(300)를 포함하는 장치가 고정되어 있는 경우 반도체 메모리 장치(300)는 상기 제 1 동작 특성을 가지는 것이 바람직하다. 그러므로, 선택부(350)는 상기 제 1 동작 특성에 대응하는 선택 신호를 출력하고, 제 1 제어 회로(320_1) 및 공통 제어 회로(330)는 상기 선택 신호에 응답하여 인에이블된다. 또한, 전원 전압 발생부(360)는 상기 선택 신호에 응답하여 제 1 전원 전압을 공통 제어 회로(330) 및 제 1 제어 회로(320_1)에 공급한다. 제 2 제어 회로(320_2)는 상기 선택 신호에 응답하여 디스에이블된다. 패드들(P_1, P_2, P_3, P_4)은 동작 특성과 무관하게 데이터를 입출력하므로 상기 선택 신호에 응답하여 데이터를 입출력하지는 않는다. 다만, 도 2와 같이 상기 제 1 동작 특성에 대응하는 제 1 패드 그룹 및 상기 제 2 동작 특성에 대응하는 제 2 패드 그룹으로 나누어져 있다면, 상기 제 1 패드 그룹을 통해서만 데이터를 입출력한다. 그러므로, 이 경우에는 상기 선택 신호에 응답하여 상기 반도체 메모리 장치는 상기 제 1 패드 그룹을 통하여 데이터를 입출력한다.
만약, 반도체 메모리 장치(300)를 포함하는 장치를 가지고 이동하여야 한다고 가정하여 보자. 반도체 메모리 장치(300)를 포함하는 장치가 이동 장치인 경우에는, 고성능의 특성 보다는 저전력의 특성을 가지는 것이 보다 효율적이다. 따라서, 반도체 메모리 장치(300)를 포함하는 장치가 이동하는 경우 반도체 메모리 장치(300)는 상기 제 2 동작 특성을 가지는 것이 바람직하다. 그러므로, 선택부(350) 는 상기 제 2 동작 특성에 대응하는 새로운 선택 신호를 출력하고, 제 2 제어 회로(320_2) 및 공통 제어 회로(330)는 상기 선택 신호에 응답하여 인에이블된다. 또한, 전원 전압 발생부(360)는 상기 새로운 선택 신호에 응답하여 제 2 전원 전압을 공통 제어 회로(330) 및 제 2 제어 회로(320_2)에 공급한다. 제 1 제어 회로(320_1)는 상기 선택 신호에 응답하여 디스에이블된다. 패드들(P_1, P_2, P_3, P_4)은 상기 새로운 선택 신호와 무관하게 데이터를 입출력한다.
상기의 경우와 같이, 본 발명의 반도체 메모리 장치(300)는 필요한 특성에 따라 다른 동작 특성을 가지고 동작할 수 있다. 그러므로, 주변 환경에 따른 보다 효율적인 동작이 가능하게 된다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법의 흐름도이다.
도 2 및 도 4를 참조하면, 선택부(250)는 상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성을 선택하는 선택 신호를 출력한다(S410 단계). 상기 선택 신호에 응답하여 상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성이 선택된다(S420 단계). 예를 들어, 선택부(250)의 선택 신호가 제 k 동작 특성(k는 1이상 n이하의 자연수)을 선택하는 신호라고 하자. 전원 전압 발생부(260)는 상기 선택 신호에 응답하여 제 k 전원 전압을 발생한다(S430 단계). 전원 전압 발생부(260)는 상기 제 k 전원 전압을 제 k 제어 회로(120_k), 공통 제어 회로(130)에 공급한다. 상기 선택 신호에 응답하여 제 1 내지 제 n 패드 그룹(140_1, ... , 140_n) 중 제 k 패드 그룹(140_k)이 선택된다. 즉, 반도체 메모리 장치(200)는 상기 제 k 동작 특성에 대 응하는 제 k 패드 그룹(140_k)의 패드들을 통하여 데이터를 입출력한다(S440 단계). 또한, 상기 선택 신호에 응답하여 제 k 제어 회로(120_k)가 인에이블 되고, 나머지 제어회로들(120_1, ... , 120_k-1, 120_k+1, ... , 120_n)은 디스에이블된다. 즉, 반도체 메모리 장치(200)는 제 k 제어 회로(120_k)를 이용하여 상기 제 k 동작 특성에 따라 데이터의 입출력을 제어한다(S450 단계).
도 4에서는 선택 신호에 응답하여 전원 전압을 발생하고, 대응하는 패드를 통하여 데이터를 입출력하고 데이터의 입출력을 제어하는 순서로 반도체 메모리 장치가 동작하는 경우에 대하여 도시하였다. 그러나, 이는 일 실시예일 뿐, 상기 순서들이 변경되어도 본 발명과 동일한 효과를 얻을 수 있음은 당업자에게 자명한 사항이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 복수의 동작 특성에 따라 동작할 수 있는 반도체 메모리 장치 및 그 제어 방법은 복수의 동작 특성 중 하나를 선택하여 동작 함으로써, 상기 반도체 메모리 장치의 주변 환경의 변화에 대응하여 최적의 성능을 제공할 수 있는 장점이 있다. 예를 들어, 상기 반도체 메모리 장치를 포함하는 장치가 고정되어 동작하는 경우에는 고성능의 동작 특성을 나타낼 수 있고, 상기 반도체 메모리 장치를 포함하는 장치가 이동하면서 동작하여야 하는 경우에는 저전력의 동작 특성을 나타낼 수 있다.

Claims (22)

  1. 제 1 내지 제 n 동작 특성(n은 자연수) 중 하나의 동작 특성에 따라 동작하는 반도체 메모리 장치에 있어서,
    상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성을 선택하는 선택 신호를 출력하는 선택부; 및
    대응하는 제 1 내지 제 n 동작 특성에 따라 상기 반도체 메모리 장치의 동작을 제어하는 제 1 내지 제 n 제어 회로를 구비하고,
    상기 각각의 제 1 내지 제 n 제어 회로는,
    상기 선택 신호에 응답하여 인에이블 또는 디스에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는,
    상기 제 1 내지 제 n 제어 회로 중 하나의 제어 회로가 인에이블되는 경우, 상기 인에이블된 제어 회로와 함께 상기 반도체 메모리 장치의 동작을 제어하도록 인에이블되는 공통 제어 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는,
    상기 선택 신호에 응답하여 대응하는 제 1 내지 제 n 동작 특성에 따라 데이 터를 입출력하는 제 1 내지 제 n 패드 그룹을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서, 상기 제 1 내지 제 n 패드 그룹 중 적어도 하나의 패드 그룹은,
    다른 패드 그룹과 적어도 하나의 패드를 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 반도체 메모리 장치는,
    상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성에 따라 데이터를 입출력하는 적어도 하나의 패드를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 반도체 메모리 장치는,
    상기 제 1 내지 제 n 동작 특성에 대응하는 제 1 내지 제 n 전원 전압을 발생하는 전원 전압 발생부를 더 구비하고,
    상기 전원 전압 발생부는,
    상기 선택 신호에 응답하여 상기 제 1 내지 제 n 전원 전압 중 하나의 전원 전압을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    대응하는 제 1 내지 제 n 동작 특성에 따라 데이터의 입출력을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 반도체 메모리 장치는,
    데이터가 저장되는 셀을 포함하는 적어도 하나의 메모리 셀 어레이를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제 1 내지 제 n 제어 회로 중 하나의 제어 회로는,
    상기 선택 신호에 응답하여 인에이블되고,
    상기 제 1 내지 제 n 제어 회로 중 상기 인에이블 된 제어 회로를 제외한 나머지 제어 회로는,
    상기 선택 신호에 응답하여 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 내지 제 n 동작 특성(n은 자연수) 중 하나의 동작 특성에 따라 동작하는 반도체 메모리 장치에 있어서,
    데이터가 저장되는 셀 포함하는 적어도 하나의 메모리 셀 어레이; 및
    대응하는 제 1 내지 제 n 동작 특성에 따라 상기 반도체 메모리 장치의 동작을 제어하는 제 1 내지 제 n 제어 회로를 구비하는 것을 특징으로 하는 반도체 메 모리 장치.
  11. 제10항에 있어서, 상기 제 1 내지 제 n 제어 회로는,
    상기 제 1 내지 제 n 제어 회로 중 하나의 제어 회로만 인에이블되고, 나머지 제어 회로는 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 반도체 메모리 장치는,
    상기 제 1 내지 제 n 제어 회로 중 하나의 제어 회로가 인에이블되는 경우, 상기 인에이블된 제어 회로와 함께 상기 반도체 메모리 장치의 동작을 제어하도록 인에이블되는 공통 제어 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10항에 있어서, 상기 반도체 메모리 장치는,
    대응하는 제 1 내지 제 n 동작 특성에 따라 상기 데이터를 입출력하는 제 1 내지 제 n 패드 그룹을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 제 1 내지 제 n 패드 그룹 중 적어도 하나의 패드 그룹은,
    다른 패드 그룹과 적어도 하나의 패드를 공유하는 것을 특징으로 하는 반도 체 메모리 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서, 상기 반도체 메모리 장치는,
    상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성에 따라 상기 데이터를 입출력하는 적어도 하나의 패드를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제10항에 있어서, 상기 반도체 메모리 장치는,
    상기 제 1 내지 제 n 동작 특성에 대응하는 제 1 내지 제 n 전원 전압을 발생하는 전원 전압 발생부를 더 구비하고,
    상기 전원 전압 발생부는,
    상기 선택 신호에 응답하여 상기 제 1 내지 제 n 전원 전압 중 하나의 전원 전압을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서, 상기 제 1 내지 제 n 제어 회로는,
    대응하는 제 1 내지 제 n 동작 특성에 따라 상기 데이터의 입출력을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 1 내지 제 n 동작 특성(n은 자연수) 중 하나의 동작 특성에 따라 동작하는 반도체 메모리 장치의 동작 방법에 있어서,
    상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성을 선택하는 선택 신호를 인가받는 단계;
    상기 선택 신호에 응답하여 상기 제 1 내지 제 n 동작 특성 중 하나의 동작 특성을 선택하는 단계; 및
    상기 선택된 동작 특성에 따라 상기 반도체 메모리 장치가 동작하도록 제어 하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서, 상기 반도체 메모리 장치의 동작 방법은,
    상기 선택된 동작 특성에 대응하는 적어도 하나의 패드를 통하여 데이터를 입출력하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서, 상기 반도체 메모리 장치의 동작 방법은,
    상기 선택된 동작 특성에 대응하는 전원 전압을 발생하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서, 상기 제어하는 단계는,
    상기 전원 전압을 이용하여 상기 반도체 메모리 장치가 동작하도록 제어하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    상기 선택된 동작 특성에 따라 데이터의 입출력을 제어 하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102272730B (zh) * 2008-10-09 2017-05-24 美光科技公司 经虚拟化错误校正码nand
KR101094917B1 (ko) 2009-11-30 2011-12-15 주식회사 하이닉스반도체 전원 회로 및 이를 이용한 반도체 메모리 회로
KR101766726B1 (ko) * 2010-12-01 2017-08-23 삼성전자 주식회사 내부에 집적 회로가 구현된 반도체 장치
US8543851B2 (en) * 2010-12-29 2013-09-24 Stmicroelectronics, Inc. System and method for microeconomic optimization of power usage in a device
KR20120110727A (ko) * 2011-03-30 2012-10-10 에스케이하이닉스 주식회사 반도체 집적회로 및 그를 포함하는 반도체 시스템
US9965208B1 (en) 2012-02-23 2018-05-08 Micron Technology, Inc. Memory device having a controller to enable and disable mode control circuitry of the controller
US10409513B2 (en) 2017-05-08 2019-09-10 Qualcomm Incorporated Configurable low memory modes for reduced power consumption

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100442091B1 (ko) * 2002-07-09 2004-07-27 삼성전자주식회사 내장된 각 칩들의 성능을 충분히 동작시킬 수 있는 멀티 칩

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0140176B1 (ko) * 1994-11-30 1998-07-15 김광호 반도체 메모리장치의 동작모드 제어장치 및 방법
JP2006059046A (ja) 2004-08-19 2006-03-02 Nec Computertechno Ltd メモリの制御方式およびメモリ制御回路
JP2006215854A (ja) 2005-02-04 2006-08-17 Toshiba Corp 半導体メモリシステム
KR100669546B1 (ko) * 2005-03-29 2007-01-15 주식회사 하이닉스반도체 메모리 장치의 병렬 압축 테스트 회로
KR100751094B1 (ko) 2005-07-28 2007-08-21 엠텍비젼 주식회사 비휘발성 메모리 공유 방법 및 복수의 메모리를 포함하는원칩화된 멀티미디어 플랫폼을 구비한 장치
KR100755668B1 (ko) * 2006-02-10 2007-09-05 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 칩 패키지
KR100791341B1 (ko) * 2006-09-04 2008-01-03 삼성전자주식회사 비휘발성 메모리 장치의 기입 방법 및 그 방법을 사용하는비휘발성 메모리 장치
KR100816728B1 (ko) * 2006-09-28 2008-03-27 주식회사 하이닉스반도체 반도체 메모리 장치
KR100782495B1 (ko) * 2006-10-20 2007-12-05 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
US7529149B2 (en) * 2006-12-12 2009-05-05 Mosaid Technologies Incorporated Memory system and method with serial and parallel modes

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100442091B1 (ko) * 2002-07-09 2004-07-27 삼성전자주식회사 내장된 각 칩들의 성능을 충분히 동작시킬 수 있는 멀티 칩

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