KR102477269B1

KR102477269B1 - 다수의 파워 레일들을 갖는 메모리 장치 및 그 동작방법

Info

Publication number: KR102477269B1
Application number: KR1020180078936A
Authority: KR
Inventors: 김영화; 오태영; 장진훈; 조석진; 하경수
Original assignee: 삼성전자주식회사
Priority date: 2017-07-20
Filing date: 2018-07-06
Publication date: 2022-12-14
Also published as: KR20190010437A; SG10201804015PA; KR102504288B1; SG10201806186UA; SG10201806160YA; KR20190010442A; KR20190010390A

Abstract

다수의 파워 레일들을 갖는 메모리 장치가 개시된다. 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 제1 하이 전원전압을 전달하는 제1 파워 레일, 제1 로우 전원전압을 전달하는 제2 파워 레일, 제1 DVFS 스위치를 통해 상기 제1 파워 레일로부터 상기 제1 하이 전원전압을 수신하고, 제2 DVFS 스위치를 통해 상기 제2 파워 레일로부터 상기 제1 로우 전원전압을 수신하는 제3 파워 레일, 상기 제3 파워 레일과 제1 파워 게이팅 스위치를 통해 연결되고, 상기 제3 파워 레일로부터 상기 제1 하이 전원전압 또는 상기 제1 로우 전원전압을 수신하는 제4 파워 레일 및 상기 제4 파워 레일에 연결됨에 따라 상기 DVFS 및 파워 게이팅이 적용된 전원전압을 수신하는 제1 회로 블록을 구비하고, 상기 제1 회로 블록은, 상기 제1 파워 게이팅 스위치가 턴 온됨에 따라 상기 제1 하이 전원전압 또는 상기 제1 로우 전원전압을 상기 전원전압으로서 수신하고, 상기 제1 파워 게이팅 스위치가 턴 오프됨에 따라 상기 전원전압의 제공이 차단되는 것을 특징으로 한다.

Description

다수의 파워 레일들을 갖는 메모리 장치 및 그 동작방법{Memory Device including a plurality of power rails and Operating Method thereof}

본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 상세하게는 다수의 파워 레일들을 갖는 메모리 장치 및 그 동작방법에 관한 것이다.

고성능 전자 시스템에 널리 사용되고 있는 반도체 메모리 장치(semiconductor memory device)는 그 용량 및 속도가 증가하고 있다. 반도체 메모리 장치의 일 예로서 DRAM(Dynamic Random Access Memory)은 휘발성 메모리(volatile-memory)로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다.

DRAM 은 다양한 종류의 전원전압들을 이용하여 그 내부 동작을 수행할 수 있으며, 또한 신호의 주파수 등 그 동작 성능에 따라 상기 전원전압들을 컨트롤 할 필요가 있다. 그러나 상기 전원전압들을 컨트롤하기 위해서는 DRAM에 다수의 스위치들이 구비될 필요가 있고, 또한 상기 다양한 레벨의 전원전압들을 전달하기 위한 파워 레일(power rail)이 배치될 필요가 있는데, 이 경우 스위치의 컨트롤이나 레일의 배치에 복잡도가 증가하거나 IR 드랍(drop) 감소를 위해 스위치의 사이즈가 증가될 수 있다.

본 발명의 기술적 사상이 해결하려는 과제는, 메모리 장치 내부의 회로 블록으로 제공되는 전원전압들을 효율적으로 관리함으로써 구현 용이성을 향상하거나 성능을 향상할 수 있는 메모리 장치 및 그 동작방법을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 제1 하이 전원전압을 전달하는 제1 파워 레일, 제1 로우 전원전압을 전달하는 제2 파워 레일, 제1 DVFS 스위치를 통해 상기 제1 파워 레일로부터 상기 제1 하이 전원전압을 수신하고, 제2 DVFS 스위치를 통해 상기 제2 파워 레일로부터 상기 제1 로우 전원전압을 수신하는 제3 파워 레일, 상기 제3 파워 레일과 제1 파워 게이팅 스위치를 통해 연결되고, 상기 제3 파워 레일로부터 상기 제1 하이 전원전압 또는 상기 제1 로우 전원전압을 수신하는 제4 파워 레일 및 상기 제4 파워 레일에 연결됨에 따라 상기 DVFS 및 파워 게이팅이 적용된 전원전압을 수신하는 제1 회로 블록을 구비하고, 상기 제1 회로 블록은, 상기 제1 파워 게이팅 스위치가 턴 온됨에 따라 상기 제1 하이 전원전압 또는 상기 제1 로우 전원전압을 상기 전원전압으로서 수신하고, 상기 제1 파워 게이팅 스위치가 턴 오프됨에 따라 상기 전원전압의 제공이 차단되는 것을 특징으로 한다.

한편, 본 개시의 기술적 사상의 다른 일측면에 따른 메모리 장치는, 상기 메모리 장치에 이용되는 전원전압들을 전달하기 위해 제1 및 제2 파워 레일들을 포함하는 다수의 파워 레일들을 포함하고, 또한 상기 다수의 파워 레일들에 연결되어 상기 전원전압들의 전달을 제어하는 다수의 스위치들을 포함하는 파워 레일/컨트롤 스위치 블록, DVFS가 적용됨에 따라 제1 하이 전원전압 또는 제1 로우 전원전압을 선택적으로 전달하는 상기 제1 파워 레일에 연결되는 제1 전압 영역 및 상기 DFVS 및 파워 게이팅이 적용됨에 따라 상기 제1 하이 전원전압 또는 상기 제1 로우 전원전압을 전달하거나 전원전압의 전달을 차단하는 상기 제2 파워 레일에 연결되는 제2 전압 영역을 구비하고, 상기 제2 파워 레일은, 상기 제1 하이 전원전압을 전달하는 제3 파워 레일로부터 1 회의 스위칭 동작을 통해 상기 제1 하이 전원전압을 수신하는 것을 특징으로 한다.

한편, 본 개시의 기술적 사상의 또 다른 일측면에 따른 메모리 장치에 있어서, 상기 메모리 장치는 LPDDR(Low Power Double Data Rate) 스펙에 따른 전원전압들을 수신하고, 제1 전원전압(VDD1)을 전달하는 제1 파워 레일, 제2 하이 전원전압(VDD2H)을 전달하는 제2 파워 레일, 제2 로우 전원전압(VDD2L)을 전달하는 제3 파워 레일, DVFS 가 적용됨에 따라, 상기 메모리 장치의 동작 모드에 기반하여 상기 제2 하이 전원전압(VDD2H) 또는 상기 제2 로우 전원전압(VDD2L)을 전달하는 제4 파워 레일, 상기 DVFS 및 파워 게이팅이 적용됨에 따라, 상기 제2 하이 전원전압(VDD2H) 또는 상기 제2 로우 전원전압(VDD2L)을 전달하거나, 또는 전원전압의 전달을 차단하는 제5 파워 레일 및 상기 제1 내지 제5 파워 레일들 사이에서의 전원전압의 전달을 제어하기 위한 다수의 스위치들을 포함하는 컨트롤 스위치 블록을 포함하고, 상기 컨트롤 스위치 블록의 제어에 기반하여, 상기 제5 파워 레일은 상기 제4 파워 레일에 연결됨과 함께, 상기 제2 파워 레일 및 상기 제3 파워 레일 중 적어도 하나에 더 연결되는 것을 특징으로 한다.

본 발명의 기술적 사상의 다수의 파워 레일들을 갖는 메모리 장치 및 그 동작방법에 따르면, 파워 레일들과 전원전압의 스위칭을 위한 컨트롤 스위치를 효율적으로 배치함으로써, DRAM의 구현 용이성을 향상함과 함께 스위치 사이즈를 감소시킬 수 있으며, 또한 IR 드랍을 감소할 수 있는 효과가 있다.

도 1은 본 발명의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 예시적인 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 메모리 장치 내에 배치되는 파워 레일(power rail)의 일 예를 나타내는 도면이다.
도 4a,b 및 도 5a,b는 본 발명의 예시적인 실시예에 따른 메모리 장치 내의 스위치 구현 예들을 나타내는 도면이다.
도 6a,b는 메모리 장치의 전원전압을 스위칭하는 일 예를 나타내는 도면이다.
도 7 및 도 8은 본 발명의 변형 가능한 실시예에 따른 메모리 장치의 블록도 및 그 동작의 일 예를 나타내는 파형도이다.
도 9는 또 다른 변형 가능한 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 회로도이다.
도 10은 본 발명의 또 다른 변형 가능한 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 11은 본 발명의 다른 예시적인 메모리 시스템을 나타내는 블록도이다.
도 12는 본 발명의 또 다른 예시적인 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.

도 1은 본 발명의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.

도 1은 본 발명의 예시적인 실시예에 따른 메모리 장치를 포함하는 메모리 시스템(10)을 나타내는 블록도이다. 하기의 실시예들에서는, 메모리 시스템(10)에 포함되는 메모리 장치로서 휘발성 메모리에 해당하는 DRAM(Dynamic Random Access Memory)이 예시되나, 본 발명의 실시예들은 이에 국한될 필요는 없다. 예컨대, 메모리 장치는 다른 종류의 휘발성 메모리에 적용될 수 있으며, 또는 본 발명의 실시예들에 따른 메모리 장치는 저항성 메모리 장치나 플래시 메모리 장치 등 불휘발성 메모리에 적용될 수도 있을 것이다.

DRAM(100)은 외부의 파워 관리 집적 회로(power management integrated circuit(PMIC), 101)로부터 하나 이상의 전압(또는, 전원전압)들을 수신할 수 있다. DRAM(100)은 다양한 종류로 정의된 스펙에 따라 구동될 수 있으며, 일 예로서 LPDDR(Low Power Double Data Rate) 스펙에 따라 구동될 수 있다.

DRAM(100)은 PMIC(101)로부터 다양한 레벨들의 전원전압들을 수신할 수 있으며, 도 1에는 그 일 예로서 LPDDR 스펙에서 정의된 제1 전원전압(VDD1), 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)이 도시된다. 일 예로서, 제1 전원전압(VDD1)은 가장 높은 레벨을 가지고, 제2 하이 전원전압(VDD2H)은 그 다음으로 높은 레벨을 가지며, 제2 로우 전원전압(VDD2L)은 가장 낮은 레벨을 가질 수 있다. 상기 용어는 임의적으로 정의될 수 있으며, 일 예로서, 가장 높은 레벨을 갖는 전압(VDD1)이 제2 전원전압으로 지칭되고, 그 다음으로 높은 레벨을 갖는 전압(VDD2H)이 제1 하이 전원전압으로 지칭되며, 가장 낮은 레벨을 전압(VDD2L)이 제1 로우 전원전압으로 지칭될 수도 있다.

DRAM(100)은 다양한 종류의 반도체 메모리 장치에 해당할 수 있으며, 일 실시예에 따라 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등에 해당할 수 있다. 또한, DRAM(100)은 다양한 종류의 스펙(spec)에 따른 통신을 수행할 수 있으며, 일 예로서 DRAM(100)은 LPDDR5를 포함하는 LPDDR 스펙에 따른 통신을 수행할 수 있다.

본 발명의 예시적인 실시예에 따라, DRAM(100)은 파워 레일/컨트롤 스위치 블록(110), 제1 전압 영역(120) 및 제2 전압 영역(130)을 포함할 수 있다. 한편, 도 1에는 도시되지 않았으나 DRAM(100)은 다수의 DRAM 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있으며, 또한 메모리 셀 어레이를 구동하기 위한 다양한 종류의 회로 블록들을 포함하는 페리(peri) 회로를 포함할 수 있다. 일 예로서, 페리(peri) 회로 중 적어도 하나의 회로 블록이 상기 제1 전압 영역(120)에 포함될 수 있으며, 또한 페리(peri) 회로 중 다른 적어도 하나의 회로 블록이 상기 제2 전압 영역(130)에 포함될 수 있다.

일 실시예에 따라, 메모리 동작에 이용되는 다양한 회로 블록들이 DRAM(100)에 구비되고, 각 회로 블록이 이용하는 전원전압의 특성에 따라 상기 전압 영역들이 분류될 수 있다. 일 예로서, 제1 전압 영역(120)은 DVFS(dynamic voltage and frequency scaling) 기술이 적용됨에 따라 적어도 두 개 이상의 전원전압들을 선택적으로 수신하는 하나 이상의 회로 블록들을 포함할 수 있다. 예컨대, DRAM(100)의 동작 모드에 따라 상대적으로 높은 레벨을 갖는 전원전압을 이용하거나 낮은 레벨을 갖는 전원전압을 이용하여 신호 처리를 수행하는 회로 블록들이 제1 전압 영역(120)에 포함될 수 있다.

또한, 제2 전압 영역(130)은 DVFS 기술 및 파워 게이팅 기술이 적용됨에 따라 적어도 두 개의 전원전압들을 수신하는 회로 블록들을 포함할 수 있으며, 또한 DRAM(100)의 특정 모드에서 제2 전압 영역(130)으로의 전원전압의 제공이 차단될 수 있다. 이 때, 상기 제1 전압 영역(120)은 DVFS 기술이 적용됨에 따라 DVFS 영역으로 지칭될 수 있으며, 또한 제2 전압 영역(130)은 DVFS 기술 및 파워 게이팅 기술이 적용됨에 따라 DVFS/파워 게이팅(PG) 영역으로 지칭될 수 있다. 그러나, 이는 본원발명의 하나의 실시예에 불과한 것으로서, DRAM(100) 내에 구비되는 다수의 회로 블록들 중에서 제1 전압 영역(120)과 제2 전압 영역(130)에 포함되는 회로 블록의 종류는 다양하게 변형될 수 있을 것이다.

본 발명의 예시적인 실시예에 따라, 제1 전압 영역(120) 및 제2 전압 영역(130) 각각의 회로 블록들은 다양한 종류의 전원전압들을 수신할 수 있다. 일 예로서, 전술한 LPDDR 스펙에서 정의된 전원전압들 중, 제1 전압 영역(120)은 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 선택적으로 수신하고 이를 이용하여 신호 처리를 수행할 수 있다. 제2 전압 영역(130) 또한 전술한 전원전압들 중 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 선택적으로 수신할 수 있다. 그러나, 이는 하나의 실시예에 불과한 것으로서, PMIC(101)로부터 DRAM(100)으로 제공되는 각종 전원전압이나 DRAM(100) 내부에서 생성된 전원전압 중 다양한 종류의 전원전압들이 제1 전압 영역(120) 및 제2 전압 영역(130) 각각으로 제공될 수도 있을 것이다.

일 실시예에 따라, DRAM(100)은 동작 성능을 조절하기 위해 일부의 회로 블록들로 상대적으로 높은 레벨을 갖는 제2 하이 전원전압(VDD2H)을 제공하거나 또는 제2 로우 전원전압(VDD2L)을 제공할 수 있다. 일 예로서, DRAM(100)이 로우 파워 모드(또는, 저성능 동작 모드나 저속 동작 모드 등)로 진입하는 경우, 제2 로우 전원전압(VDD2L)이 제1 전압 영역(120) 및 제2 전압 영역(130)으로 제공될 수 있다. 반면에, DRAM(100)이 노멀 파워 모드(또는, 고성능 동작 모드나 고속 동작 모드 등)로 진입하는 경우, 제2 하이 전원전압(VDD2H)이 제1 전압 영역(120) 및 제2 전압 영역(130)으로 제공될 수 있다.

일 실시예에 따라, 파워 레일/컨트롤 스위치 블록(110)은 상기 전원전압들을 전달하기 위한 다수의 파워 레일(power rail)들을 포함하고, 또한 다수의 파워 레일들 사이에서 전원전압들을 전달하기 위한 스위치들(예컨대, 컨트롤 스위치들)을 포함할 수 있다. 일 예로서, 다수의 파워 레일들은 상기 제1 전원전압(VDD1), 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)들을 전달하기 위한 다수의 파워 레일들을 포함하고, 컨트롤 스위치 블록은 제1 전압 영역(120) 및 제2 전압 영역(130)으로 전원전압들을 제공하기 위해 다수의 파워 레일들 사이에 배치되는 스위치들을 포함할 수 있다.

상기 스위치들은 제1 전압 영역(120) 및 제2 전압 영역(130)으로 제공되는 전원전압의 종류를 선택하기 위한 하나 이상의 제1 스위치들(예컨대, DFVS 스위치들)과, 제2 전압 영역(130)으로의 전원전압의 제공을 제어하기 위한 하나 이상의 제2 스위치들(예컨대, 파워 게이팅(PG) 스위치들)을 포함할 수 있다. 일 예로서, 제1 전압 영역(120)으로는 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)이 상시 제공될 수 있는 반면에, 제2 전압 영역(130)에 제공되는 전원전압에는 파워 게이팅(PG)이 적용됨에 따라 제2 전압 영역(130)으로는 전원전압의 제공이 차단될 수 있다.

일 실시예에 따라, 전원전압은 하나 이상의 스위칭 동작을 통해 파워 레일들 사이에서 전달될 수 있으며, 스위칭 동작에 따라 전원전압의 레벨이 감소하는 IR 드랍이 발생될 수 있다. 일 예로서, 어느 하나의 파워 레일로부터의 전원전압이 적어도 2 회의 스위칭 동작에 의해 다른 파워 레일로 전달되는 경우, 상기 전원전압의 IR 드랍에 의한 전압 강하가 커지게 되고, 이로 인해 DRAM(100) 내에서 이용되는 전원전압의 레벨 특성이 저하될 수 있다. 본 발명의 예시적인 실시예에 따르면, 파워 레일/컨트롤 스위치 블록(110)의 파워 레일과 스위치들의 최적의 배치를 통해 IR 드랍을 최소화하여 전원전압의 레벨 특성을 향상함과 함께, 일부의 회로 블록들을 포함하는 전압 영역(예컨대, 제2 전압 영역(130))으로 DFVS 기능과 파워 게이팅 기능이 함께 적용된 전원전압을 제공할 수 있는 효과가 있다.

일 동작 예로서, IR 드랍에 의한 특성 저하는 상대적으로 높은 레벨을 갖는 전원전압(예컨대, 제2 하이 전원전압(VDD2H))에 대한 스위칭에 의해 크게 발생될 수 있다. 본 발명의 일 동작 예에 따르면, 제2 하이 전원전압(VDD2H)이 제1 전압 영역(120) 및 제2 전압 영역(130)으로 각각 제공됨에 있어서, 파워 레일/컨트롤 스위치 블록(110)의 제어에 기반하여 상기 제2 하이 전원전압(VDD2H)이 1 회의 스위칭 동작을 통해 제1 전압 영역(120) 및 제2 전압 영역(130)으로 제공됨에 따라 상기 제2 하이 전원전압(VDD2H)의 IR 드랍을 감소시킬 수 있으며, 이에 따라 전원전압의 특성 저하가 감소 또는 방지될 수 있다.

한편, 도 1에는 도시되지 않았으나, DRAM(100)은 다른 특성들에 따라 전원전압을 수신하는 또 다른 전압 영역들을 더 포함할 수도 있을 것이다. 일 예로서, 전술한 전원전압들 중 제1 전원전압(VDD1)만을 이용하는 전압 영역, 제2 하이 전원전압(VDD2H)만을 이용하는 전압 영역, 제2 로우 전원전압(VDD2L)만을 이용하는 전압 영역이 DRAM(100)에 더 구비될 수도 있을 것이다.

도 2는 본 발명의 예시적인 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 블록도이다. 도 2에는 두 개의 파워 레일들(PR1, PR2)이 예시되나, 메모리 장치에는 더 많은 수의 파워 레일들이 배치될 수 있다.

도 2를 참조하면, 메모리 장치(200)는 전술한 파워 레일/컨트롤 스위치 블록으로서 제1 및 제2 파워 레일들(PR1, PR2)을 포함하고, 또한 상기 제1 및 제2 파워 레일들(PR1, PR2)에 연결되는 다수의 스위치들을 포함할 수 있다. 일 예로서, 다수의 스위치들은 DVFS 스위치로서 제2 하이 전원전압(VDD2H)을 전달하기 위한 제1 스위치(SW_DVFS1)와 제2 로우 전원전압(VDD2L)을 전달하기 위한 제2 스위치(SW_DVFS2)를 포함할 수 있으며, 또한 파워 게이팅 스위치로서 제1 파워 레일(PR1)과 제2 파워 레일(PR2) 사이에 연결되는 제3 스위치(SW_PG)를 더 포함할 수 있다.

제1 파워 레일(PR1)의 공통 노드(A)는 제1 및 제2 스위치(SW_DVFS1, SW_DVFS2)를 통해 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 선택적으로 수신할 수 있다. 한편, 제2 파워 레일(PR2)은 제3 스위치(SW_PG)를 통해 공통 노드(A)로부터 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 선택적으로 수신할 수 있다. 이 때, 제3 스위치(SW_PG)가 턴 오프되는 경우에는 제2 파워 레일(PR2)로의 전원전압의 제공이 차단될 수 있다.

메모리 장치(200)는 다수의 회로 블록들을 포함할 수 있으며, 일 예로서 제1 회로 블록(210)은 제1 파워 레일(PR1)에 연결될 수 있으며, 제2 회로 블록(220)은 제2 파워 레일(PR2)에 연결될 수 있다. 제1 회로 블록(210) 내의 회로들은 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 상시적으로 수신할 수 있다. 반면에, 제2 회로 블록(220) 내의 회로들은 특정 모드에서 전원전압의 제공이 차단되며, 일 예로서 상기 특정 모드에서 제1 회로 블록(210) 내에 저장된 정보는 상시적으로 제공되는 전원전압에 의해 유지될 수 있는 반면에, 제2 회로 블록(220) 내에 저장된 정보는 전원전압의 차단에 따라 유지되지 않을 수 있다.

또한, 일 실시예에 따라, 메모리 장치(200)는 제3 회로 블록(230)을 더 포함할 수 있으며, 제3 회로 블록(230)은 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)에 연결될 수 있다. 제3 회로 블록(230) 내의 회로들 중 일부는 제1 파워 레일(PR1)을 통해 전원전압을 수신하고, 다른 일부의 회로들은 제2 파워 레일(PR2)을 통해 전원전압을 수신할 수 있다. 일 예로서, 특정 모드에서 제3 회로 블록(230) 내의 제1 파워 레일(PR1)에 연결된 일부의 회로들로는 전원전압의 제공이 유지되는 반면에, 제2 파워 레일(PR2)에 연결된 다른 일부의 회로들로는 전원전압의 제공이 차단될 수 있다. 도 2에 도시된 실시예에서, 제1 회로 블록(210)은 전술한 제1 전압 영역에 포함될 수 있으며, 또한 제2 및 제3 회로 블록(220, 230)은 전술한 제2 전압 영역에 포함될 수 있다. 또는, 일 실시예에 따라, 제3 회로 블록(230)은 상기 제1 및 제2 회로 블록들(210, 220)과 서로 다른 전압 영역에 포함되는 것으로 정의될 수도 있을 것이다.

도 3은 메모리 장치 내에 배치되는 파워 레일(power rail)의 일 예를 나타내는 도면이다.

전술한 각종 전원전압들은 메모리 장치 내의 각종 파워 레일들에 의해 전달될 수 있다. 일 예로서, 도 3에서는 외부로부터 제공되는 전원전압을 전달하기 위한 파워 레일들로서, 제1 전원전압(VDD1)을 전달하는 VDD1 파워 레일, 제2 하이 전원전압(VDD2H)을 전달하는 VDD2H 파워 레일, 제2 로우 전원전압(VDD2L)을 전달하는 VDD2L 파워 레일이 예시된다. 또한, 도 3에는 메모리 장치 내부의 각종 회로 블록들로 전원전압을 전달하기 위한 파워 레일들로서, 제1 내부 전압(VINT)을 전달하는 VINT 파워 레일, 제2 내부 전압(VPWR_INT)을 전달하는 VPWR_INT 파워 레일, 제3 내부 전압(VPWR_2H)을 전달하는 VPWR_2H 파워 레일이 예시된다. 상기 VINT 파워 레일, VPWR_INT 파워 레일 및 VPWR_2H 파워 레일 등은 메모리 장치 내부의 각종 회로 블록들로 전원전압을 전달하기 위해 배치되는 측면에서 내부 파워 레일로 지칭될 수 있다.

VINT 파워 레일은 전술한 DVFS 기술이 적용된 제1 내부 전압(VINT)을 전달하며, DVFS 스위칭에 따라 제1 내부 전압(VINT)은 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)에 상응할 수 있다. 또한, 제2 내부 전압(VPWR_INT)은 상기 DVFS 및 파워 게이팅 기술이 적용된 전원전압에 해당하고, 상기 제2 내부 전압(VPWR_INT)은 파워 게이팅 스위치에 의해 VPWR_INT 파워 레일로 전달된 상기 제1 내부 전압(VINT)에 상응할 수 있다.

메모리 장치 내의 각종 회로 블록들은 VINT 파워 레일에 연결되어 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 수신하거나, 또는 VPWR_INT 파워 레일에 연결되어 파워 게이팅이 적용된 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 수신할 수 있다. 또한, VPWR_2H 파워 레일은 제2 하이 전원전압(VDD2H)을 전용으로 이용하는 메모리 장치 내의 일부의 회로 블록을 위해 배치될 수 있으며, 일 예로서 VPWR_2H 파워 레일은 파워 게이팅 스위치를 통해 VDD2H 파워 레일에 연결될 수 있다.

VINT 파워 레일은 DVFS 스위치를 통해 VDD2H 파워 레일 및 VDD2L 파워 레일에 연결될 수 있으며, 또한, VPWR_INT 파워 레일은 파워 게이팅 스위치를 통해 상기 VINT 파워 레일에 연결될 수 있다. 또한, 전술한 실시예에서 DVFS 영역에 포함되는 회로 블록들은 상기 VINT 파워 레일에 연결될 수 있으며, DVFS/PG 영역에 포함되는 회로 블록들은 VPWR_INT 파워 레일에 연결되거나 또는 상기 VINT 파워 레일 및 VPWR_INT 파워 레일에 함께 연결될 수 있다.

이외에도, 메모리 장치의 회로 블록들은 전술한 다수의 파워 레일들 및 이에 연결된 스위치들을 통해 전원전압들을 수신하며, 일부의 회로 블록들은 제1 전원전압(VDD1)만을 고정적으로 수신하고, 다른 일부의 회로 블록들은 제2 로우 전원전압(VDD2L)을 고정적으로 수신할 수도 있을 것이다.

이하에서는, DVFS 스위치 및 파워 게이팅 스위치를 포함하는 다양한 종류의 스위치들을 통해 메모리 장치 내에서 전원전압의 전달이 제어되는 예가 설명된다. 일 예로서, 메모리 장치 내의 전원전압 전달을 위한 회로 구현에 있어서, 파워 게이팅 스위치와 DVFS 스위치에 의한 큰 IR 드랍(drop)을 감소하기 위해 파워 레일들과 스위치들이 효율적으로 배치될 필요가 있다.

한편, 이하의 예시적인 실시예들에서는, 스택 하이브리드(stack hybrid) 구조의 스위치 및 파워 레일 구조가 개시된다. 일 예로서, 스택 하이브리드(stack hybrid) 구조에서는 고 전류 경로(high-current path)와 저 전류 경로(low-current path)를 분리하는 방법에 기반하여 파워 레일 및 스위치 배치를 최적화 함으로써, 작은 스위치 면적으로 IR 드랍을 최소화하는 방법이 예시된다. 또한, 메모리 장치에 구비되는 다수의 회로 블록들을 DVFS 영역 및 DVFS/PG 영역으로 분류하고 이에 기반하여 파워 레일이 효율적으로 배치될 수 있다.

도 4a,b 및 도 5a,b는 본 발명의 예시적인 실시예에 따른 메모리 장치 내의 스위치 구현 예들을 나타내는 도면이다. 이하의 실시예들에서는 메모리 장치가 DRAM인 것으로 가정하여 그 구성 및 동작이 설명될 것이다. 또한, DVFS 기능과 관련된 설명을 위해 제1 전원전압(VDD1)을 전달하는 파워 레일의 도시가 생략되나, 메모리 장치는 상기 제1 전원전압(VDD1)을 전달하는 파워 레일과 함께, 이에 연결되는 스위치들을 더 포함할 수 있을 것이다.

도 4a를 참조하면, 다양한 파워 레일들과 이에 연결된 스위치들이 예시된다. 일 예로서, VDD2H 파워 레일과 VINT 파워 레일(또는, 파워 그리드(GRID))은 DRAM 내에서 글로벌하게 배치되고, VDD2L 파워 레일, VPWR_INT 파워 레일, VPWR_2H 파워 레일은 로컬하게 배치될 수 있다. 일 예로서, VDD2L 파워 레일은 패드에 가깝게 배치될 수 있다.

VDD2L 파워 레일과 VINT 파워 레일은 제1 스위치(SW_A)를 통해 연결될 수 있고, VDD2H 파워 레일과 VINT 파워 레일은 제2 스위치(SW_B)를 통해 연결될 수 있다. 또한 VINT 파워 레일과 VPWR_INT 파워 레일은 제3 스위치(SW_C)를 통해 연결될 수 있고, VDD2H 파워 레일과 VPWR_2H 파워 레일은 제4 스위치(SW_D)를 통해 연결될 수 있다. 상기와 같은 구조는 VPWR_INT 파워 레일로 두 번의 스위칭을 거쳐 전원전압이 제공되는 점에서 2 스택(stack) 스위치로 지칭될 수 있다.

일 예로서, VDD2H 파워 레일로부터의 제2 하이 전원전압(VDD2H)은 VINT 파워 레일을 거쳐 VPWR_INT 파워 레일로 제공될 수 있다. 또한, VDD2L 파워 레일로부터의 제2 로우 전원전압(VDD2L)은 VINT 파워 레일을 거쳐 VPWR_INT 파워 레일로 제공될 수 있다. 이에 따라, 상기와 같은 구조에서 IR 드랍을 최소화하기 위해 제1 내지 제3 스위치들(SW_A ~ SW_C)는 상대적으로 큰 사이즈(x2)를 가질 수 있다. 반면에, 한번의 스위칭에 의해 전달되는 전원전압의 경우, 그 전달을 제어하는 스위치의 사이즈는 상대적으로 작을 수 있으며, 일 예로 제4 스위치(SW_D)는 상대적으로 작은 사이즈(x1)를 가질 수 있다.

한편, 도 4b에 도시된 바와 같은 스위치 배치에 따르면, IR 드랍을 최소화하기 위해 전원전압이 한 번의 스위칭에 의해 어느 하나의 파워 레일에서 다른 하나의 파워 레일로 제공될 수 있다. 예컨대, VDD2L 파워 레일과 VINT 파워 레일은 제1 스위치(SW_A)를 통해 연결되고, VDD2L 파워 레일과 VPWR_INT 파워 레일은 제2 스위치(SW_B)를 통해 연결될 수 있다. 또한, VDD2H 파워 레일과 VINT 파워 레일은 제3 스위치(SW_C)를 통해 연결되고, VDD2H 파워 레일과 VPWR_INT 파워 레일은 제4 스위치(SW_D)를 통해 연결되며, VDD2H 파워 레일과 VPWR_2H 파워 레일은 제5 스위치(SW_E)를 통해 연결될 수 있다. 도 4b에 예시된 구조에 따르면, 파워 레일 사이에서의 전원전압이 1 회의 스위칭을 통해 전달될 수 있으며, 이에 따라 IR 드랍이 최소화될 수 있다.

전술한 실시예에서와 같이, 제1 전압 영역 및 제2 전압 영역의 회로 블록들 은 하나 이상의 파워 레일을 통해 전원전압을 수신할 수 있다. 일 예로서, DVFS 기술이 적용된 제1 전압 영역의 회로 블록들은 VINT 파워 레일에 연결됨에 따라 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 선택적으로 수신할 수 있다. 또한, DVFS와 함께 파워 게이팅이 적용된 제2 전압 영역의 회로 블록들은 VPWR_INT 파워 레일에 연결되어 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 선택적으로 수신함과 함께, 파워 게이팅 스위치가 턴 오프됨에 따라 전원전압의 제공이 차단될 수 있다. 또는, 전술한 바와 같이, DRAM의 다른 일부의 회로 블록들은 VINT 파워 레일과 VPWR_INT 파워 레일에 함께 연결되어 전원전압을 수신할 수도 있을 것이다.

한편, 도 5a,b에서는 1 스택 및 2 스택의 하이브리드 방식의 구조가 예시된다.

도 5a를 참조하면, VDD2L 파워 레일과 VINT 파워 레일은 제1 스위치(SW_A)를 통해 연결되고, VINT 파워 레일과 VPWR_INT 파워 레일은 제2 스위치(SW_B)를 통해 연결될 수 있다. 또한, VDD2H 파워 레일과 VINT 파워 레일은 제3 스위치(SW_C)를 통해 연결되고, VDD2H 파워 레일과 VPWR_INT 파워 레일은 제4 스위치(SW_D)를 통해 연결되며, VDD2H 파워 레일과 VPWR_2H 파워 레일은 제5 스위치(SW_E)를 통해 연결될 수 있다.

도 5a의 구조에 따르면, VPWR_INT 파워 레일은 VDD2H 파워 레일에 제2 스위치(SW_B) 및 제3 스위치(SW_C)를 통해 연결될 수 있다. 또한, VPWR_INT 파워 레일은 VDD2L 파워 레일에 제2 스위치(SW_B) 및 제1 스위치(SW_A)를 통해 연결될 수 있다. 또한, VPWR_INT 파워 레일은 VDD2H 파워 레일에 제4 스위치(SW_D)를 통해 직접 연결될 수도 있다. 즉, 도 5a에 도시된 실시예에 따르면, 제2 하이 전원전압(VDD2H)을 VPWR_INT 파워 레일로 전달함에 있어서 제3 스위치(SW_C)가 도 4a에 도시된 실시예의 제2 스위치(SW_B)에 비해 더 작게 구현될 수 있다. 또한, 제2 하이 전원전압(VDD2H)의 전달을 위해 상대적으로 큰 면적의 스위치가 구비될 필요가 없으므로 스위치 사이즈 증가에 따른 칩 면적 증가가 최소화될 수 있다. 또한, 도 5a에 도시된 구조에서는 글로벌 파워 레일(또는, 글로벌 파워 그리드(GRID))의 개수가 도 4b의 경우에 비해 감소될 수 있다.

도 5b는 도 5a의 스위치들의 일 동작 예를 나타내는 표이다. 도 5b에 도시된 표에서 0은 스위치 오프를 나타내고 1은 스위치 온을 나타낸다. 또한 x 로 표시된 동작은 돈 케어를 나타낸다.

먼저, VDD2H 파워 레일과 VPWR_2H 파워 레일의 파워 게이팅(PG)을 이용한 연결 동작에서는, 제1 스위치(SW_A) 내지 제4 스위치(SW_D)의 연결은 돈 케어되고, 제5 스위치(SW_E)는 턴온되거나 턴 오프될 수 있다.

한편, DVFS 적용과 관련하여, VINT 파워 레일과 VDD2L 파워 레일의 연결에서, 제1 스위치(SW_A)는 턴 온되고 제3 스위치(SW_C)는 턴 오프된다. 그리고, 나머지 스위치들은 돈 케어될 수 있다. 또한, VINT 파워 레일과 VDD2H 파워 레일의 연결에서, 제1 스위치(SW_A)는 턴 오프되고 제3 스위치(SW_C)는 턴 온될 수 있다. 그리고, 나머지 스위치들은 돈 케어될 수 있다.

또한, DVFS 및 파워 게이팅(PG) 적용과 관련하여, VPWR_INT 파워 레일과 VDD2L 파워 레일의 연결에서, 제1 스위치(SW_A)는 턴 온되고 제2 스위치(SW_B)는 턴 온 또는 턴 오프될 수 있다. 그리고, 제3 스위치(SW_C) 및 제4 스위치(SW_D)는 턴 오프되고 제5 스위치(SW_E)는 돈 케어될 수 있다. 또한, VPWR_INT 파워 레일과 VDD2H 파워 레일의 연결에서, 제1 스위치(SW_A)는 턴 오프되고, 제2 스위치(SW_B)와 제4 스위치(SW_D)는 턴 온 또는 턴 오프되며, 제3 스위치(SW_C)는 는 턴 온되고, 제5 스위치(SW_E)는 돈 케어될 수 있다.

한편, 전술한 도 5a의 실시예에서, DVFS 동작과 관련하여 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)을 VINT 파워 레일로 전달하는 스위치(예컨대, 도 5a에서 제1 스위치(SW_A) 및 제3 스위치(SW_C))는 DVFS 스위치에 해당할 수 있다. 또한, 특정 전원 전압의 전달을 제어하는 스위치(예컨대, 도 5a에서 제2 스위치(SW_B), 제4 스위치(SW_D), 제5 스위치(SW_E))는 파워 게이팅 스위치에 해당할 수 있다.

도 6a,b는 메모리 장치의 전원전압을 스위칭하는 일 예를 나타내는 도면이다.

도 6a를 참조하면, 메모리 장치(예컨대, DRAM(300))는 전술한 컨트롤 스위치 블록으로서 스위치부(310) 및 하나 이상의 회로 블록들로서 제1 회로 블록(321) 및 제2 회로 블록(322)을 포함할 수 있다. 스위치부(310)는 DVFS 및 파워 게이팅을 위한 다수의 스위치들을 포함할 수 있으며, 또한 다수의 스위치들 각각은 파워 레일들 사이에 연결될 수 있다.

일 예로서, 스위치부(310)는 DVFS 스위치로서 제1 및 제2 스위치들(SW_DVFS1, SW_DVFS2)을 포함할 수 있으며, 제1 스위치(SW_DVFS1)는 스위칭 동작에 기반하여 제2 하이 전원전압(VDD2H)을 VINT 파워 레일로 제공하고, 제2 스위치(SW_DVFS2)는 스위칭 동작에 기반하여 제2 로우 전원전압(VDD2L)을 VINT 파워 레일로 제공할 수 있다. 또한, 제3 스위치(SW_PG)는 VINT 파워 레일에 연결되어 VPWR_INT 파워 레일로의 전원전압의 전달을 제어하며, 일 예로서 제3 스위치(SW_PG)가 턴 온됨에 따라 VINT 파워 레일에 인가된 전압이 VPWR_INT 파워 레일로 전달될 수 있다.

일 실시예에 따라, DVFS가 적용된 전원전압을 수신하는 제1 회로 블록(321)은 VINT 파워 레일에 연결되고, DVFS 및 파워 게이팅이 적용된 전원전압을 수신하는 제2 회로 블록(322)은 VPWR_INT 파워 레일에 연결될 수 있다. 또한, 제1 스위치(SW_DVFS1) 및 제2 스위치(SW_DVFS2)는 서로 교번하게 스위칭됨에 따라 제1 스위치(SW_DVFS1)를 제어하는 제1 제어신호(Ctrl_DVFS1)와 제2 스위치(SW_DVFS2)를 제어하는 제2 제어신호(Ctrl_DVFS2)는 도 6b에 도시된 바와 같은 파형을 가질 수 있다. 이에 따라 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)이 선택적으로 VINT 파워 레일로 제공될 수 있다.

한편, 제3 스위치(SW_PG)는 제3 제어신호(Ctrl_PG)에 의해 제어되고, 제1 및 제2 스위치들(SW_DVFS1, SW_DVFS2)과 별개로 제어될 수 있다. 예컨대, 제2 하이 전원전압(VDD2H)이 스위칭되는 제1 구간(Period_A)에서, 제3 스위치(SW_PG)가 활성화되는 구간 동안은 제2 회로 블록(322)으로 제2 하이 전원전압(VDD2H)이 제공되는 반면에, 제3 스위치(SW_PG)가 비활성화되는 구간 동안은 제2 회로 블록(322)으로의 전원전압의 제공이 차단될 수 있다. 또한, 제2 로우 전원전압(VDD2L)이 스위칭되는 제2 구간(Period_B)에서, 제3 스위치(SW_PG)가 활성화되는 구간 동안은 제2 회로 블록(322)으로 제2 로우 전원전압(VDD2L)이 제공되는 반면에, 제3 스위치(SW_PG)가 비활성화되는 구간 동안은 제2 회로 블록(322)으로의 전원전압의 제공이 차단될 수 있다.

한편, 도 6a,b에는 도시되지 않았으나, 메모리 장치(300)는 각종 제어신호들을 생성하는 제어 회로(미도시)를 더 포함할 수 있으며, 메모리 동작과 관련된 각종 타이밍에 기반하여 전술한 스위치들을 제어하기 위한 제어신호들이 생성될 수 있을 것이다.

도 7 및 도 8은 본 발명의 변형 가능한 실시예에 따른 메모리 장치의 블록도 및 그 동작의 일 예를 나타내는 파형도이다.

도 7을 참조하면, 메모리 장치(400)는 다수의 파워 레일들 및 다수의 스위치들을 포함할 수 있으며, 전술한 실시예에서와 같이 메모리 장치(400)는 제2 하이 전원전압(VDD2H)을 전달하는 VDD2H 파워 레일에 연결된 제1 스위치(SW_DVFS1)와 제2 로우 전원전압(VDD2L)을 전달하는 VDD2L 파워 레일에 연결된 제2 스위치(SW_DVFS2)를 포함할 수 있으며, 또한 VINT 파워 레일과 VPWR_INT 파워 레일 사이에 연결된 파워 게이팅 스위치로서 제3 스위치(SW_PG1)를 포함할 수 있다. 이와 함께, 메모리 장치(400)는 파워 게이팅에 관련된 하나 이상의 스위치들을 더 포함할 수 있으며, 도 7에서는 메모리 장치(400)가 VDD2H 파워 레일과 VPWR_INT 파워 레일 사이에 연결된 제4 스위치(SW_PG2)와 VDD2L 파워 레일과 VPWR_INT 파워 레일 사이에 연결된 제5 스위치(SW_PG3)를 더 포함하는 예가 도시된다. 도 7에는 도시되지 않았으나, 메모리 장치(400)는 다수의 회로 블록들을 더 포함하고, 일부의 회로 블록들은 VINT 파워 레일에 연결되고, 다른 일부의 회로 블록들은 VPWR_INT 파워 레일에 연결될 수 있다.

DVFS 및 파워 게이팅이 적용된 전원전압을 회로 블록들로 제공함에 있어서, 전술한 DVFS 스위치(SW_DVFS1, SW_DVFS2) 및 파워 게이팅 스위치(SW_PG1)를 통해 전원전압이 제공되는 경우, VPWR_INT 파워 레일로 인가되는 전원전압에 큰 IR 드랍이 발생될 수 있다. 본 발명의 예시적인 실시예에 따르면, 전술한 제3 스위치(SW_PG1)와 함께, VPWR_INT 파워 레일과 VDD2H 파워 레일 사이에 연결된 추가의 파워 게이팅 스위치(SW_PG2), VPWR_INT 파워 레일과 VDD2L 파워 레일 사이에 연결된 추가의 파워 게이팅 스위치(SW_PG3)을 더 배치함으로써, VPWR_INT 파워 레일에 인가되는 전원전압의 IR 드랍을 감소시킬 수 있다.

일 예로서, 상기한 추가의 파워 게이팅 스위치들로서 제4 및 제5 스위치들(SW_PG2, SW_PG3)은 전술한 DVFS 스위치들(SW_DVFS1, SW_DVFS2) 및 파워 게이팅 스위치(SW_PG1)와 연동하여 그 스위칭 타이밍이 제어될 수 있다. 일 동작 예를 도 8을 참조하여 설명하면 다음과 같다.

먼저, 제1 및 제2 제어신호들(Ctrl_DVFS1, Ctrl_DVFS2)에 따라 제1 스위치(SW_DVFS1)와 제2 스위치(SW_DVFS2)는 서로 교번하게 스위칭될 수 있으며, 제2 하이 전원전압(VDD2H)이 제공되는 제1 구간(Period_A)에서 제1 스위치(SW_DVFS1)가 턴 온되고, 제2 로우 전원전압(VDD2L)이 제공되는 제2 구간(Period_B)에서 제2 스위치(SW_DVFS2)가 턴 온될 수 있다. 이와 함께, 파워 게이팅은 임의적으로 제어될 수 있으며, 일 예로서 제1 구간(Period_A)의 일부 구간에서 제3 스위치(SW_PG1)가 제3 제어신호(Ctrl_PG1)에 응답하여 턴 온될 수 있으며, 또한 제2 구간(Period_B)의 일부 구간에서 상기 제3 스위치(SW_PG1)가 제3 제어신호(Ctrl_PG1)에 응답하여 턴 온될 수 있다.

한편, 추가의 파워 게이팅 스위치에 해당하는 제4 스위치(SW_PG2)는 VPWR_INT 파워 레일로 인가되는 제2 하이 전원전압(VDD2H)의 IR 드랍을 감소하기 위해 배치되며, 제1 구간(Period_A)에서 제4 스위치(SW_PG2)는 제4 제어신호(Ctrl_PG2)에 응답하여 제3 스위치(SW_PG1)와 동일한 구간에서 턴 온되고 또한 턴 오프될 수 있다. 이에 따라, 제1 구간(Period_A)에서 제2 하이 전원전압(VDD2H)은 제3 스위치(SW_PG1) 및 제4 스위치(SW_PG2)를 통해 VPWR_INT 파워 레일로 제공될 수 있다. 반면에, 상기 제1 구간(Period_A)에서 제2 로우 전원전압(VDD2L)에 연결된 제5 스위치(SW_PG3)는 제5 제어신호(Ctrl_PG3)에 응답하여 턴 오프될 수 있다.

한편, 제5 스위치(SW_PG3)는 VPWR_INT 파워 레일로 인가되는 제2 로우 전원전압(VDD2L)의 IR 드랍을 감소하기 위해 배치되며, 제2 구간(Period_B)에서 제5 스위치(SW_PG3)는 제5 제어신호(Ctrl_PG3)에 응답하여 제3 스위치(SW_PG1)와 동일한 구간에서 턴 온되고 또한 턴 오프될 수 있다. 또한, 상기 제2 구간(Period_B)에서 제2 하이 전원전압(VDD2H)에 연결된 제4 스위치(SW_PG2)는 턴 오프될 수 있다. 이에 따라, 제2 구간(Period_B)에서 제2 로우 전원전압(VDD2L)은 제3 스위치(SW_PG1) 및 제5 스위치(SW_PG3)를 통해 VPWR_INT 파워 레일로 제공될 수 있다.

도 8에 도시된 스위치들을 제어하기 위한 파형도는 일 실시예에 불과한 것으로서, 본 발명의 실시예는 도 8에 도시된 파형도에 국한될 필요는 없다. 일 예로서, 제4 스위치(SW_PG2) 및 제5 스위치(SW_PG3)는 제3 스위치(SW_PG1)와 반드시 동일한 타이밍에서 턴 온되거나 턴 오프될 필요는 없으며, 제3 스위치(SW_PG1)가 턴 온되는 구간 중 적어도 일부의 구간에서 제4 스위치(SW_PG2) 및 제5 스위치(SW_PG3)가 턴 온되도록 스위칭 동작이 제어될 수도 있을 것이다.

한편, 전술한 실시예에 따른 추가의 파워 게이팅 스위치를 이용한 전원전압의 제어 동작은 메모리 장치(400)의 설정에 따라 선택적으로 수행될 수도 있을 것이다. 예컨대, 메모리 장치(400) 내부에는 MRS(Mode Register Set)나 제어 로직 등 다양한 제어 수단들이 구비되고, 추가의 파워 게이팅 스위치가 선택적으로 이용될 수도 있을 것이다. 일 동작 예로서, 메모리 장치(400)의 초기 구동 시 MRS 정보에 기반하여 상기 추가의 파워 게이팅 스위치가 이용되거나 이용되지 않도록 설정 동작이 수행될 수 있을 것이다.

도 9는 또 다른 변형 가능한 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 회로도이다. 도 9에 도시된 메모리 장치의 구성 및 동작 예를 설명함에 있어서, 이전의 실시예에서와 중복되는 내용에 대해서는 그 설명이 생략된다.

도 9를 참조하면, 메모리 장치(500)는 DVFS 스위치들로서 VDD2H 파워 레일에 연결된 제1 스위치(SW_DVFS1), VDD2L 파워 레일에 연결된 제2 스위치(SW_DVFS2)를 포함할 수 있으며, 또한 파워 게이팅 스위치로서 VINT 파워 레일과 VPWR_INT 파워 레일 사이에 연결되는 제3 스위치(SW_PG1)를 포함할 수 있다. 또한, 메모리 장치(500)는 VDD2H 파워 레일에 의해 전달되는 제2 하이 전원전압(VDD2H)을 수신하는 하나 이상의 파워 레일들을 포함할 수 있으며, 도 9에서는 VPWR_INT 파워 레일 및 VPWR_2H 파워 레일이 예시된다. 전술한 실시예에 따라 VPWR_INT 파워 레일은 DVFS 및 파워 게이팅이 적용된 전원전압을 전달하고, VPWR_2H 파워 레일은 제2 하이 전원전압(VDD2H)을 고정적으로 수신하는 회로 블록에 연결될 수 있다. VPWR_2H 파워 레일은 파워 게이팅 스위치에 해당하는 제5 스위치(SW_PG12)를 통해 VDD2H 파워 레일에 연결될 수 있다.

일 실시예에 따라, IR 드랍을 감소하기 위한 추가의 파워 게이팅 스위치는 다수의 파워 레일들 중 상대적으로 높은 레벨을 갖는 전원전압을 수신하는 파워 레일에 적용될 수 있다. 예컨대, 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 수신하는 VPWR_INT 파워 레일에 있어서, 제2 하이 전원전압(VDD2H)과 VPWR_INT 파워 레일 사이에 추가의 파워 게이팅 스위치로서 제4 스위치(SW_PG11)가 더 배치될 수 있다. 반면에, 제2 로우 전원전압(VDD2L)과 VPWR_INT 파워 레일 사이에는 추가의 파워 게이팅 스위치가 적용되지 않을 수 있다.

본 발명의 예시적인 실시예에 따르면, IR 드랍을 감소하기 위한 추가의 파워 게이팅 스위치를 적용함에 있어서, 상대적으로 높은 레벨을 갖는 제2 하이 전원전압(VDD2H)에 선택적으로 적용함으로써 스위치의 개수가 과도히 증가하는 것을 방지할 수 있다. 즉, 상대적으로 높은 레벨을 갖는 전원전압을 이용하는 회로 블록들로 IR 드랍이 크게 발생된 전원전압이 제공되는 상황을 방지함으로써, 상기 회로 블록의 동작 특성이 저하되는 것이 방지될 수 있다.

도 9에는 도시되지 않았으나, 전술한 파워 레일들 중에서 상대적으로 큰 레벨을 갖는 제1 전원전압(VDD1)을 전달하는 파워 레일에 상기 추가의 파워 게이팅 스위치가 더 적용될 수도 있을 것이다. 예컨대, 제1 전원전압(VDD1)을 전달하는 파워 레일(예컨대, 제1 파워 레일)로부터 다른 파워 레일(예컨대, 제2 파워 레일)로 적어도 두 개의 스위치들(2 스택 스위치)을 통해 전달하는 회로 구조가 존재하는 경우, 상기 추가의 파워 게이팅 스위치가 제1 파워 레일과 제2 파워 레일 사이에 연결될 수도 있을 것이다.

도 10은 본 발명의 또 다른 변형 가능한 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 10에서는 DVFS 스위치 및 파워 게이팅 스위치의 기능을 함께 수행하는 스위치를 이용한 전원전압의 제어 예를 나타낸다. 일 예로서, 도 10에서는 DVFS 동작과 관련하여 VDD2H 파워 레일, VDD2L 파워 레일 및 VINT 파워 레일이 예시된다.

도 10을 참조하면, 메모리 장치(예컨대, DRAM(600))는 스위치부(610) 및 회로 블록(620)을 포함할 수 있으며, 스위치부(610)는 VINT 파워 레일에 연결되는 제1 스위치(SW_DVFS1) 및 제2 스위치(SW_DVFS2)를 포함할 수 있다. VDD2L 파워 레일과 VINT 파워 레일은 제1 스위치(SW_DVFS1)를 통해 연결되고, VDD2H 파워 레일과 VINT 파워 레일은 제2 스위치(SW_DVFS2)를 통해 연결될 수 있다. 또한, 제1 스위치(SW_DVFS1) 및 제2 스위치(SW_DVFS2)는 DVFS에 관련된 정보 및 파워 게이팅에 관련된 정보에 기반하여 제어될 수 있다. 도 10에 도시되지는 않았으나, DRAM 내부에는 DVFS 에 관련된 정보 및 파워 게이팅에 관련된 정보를 이용하여 내부 제어 신호를 생성하는 제어 회로가 더 구비될 수 있으며, 제어 회로는 상기 정보를 이용하여 제1 및 제2 스위치들(SW_DVFS1, SW_DVFS2)을 제어하기 위한 제어 신호를 생성할 수 있다.

DVFS 에 관련된 정보 및 파워 게이팅에 관련된 정보는 메모리 장치(600) 내부에서 생성된 정보이거나 또는 메모리 컨트롤러(또는, 어플리케이션 프로세서)에 의해 생성된 정보일 수 있다. 일 실시예에 따라, DVFS 에 관련된 정보에 기반하여 제1 스위치(SW_DVFS1) 및 제2 스위치(SW_DVFS2) 중 어느 하나가 선택적으로 턴 온되고, 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)이 선택적으로 VINT 파워 레일로 제공될 수 있다. 또한, 파워 다운 등의 특정 모드 등에서, 파워 게이팅에 관련된 정보에 기반하여 제1 스위치(SW_DVFS1) 및 제2 스위치(SW_DVFS2)가 모두 턴 오프됨에 따라 VINT 파워 레일을 통해 회로 블록으로 전원전압이 제공되는 것이 차단될 수도 있다.

상기 도 10의 실시예에 따르면, DVFS 스위치를 이용하여 파워 게이팅이 함께 수행될 수 있다. 즉, DVFS 기능을 위하여 이미 배치된 스위치를 파워 게이팅 정보에 따라 파워 게이팅 역할을 동시에 수행하도록 할 수 있다. 즉, 파워 게이팅 스위치가 추가되는 것을 최소화할 수 있으며, 또한 DVFS 스위치 및 파워 게이팅 스위치의 순차적인 스위칭을 통해 전원전압이 전달됨에 따라 발생되는 IR 드랍이 최소화될 수 있다.

한편, 도 10에 도시된 실시예에 따르면, DVFS 및 파워 게이팅이 적용된 전원전압을 수신하는 회로 블록이 VINT 파워 레일에 연결될 수 있다.

도 11은 본 발명의 다른 예시적인 메모리 시스템을 나타내는 블록도이다. 도 11에서는 어플리케이션 프로세서(Application Processor, 710)와 메모리 장치(720)를 포함하는 데이터 처리 시스템(700)이 도시되며, 어플리케이션 프로세서(710) 내의 메모리 컨트롤 모듈(711)과 메모리 장치(720)가 메모리 시스템을 구성할 수 있다. 메모리 컨트롤 모듈(711)은 커맨드(CMD) 및 어드레스(ADD)를 메모리 장치(720)로 제공할 수 있으며, 데이터(DATA)가 메모리 컨트롤 모듈(711)과 메모리 장치(720) 사이에서 송수신될 수 있다.

또한, 메모리 장치(720)는 메모리 셀 어레이(721), 파워 레일/컨트롤 스위치 블록(722) 및 회로 블록(723)을 포함할 수 있다. 회로 블록(723)은 다양한 종류의 전원전압들을 수신하는 다수의 회로 블록들을 포함할 수 있으며, 전술한 실시예에서와 같이 일부의 회로 블록들로는 DVFS가 적용된 전원전압이 제공됨에 따라, 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)이 상기 일부의 회로 블록들로 제공될 수 있다. 또한, 다른 일부의 회로 블록들로는 DVFS 및 파워 게이팅이 적용된 전원전압이 제공됨에 따라, 다른 일부의 회로 블록들로의 전원전압의 제공이 차단되도록 제어될 수 있다. 또한, 데이터 처리 시스템(700)은 전술한 각종 전원전압들을 제공하는 PMIC(701)를 더 포함할 수 있다.

어플리케이션 프로세서(710)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 시스템 온 칩(SoC)은 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 상기 시스템 버스에 연결되는 각종 IP(Intellectual Property)들을 포함할 수 있다. 시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine) 사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCP-IP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용되어도 무방하다.

메모리 장치(720)는 전술한 실시예에서의 DVFS 기능에 관련된 각종 동작을 수행할 수 있다. 일 예로서, 파워 레일/컨트롤 스위치 블록(722)은 VINT 파워 레일을 포함하고, 상기 VINT 파워 레일 상의 공통 노드(미도시)가 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)에 연결될 수 있다. 또한, 상기 공통 노드와 VPWR_INT 파워 레일 사이에 파워 게이팅 스위치가 배치되고, 상기 VPWR_INT 파워 레일에 회로 블록이 연결됨에 따라, 상기 회로 블록으로 DVFS 및 파워 게이팅이 적용된 전원전압이 제공될 수 있다. 또한, IR 드랍에 따른 전원전압의 특성 저하를 감소 또는 방지하기 위하여, 상기 VPWR_INT 파워 레일에 연결된 추가의 파워 게이팅 스위치가 더 제공될 수 있다. 상기 추가의 파워 게이팅 스위치는 제2 하이 전원전압(VDD2H)에 연결된 추가의 파워 게이팅 스위치와, 제2 로우 전원전압(VDD2L)에 연결된 추가의 파워 게이팅 스위치를 포함할 수 있다.

일 실시예에 따라, 메모리 장치(720)의 동작 모드에 기반하여 상기 DVFS 및 파워 게이팅 기능에 따른 전원전압의 제어 동작이 수행될 수 있으며, 상기 메모리 장치(720)의 동작 모드는 메모리 컨트롤 모듈(711)의 제어에 기반하여 변경될 수 있다. 일 예로서, 메모리 컨트롤 모듈(711)는 동작 모드에 따라 상기 DVFS 기능에 따른 전원전압의 제어를 위한 제어 정보(Info_DVFS)를 메모리 장치(720)로 제공할 수 있으며, 메모리 장치(720)는 상기 제어 정보(Info_DVFS)에 기반하여 파워 레일들 사이에서의 전원전압의 전달을 제어함으로써 DVFS 기능을 수행하거나 또한 파워 게이팅 기능을 수행할 수 있다.

도 12는 본 발명의 또 다른 예시적인 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 블록도이다. 도 12에서는 전술한 실시예들에 따른 파워 레일들 및 스위치의 동작에 기반하여, 메모리 장치(800) 내의 각종 회로 블록으로 전원전압이 제공되는 예가 도시된다.

도 12를 참조하면, 메모리 장치(800)는 메모리 셀 어레이(810), 로우 디코더(820), 칼럼 디코더(830) 및 제어 로직(840)을 포함할 수 있다. 또한, 메모리 장치(800)는 제1 전압 영역(850) 및 제2 전압 영역(860)을 더 포함할 수 있으며, 제1 전압 영역(850)은 데이터 패스 영역(또는, DVFS 영역)에 해당하고 하나 이상의 데이터 처리 블록들을 포함할 수 있다. 또한, 제2 전압 영역(860)은 데이터 패스 영역을 제어하는 하나 이상의 제어 블록들을 포함할 수 있다. 일 예로서, 제1 전압 영역(850)은 데이터에 대한 증폭 동작을 수행하는 입출력 센스앰프(851), 칼럼 디코딩 결과에 따라 데이터를 게이팅하는 입출력 게이팅 회로(852) 및 외부와 데이터를 송수신하는 입출력 버퍼(853)를 포함할 수 있다. 또한, 제2 전압 영역(860)은 제1 전압 영역(850)의 데이터 처리 블록들을 제어하는 제어 블록들을 포함할 수 있으며, 일 예로서 제1 내지 제3 제어 블록들(861 ~ 863)이 예시된다.

메모리 셀 어레이(810)는 다수의 워드 라인들 및 다수의 비트 라인들에 연결된 메모리 셀들을 포함할 수 있으며, 로우 디코더(820)는 외부로부터의 로우 어드레스에 응답하여 워드 라인들에 대한 선택 동작을 수행할 수 있다. 또한, 칼럼 디코더(830)는 외부로부터의 칼럼 어드레스에 응답하여 비트 라인들에 대한 선택 동작을 수행할 수 있다. 데이터 기록 동작시, 로우 디코더(820) 및 칼럼 디코더(830)의 선택 동작에 기반하여 기록 데이터(DATA)가 메모리 셀 어레이(810)의 선택 메모리 셀로 제공될 수 있다. 또한, 데이터 독출 동작시, 로우 디코더(820) 및 칼럼 디코더(830)의 선택 동작에 기반하여 메모리 셀 어레이(810)로부터 독출된 독출 데이터(DATA)가 메모리 장치(800) 외부로 제공될 수 있다.

제어 로직(840)은 메모리 장치(800) 내부의 전반적인 동작을 제어할 수 있다. 일 예로서, 제어 로직(840)은 커맨드 디코더를 포함할 수 있으며, 메모리 컨트롤러로부터의 커맨드에 응답하여 메모리 장치(800) 내부의 각종 회로 블록들을 제어할 수 있다. 일 예로서, 제어 로직(840)은 제2 전압 영역(860)의 제1 내지 제3 제어 블록들(861 ~ 863)을 제어할 수 있으며, 제1 내지 제3 제어 블록들(861 ~ 863)은 제어 로직(840)의 제어에 기반하여 제1 전압 영역(850) 내의 데이터 처리 블록들을 제어할 수 있다. 일 예로서, 데이터 기록 동작시, 제1 내지 제3 제어 블록들(861 ~ 863)의 제어에 기반하여 기록 데이터(DATA)가 입출력 버퍼(853), 입출력 게이팅 회로(852) 및 입출력 센스앰프(851)를 통해 메모리 셀 어레이(810)로 제공될 수 있다. 또한, 데이터 독출 동작시, 제1 내지 제3 제어 블록들(861 ~ 863)의 제어에 기반하여 독출 데이터(DATA)가 입출력 센스앰프(851), 입출력 게이팅 회로(852) 및 입출력 버퍼(853)를 통해 외부로 제공될 수 있다.

도 12에는 도시되지 않았으나, 전술한 실시예에서의 다수의 파워 레일들 및 스위치들이 메모리 장치(800)에 구비될 수 있으며, 상기 스위치들의 동작에 기반하여 제1 전압 영역(850)과 제2 전압 영역(860)으로 제공되는 전원전압이 제어될 수 있다. 일 예로서, 제1 전압 영역(850)은 전술한 실시예에서의 DVFS 영역 또는 DVFS/PG 영역에 해당함에 따라 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)이 제1 전압 영역(850)으로 제공될 수 있다. 또한, 전술한 실시예들에 따라, 제1 전압 영역(850)으로는 IR 드랍이 감소된 전원전압이 제공될 수 있으며, 또한 파워 게이팅이 적용됨에 따라 제1 전압 영역(850)으로 전원전압이 제공되는 것이 차단될 수도 있다.

한편, 상기한 제2 전압 영역(860)은 제2 하이 전원전압(VDD2H)을 고정적으로 수신하는 전압 영역에 해당할 수 있으며, 전술한 실시예에서 VPWR_2H 파워 레일을 통해 전달되는 전원전압이 제2 전압 영역(860) 내의 회로 블록들로 제공될 수 있다. 일 예로서, VPWR_2H 파워 레일은 1 회의 스위칭 동작을 통해 제2 하이 전원전압(VDD2H)을 수신하고 이를 전달할 수 있으며, 이에 따라 제2 하이 전원전압(VDD2H)의 IR 드랍이 감소 또는 최소화될 수 있다.

도 12에서는 데이터 처리 블록들을 제어하는 제1 내지 제3 제어 블록들(861 ~ 863)이 제2 전압 영역(860)에 포함되는 것으로 예시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 메모리 장치(800) 내의 다른 다양한 종류의 회로 블록들이 제2 전압 영역(860)에 포함될 수 있으며, 일 예로서 메모리 셀 어레이(810), 로우 디코더(820) 및 칼럼 디코더(830)가 제2 전압 영역(860)에 포함되는 구성으로 정의될 수 있을 것이다. 또한, 제어 로직(840)도 제2 전압 영역(360)에 포함되는 구성으로 정의될 수 있을 것이다.

일 구현 예에 따라, 제1 전압 영역(850)과 제2 전압 영역(860)은 기능적 및 물리적으로 분리될 수 있다. 즉, 회로 블록의 기능에 따라 전술한 바와 같이 전압 영역들의 정의가 가능하고, 제1 전압 영역(850)과 제2 전압 영역(860)은 물리적으로서 웰(well)이 분리될 수 있다. 상기와 같은 영역 분리에 따라 동일한 전압 영역에 포함되는 회로 블록들이 서로 인접하게 형성되고(또는, 동일한 웰에 형성되고), 이에 따라 파워 레일들이 각 전압 영역에 대응하여 최적으로 배치될 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

제1 하이 전원전압을 전달하는 제1 파워 레일;
제1 로우 전원전압을 전달하는 제2 파워 레일;
제1 DVFS(dynamic voltage and frequency scaling) 스위치를 통해 상기 제1 파워 레일로부터 상기 제1 하이 전원전압을 수신하고, 제2 DVFS 스위치를 통해 상기 제2 파워 레일로부터 상기 제1 로우 전원전압을 수신하는 제3 파워 레일;
상기 제3 파워 레일과 제1 파워 게이팅 스위치를 통해 연결되고, 상기 제3 파워 레일로부터 상기 제1 하이 전원전압 또는 상기 제1 로우 전원전압을 수신하는 제4 파워 레일; 및
상기 제4 파워 레일에 연결됨에 따라 상기 DVFS 및 파워 게이팅이 적용된 전원전압을 수신하는 제1 회로 블록을 구비하고,
상기 제1 회로 블록은, 상기 제1 파워 게이팅 스위치가 턴 온됨에 따라 상기 제1 하이 전원전압 또는 상기 제1 로우 전원전압을 상기 전원전압으로서 수신하고, 상기 제1 파워 게이팅 스위치가 턴 오프됨에 따라 상기 전원전압의 제공이 차단되는 것을 특징으로 하는 메모리 장치.
제1항에 있어서,
상기 제3 파워 레일에 연결되고, 상기 제1 하이 전원전압 또는 상기 제1 로우 전원전압을 상시적으로 수신하는 제2 회로 블록을 더 구비하는 것을 특징으로 하는 메모리 장치.
제2항에 있어서,
상기 제3 파워 레일 및 상기 제4 파워 레일에 함께 연결되는 제3 회로 블록을 더 구비하고,
상기 제3 회로 블록 내의 일부의 회로들은 상기 제3 파워 레일에 연결되고, 상기 제3 회로 블록 내의 다른 일부의 회로들은 상기 제4 파워 레일에 연결되는 것을 특징으로 하는 메모리 장치.
제1항에 있어서,
상기 제1 하이 전원전압은 LPDDR 5(Low Power Double Data Rate 5) 스펙에서 정의된 VDD2H이고, 상기 제1 로우 전원전압은 상기 LPDDR 5 스펙에서 정의된 VDD2L 인 것을 특징으로 하는 메모리 장치.
제1항에 있어서,
상기 제1 파워 레일과 상기 제4 파워 레일 사이에 연결된 제2 파워 게이팅 스위치; 및
상기 제2 파워 레일과 상기 제4 파워 레일 사이에 연결된 제3 파워 게이팅 스위치를 더 구비하는 것을 특징으로 하는 메모리 장치.
제5항에 있어서,
상기 제1 하이 전원전압이 상기 제3 파워 레일로 제공되는 제1 구간 동안 상기 제1 DVFS 스위치가 턴 온되고, 상기 제1 로우 전원전압이 상기 제3 파워 레일로 제공되는 제2 구간 동안 상기 제2 DVFS 스위치가 턴 온되며,
상기 제1 파워 게이팅 스위치는, 상기 제1 구간 및 제2 구간 각각에서 적어도 일부의 구간 동안 턴 온되는 것을 특징으로 하는 메모리 장치.
제6항에 있어서,
상기 제2 파워 게이팅 스위치는, 상기 제1 구간에서 상기 제1 파워 게이팅 스위치와 함께 턴 온되고,
상기 제3 파워 게이팅 스위치는, 상기 제2 구간에서 상기 제1 파워 게이팅 스위치와 함께 턴 온되는 것을 특징으로 하는 메모리 장치.
제1항에 있어서,
상기 제1 파워 레일과 상기 제4 파워 레일 사이에 연결된 제2 파워 게이팅 스위치; 및
상기 제1 파워 레일에 제3 파워 게이팅 스위치를 통해 연결되어 상기 제1 하이 전원전압을 전달하는 제5 파워 레일을 더 구비하고,
상기 제1 하이 전원전압은 한 번의 스위칭 동작을 통해 상기 제4 파워 레일 및 상기 제5 파워 레일로 제공되는 것을 특징으로 하는 메모리 장치.
제8항에 있어서,
메모리 셀 어레이에 기록되거나 상기 메모리 셀 어레이로부터 독출된 데이터를 전달하는 하나 이상의 데이터 처리 블록들을 포함하는 제1 전압 영역; 및
상기 데이터 처리 블록들을 제어하는 하나 이상의 제어 블록들을 포함하는 제2 전압 영역을 더 구비하고,
상기 제1 전압 영역은 상기 제3 파워 레일 또는 상기 제4 파워 레일에 연결되어 상기 DVFS 가 적용된 전원전압을 수신하고, 상기 제2 전압 영역은 상기 제5 파워 레일에 연결되어 상기 제1 하이 전원전압을 수신하는 것을 특징으로 하는 메모리 장치.
메모리 장치에 있어서,
상기 메모리 장치에 이용되는 전원전압들을 전달하기 위해 제1 및 제2 파워 레일들을 포함하는 다수의 파워 레일들을 포함하고, 또한 상기 다수의 파워 레일들에 연결되어 상기 전원전압들의 전달을 제어하는 다수의 스위치들을 포함하는 파워 레일/컨트롤 스위치 블록;
DVFS(dynamic voltage and frequency scaling)가 적용됨에 따라 제1 하이 전원전압 또는 제1 로우 전원전압을 선택적으로 전달하는 상기 제1 파워 레일에 연결되는 제1 전압 영역; 및
상기 DFVS 및 파워 게이팅이 적용됨에 따라 상기 제1 하이 전원전압 또는 상기 제1 로우 전원전압을 전달하거나 전원전압의 전달을 차단하는 상기 제2 파워 레일에 연결되는 제2 전압 영역을 구비하고,
상기 제2 파워 레일은, 상기 제1 하이 전원전압을 전달하는 제3 파워 레일로부터 1 회의 스위칭 동작을 통해 상기 제1 하이 전원전압을 수신하는 것을 특징으로 하는 메모리 장치.
제10항에 있어서, 상기 파워 레일/컨트롤 스위치 블록은,
상기 제3 파워 레일과 상기 제1 파워 레일 사이에 연결되는 제1 DVFS 스위치;
상기 제1 로우 전원전압을 전달하는 제4 파워 레일과 상기 제1 파워 레일 사이에 연결되는 제2 DVFS 스위치;
상기 제1 파워 레일과 상기 제2 파워 레일 사이에 연결된 제1 파워 게이팅 스위치; 및
상기 제3 파워 레일과 상기 제2 파워 레일 사이에 연결된 제2 파워 게이팅 스위치를 포함하고,
상기 제2 파워 게이팅 스위치가 턴 온됨에 따라, 상기 제1 하이 전원전압이 상기 1 회의 스위칭 동작을 통해 상기 제3 파워 레일로부터 상기 제2 파워 레일로 전달되는 것을 특징으로 하는 메모리 장치.
제11항에 있어서,
상기 제1 파워 게이팅 스위치와 상기 제2 파워 게이팅 스위치가 함께 턴 온됨에 따라, 상기 제1 하이 전원전압은 상기 제1 파워 게이팅 스위치 및 상기 제2 파워 게이팅 스위치를 통해 상기 제2 파워 레일로 전달되는 것을 특징으로 하는 메모리 장치.
제11항에 있어서, 상기 파워레일/컨트롤 스위치 블록은,
상기 제4 파워 레일과 상기 제2 파워 레일 사이에 연결된 제3 파워 게이팅 스위치를 더 포함하는 것을 특징으로 하는 메모리 장치.
제13항에 있어서,
상기 제1 DVFS 스위치와 상기 제2 DVFS 스위치는 서로 교번하게 턴 온되고,
상기 제1 파워 게이팅 스위치는 상기 제1 및 제2 DVFS 스위치들과 무관한 타이밍에 턴 온되는 것을 특징으로 하는 메모리 장치.
제14항에 있어서,
상기 제2 파워 게이팅 스위치는 상기 제1 DVFS 스위치가 턴 온되는 구간에서 상기 제1 파워 게이팅 스위치와 함께 턴 온되고,
상기 제3 파워 게이팅 스위치는 상기 제2 DVFS 스위치가 턴 온되는 구간에서 상기 제1 파워 게이팅 스위치와 함께 턴 온되는 것을 특징으로 하는 메모리 장치.
제10항에 있어서,
상기 제1 하이 전원전압은 LPDDR 5(Low Power Double Data Rate 5) 스펙에서 정의된 VDD2H이고, 상기 제1 로우 전원전압은 상기 LPDDR 5 스펙에서 정의된 VDD2L 인 것을 특징으로 하는 메모리 장치.
LPDDR(Low Power Double Data Rate) 스펙에 따라 동작하는 메모리 장치에 있어서, 상기 메모리 장치는 상기 LPDDR 스펙에 따른 전원전압들을 수신하고,
제1 전원전압(VDD1)을 전달하는 제1 파워 레일;
제2 하이 전원전압(VDD2H)을 전달하는 제2 파워 레일;
제2 로우 전원전압(VDD2L)을 전달하는 제3 파워 레일;
DVFS 가 적용됨에 따라, 상기 메모리 장치의 동작 모드에 기반하여 상기 제2 하이 전원전압(VDD2H) 또는 상기 제2 로우 전원전압(VDD2L)을 전달하는 제4 파워 레일;
상기 DVFS 및 파워 게이팅이 적용됨에 따라, 상기 제2 하이 전원전압(VDD2H) 또는 상기 제2 로우 전원전압(VDD2L)을 전달하거나, 또는 전원전압의 전달을 차단하는 제5 파워 레일; 및
상기 제1 내지 제5 파워 레일들 사이에서의 전원전압의 전달을 제어하기 위한 다수의 스위치들을 포함하는 컨트롤 스위치 블록을 포함하고,
상기 컨트롤 스위치 블록의 제어에 기반하여, 상기 제5 파워 레일은 상기 제4 파워 레일에 연결됨과 함께, 상기 제2 파워 레일 및 상기 제3 파워 레일 중 적어도 하나에 더 연결되는 것을 특징으로 하는 메모리 장치.
제17항에 있어서,
상기 메모리 장치는 외부의 파워 관리 집적 회로로부터 상기 제1 전원전압(VDD1), 상기 제2 하이 전원전압(VDD2H) 및 상기 제2 로우 전원전압(VDD2L)을 수신하고,
상기 제1 전원전압(VDD1)은 상기 제2 하이 전원전압(VDD2H)보다 큰 레벨을 가지며, 상기 제2 하이 전원전압(VDD2H)은 상기 제2 로우 전원전압(VDD2L)보다 큰 레벨을 갖는 것을 특징으로 하는 메모리 장치.
제17항에 있어서, 상기 컨트롤 스위치 블록은,
상기 제2 파워 레일과 상기 제4 파워 레일 사이에 연결된 제1 DVFS 스위치;
상기 제3 파워 레일과 상기 제4 파워 레일 사이에 연결된 제2 DVFS 스위치;
상기 제4 파워 레일과 상기 제5 파워 레일 사이에 연결된 제1 파워 게이팅 스위치; 및
상기 제2 파워 레일과 상기 제5 파워 레일 사이에 연결된 제2 파워 게이팅 스위치를 포함하는 것을 특징으로 하는 메모리 장치.
제19항에 있어서,
상기 제3 파워 레일과 상기 제5 파워 레일 사이에 연결된 제3 파워 게이팅 스위치를 포함하는 것을 특징으로 하는 메모리 장치.