KR101640831B1 - 반도체 소자 및 이를 포함하는 테스트 장치 - Google Patents

반도체 소자 및 이를 포함하는 테스트 장치 Download PDF

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Abstract

반도체 소자 및 테스트 장치에 관해 개시한다. 이를 위해 본 발명은, 제 1 클럭과 동기화된 직렬 커맨드(serial command)를 수신하고, 상기 직렬 커맨드를 병렬 커맨드(parallel command)로 변환하도록 구성된 커맨드 분배기(command distributor), 상기 병렬 커맨드를 수신하고, 상기 병렬 커맨드를 기초로 패턴 시퀀스(pattern sequence)를 생성하도록 구성된 커맨드 디코더(command decoder), 및 상기 패턴 시퀀스를 수신하여 제 2 클럭과 동기화된 동작 신호들을 생성하도록 구성된 신호 생성기(signal generator)를 포함하고, 상기 제 1 클럭의 주파수는 상기 제 2 클럭의 주파수보다 작은 것을 특징으로 하는 반도체 소자를 제공한다.

Description

반도체 소자 및 이를 포함하는 테스트 장치{Semiconductor device and test apparatus having the same}
본 발명은 반도체 소자 및 테스트 장치에 관한 것으로, 더욱 상세하게는 테스트에 필요한 구동 회로가 구현된 반도체 소자 및 이를 포함하는 테스트 장치에 관한 것이다.
메모리 소자의 제조 과정에서, 소정의 조립 공정을 거쳐 제조된 메모리 컴포넌트는, 최종적으로 특정 기능을 발휘하는지 여부를 체크하는 테스트 공정을 거치게 된다. 테스트 장치는 테스트할 메모리 컴포넌트에 동작 신호를 인가하여 상기테스트 공정을 수행한다.
본 발명이 이루고자 하는 고주파 신호 생성에 따른 전력 소모를 감소시킬 수 있는 반도체 소자 및 이를 포함하는 테스트 장치를 제공하는 것이다.
또한 본 발명이 이루고자 하는 기술적 과제는 제작 비용을 줄이면서도 융통성 있는 설계가 가능한 테스트 장치를 제공하는 것이다.
본 발명의 일 태양에 의한 반도체 소자가 제공된다. 상기 반도체 소자는 제 1 클럭과 동기화된 직렬 커맨드(serial command)를 수신하고, 상기 직렬 커맨드를 병렬 커맨드(parallel command)로 변환하도록 구성된 커맨드 분배기(command distributor), 상기 병렬 커맨드를 수신하고, 상기 병렬 커맨드를 기초로 패턴 시퀀스(pattern sequence)를 생성하도록 구성된 커맨드 디코더(command decoder), 및 상기 패턴 시퀀스를 수신하여 제 2 클럭과 동기화된 동작 신호들을 생성하도록 구성된 신호 생성기(signal generator)를 포함하고, 상기 제 1 클럭의 주파수는 상기 제 2 클럭의 주파수보다 작을 수 있다.
상기 반도체 소자의 일 예에 의하면, 상기 커맨드 분배기는, 상기 직렬 커맨드를 상기 제 2 클럭과 동기화된 상기 병렬 커맨드로 변환하도록 더 구성될 수 있다.
상기 반도체 소자의 다른 예에 의하면, 적어도 하나의 패턴 정보를 저장하도록 구성된 테스트 패턴 저장기를 더 포함하고, 상기 커맨드 디코더는 상기 병렬 커맨드와 상기 패턴 정보를 조합함으로써 상기 패턴 시퀀스를 생성하도록 더 구성될 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 병렬 커맨드는 요청 신호 및 파라미터 신호를 포함하고, 상기 테스트 패턴 저장기는 상기 요청 신호를 수신하고, 상기 요청 신호와 대응되는 상기 패턴 정보를 상기 커맨드 디코더로 송신하도록 구성되며, 상기 커맨드 디코더는 상기 패턴 정보에 따라 상기 파라미터 신호를 증가 또는 감소시킴으로써 상기 패턴 시퀀스를 생성하도록 구성된 합성기를 포함할 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 신호 생성기는 상기 패턴 시퀀스와 DUT의 포맷 정보, 레벨 정보, 및 타이밍 정보를 조합함으로써 상기 동작 신호들을 생성하도록 더 구성될 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 동작 신호들은 제어 신호, 어드레스 신호, 및 입력 데이터 신호를 포함할 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 커맨드 분배기는 직렬/병렬 변환기 및 제 1 버퍼를 포함하고, 상기 직렬/병렬 변환기는 상기 직렬 커맨드를 상기 병렬 커맨드로 변환하도록 구성되며, 상기 제 1 버퍼는 상기 커맨드 디코더가 상기 패턴 시퀀스를 생성하는 동안 새로운 병렬 커맨드를 저장하도록 구성될 수 있다.
상기 반도체 소자의 다른 예에 의하면, DUT로부터 출력 데이터 신호를 수신하고, 상기 출력 데이터 신호와 상기 입력 데이터를 비교함으로써 불량 결과 신호를 생성하도록 구성된 비교기(comparator)를 더 포함할 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 불량 결과 신호를 상기 제 1 클럭과 동기화한 직렬 테스트 결과(serial test result)을 전송하도록 구성된 결과 전송기(result transmitter)를 더 포함할 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 결과 전송기는 상기 불량 결과 신호를 직렬 신호로 변환시키도록 구성된 병렬/직렬 변환기를 포함할 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 결과 전송기는 제 2 버퍼를 포함하고, 상기 제 2 버퍼는 상기 결과 전송기가 상기 직렬 테스트 결과를 전송하는 동안 새로운 불량 결과 신호를 저장하도록 구성될 수 있다.
본 발명의 일 태양에 의한 테스트 장치가 제공된다. 상기 테스트 장치는 적어도 하나의 반도체 소자를 포함하는 테스트 장치일 수 있다. 상기 반도체 소자는 제 1 클럭과 동기화된 직렬 커맨드를 수신하고, 상기 직렬 커맨드를 병렬 커맨드로 변환하도록 구성된 커맨드 분배기, 상기 병렬 커맨드를 수신하고, 상기 병렬 커맨드를 기초로 패턴 시퀀스를 생성하도록 구성된 커맨드 디코더, 및 상기 패턴 시퀀스를 수신하여 제 2 클럭과 동기화된 동작 신호들을 생성하도록 구성된 신호 생성기를 포함하고, 상기 제 1 클럭의 주파수는 상기 제 2 클럭의 주파수보다 작을 수 있다.
상기 테스트 장치의 일 예에 의하면, 상기 테스트 장치는 상기 반도체 소자를 탑재하는 기판, 및 상기 기판 상에 탑재되며, DUT가 탑재되는 공간을 제공하는 적어도 하나의 소켓을 더 포함할 수 있다.
상기 테스트 장치의 다른 예에 의하면, 상기 테스트 장치는 상기 반도체 소자와 상기 소켓을 연결하는 테스트 신호 채널을 더 포함하고, 상기 테스트 신호 채널은 상기 신호 생성기로부터 상기 소켓과 연결된 DUT로 상기 동작 신호들을 전송하도록 구성될 수 있다.
상기 테스트 장치의 다른 예에 의하면, 상기 반도체 소자는 복수개의 반도체 소자들을 포함하고, 상기 소켓은 복수개의 소켓들을 포함하며, 상기 테스트 신호 채널은 복수개의 테스트 신호 채널들을 포함하고, 상기 복수개의 반도체 소자들과 상기 복수개의 소켓들은 상기 복수개의 테스트 신호 채널들에 의해 1:1로 연결될 수 있다.
상기 테스트 장치의 다른 예에 의하면, 상기 기판은 하이픽스 보드(Hi-Fix board)를 포함할 수 있다.
본 발명의 다른 태양에 의한 테스트 장치가 제공된다. 상기 테스트 장치는, 제 1 클럭과 동기화된 직렬 커맨드를 수신하는 기판, 상기 기판 상에 탑재되며, DUT가 탑재되는 공간을 제공하는 적어도 하나의 소켓, 및 상기 기판 상에 탑재되며, 상기 기판과 상기 소켓 사이에 연결된 적어도 하나의 반도체 소자를 포함하고, 상기 반도체 소자는, 상기 직렬 커맨드로부터 상기 제 1 클럭과 다른 제 2 클럭과 동기화된 동작 신호들을 생성하여 상기 DUT에 인가하도록 구성된 신호 생성기를 포함할 수 있다.
상기 테스트 장치의 일 예에 의하면, 상기 제 1 클럭의 주파수는 상기 제 2 클럭의 주파수보다 작을 수 있다.
상기 테스트 장치의 다른 예에 의하면, 상기 테스트 장치는 상기 반도체 소자와 상기 소켓을 연결하는 테스트 신호 채널을 더 포함하고, 상기 테스트 신호 채널은 상기 신호 생성기로부터 상기 DUT로 상기 동작 신호들을 전송하도록 구성될 수 있다.
상기 테스트 장치의 다른 예에 의하면, 상기 반도체 소자는 복수개의 반도체 소자들을 포함하고, 상기 소켓은 복수개의 소켓들을 포함하며, 상기 테스트 신호 채널은 복수개의 테스트 신호 채널들을 포함하고, 상기 복수개의 반도체 소자들과 상기 복수개의 소켓들은 상기 복수개의 테스트 신호 채널들에 의해 1:1로 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 소자 및 테스트 장치는, 테스트에 필요한 고주파수 동작 부분이 상기 반도체 소자로 구현되므로, 상기 테스트 장치의 제작 비용을 줄일 수 있다.
또한, 본 발명의 실시예들에 따른 테스트 장치는, 새로운 사양의 DUT를 테스트할 경우에도 고속 동작이 필요한 상기 반도체 소자만을 교체하여 테스트를 진행할 수 있으므로, 교체 비용이 감소될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 테스트 장치를 개략적으로 나타낸 것이다.
도 4는 본 발명의 기술적 사상에 의한 실시예에 따른 테스트 방법을 나타낸 순서도이다.
도 5a 내지 도 5d는 본 발명의 기술적 사상에 의한 예시적인 실시예에 따른 반도체 소자의 직렬/병렬 커맨드를 설명한 테이블들이다.
도 6은 도 2의 반도체 소자의 커맨드 분배기를 더욱 구체적으로 나타낸 블록도이다.
도 7은 도 2의 반도체 소자의 커맨드 디코더를 더욱 구체적으로 나타낸 블록도이다.
도 8을 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자 및 테스트 장치가 실제로 동작하는 과정을 나타낸 타이밍 테이블이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 반도체 소자는 커맨드 분배기command distributor, 110), 커맨드 디코더command decoder, 120), 신호 생성기(signal generator, 130), 및 테스트 패턴 저장기(140)(test pattern storage, 140)를 포함할 수 있다. 반도체 소자(100)는 단일 칩 상에서 구현될 수 있다.
커맨드 분배기(110)는 테스트 제어 장치(50)로부터 제 1 클럭과 동기화된 직렬 커맨드(serial command)를 수신하고, 상기 직렬 커맨드를 병렬 커맨드(parallel command)로 변환하도록 구성될 수 있다. 더욱 구체적으로, 커맨드 분배기(110)는 제 1 클럭과 동기화된 직렬 커맨드를 제 2 클럭과 동기화된 병렬 커맨드로 변환하도록 구성될 수 있다. 상기 제 1 클럭은 상기 제 2 클럭과 다르며, 상기 제 1 클럭의 주파수는 상기 제 2 클럭의 주파수보다 작을 수 있다. 비록 도면에 도시하지는 않았지만, 커맨드 분배기(110)는 상기 제 1 클럭을 상기 제 2 클럭으로 변환시키는 클럭 변환기(미도시)를 더 포함할 수 있다.
커맨드 디코더(120)는 상기 병렬 커맨드를 수신하고, 상기 병렬 커맨드를 기초로 패턴 시퀀스(pattern sequence)를 생성하도록 구성될 수 있다. 패턴 시퀀스는 DUT(device under test, 150)에 인가될 동작 신호들을 생성하는데 기초가 되는 로직 데이터일 수 있다. 예를 들어, 상기 패턴 시퀀스는 DUT(150)에 인가되는 실제 동작 신호들의 명령 정보, 어드레스 정보, 및 데이터 정보를 포함하는 로직 데이터일 수 있다.
테스트 패턴 저장기(140)는 적어도 하나의 패턴 정보를 저장하도록 구성될 수 있다. 더욱 구체적으로, 테스트 패턴 저장기(140)는 커맨드 디코더(120)로부터 요청 신호를 수신하여 패턴 정보를 커맨드 디코더(120)로 송신하도록 구성될 수 있다. 커맨드 디코더(120)는 상기 병렬 커맨드와 상기 패턴 정보를 조합함으로써 상기 패턴 시퀀스를 생성하도록 더 구성될 수 있다.
신호 생성기(130)는 상기 패턴 시퀀스를 수신하고, 제 2 클럭과 동기화된 동작 신호들을 생성하도록 구성될 수 있다. 상기 제 2 클럭의 주파수는 DUT의 동작 주파수와 동일할 수 있다. 상기 동작 신호들은 제어 신호, 어드레스 신호, 및 입력 데이터 신호를 포함할 수 있다. 신호 생성기(130)에 의해 생성된 상기 동작 신호는 테스트 신호 채널(200)에 의해 전송될 수 있다. 테스트 신호 채널(200)에 의해 전송된 상기 동작 신호는 DUT(150)에 인가될 수 있다.
DUT(150)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리 소자 또는 ROM, PROM, EPROM, EEPROM, 플래시 메모리, PRAM, MRAM, RRAM, FRAM 등과 같은 불휘발성 메모리 소자 및 이들을 포함하는 메모리 컴포넌트(memory component)일 수 있다. 또한, DUT(150)는 메모리 소자 또는 메모리 패키지에 한정되지 않으며, 예를 들어 메모리 컴포넌트들이 조합되어 이루어진 메모리 모듈(memory module), 메모리 카드(memory card) 또는 메모리 스틱(memory stick)일 수 있다. 나아가 DUT(150)는 메모리 소자를 포함하거나 포함하지 않는 ISP(image signal processor), DSP(digital signal processor)와 같은 칩들을 포함할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)를 개략적으로 나타낸 블록도이다. 이 실시예에 따른 반도체 소자는 도 1의 반도체 소자의 변형된 예일 수 있다. 이하 중복되는 설명은 생략하기로 한다.
도 2를 참조하면, 커맨드 분배기(110)는 직렬/병렬 변환기(112) 및 제 1 버퍼(114)를 포함할 수 있다. 직렬/병렬 변환기(112)는 테스트 장치로부터 수신된 직렬 커맨드를 병렬 커맨드로 변환하도록 구성될 수 있다. 예를 들어, 직렬/병렬 변환기(112)는 제 1 클럭과 동기화된 직렬 커맨드를 제 2 클럭과 동기화된 병렬 커맨드로 변환하도록 구성될 수 있다. 제 1 버퍼(114)는 커맨드 디코더(120)가 패턴 시퀀스를 생성하는 동안 새롭게 변환된 병렬 커맨드를 저장하도록 구성될 수 있다.
커맨드 디코더(120)는 병렬 커맨드를 요청 신호 및 파라미터 신호로 분리할 수 있다. 테스트 패턴 저장기(140)는 커맨드 디코더(120)에서 분리된 상기 요청 신호를 수신하고, 상기 요청 신호와 대응되는 패턴 정보를 커맨드 디코더(120)로 송신하도록 구성될 수 있다. 커맨드 디코더(120)는 상기 패턴 정보를 수신하고, 상기 패턴 정보에 따라 상기 파라미터 신호를 증가 또는 감소시킴으로써 패턴 시퀀스를 생성할 수 있다. 이에 대해서는 도 8에서 더욱 자세히 설명하기로 한다.
신호 생성기(130)는 상기 패턴 시퀀스와 DUT(150)의 포맷 정보, 레벨 정보, 및 타이밍 정보를 조합함으로써 상기 동작 신호들을 생성하도록 더 구성될 수 있다. 예를 들어, 신호 생성기(130)는 상기 패턴 시퀀스의 명령 정보, 어드레스 정보, 및 데이터 정보를 포함하는 로직 데이터와, DUT(150)의 포맷 정보, 레벨 정보, 및 타이밍 정보를 조합함으로써 상기 동작 신호들을 생성할 수 있다. 따라서 상기 동작 신호들은 제어 신호, 어드레스 신호, 및 입력 데이터 신호를 포함할 수 있다. DUT(150)의 포맷 정보, 레벨 정보, 및 타이밍 정보는 테스트 패턴 저장기(140)에 저장될 수 있다.
비교기(comparator, 160)는 DUT(150)로부터 출력 데이터 신호를 수신하고 상기 출력 데이터 신호와 입력 데이터를 비교함으로써 불량 결과 신호를 생성하도록 구성될 수 있다. 예를 들어, 상기 비교기(160)는 신호 생성기(130)에 포함될 수 있고, 이 경우 신호 생성기(130)에 의해 생성된 입력 데이터 신호와, DUT(150)로부터 수신된 출력 데이터 신호를 비교함으로써 불량 결과 신호를 생성할 수 있다.
결과 전송기(result transmitter, 170)는 비교기(160)에 의해 생성된 불량 결과 신호를 직렬 신호로 변환한 직렬 테스트 결과(serial test result)를 생성하고, 상기 직렬 테스트 결과를 테스트 제어 장치(50)로 전송하도록 구성될 수 있다. 결과 전송기(170)는 상기 직렬 테스트 결과를 제 1 클럭과 동기화시켜 테스트 제어 장치(50)로 전송하도록 더 구성될 수 있다. 더욱 구체적으로, 결과 전송기(170)는, 높은 주파수를 가지는 제 2 클럭과 동기화되고 병렬 신호일 수 있는 불량 결과 신호를, 낮은 주파수를 가지는 제 1 클럭과 동기화되고 직렬 신호인 직렬 테스트 결과로 변환하고, 이를 테스트 제어 장치(50)로 전송할 수 있다.
또한, 결과 전송기(170)는 병렬/직렬 변환기(172) 및 제 2 버퍼(174)를 포함할 수 있다. 병렬/직렬 변환기(172)는 병렬 신호인 상기 불량 결과 신호를 직렬 신호로 변환시키도록 구성될 수 있다. 제 2 버퍼(174)는 결과 전송기(170)가 직렬 테스트 결과를 전송하는 동안 비교기(160)에 의해 생성된 새로운 불량 결과 신호를 저장하도록 구성될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 테스트 장치(500)를 개략적으로 나타낸 것이다. 이 실시예에 따른 테스트 장치(500)는 도 2의 반도체 소자(도 2의 100)를 포함할 수 있다. 이하 반도체 소자(100)에 대한 중복되는 설명은 생략하기로 한다.
도 3을 참조하면, 테스트 장치는 기판(250), 적어도 하나의 반도체 소자(100), 적어도 하나의 소켓(155), 및 적어도 하나의 테스트 신호 채널(200)을 포함할 수 있다. 테스트 인터페이스 유닛인 기판(250)은 하이픽스 보드(Hi-Fix board)를 포함할 수 있다. 기판(250)은 입력으로서 제 1 클럭 및 직렬 커맨드를 수신할 수 있고, 출력으로서 직렬 테스트 결과를 송신할 수 있다. 기판(250)에 입력된 제 1 클럭 및 직렬 커맨드는 반도체 소자(100)로 전달되고, 반도체 소자(100)는 직렬 테스트 결과를 출력하여 기판(250)에 전달할 수 있다.
반도체 소자(100) 및 소켓(155)은 기판(250) 상에 탑재될 수 있다. 반도체 소자(100)는 단일 칩으로 구현될 수 있고, 상기 단일 칩이 봉지된 패키지, 예를 들어 플립 칩 패키지의 형태로 기판(250) 상에 탑재될 수 있다. 소켓(155)은 DUT(150)가 탑재되는 공간을 제공할 수 있다. 반도체 소자(100)가 커맨드 분배기(110), 커맨드 디코더(120), 신호 생성기(130), 테스트 패턴 저장기(140), 비교기(160) 및 결과 전송기(170)를 포함할 수 있음은 상술한 바와 같다. 특히, 상술한 바와 같이, 반도체 소자(100)에 포함된 신호 생성기(130)는, 제 1 클럭과 동기화된 상기 직렬 커맨드로부터 제 1 클럭과 다른 제 2 클럭과 동기화된 동작 신호들을 생성하여 DUT(150)와 연결된 소켓(155)에 동작 신호를 인가하도록 구성될 수 있다.
테스트 신호 채널(200)은 반도체 소자(100)와 소켓(155) 사이를 연결하며, 동작 신호를 전송하도록 구성될 수 있다. 더욱 구체적으로, 테스트 신호 채널(200)은 반도체 소자(100) 내 신호 생성기(130)에 의해 생성된 동작 신호를, 소켓(155)에 탑재된 DUT(150)로 전송하도록 구성될 수 있다.
비록 도면에 나타낸 반도체 소자(100), 테스트 신호 채널(200), 및 소켓(155)의 개수는 각각 1개이지만, 반도체 소자(100), 테스트 신호 채널(200), 및 소켓(155)의 개수는 각각 복수개일 수 있다. 이 경우 복수개의 반도체 소자들(100)과 복수개의 소켓들(155)은 복수개의 테스트 신호 채널들(200)에 의해 각각 1:1로 연결될 수 있다.
테스트 장치(500)는 테스트 과정을 전체적으로 총괄하는 테스트 제어 장치(50) 및 핸들러(300)를 더 포함할 수 있다. 테스트 제어 장치(50)는 기판(250)으로부터 직렬 테스트 결과를 수신할 수 있다. 또한, 테스트 제어 장치(50)는 상기 직렬 테스트 결과를 기초로 핸들러(300)를 제어하기 위한 제어 신호를 생성하고, 상기 제어 신호를 핸들러(300)로 인가할 수 있다. 핸들러(300)는 로봇 암(robot arm)과 같은 운송 수단(310)을 통해 DUT(150)를 소켓(155) 상에 탑재시킬 수 있다. 또한, 핸들러(300)는 테스트 제어 장치(50)로부터 수신된 상기 제어 신호에 따라 DUT(150)의 양/불량 여부를 소팅(sorting)하도록 구성될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예에 따른 테스트 방법을 나타낸 순서도로서, 테스트 장치 내 반도체 소자의 동작 방법을 나타낸 것이다.
도 2 및 도 4를 참조하면, 반도체 소자(100) 내 커맨드 분배기(110)에 직렬 커맨드가 입력되는지 여부를 확인한다(프로세스 S600). 직렬 커맨드가 입력될 경우, 커맨드 분배기(110) 내 직렬/병렬 변환기(112)는 상기 직렬 커맨드를 병렬 커맨드로 변환한다(프로세스 S610). 변환된 상기 병렬 커맨드는 제 1 버퍼(114)에 저장된다(프로세스 S620).
이후 제 1 버퍼(114)에 병렬 커맨드가 존재하는지 확인한다(프로세스 S630). 제 1 버퍼(114)에 상기 병렬 커맨드가 존재할 경우, 반도체 소자(100) 내 커맨드 디코더(120)는 제 1 버퍼(114)에 저장된 병렬 커맨드를 수신하고, 상기 병렬 커맨드가 테스트 종료 커맨드인지 여부를 확인한다(S640). 상기 병렬 커맨드가 테스트 종료 커맨드일 경우 테스트가 종료된다. 상기 병렬 커맨드가 테스트 종료 커맨드가 아닐 경우, 커맨드 디코더(120)는 상기 병렬 커맨드와 테스트 패턴 저장기(140)로부터 수신한 패턴 정보를 조합하여 패턴 시퀀스를 생성한다(프로세스 S650).
이후 신호 생성기(130)는 상기 패턴 시퀀스를 수신하고, 패턴 시퀀스를 기초로 DUT(150)의 동작 신호를 생성하고, 상기 동작 신호를 DUT에 인가한다(프로세스 S660). 다음 패턴 시퀀스가 데이터 읽기에 관한 것인지 확인한다(프로세스 S670). 예를 들어, 상기 패턴 시퀀스가 데이터 쓰기에 관한 것일 경우, 신호 생성기(130)는 DUT(150)에 데이터를 저장하는 제어 신호, 주소 신호, 및 입력 데이터 신호를 인가하고 따라서 DUT(150)에 데이터가 저장된다.
또한 예를 들어, 상기 패턴 시퀀스가 데이터 읽기에 관한 것일 경우, 신호 생성기(130)는 DUT(150)에 데이터를 읽는 제어 신호, 주소 신호, 및 입력 데이터 신호를 인가하고 따라서 DUT(150)로부터 출력 데이터 신호가 출력된다. 이후 비교기(160)는 상기 출력 데이터 신호와 상기 입력 데이터 신호를 비교하여, 불량 결과 신호를 생성한다(프로세스 S680). 결과 전송기(170)는 상기 불량 결과 신호를 수신하고, 제 2 버퍼(174)는 상기 불량 결과 신호를 저장한다(프로세스 S690).
이후 제 2 버퍼(174)에 불량 결과 신호가 존재하는지를 판단한다(프로세스 S700). 제 2 버퍼(174)에 불량 결과 신호가 존재하는 경우, 병렬/직렬 변환기(172)는 상기 불량 결과 신호를 직렬 신호인 직렬 테스트 결과로 변환한다(프로세스 S710). 상기 직렬 테스트 결과는 제 1 클럭과 동기화될 수 있다. 결과 전송기(170)는 상기 제 1 클럭과 동기화된 상기 직렬 테스트 결과를 테스트 제어 장치(50)로 전송한다(프로세스 S720).
도 5a 내지 도 5d는 본 발명의 기술적 사상에 의한 예시적인 실시예에 따른 반도체 소자의 직렬/병렬 커맨드를 설명한 테이블들이다. 도 6은 도 2의 반도체 소자(100)의 커맨드 분배기(110)를 더욱 구체적으로 나타낸 블록도이다. 도 7은 도 2의 반도체 소자(100)의 커맨드 디코더(120)를 더욱 구체적으로 나타낸 블록도이다.
도 2, 도 5 a, 도 6 및 도 7을 참조하면, 예를 들어, 직렬 커맨드는 16비트의 데이터 스트림으로서, 제 1 클럭과 동기화되어 반도체 소자 내 커맨드 분배기(110)로 입력될 수 있다. 직렬 커맨드는 16비트 이상 또는 이하의 데이터 스트림으로 구성될 수 있다. 상기 데이터 스트림 중 첫 8비트, 즉 MSB(most significant bit)로부터 8비트는 파라미터 신호이고, 나머지 8비트, 즉 LSB(least significant bit)로부터 8비트는 요청 신호일 수 있다. 파라미터 신호는 DUT(150)에 인가되는 어드레스에 대한 정보를 포함할 수 있다. 요청 신호는 DUT(150)에 인가되는 데이터를 생성하기 위한 정보 및 어드레스를 증가 또는 감소시키기 위한 정보 등을 포함할 수 있다.
파라미터 신호 및 요청 신호를 포함하는 직렬 커맨드는 직렬/병렬 변환기(112)에 의해 병렬 커맨드로 변환되며, 상기 병렬 커맨드는 제 1 버퍼에 저장된다. 커맨드 디코더(120)는 상기 병렬 커맨드를 수신하고, 상기 병렬 커맨드 중 상기 요청 신호를 테스트 패턴 저장기(140)로 전달할 수 있다. 테스트 패턴 저장기(140)는 상기 요청 신호를 수신하고, 상기 요청 신호와 대응되는 패턴 정보를 커맨드 디코더(120)로 송신할 수 있다. 커맨드 디코더(120)는 합성기(125)를 포함할 수 있고, 합성기(125)는 상기 패턴 정보를 수신하고, 상기 패턴 정보에 따라 상기 파라미터 신호를 증가 또는 감소시킴으로써 패턴 시퀀스를 생성하도록 구성될 수 있다.
더욱 구체적으로, 도 5b에서, 요청 신호의 제 1 비트는 쓰기 명령이 발생할 경우 DUT(150)에 저장되는 데이터와 대응될 수 있다. 요청 신호의 제 2 비트는 읽기 명령을 통해 DUT(150)로부터 출력되는 데이터와 비교하기 위한 데이터와 대응될 수 있다. 요청 신호의 제 1 비트 또는 제 2 비트가 0일 경우 대응되는 데이터는 00h 이고, 따라서 패턴 저장기는 데이터 "00h"를 포함하는 패턴 정보를 커맨드 디코더(120)에 전달할 수 있다. 요청 신호의 제 1 비트 또는 제 2 비트가 1일 경우 대응되는 데이터는 "FFh" 이고, 따라서 패턴 저장기는 데이터 "FFh"를 포함하는 패턴 정보를 커맨드 디코더(120)에 전달할 수 있다.
본 실시예의 경우 쓰기/읽기 명령들에 대해 1 비트만이 할당되었고, 따라서 "00h" 또는 "FFh" 두 종류의 데이터만이 저장되거나 로딩되지만, 본 발명은 이에 제한되지 않고, 상기 쓰기/읽기 명령들에 대해 각각 2비트 이상이 할당될 수 있으며, 따라서 더 많은 종류의 데이터들이 저장되거나 로딩될 수 있다.
도 5c에서, 요청 신호의 제 3 비트 및 제 4 비트는 초기 어드레스 설정 및 DUT(150)의 동작에 관한 것일 수 있다. 상기 제 3 비트 및 상기 제 4 비트가 모두 0인 경우, 패턴 저장기는 초기 어드레스를 설정하는 패턴 정보를 생성할 수 있다. 상기 제 3 비트가 0이고 상기 제 4 비트가 1인 경우, 패턴 저장기는 DUT(150) 가 읽기 동작을 수행하도록 하는 패턴 정보를 생성할 수 있다. 상기 제 3 비트가 1이고 상기 제 4 비트가 0인 경우, 패턴 저장기는DUT(150)가 쓰기 동작을 수행하도록 하는 패턴 정보를 생성할 수 있다. 상기 제 3 비트 및 상기 제 4 비트가 모두 1인 경우, 패턴 저장기는 DUT(150)가 읽기 동작을 수행하고, 이후 쓰기 동작을 수행하도록 하는 패턴 정보를 생성할 수 있다.
도 5d에서, 요청 신호의 제 5 비트 및 제 6 비트는 파라미터 신호가 적용되는 대상에 관한 것일 수 있다. 상기 제 5 비트 및 상기 제 6 비트가 모두 0인 경우, 패턴 저장기는 파라미터 신호가 DUT(150)의 컬럼 어드레스(column address)에 적용되도록 하는 패턴 정보를 생성할 수 있다. 상기 제 5 비트가 0이고 상기 제 6 비트가 1인 경우, 패턴 저장기는 파라미터 신호가 DUT(150)의 로우 어드레스(row address)에 적용되도록 하는 패턴 정보를 생성할 수 있다. 상기 제 5 비트가 1이고 상기 제 6 비트가 0인 경우, 패턴 저장기는 파라미터 신호가 DUT(150)의 뱅크 어드레스(bank address)에 적용되도록 하는 패턴 정보를 생성할 수 있다.
도 5e에서, 요청 신호의 제 7 비트 및 제 8 비트는 파라미터 신호의 변화 패턴에 관한 것일 수 있다. 상기 제 7 비트 및 제 8 비트가 모두 0인 경우, 패턴 저장기는 파라미터 신호를 LSB 증가시키는 패턴 정보를 생성할 수 있다. 상기 제 7 비트가 0이고 상기 제 8 비트가 1인 경우, 패턴 저장기는 파라미터 신호를 MSB 증가시키는 패턴 정보를 생성할 수 있다. 상기 제 7 비트가 1이고 상기 제 8 비트가 0인 경우, 패턴 저장기는 파라미터 신호를 LSB감소시키는 패턴 정보를 생성할 수 있다. 상기 제 7 비트가 0이고 상기 제 8 비트가 1인 경우, 패턴 저장기는 파라미터 신호를 MSB 감소시키는 패턴 정보를 생성할 수 있다.
요약하면, 패턴 저장기는 요청 신호와 대응되는 패턴 정보를 생성하며, 상기 패턴 정보는 i) DUT(150)에 저장되는 데이터에 관한 제 1 패턴 정보, ii) 초기 어드레스 설정 및 DUT(150)의 동작과 관련된 제 2 패턴 정보, iii) 파라미터 신호가 적용되는 대상에 관한 제 3 패턴 정보, iv) 파라미터 신호의 변화 패턴에 관한 제 4 패턴 정보를 포함할 수 있다.
합성기(125)는 파라미터 신호와 상기 제 1 내지 제 4 패턴 정보들을 조합함으로써 패턴 시퀀스를 생성하도록 구성될 수 있다. 따라서 상기 패턴 시퀀스는 DUT(150)에 인가되는 실제 동작 신호들의 명령 정보, 어드레스 정보, 및 데이터 정보에 관한 로직 데이터가 된다.
도 8을 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자 및 테스트 장치가 실제로 동작하는 과정을 나타낸 타이밍 테이블이다.
도 2와 도 5a 내지 도 8을 참조하면, 제 2 클럭(CLK2)의 제 1 라이징/폴링 에지에서 병렬 커맨드 "0000 0000 00 00 00 00"이 입력된다. 이 경우 요청 신호의 제 3 및 제 4 비트들이 모두 0이므로 테스트 패턴 저장기(140)는 초기 어드레스 설정에 관한 제 2 패턴 정보를 생성한다. 또한, 상기 요청 신호의 제 5 및 제 6 비트들 또한 모두 0이므로 테스트 패턴 저장기(140)는 파라미터 신호가 적용되는 대상이 컬럼 어드레스임을 지시하는 제 3 패턴 정보를 생성한다. 합성기(125)는 상기 제 2 및 제 3 패턴 정보들과 파라미터 신호 "0000 0000"를 조합하여, 초기 컬럼 어드레스를 "0000 0000"으로 설정한다.
제 2 클럭(CLK2)의 제 2 라이징/폴링 에지에서 병렬 커맨드 "0000 0000 00 01 00 00"이 입력된다. 이 경우 요청 신호의 제 3 및 제 4 비트들이 모두 0이므로 테스트 패턴 저장기(140)는 초기 어드레스 설정에 관한 제 2 패턴 정보를 생성한다. 또한, 상기 요청 신호의 제 5 비트는 1이고, 제 6 비트는 0이므로 테스트 패턴 저장기(140)는 파라미터 신호가 적용되는 대상이 로우 어드레스임을 지시하는 제 3 패턴 정보를 생성한다. 합성기(125)는 상기 제 2 및 제 3 패턴 정보들과 파라미터 신호 "0000 0000"를 조합하여, 초기 로우 어드레스를 "0000 0000"으로 설정한다.
제 2 클럭(CLK2)의 제 3 라이징/폴링 에지에서 병렬 커맨드 "0000 0000 00 10 00 00"이 입력된다. 이 경우 요청 신호의 제 3 및 제 4 비트들이 모두 0이므로 테스트 패턴 저장기(140)는 초기 어드레스 설정에 관한 제 2 패턴 정보를 생성한다. 또한, 상기 요청 신호의 제 5 비트는 1이고, 제 6 비트는 0이므로 테스트 패턴 저장기(140)는 파라미터 신호가 적용되는 대상이 뱅크 어드레스임을 지시하는 제 3 패턴 정보를 생성한다. 합성기(125)는 상기 제 2 및 제 3 패턴 정보들과 파라미터 신호 "0000 0000"를 조합하여, 초기 뱅크 어드레스를 "00"으로 설정한다.
제 2 클럭(CLK2)의 제 4 라이징/폴링 에지에서 병렬 커맨드 "0011 1111 01 01 00 01"이 입력된다. 이 경우 요청 신호의 제 3 비트는 0이고, 제 4 비트는 1이므로 테스트 패턴 저장기(140)는 DUT(150)의 읽기 동작에 관한 제 2 패턴 정보를 생성한다. 또한, 상기 요청 신호의 제 5 비트는 0이고, 제 6 비트는 0이므로 테스트 패턴 저장기(140)는 파라미터 신호가 적용되는 대상이 컬럼 어드레스임을 지시하는 제 3 패턴 정보를 생성한다. 나아가 상기 요청 신호의 제 7 비트는 0이고, 제 8 비트는 1이므로, 테스트 패턴 저장기(140)는 파라미터 신호를 LSB 증가시키도록 하는 제 4 패턴 정보를 생성한다. 상기 요청 신호의 제 2 비트는 1이므로, 테스트 패턴 저장기(140)는 읽기 명령을 동해 DUT(150)로부터 읽는 데이터와 비교하기 위한 데이터가 "FFh"임을 지시하는 제 1 패턴 정보를 생성한다.
합성기(125)는 상기 제 2 내지 제 4패턴 정보들과 파라미터 신호 "0011 1111"을 조합하여, 초기 컬럼 어드레스 "0000 0000"으로부터 컬럼 어드레스(제 3 패턴 정보) "0011 1111"까지(파라미터 신호) LSB순차 증가시키면서(제 4 패턴 정보), DUT(150)의 읽기 동작(제 2 패턴 정보)을 수행하도록 하는 패턴 시퀀스를 생성할 수 있다. 또한, 합성기(125)는 신호 생성기(130)가 입력 데이터 신호 "FFh"(제 1 패턴 정보)를 생성하도록 하는 패턴 시퀀스를 생성할 수 있다. 상기 입력 데이터 신호 "FFh"는 비교기(160)에 입력될 수 있다.
제 2 클럭(CLK2)의 제 4 라이징/폴링 에지에서 컬럼 어드레스 "0000 0000"에 대해 DUT(150)의 읽기 동작을 수행하도록 하는 패턴 시퀀스가 신호 생성기(130)에 입력된다. 따라서 신호 생성기(130)는 뱅크 어드레스 "00", 로우 어드레스 "0000 0000", 컬럼 어드레스 "0000 0000"의 데이터를 읽도록 하는 동작 신호를 생성한다. 이후 비교기(160)는 DUT(150)로부터 출력된 출력 데이터 신호와, 입력 데이터 신호 "FFh"의 동일 여부를 비교하여 불량 결과 신호를 생성한다.
제 2 클럭(CLK2)의 제 5 라이징/폴링 에지에서, LSB증가된 컬럼 어드레스 "0000 0001"에 대해 DUT(150)의 읽기 동작을 수행하도록 하는 패턴 시퀀스가 신호 생성기(130)에 입력된다. 따라서 신호 생성기(130)는 뱅크 어드레스 "00", 로우 어드레스 "0000 0000", 컬럼 어드레스 "0000 0001"의 데이터를 읽도록 하는 동작 신호를 생성한다. 이후 비교기(160)는 DUT(150)로부터 출력된 출력 데이터 신호와, 입력 데이터 신호 "FFh"의 동일 여부를 비교하여 불량 결과 신호를 생성한다.
상기 과정들이 반복되어 제 2 클럭(CLK2)의 제 4 라이징/폴링 에지로부터 제 130 라이징/폴링 에지까지 컬럼 어드레스 "0000 0000"으로부터 컬럼 어드레스 "0011 1111"까지 LSB순차 증가시키면서 DUT(150)의 읽기 동작을 수행하는 동작 신호들이 생성된다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 제 1 클럭과 동기화된 직렬 커맨드(serial command)를 수신하고, 상기 직렬 커맨드를 병렬 커맨드(parallel command)로 변환하도록 구성된 커맨드 분배기(command distributor);
    상기 병렬 커맨드를 수신하고, 상기 병렬 커맨드를 기초로 패턴 시퀀스(pattern sequence)를 생성하도록 구성된 커맨드 디코더(command decoder);
    적어도 하나의 패턴 정보를 저장하도록 구성된 테스트 패턴 저장기; 및
    상기 패턴 시퀀스를 수신하여 제 2 클럭과 동기화된 동작 신호들을 생성하도록 구성된 신호 생성기(signal generator)를 포함하고,
    상기 제 1 클럭의 주파수는 상기 제 2 클럭의 주파수보다 작고,
    상기 병렬 커맨드는 요청 신호 및 파라미터 신호를 포함하고,
    상기 테스트 패턴 저장기는 상기 요청 신호를 수신하고, 상기 요청 신호와 대응되는 상기 패턴 정보를 상기 커맨드 디코더로 송신하도록 구성되며,
    상기 커맨드 디코더는 상기 패턴 정보에 따라 상기 파라미터 신호를 증가 또는 감소시킴으로써 상기 패턴 시퀀스를 생성하도록 구성된 합성기를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 커맨드 분배기는, 상기 직렬 커맨드를 상기 제 2 클럭과 동기화된 상기 병렬 커맨드로 변환하도록 더 구성된 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 신호 생성기는 상기 패턴 시퀀스와 DUT의 포맷 정보, 레벨 정보, 및 타이밍 정보를 조합함으로써 상기 동작 신호들을 생성하도록 더 구성되고,
    상기 동작 신호들은 제어 신호, 어드레스 신호, 및 입력 데이터 신호를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    DUT로부터 출력 데이터 신호를 수신하고, 상기 출력 데이터 신호와 상기 입력 데이터를 비교함으로써 불량 결과 신호를 생성하도록 구성된 비교기(comparator)를 더 포함하는 반도체 소자.
  7. 적어도 하나의 반도체 소자를 포함하는 테스트 장치로서,
    상기 반도체 소자는,
    제 1 클럭과 동기화된 직렬 커맨드를 수신하고, 상기 직렬 커맨드를 병렬 커맨드로 변환하도록 구성된 커맨드 분배기;
    상기 병렬 커맨드를 수신하고, 상기 병렬 커맨드를 기초로 패턴 시퀀스를 생성하도록 구성된 커맨드 디코더;
    적어도 하나의 패턴 정보를 저장하도록 구성된 테스트 패턴 저장기; 및
    상기 패턴 시퀀스를 수신하여 제 2 클럭과 동기화된 동작 신호들을 생성하도록 구성된 신호 생성기를 포함하고,
    상기 제 1 클럭의 주파수는 상기 제 2 클럭의 주파수보다 작고,
    상기 병렬 커맨드는 요청 신호 및 파라미터 신호를 포함하고,
    상기 테스트 패턴 저장기는 상기 요청 신호를 수신하고, 상기 요청 신호와 대응되는 상기 패턴 정보를 상기 커맨드 디코더로 송신하도록 구성되며,
    상기 커맨드 디코더는 상기 패턴 정보에 따라 상기 파라미터 신호를 증가 또는 감소시킴으로써 상기 패턴 시퀀스를 생성하도록 구성된 합성기를 포함하는 것을 특징으로 하는 테스트 장치.
  8. 제 7 항에 있어서,
    상기 반도체 소자를 탑재하는 기판; 및
    상기 기판 상에 탑재되며, DUT가 탑재되는 공간을 제공하는 적어도 하나의 소켓을 더 포함하는 테스트 장치.
  9. 제 8 항에 있어서,
    상기 반도체 소자와 상기 소켓을 연결하는 테스트 신호 채널을 더 포함하고,
    상기 테스트 신호 채널은 상기 신호 생성기로부터 상기 소켓과 연결된 DUT로 상기 동작 신호들을 전송하도록 구성된 것을 특징으로 하는 테스트 장치.
  10. 제 9 항에 있어서,
    상기 반도체 소자는 복수개의 반도체 소자들을 포함하고,
    상기 소켓은 복수개의 소켓들을 포함하며,
    상기 테스트 신호 채널은 복수개의 테스트 신호 채널들을 포함하고,
    상기 복수개의 반도체 소자들과 상기 복수개의 소켓들은 상기 복수개의 테스트 신호 채널들에 의해 1:1로 연결된 것을 특징으로 하는 테스트 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101910933B1 (ko) * 2011-12-21 2018-10-24 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 테스트 제어방법
US9506984B1 (en) * 2015-07-02 2016-11-29 Intel Corporation Protocol based automated tester stimulus generator
CN106648803A (zh) * 2016-12-30 2017-05-10 南京科远自动化集团股份有限公司 一种dsp芯片在线升级方法
CN107947791B (zh) * 2017-12-21 2021-04-09 北京遥感设备研究所 一种基于集成锁相环芯片的快速频率切换微系统
US11650893B2 (en) * 2020-03-31 2023-05-16 Advantest Corporation Multiple name space test systems and methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010050575A1 (en) 2000-03-08 2001-12-13 Chih-Hsien Weng Method and system of testing a chip
KR100853403B1 (ko) 2007-05-08 2008-08-21 주식회사 아이티엔티 반도체 테스트 패턴 신호 체배/분주 장치 및 반도체 테스트헤더 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028439A (en) * 1997-10-31 2000-02-22 Credence Systems Corporation Modular integrated circuit tester with distributed synchronization and control
US6202186B1 (en) * 1999-01-29 2001-03-13 Credence Systems Corporation Integrated circuit tester having pattern generator controlled data bus
JP2001195899A (ja) * 2000-01-06 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
DE10102871C2 (de) * 2001-01-23 2003-03-06 Infineon Technologies Ag Halbleiterbauelement zum Anschluß an ein Testsystem sowie Testsystem mit dem Halbleiterbauelement
US6715000B2 (en) * 2001-03-16 2004-03-30 Texas Instruments Incorporated Method and device for providing high data rate for a serial peripheral interface
DE10113458C2 (de) * 2001-03-19 2003-03-20 Infineon Technologies Ag Testschaltung
US7290286B2 (en) * 2001-05-10 2007-10-30 Nortel Networks Limited Content provider secure and tracable portal
US7385385B2 (en) * 2001-10-03 2008-06-10 Nextest Systems Corporation System for testing DUT and tester for use therewith
JP2004101242A (ja) * 2002-09-05 2004-04-02 Oki Electric Ind Co Ltd 半導体集積回路
AU2003275636A1 (en) * 2002-10-31 2004-05-25 Advantest Corporation Connection unit, board mounting device to be measured, probe card, and device interface unit
US7486718B2 (en) * 2003-08-04 2009-02-03 Marvell International Ltd. Architectures, circuits, systems and methods for reducing latency in data communications
US7290186B1 (en) 2003-09-16 2007-10-30 Virage Logic Corporation Method and apparatus for a command based bist for testing memories
KR100513406B1 (ko) * 2003-12-23 2005-09-09 삼성전자주식회사 반도체 시험장치
TWI374511B (en) * 2005-02-28 2012-10-11 Techwing Co Ltd Test handler having size-changeable test site
US8384408B2 (en) * 2006-08-04 2013-02-26 Advantest (Singapore) Pte Ltd Test module with blocks of universal and specific resources
JP2008190975A (ja) 2007-02-05 2008-08-21 Yokogawa Electric Corp 半導体試験装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010050575A1 (en) 2000-03-08 2001-12-13 Chih-Hsien Weng Method and system of testing a chip
KR100853403B1 (ko) 2007-05-08 2008-08-21 주식회사 아이티엔티 반도체 테스트 패턴 신호 체배/분주 장치 및 반도체 테스트헤더 장치

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