JP5588100B2 - 半導体装置およびデータ処理システム - Google Patents

Description

本発明は、半導体装置、同装置との間のデータ通信を司るコントローラおよびその制御方法に関し、特に、データ通信に使用されるコントロール情報（例えば、コマンドやアドレス等の情報）の全ビットの少なくとも一部がシリアル転送される半導体装置およびそのコントローラに関する。

この種の半導体装置の代表的なものとして、同期型半導体メモリ（記憶装置）が知られている。このようなメモリは、コントローラやＣＰＵ等の外部装置からコマンドやアドレス情報としてのコントロール情報をシリアルに受け、データリード動作ではデータをシリアルに外部装置に返し、データライト動作では外部装置からシリアルに送られてくるデータを受取るものである。

ところで、データ転送スピードは近年益々高速化されおり、それに伴い、半導体メモリの動作チェックを行うテスターも高速化する必要があるが、テスターの高速化は半導体メモリの高速化に追いついておらず、また実現された場合でも非常に高価なものとなる。

そこで、高速のデータ転送を行う同期型半導体メモリに対して、低速なテスターを用いたテストを行う手法として、特許文献１に開示されたものがある。

この特許文献１に開示された手法では、半導体メモリの内部クロックスピード（即ち、半導体メモリ内部でのデータ転送スピード）に対応したスピードで通信されるべきデータを、当該スピードよりも低速で動作するテスターが供給し、そして受け取ることができる。

また、同期型半導体メモリの展開として、夫々に対して独立にデータのリード／ライトができる複数のポートを備えたマルチポート型の半導体メモリが提案されている。このような半導体メモリでは、下記の非特許文献１に開示されているように、コマンド・アドレス系のコントロール情報の転送スピードをデータ転送速度と同等に高速化する仕様が考えられている。
特開２００６−２７７８７２号公報 Ｒａｍｂｕｓ Ｄｅｖｅｌｏｐ Ｆｏｒｕｍ、「Ａｒｃｈｉｔｅｃｔｕｒａｌ ｃｏｎｓｉｄｅｒａｔｉｏｎｓ ｆｏｒ Ｎｅｘｔ−Ｇｅｎｅｒａｔｉｏｎ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍｓ」、２００７年１１月２８日

しかしながら、上記特許文献１では、上記非特許文献１にあるようなコマンド・アドレス系の情報転送スピードが、データ転送スピードと同等に高速化された場合については、全く関知していないし、実際問題として特許文献１の手法では対応できない。

本発明による半導体装置は、夫々がコマンドおよび／またはアドレスのようなコントロール端子とデータ端子とを有し、このデータ端子を介するデータの送受信が独立に行える複数のポートを有し、さらに、各ポートは、データ端子を介するデータ送受信の実行に必要なコントロール情報を、第１の動作モードでは自己のコントロール端子を介して受信し、第２の動作モードでは自己のコントロール端子と共に少なくとも一つの他のポートのコントロール端子を使用して受信することを特徴としている。

このように、第２の動作モードでは、少なくとも二つのコントロール端子を使用して、データ転送に必要なコントロール情報を受取ることができるので、コントロール情報の伝送スピードはその分遅くすることができる。従って、この第２の動作モードをテスト動作時に起動すれば、低速なテスターを用いて本半導体装置のテストが可能となる。なお、データ端子に対するテストは例えば上記特許文献１の手法を採用すれば良い。

また、この第２の動作モードにおいて、複数のコントロール端子を介して供給されるコントロール情報を夫々のポートに共通に取り込むように構成すれば、それらのポートにはコントロール情報が並列に取り込まれることになるので、各ポートのデータ端子を介するデータの送受信も並列に実行にされる。勿論、並列に取り込む必要はないが、この場合は、コントロール情報を取り込ませるポートを別途選択する必要がある。

さらに、上記第２の動作モードは、テスト動作に限定されるものではなく、通常動作においても用いることができ、その結果、本半導体装置を駆動する外部装置（メモリコントローラやＣＰＵ等）およびそのシステムに対して多大なる発展性や便利性をもたらす。その構成を含め、本発明の上記および他の特徴・利点は添付図面となした以下の本発明の実施形態の説明からより明瞭になるであろう。

以下、本発明の実施形態について、図面を用いて、詳細に説明する。
なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。

＜第１の実施形態＞
本発明の第１実施形態に係る半導体装置が、図１に半導体メモリ１００として示されている。本メモリ１００は、夫々が互いに独立してデータのリード/ライトが実行できる４つのポート１５０−１から１５０−４を有する。本メモリ１００は、さらに、クロック端子ＣＫからのクロック信号を受けて、各ポート１５０に所望のタイミング信号を供給するクロック発生器１と、モード信号端子ＭＤからのモード信号を受けて動作モード切替信号２００を発生するモード制御回路１１０とを有する。なお、４つのポート１５０−１から１５０−４は、互いに同一の構成を有している。従って、以下では、ポート１５０−１を中心にして説明する。

ポート１５０−１は、Ａｄｄ／Ｃｍｄ−Ａ端子からのコントロール情報をシリアルに受けるＳ／Ｐ（シリアル／パラレル）変換器２ａ、パケットレジスタ３、コマンドデコーダ４、コントロールロジック５、カラムアドレスバッファ６、ロウアドレスバッファ７、ロウデコーダ８、カラムデコーダ９、メモリセルアレイ１０、データ端子に接続されたＩ／Ｏバッファ１１、およびデータコントローラ１２を含んで構成されている。Ｓ／Ｐ変換器２ａ、パケットレジスタ３、コマンドデコーダ４、コントロールロジック５はクロック発生器１からの内部クロック信号に同期して動作する。

Ｓ／Ｐ変換器２ａ（および他のポート１５０−２から１５０−４のＳ／Ｐ変換器２ｂ、２ｃ、２ｄも同様であり、以下、総称して説明する場合は単にＳ／Ｐ変換器２と記す）は、対応するコマンド／アドレス信号入力端子Ａｄｄ／Ｃｍｄ−Ａから入力されるシリアル形式のコマンド／アドレス信号に関するデータ群をパラレル形式に変換するが、後述のとおり、その変換動作がモード切替信号２００により制御される。

つまり、各Ｓ／Ｐ変換器２は、モード切替信号２００による動作モードの指定が第１の動作モードとして指定された通常の動作モードである場合には、入力したシリアル形式のコマンド／アドレス信号に関するデータ群を内部クロックに応じて、すべて取り込む。一方、モード切替信号２００による動作モードの指定がテストモード等の第２の動作モードとして指定された場合には、入力したシリアル形式のコマンド／アドレス信号に関するデータ群の中から、有効ビットを１ビット取り出して、出力する。

パケットレジスタ３は、Ｓ／Ｐ変換器２が出力したビット情報を一時格納し、格納したビット情報からコマンド／アドレス情報としてのコマンド／アドレスパケット（すなわちコントロール情報）を生成する。そして、生成したコマンド／アドレスパケットから得られるアドレスデータをカラムアドレスバッファ６とロウアドレスバッファ７とに出力するとともに、コマンドデータをコマンドデコーダ４に出力する。

コマンドデコーダ４は、パケットレジスタ３から入力したコマンドデータをデコードして、デコードした情報をコントロールロジック５に出力する。

コントロールロジック５は、入力したコマンドデータの内容に応じて、その命令をカラムアドレスバッファ６とロウアドレスバッファ７とに出力する。

カラムアドレスバッファ６は、パケットレジスタ３から入力したアドレスデータとコントロールロジック５から入力した命令とを一時格納した後、カラムデコーダ９に出力する。

ロウアドレスバッファ７は、パケットレジスタ３から入力したアドレスデータとコントロールロジック５から入力した命令とを一時格納した後、ロウデコーダ８に出力する。

ロウデコーダ８は、ロウアドレスバッファ７から入力したアドレスデータに基づいて、メモリセルアレイ１０内の該当セルに対して、命令を実行する。

カラムデコーダ９は、カラムアドレスバッファ６から入力したアドレスデータに基づいて、メモリセルアレイ１０内の該当セルに対して、命令を実行する。

メモリセルアレイ１０は、例えば、ワード線とビット線の交差部分に設けられたトランジスタとコンデンサから構成されるメモリセルが複数個、アレイ状に結合された記憶素子であり、ワード線によって、特定のメモリセルを選択し、ビット線からそのデータの読み出しや書き込みを実行する。なお、本実施形態のメモリセルアレイ１０には、センスアンプ等の周辺回路が含まれている。

Ｉ／Ｏバッファ１１は、入出力データを一時格納する記憶素子である。また、データコントローラ１２は、カラムデコーダ９に対して、データの書き込みや読み出しを制御する。リードデータおよびライトデータの送受信はデータ端子ＤＱを介して行われる。本実施形態では、×１として１ビット単位でのデータリード／ライトとしているが、×４、×８等の他ビットのリード／ライトでも良い。いずれにしても、各データ端子ＤＱを介するデータ通信はシリアルに行われる。

図２を参照すると、本実施形態に係るＳ／Ｐ変換器２ａはレジスタ２１ａ〜２１ｈおよびセレクタ３１ａ、Ｓ／Ｐ変換器２ｂはレジスタ２２ａ〜２２ｈおよびセレクタ３１ｂ、Ｓ／Ｐ変換器２ｃはレジスタ２３ａ〜２３ｈおよびセレクタ３１ｃ、そしてＳ／Ｐ変換器２ｄはレジスタ２４ａ〜２４ｈおよびセレクタ３１ａ〜３１ｄをそれぞれ有する。

Ｓ／Ｐ変換器２aを例に取ると、アドレス／コマンド端子Ａｄｄ／Ｃｍｄ−Ａの情報はレジスタ２１ａ、２１ｃ、２１e、２１ｇに順々に取り込まれシフトされる。その情報は、内部ロード信号Ｌｏａｄが発生するたびにレジスタ２１ｂ、２１ｄ、２１ｆ、２１ｈに並列に取り込まれる。

これら４ビット情報のうち、レジスタ２１ｂの情報はＡ＜０＞として、セレクタ３１ａの一方の入力端に供給され、レジスタ２１ｂを含む全ビット情報はＡ＜３：０＞として、セレクタ３１ａの他方の入力端に供給される。セレクタ３１ａの一方の入力端には、Ｓ／Ｐ変換器２ｂ、２ｃおよび２ｄ内のレジスタ２２ｂ、２３ｂおよび２４ｂからの情報Ｂ＜０＞、Ｃ＜０＞、およびＤ＜０＞も供給されている。

セレクタ３１ａには、モード切替信号２００が供給されており、当該信号が第１の動作モードとして、例えば、ハイレベルを取るときは、セレクタ３１ａは他方の入力端の情報Ａ＜３：０＞を選択する。一方、モード信号が第２の動作モードとして、例えば、ロウレベルを取るときは、セレクタ３１ａは一方の入力端の情報Ａ、Ｂ、Ｃ、Ｄ＜０＞を選択して出力する。他のセレクタも同様な関係でその入力情報を選択する。

このようにして、セレクタ３１ａ〜３１ｄの各出力は、第１の動作モードでは、それぞれのＡｄｄ／Ｃｍｄ端子からのシリアル入力された４ビットの情報に対応したものとなり、一方、第２の動作モードでは４つのポート１５０における４つのＡｄｄ／Ｃｍｄ端子に並列に供給された４ビットの情報に対応したものとなる。

すなわち、第１の動作モードにおいては、図３（Ａ）に示すように、ポート１５０−１に着目すると、Ａｄｄ／Ｃｍｄ−Ａ端子に所定のタイミングにて、コントロール情報が１ビットずつビット００から順に供給される。クロック発生器１からの内部クロックはそのタイミングに同期したものであるため、ビット情報０３から００は、４発目の内部クロックの立ち上がりエッジに基づきレジスタ２１ａ、２１ｃ、２１ｅ及び２１ｇにそれぞれ取り込まれる。

これら情報は、５発目の内部クロックの立ち上がりエッジと共に発生されるロード信号Ｌｏａｄに同期して、レジスタ２１ｂ、２１ｄ、２１ｆ、２１ｈに夫々取り込まれ、その結果、モード切替信号２００により、セレクタ３１ａは第１の動作モードとしてＡ＜３：０＞側を選択しているため、その出力Ｃｍｄ−Ａ＜３：０＞は、ビット情報００，０１，０２および０３となる。以下同様にして、２発目のロード信号Ｌｏａｄが印加されると、セレクタ３１ａの出力Ｃｍｄ−Ａ＜３：０＞は、ビット情報０４，０５，０６および０７となる。

一方、モード切替信号２００により第２の動作モードが指定されると、セレクタ３１ａから３１ｄの夫々は、レジスタ２１ｂ、２２ｂ、２３ｂよび２４ｂを選択し、互いに同一のコントロール情報となる。一方、クロック発生器１からの内部クロックそのものは変更されない。

従って、ポート１５０−１から１５０−４のＡｄｄ／Ｃｍｄ端子に並列に供給される情報を各ポートへの共通のコントロール情報として使用することができ、その分、各ポート１５０のＡｄｄ／Ｃｍｄ端子へのコントロール情報を内部クロックの４周期分に相当する周期で変化すればいいことになる。

このようにして、第２の動作モードでの、コントロール情報の取り込みに関するタイミングチャートは、図３（Ｂ）のようになる。即ち、第２の動作モードでのコントロール情報は、内部クロックの４周期分に相当する周期で変化すれば良いことになる。

このように、各ポート１５０におけるＳ／Ｐ変換回路およびパケットレジスタは、シリアルポートとしてのＡｄｄ／Ｃｍｄ端子に供給される情報から動作制御情報（コマンド／アドレス情報）を生成する入力回路であって、前記シリアルポートに第１の周期で現れる情報を有効情報として扱い前記動作制御情報を生成する第１の動作モードと、前記シリアルポートに前記第１の周期と異なる第２の周期で現れる情報を有効情報として扱い前記動作制御情報を生成する第２の動作モードと、を有している。

また、入力回路に、前記シリアルポートに入力されるビット数に対応した一時記憶素子（Ｓ／Ｐ変換器２ａではレジスタ２１ａ〜２１ｈ）が接続され、前記第１の周期は、前記情報を内部クロックに同期して、前記一時記憶素子に順次格納し、前記一時記憶素子のすべてに前記情報が格納された次の内部クロックで、前記複数の一時記憶素子に格納されたすべての情報を有効情報として取り込む周期（即ち、内部クロックと同じ周期）であり、前記第２の周期は、前記一時記憶素子のすべてに前記情報が格納された次の内部クロックで、前記複数の一時記憶素子に格納された情報のうち、少なくとも１つの情報を有効情報として取り込む周期（即ち、内部クロックの１／４の周期）である。

なお、アドレス／コマンドからなるコントロール情報は、これに限定されないが、本実施形態では１６ビットを１パケットとしている。したがって、図４に示すように、第１の動作モードでは、ポート１５０−１から１５０−４のＡｄｄ／Ｃｍｄ端子には、夫々１６ビットを１パケットとして互いに独立にコントロール情報がシリアルに供給される。その転送スピードは、クロック端子ＣＫに外部から供給されるクロックの１周期当たり８ビット（すなわち外部クロックの８倍のスピード）となっており、内部では、クロック発生器１により、よく知られたＤＬＬ回路等を用いて８倍の内部クロックが発生されＳ／Ｐ変換器２ａから２ｄに供給される。

そして、係るコントロール情報に応答して、各ポート１５０のデータ端子ＤＱからは、１６ビットのデータを１単位としてシリアルに転送（リード・ライト）される。その転送スピードも外部クロックＣＫの８倍のスピードである。このとき、コントロール情報は、各ポートで互いに独立して設定できるため、ポート毎にデータのリードまたはライトを指定することができる。

一方、第２の動作モードでは、図５に示すように、各ポート１５０のＡｄｄ／Ｃｍｄ端子でのコントロール情報は、外部クロックＣＫの２倍のスピードで変化させれば良いことになる。したがって、１パケットとして必要な１６ビットのコントロール情報は、図４と同様に、外部クロックＣＫの２周期分で受信完了となり、第１の動作モードと変わりはない。但し、各ポート１５０とも同一のコントロール情報が１アドレス／コマンドパケット（ビット０からビット１５）が供給されることになり、各ポート１５０の同一のアドレスに対して、データのリードおよびライドの一方が指定され、１６ビット単位のデータが外部クロックＣＫの８倍のスピードで転送される。

このように、本半導体装置は、夫々がコントロール（Ａｄｄ／Ｃｍｄ）端子およびデータ(ＤＱ)端子を有する複数のポート１５０−１〜１５０−４を備え、前記複数のポートの各々は、前記データ端子を介するデータ送受信の実行に必要なコントロール情報を、第１の動作モードでは自己のコントロール端子を介して受信し、第２の動作モードでは自己のコントロール端子と共に少なくとも一つの他のポートのコントロール端子を使用して受信している。

また、第２の動作モードでは、自己のコントロール端子と共に少なくとも一つの他のポートのコントロール端子を使用して受信したコントロール情報に関するデータ群の中から有効情報のみを取り込み、これらの有効情報を結合して前記コントロール情報を生成する。

なお、本実施形態では、すべてのシリアルポートを利用しているが、その数は、２以上であればその本数分、コントロール情報の転送スピードは遅くなることは明らかであり、また、そのような構成は、第２の動作モードにおいてセレクタ３１ａ乃至３１ｄが選択するビット情報を制御することにより、容易に実現される。

従って、かかる第２の動作モードをテスト動作に用いれば、本半導体メモリの動作スピードよりも低速のテスターを用いてテストすることができる。

即ち、図１に示す半導体メモリ１００をテストする際には、図６に示すように、本メモリ１００は、テスター２５０と接続されている。テストにおいて、テスター２５０は、まず、モード切替信号を半導体メモリ１００に供給して第２の動作モードを指定する。この状態において、テスター２５０は、図５のタイミングチャートに従って、コントロール情報を半導体メモリ１００に供給する。そのスピードは、外部クロックの２倍のスピードであって、メモリ１００の内部クロックの１／４のスピードとなる。

なお、データのリード／ライトについては、特許文献１の手法を用いることにより、テスター２５０および半導体メモリ１００間の実際の転送スピードは、コントロール情報の転送スピードと同一であっても、半導体メモリ１００内のデータリード／ライトに関するクロックレート自体は変化させないで、実行することができる。

以上説明したように、本実施形態に半導体メモリの第２の動作モードをテストモードとして使用して、本来のコマンド／アドレス情報（コマンド／アドレスパケット）を４つのコマンド／アドレス信号入力端子に入力することにより、半導体メモリの内部においては、通常のクロックで動作させるとともに、コマンド／アドレス信号の入力周波数のみを１／４にして低速化して、テストを行うことができる。

＜第２の実施形態＞
図７を参照すると、本発明の第２の実施形態による半導体メモリの、特に各ポートのＳ／Ｐ変換器が示されている。なお、図１と同一の構成要素は同じ番号等を示しその説明は省略する。

本実施形態では、第２の動作モードにおいて、有効ビットとして取り込むことができるレジスタを選択できるようにしている。この目的のために、本実施形態のＳ／Ｐ変換器の内部回路には、セレクタ３２ａ〜３２ｄが設けられている。セレクタ３２ａ〜３２ｄは、上段の４つのレジスタの出力端子が接続されたコマンドバスラインに接続され、セレクタ３２ａ〜３２ｄを操作することにより、任意のレジスタに格納されたビット情報を有効ビットとして取り出して、出力することができる。

したがって、本実施形態によれば、本来のコマンド／アドレス信号を４つのコマンド／アドレス信号入力端子に入力することにより、半導体記憶装置の内部は、通常のクロックで動作させるとともに、コマンド／アドレス信号の入力周波数のみを１／４にして低速化し、しかも、セレクタ３２ａ〜３２ｄの操作により、Ｓ／Ｐ変換器内の任意のレジスタに格納されたビット情報を有効ビットとすることができる。

従って、テストモードとして起動した第２の動作モードにおいて、例えばＳ／Ｐ変換器２ａにおけるレジスタ２１ｂ、２１ｄ、２１ｆ、２１ｈを順々に選択して、テスト動作を実行することにより、これらレジスタの動作確認もできることになる。なお、セレクタ３２ａ〜３２ｄへのセレクト信号は、モード切替回路１１０（図１）内に設けることができ、その情報はモード切替信号ＭＤの本数を増加してテスターから設定するようにすることができる。

＜応用例＞
上述の説明では、半導体メモリのテストのために、第２の動作モードを用いたが、本モードや第１の動作モードをそれぞれ通常動作モードとして用いて各種のシステムを構築できる。

図８は、図１に示した半導体メモリ１００を第１の動作モードとして使用したシステム図である。

すなわち、メモリコントローラやＭＣＵ／ＭＰＵ等のマスターデバイスとしてのコントローラ３００は、半導体メモリ１００の各端子と相互接続されるが、半導体メモリ１００を第１の動作モードとして使用し、また、同メモリ１００の初期状態が第１の動作モードとして設定されているため、コントローラ３００から半導体メモリ１００へのモード切替信号の供給は必要とされない。

この場合の半導体メモリ１００の動きは図３（Ａ）、図４と等価となるので、コントローラ３００は、ポート１５０−１から１５０−４を夫々独立したポートとして扱うことができ、各ポート１５０の任意のアドレスに対し、データのリードまたはライトを独立して実行できる。

マルチポートとしての半導体メモリの本来の使用形態としては、図８に示す構成となるが、構築すべきシステムに応じては、１アドレスコマンドパケット当たりのデータビット数を６４ビット（１６ビット×４）としたいシステムもあり得る。この場合は、図９に示すように、コントローラ４００は半導体メモリ１００と接続され、且つモード切替信号ＭＤを半導体メモリ１００に供給して、第２の動作モードを設定することになる。

このようにして、コントローラ４００は、図３（ｂ）および図５と等価の動きとなり、半導体メモリ１００の内部クロックよりも遅いスピードで、アドレス／コマンドのコントロール情報を半導体メモリ１００に供給し、１パケット当たり合計６４ビットのデータをデータ端子ＤＱ−ＡからＤＱ−Ｄを介して、半導体メモリ１００との間で通信することができる。なお、この時は、通常動作モードとして、図６に関連して述べたテスト動作時に起動されるデータ通信制御回路は非活性化される。

このように、本システムでは、マスターデバイス４００と、このマスターデバイスからｎビット（本実施形態では１６ビット）のコントロール情報を受けて、前記マスターデバイス４００との間データ通信を行うスレーブデバイスとしての半導体メモリ１００とを備え、前記スレーブデバイスは、夫々が情報をシリアルに受けるｍ本（本実施形態では４本）のシリアルポート（Ａｄｄ／Ｃｍｄ−Ａから−Ｄ）を有し、前記マスターデバイス４００は、前記ｎビットのコントロール情報をｍビットずつに分割（すなわち、４ビットずつに分割して）すると共に、スレーブデバイスの前記ｍ本のシリアルポートをそれぞれ使用してｎビットのコントロール情報をｎ／ｍ回に分けて前記スレーブデバイスに供給している。

また、スレーブデバイス４００のｍ本のシリアルポートは、ｍビット単位のデータ群を入力する毎に、ｍビット単位のデータ群の中から、少なくとも１つの有効情報をそれぞれ取り込んで共有し、ｎビットのコントロール情報を内部で生成する。

さらに、コントローラ４００としては、第１の動作モードと第２の動作モードとを併用して使用することができる。即ち、図９のシステム構成図において、コントローラ４００は、あるアドレス範囲では、半導体メモリ１００を第１の動作モードで動作させることにより、４つのポート１５０−１から１５０−４の夫々に対して、独立したアドレスでデータのリード・ライト転送を行い、別のアドレス範囲では、半導体メモリ１００を第２の動作モードに切り替えて、１アドレス当たりのデータビット数を大幅に増加させてデータ処理を実行させることができる。

このようにして、本システムは、マスターデバイス４００とこれに接続された半導体装置１００を含むデータ処理システムであって、この半導体装置１００は、それぞれがシリアルポートを有すると共に外部から入力されるｎビットの情報に基づいて所定の動作を実行する複数の回路ユニット１５０−１から１５０−４を備え、前記複数の回路ユニットの少なくとも一つは、自己のシリアルポートを介して前記ｎビットの情報が入力される第１の動作モードと、自己のシリアルポートと共に他の回路ユニットのシリアルポートを介して前記ｎビットの情報が入力される第２の動作モードとを備え、前記マスターデバイスが発信するモード指定情報に応じて前記第１の動作モードと前記第２の動作モードとを切り替えている。

したがって、上記のように、半導体装置が半導体メモリ１００である場合には、マスターデバイス４００が、モード指定情報を発信して、半導体メモリ１００のアドレス領域ごとに、第１の動作モードあるいは第２の動作モードを指定することにより、システムに対する発展性や利便性をもたらすことができる。

以上、本実施形態につき、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。例えば、第１および第２の実施形態においては、４つのコマンド／アドレス信号入力端子に入力することにより、半導体記憶装置の内部は、通常のクロックで動作させるとともに、コマンド／アドレス信号の入力周波数のみを１／４にして低速化する例について説明したが、例えば、コマンド／アドレス信号の入力周波数のみを１／２に低速化することも可能である。この場合、１／４の周波数に比べて、高速なテスターが必要になると考えられるが、テスト環境が整えば、４回行っていたテストを２回にすることができる効果がある。

また、通常動作の一形態として第２の動作モードを使用することにより、システム構成の展開が大いに広がる。

また、動作モードの切り替えは専用の端子を使って行っているが、コマンド／アドレス端子やデータ端子等の他の端子の一部を兼用して行うこともできる。さらに、アドレス・コマンド・データの各端子数は、適宜変更できることは無論である。

第１の実施形態に係る半導体装置の概略構成図である。 第１の実施形態に係るＳ／Ｐ変換部の内部構成図である。 第１の実施形態に係るＳ／Ｐ変換部の処理動作を示す図である。 第１の実施形態に係る半導体記憶装置における通常の動作モード時の処理動作を示す図である。 第１の実施形態に係る半導体記憶装置におけるテストモード時の処理動作を示す図である。 第１の実施形態に係るテストモード時のシステム構成を示す図である。 第２の実施形態に係るＳ／Ｐ変換部の内部構成図である。 応用例に係るシステム構成を例示した図である。 応用例に係るシステム構成を例示した図である。

符号の説明

１・・・クロック発生器
２・・・Ｓ／Ｐ（シリアル／パラレル）変換器２ａ、２ｂ、２ｃ、２ｄ
３・・・パケットレジスタ
４・・・コマンドデコーダ
５・・・コントロールロジック
６・・・カラムアドレスバッファ
７・・・ロウアドレスバッファ
８・・・ロウデコーダ
９・・・カラムデコーダ
１０・・・メモリセルアレイ
１１・・・Ｉ／Ｏバッファ
１２・・・データコントローラ
２１ａ〜２１ｈ・・・フリップフロップ
２２ａ〜２２ｈ・・・フリップフロップ
２３ａ〜２３ｈ・・・フリップフロップ
２４ａ〜２４ｈ・・・フリップフロップ
３１ａ〜３１ｄ・・・セレクタ
３２ａ〜３２ｄ・・・セレクタ
１００・・・半導体装置
１１０・・・モード制御回路
１５０−１〜１５０−４・・・ポート
２００・・・モード切替信号
２５０・・・テスター
３００・・・コントローラ
４００・・・コントローラ
Ａｄｄ／Ｃｍｄ−Ａ・・・コマンド／アドレス信号入力端子
Ａｄｄ／Ｃｍｄ−Ｂ・・・コマンド／アドレス信号入力端子
Ａｄｄ／Ｃｍｄ−Ｃ・・・コマンド／アドレス信号入力端子
Ａｄｄ／Ｃｍｄ−Ｄ・・・コマンド／アドレス信号入力端子
ＣＫ・・・外部クロック入力端子
ＤＱ−Ａ・・・データ信号入出力端子
ＤＱ−Ｂ・・・データ信号入出力端子
ＤＱ−Ｃ・・・データ信号入出力端子
ＤＱ−Ｄ・・・データ信号入出力端子
ＭＤ・・・モード信号端子

Claims (13)

1. 夫々がコントロール端子およびデータ端子を有する複数のポートを備え、前記複数のポートの各々は、前記データ端子を介するデータ送受信の実行に必要なコントロール情報の少なくとも一部をデコードするコマンドデコーダを含み、第１の動作モードでは自己のコントロール端子を介して受信した前記コントロール情報の少なくとも一部を前記コマンドデコーダに供給し、第２の動作モードでは自己のコントロール端子と共に少なくとも一つの他のポートのコントロール端子を使用して受信した前記コントロール情報の少なくとも一部を前記コマンドデコーダに供給することを特徴とする半導体装置。
2. 前記第２の動作モードでは、前記自己のコントロール端子と共に少なくとも一つの他のポートのコントロール端子を使用して受信した前記コントロール情報に関するデータ群の中から有効情報を取り込み、これらの有効情報を結合して前記コントロール情報を生成することを特徴とする請求項１に記載の半導体装置。
3. 前記複数のポートの各々は、複数のメモリセルを有するメモリセルアレイを含み、
   前記コントロール情報は、前記複数のメモリセルのうち特定のメモリセルを選択するためのアドレス信号を含むことを特徴とする請求項１に記載の半導体装置。
4. 前記複数のポートの各々は、ロウアドレスバッファとカラムアドレスバッファとを更に含み、
   前記アドレス信号は、前記ロウアドレスバッファに供給されるロウアドレスと前記カラムアドレスバッファに供給されるカラムアドレスとを含むことを特徴とする請求項３に記載の半導体装置。
5. 前記コントロール情報は、前記ロウアドレスバッファ及び前記カラムアドレスバッファを制御するためのコマンドを更に含むことを特徴とする請求項４に記載の半導体装置。
6. 前記複数のポートを前記第１の動作モードと前記第２の動作モードのいずれかにするモード制御回路を更に備えることを特徴とする請求項１に記載の半導体装置。
7. 前記複数のポートの各々は、自己のコントロール端子から前記コントロール情報をシリアルに受信するシリアル／パラレル変換器を含むことを特徴とする請求項６に記載の半導体装置。
8. 前記複数のシリアル／パラレル変換器の各々は、前記第１の動作モードにおいて、自己のコントロール端子を介してシリアルに受けたコントロール情報をパラレル形式に変換することを特徴とする請求項７に記載の半導体装置。
9. 前記シリアル／パラレル変換器は、前記コントロール端子にパラレルに供給されたコントロール情報に基づきパラレルな信号を生成することを特徴とする請求項７に記載の半導体装置。
10. マスターデバイスとこれに接続された半導体装置を含むデータ処理システムであって、前記半導体装置は、それぞれがシリアルポートを有すると共に外部から入力されるｎビットの情報に基づいて所定の動作を実行する複数の回路ユニットを備え、前記複数の回路ユニットは前記ｎビットの情報の少なくとも一部をデコードするコマンドデコーダをそれぞれ含み、前記複数の回路ユニットの少なくとも一つは、自己のシリアルポートを介して前記ｎビットの情報の少なくとも一部が前記コマンドデコーダに入力される第１の動作モードと、自己のシリアルポートと共に他の回路ユニットのシリアルポートを介して前記ｎビットの情報の少なくとも一部が前記コマンドデコーダに入力される第２の動作モードとを備え、前記マスターデバイスが発信するモード指定情報に応じて前記第１の動作モードと前記第２の動作モードを切り替えることを特徴とするデータ処理システム。
11. 前記半導体装置が半導体メモリであって、
    前記マスターデバイスが、前記モード指定情報を発信して、前記半導体メモリのアドレス領域ごとに、前記第１の動作モードあるいは第２の動作モードを指定することを特徴とする請求項１０に記載のデータ処理システム。
12. マスターデバイスと、このマスターデバイスからｎビットのコントロール情報を受けて前記マスターデバイスとの間でデータ通信を行うスレーブデバイスとを備えるデータ処理システムであって、前記スレーブデバイスは夫々が前記コントロール情報をシリアルに受けるｍ（ｍ＜ｎ）本のシリアルポートと、前記ｍ本のシリアルポートにそれぞれ割り当てられたｍ個のコマンドデコーダとを有し、前記マスターデバイスは、前記ｎビットのコントロール情報をｍビットずつに分割すると共に、前記スレーブデバイスの前記ｍ本のシリアルポートをそれぞれ使用して前記ｎビットのコントロール情報をｎ／ｍ回に分けて前記スレーブデバイスに供給し、前記スレーブデバイスは、前記ｎ／ｍ回に分けて前記ｍ本のシリアルポートに入力された前記ｎビットのコントロール情報を、前記ｍ個のコマンドデコーダのいずれか１つに供給することを特徴とするデータ処理システム。
13. 前記スレーブデバイスの前記ｍ本のシリアルポートは、前記ｍビット単位のデータ群を入力する毎に、前記ｍビット単位のデータ群の中から、少なくとも１つの有効情報をそれぞれ取り込んで共有し、前記ｎビットのコントロール情報を内部で生成することを特徴とする請求項１２に記載のデータ処理システム。

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