JP2006313090A - 半導体集積回路及びそのバーインテスト方法 - Google Patents
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Abstract
効率のよいバーインテストを実施可能なフラッシュEEPROMを内蔵する半導体集積回路、及び、そのバーインテスト方法の提供。
【解決手段】
モード選択部40からの制御信号C2のレベルを変えることによって、機能部10の動作モードを通常モードから、テスト用の命令コードを格納したROM30からデータを読み出すテストモードに切り替える。そして、テストモード下で、前記第1の制御信号C1のレベルを変えることによって、第1の選択回路12の出力先及びプログラムカウンタ11の動作を切り替え、フラッシュEEPROM20を活性化する第1のバーインモードと機能部10を活性化する第2のバーインモードとを交互に実行する。
【選択図】
図1
Description
10 機能部
11 プログラムカウンタ
12 第1の選択回路
13 第2の選択回路
14 命令レジスタ
20 フラッシュEEPROM
30 ROM
40 モード選択部
41 モード設定端子
42 モード切替信号入力端子
51 アドレス生成回路
52 第3の選択回路
C1、C2 制御信号
S1 モード切替信号
Claims (16)
- 第1のメモリと、テスト用の命令コードを格納した第2のメモリと、機能部と、を備えた半導体集積回路であって、
バーインテストを行うバーインテストモードを選択可能であって、前記バーインテストモード選択時に所定の制御信号を出力するモード選択部を備え、
前記モード選択部から制御信号に従って、所定の試験用データが書き込まれた前記第1のメモリの読み出し動作を行う第1のバーインテストと、前記第2のメモリの命令コードを読み出して実行し前記機能部を動作させる第2のバーインテストとを互いに独立して実行可能としたこと、
を特徴とする半導体集積回路。 - 前記第1のメモリは、電気的に書き換え可能な不揮発性メモリであること、
を特徴とする請求項1に記載の半導体集積回路。 - 前記モード選択部が、前記第1のメモリに格納された内容を読み出して実行する通常モード選択時に第1の制御信号を第1のレベルで出力し、前記バーインテストモード選択時に前記第1の制御信号を第2のレベルで出力するとともに第2の制御信号を出力し、
前記機能部が、前記第2のレベルの第1の制御信号が入力された状態で、前記第2の制御信号のレベルを切り替えることによって、前記第1のバーインテストと、前記第2のバーインテストとを交互に切り替えて実行すること、
を特徴とする請求項1又は2に記載の半導体集積回路。 - 前記機能部は、前記第2の制御信号のレベルによって第1のメモリの内容の出力先を切り替える第1の選択回路と、前記第1の制御信号のレベルによって入力元を前記第1の選択回路と前記第2のメモリのいずれかに切り替えて命令レジスタに出力する第2の選択回路と、を有し、
前記第1の制御信号によって、前記第1のメモリに格納された内容を読み出して実行する通常モードと、バーインテストモードとを切り替え可能であり、更に、前記バーインテストモード時に、前記第2の制御信号のレベルに応じて、前記第1のバーインテストと、前記第2のバーインテストを切り替え可能に構成されること、
を特徴とする請求項3に記載の半導体集積回路。 - 前記機能部は、前記第1の制御信号によって切り替え動作するプログラムカウンタを備え、
前記プログラムカウンタは、前記第1のバーインテストでは、前記第1のメモリの全領域を走査するためのアドレスを順次生成し、前記第2のバーインテストでは、前記第2のメモリに格納されたテスト用の命令コードに従って動作すること、
を特徴とする請求項3又は4に記載の半導体集積回路。 - 前記機能部は、所定周期でレベルが入れ替わるリセット信号入力端子と接続され、前記第1の制御信号として、前記リセット信号入力端子から入力されるリセット信号を使用すること、
を特徴とする請求項3乃至5いずれか一に記載の半導体集積回路。 - 更に、アドレス生成回路を備え、
モード選択部が、前記第1のメモリに格納された内容を読み出して実行する通常モード選択時に制御信号を第1のレベルで出力し、前記バーインテストモード選択時に前記制御信号を第2のレベルで出力し、
前記モード選択部から前記第2のレベルの制御信号が入力された状態で、前記機能部が、前記第2のメモリの命令コードを読み出して実行するとともに、前記アドレス生成回路が前記第1のメモリに読み出しアドレスを入力することによって、
前記第1のバーインテストと、前記第2のバーインテストとを並行して実行すること、
を特徴とする請求項1に記載の半導体集積回路。 - 前記機能部は、前記制御信号のレベルによって第1のメモリの内容の出力先を切り替える第1の選択回路と、前記制御信号のレベルによって入力元を前記第1の選択回路と前記第2のメモリのいずれかに切り替えて命令レジスタに出力する第2の選択回路と、を有し、
前記アドレス生成回路は、前記制御信号のレベルによって前記第1のメモリへのデータバスを前記機能部から前記アドレス生成回路に切り替える第3の選択回路と接続され、
前記制御信号によって、前記第1のメモリに格納された内容を読み出して実行する通常モードと、前記第1のバーインテストと、前記第2のバーインテストとを並行して実行するバーインテストモードとを切り替え可能に構成されること、
を特徴とする請求項7に記載の半導体集積回路。 - 第1のメモリと、テスト用の命令コードを格納した第2のメモリと、機能部と、入力信号によってバーインテストを行うバーインテストモードを選択可能なモード選択部と、を備える半導体集積回路のバーインテスト方法であって、
前記第1のメモリに所定の試験用データを書き込むステップと、
前記モード選択部が、前記バーインテストモード選択時に所定の制御信号を出力し、バーインテストモードへの移行を指令するステップと、
前記バーインテストモード下で、前記試験用データを書き込んだ状態に保持した前記第1のメモリの読み出し動作を行う第1のバーインテストと、前記第2のメモリの命令コードを読み出して実行し前記機能部を動作させる第2のバーインテストとを互いに独立して実行するステップと、を含むこと、
を特徴とする半導体集積回路のバーインテスト方法。 - 前記第1のメモリは、電気的に書き換え可能な不揮発性メモリであること、
を特徴とする請求項9に記載の半導体集積回路のバーインテスト方法。 - 前記モード選択部は、制御信号として第1、第2の制御信号を出力し、
前記第2のレベルの第1の制御信号が入力された状態で、前記機能部がバーインテストモードに移行し、
前記バーインテストモード下で、前記モード選択部が、前記第2の制御信号のレベルを所定の時間間隔で変更することによって、前記第1のバーインテストと前記第2のバーインテストを交互に実行すること、
を特徴とする請求項9又は10に記載の半導体集積回路のバーインテスト方法。 - 前記機能部は、前記第2の制御信号のレベルによって第1のメモリの内容の出力先を切り替える第1の選択回路と、前記第1の制御信号のレベルによって入力元を前記第1の選択回路と前記第2のメモリのいずれかに切り替えて命令レジスタに出力する第2の選択回路と、を有し、
前記モード選択部は、前記第1の制御信号によって前記第2の選択回路を動作させ、前記命令レジスタへの入力元を前記第1の選択回路から前記第2のメモリに切り替えさせた状態で、前記第2の制御信号によって前記第1の選択回路を動作させ、第1のメモリの内容の出力先を切り替えることによって、
前記第1のバーインテストと前記第2のバーインテストを交互に実行すること、
を特徴とする請求項10に記載の半導体集積回路のバーインテスト方法。 - 前記機能部は、前記第1の制御信号によって切り替え動作するプログラムカウンタを備え、
前記第1のバーインテストでは、前記プログラムカウンタが前記第1のメモリの全領域を走査するためのアドレスを順次生成し、前記第2のバーインテストでは、前記プログラムカウンタは前記第2のメモリに格納されたテスト用の命令コードに従って動作すること、
を特徴とする請求項10又は11に記載の半導体集積回路のバーインテスト方法。 - 前記機能部は、所定周期でレベルが入れ替わるリセット信号入力端子と接続され、
前記第1の制御信号のレベルを、前記リセット信号入力端子から入力されるリセット信号の周期で変更すること、
を特徴とする請求項10乃至12いずれか一に記載の半導体集積回路のバーインテスト方法。 - 前記半導体集積回路は、更に、アドレス生成回路を備え、
前記バーインテストモード下で、前記モード選択部から前記制御信号を受信した機能部が前記第2のメモリに格納されたテスト用の命令コードを命令レジスタに出力するとともに、前記アドレス生成回路が前記第1のメモリに読み出しアドレスを入力することによって、バーインテストを実行するステップと、を含むこと、
を特徴とする請求項9に記載の半導体集積回路のバーインテスト方法。 - 前記機能部は、前記制御信号のレベルによって第1のメモリの内容の出力先を切り替える第1の選択回路と、前記制御信号のレベルによって入力元を前記第1の選択回路と前記第2のメモリのいずれかに切り替えて命令レジスタに出力する第2の選択回路と、を有し、
前記アドレス生成回路は、前記制御信号のレベルによって前記第1のメモリへのデータバスを前記機能部から前記アドレス生成回路に切り替える第3の選択回路と接続され、
前記モード選択部は、前記制御信号によって前記各選択回路を動作させ、前記命令レジスタへの入力元を前記第1の選択回路から前記第2のメモリに切り替えさせるとともに、前記アドレス生成回路によってアドレッシングされる第1のメモリの内容の出力先を切り替えることによって、
前記第1のバーインテストと、前記第2のバーインテストとを並行して実行すること、
を特徴とする請求項14に記載の半導体集積回路のバーインテスト方法。
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