JPH1173339A - マイクロコンピュータ及びそのバーンインテスト方法 - Google Patents
マイクロコンピュータ及びそのバーンインテスト方法Info
- Publication number
- JPH1173339A JPH1173339A JP9232848A JP23284897A JPH1173339A JP H1173339 A JPH1173339 A JP H1173339A JP 9232848 A JP9232848 A JP 9232848A JP 23284897 A JP23284897 A JP 23284897A JP H1173339 A JPH1173339 A JP H1173339A
- Authority
- JP
- Japan
- Prior art keywords
- test
- mode
- microcomputer
- burn
- user
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2273—Test methods
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 同一のバーンインテスト装置に実装したま
ま、マイクロコンピュータの不良の検出が必要な部分の
初期不良を検出するためのバーンインテストを行う。 【解決手段】 モードデコーダ１４によってバーンイン
テストモード信号Ｓ２がアクティブにされたとき、モー
ド切り替え回路１５は、モード切り替え端子１５ａから
モード切り替え信号Ｍ１によって、ＲＯＭダンプモード
信号ＢＳ１とテストＲＯＭ実行信号ＢＳ２のいずれか一
方をアクティブにするよう切り替えを行う。中央処理装
置１１は、ＲＯＭダンプモード信号ＢＳ１がアクティブ
のとき、ユーザＲＯＭ１２ａのデータのダンプを行う。
中央処理装置１１は、テストＲＯＭ実行信号ＢＳ２がア
クティブのとき、テストＲＯＭ１２ｂに格納されたプロ
グラムを実行し、マイクロコンピュータ１の各部にアク
セスする。モード切り替え信号Ｍ１には、リセット信号
ＲＳＴが用いられる。
ま、マイクロコンピュータの不良の検出が必要な部分の
初期不良を検出するためのバーンインテストを行う。 【解決手段】 モードデコーダ１４によってバーンイン
テストモード信号Ｓ２がアクティブにされたとき、モー
ド切り替え回路１５は、モード切り替え端子１５ａから
モード切り替え信号Ｍ１によって、ＲＯＭダンプモード
信号ＢＳ１とテストＲＯＭ実行信号ＢＳ２のいずれか一
方をアクティブにするよう切り替えを行う。中央処理装
置１１は、ＲＯＭダンプモード信号ＢＳ１がアクティブ
のとき、ユーザＲＯＭ１２ａのデータのダンプを行う。
中央処理装置１１は、テストＲＯＭ実行信号ＢＳ２がア
クティブのとき、テストＲＯＭ１２ｂに格納されたプロ
グラムを実行し、マイクロコンピュータ１の各部にアク
セスする。モード切り替え信号Ｍ１には、リセット信号
ＲＳＴが用いられる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ及びそのバーンインテスト方法に関するものであ
る。
ータ及びそのバーンインテスト方法に関するものであ
る。
【０００２】
【従来の技術】従来より、ユーザが使用するユーザモー
ドの他に動作テストを行うためのテストモードを外部か
ら設定できる、テスト機能を備えるマイクロコンピュー
タが知られている。このマイクロコンピュータの動作テ
ストとして、一般に、熱的及び電気的ストレスを加えた
状態でマイクロコンピュータを動作させて初期不良を検
査するバーンインテストが行われている。
ドの他に動作テストを行うためのテストモードを外部か
ら設定できる、テスト機能を備えるマイクロコンピュー
タが知られている。このマイクロコンピュータの動作テ
ストとして、一般に、熱的及び電気的ストレスを加えた
状態でマイクロコンピュータを動作させて初期不良を検
査するバーンインテストが行われている。
【０００３】従来のテストモードを外部から設定できる
ようにしたマイクロコンピュータの構成例を図５に示
す。
ようにしたマイクロコンピュータの構成例を図５に示
す。
【０００４】このマイクロコンピュータ５は、中央処理
装置５１、ＲＯＭ５２、モードデコーダ５４、アドレス
バス５６、データバス５７及びＮＯＲ回路６１から構成
されている。ＲＯＭ５２は、ユーザＲＯＭ５２ａ、テス
トＲＯＭ５２ｂ、アドレスデコーダ５３、ＡＮＤ回路６
３、６４及びＮＯＴ回路６２とから構成されている。ユ
ーザＲＯＭ５２ａ及びテストＲＯＭ５２ｂは、それぞれ
アドレスに従った本数のアドレス線を有し、アドレス線
がアクティブになることによってアクセスされる。
装置５１、ＲＯＭ５２、モードデコーダ５４、アドレス
バス５６、データバス５７及びＮＯＲ回路６１から構成
されている。ＲＯＭ５２は、ユーザＲＯＭ５２ａ、テス
トＲＯＭ５２ｂ、アドレスデコーダ５３、ＡＮＤ回路６
３、６４及びＮＯＴ回路６２とから構成されている。ユ
ーザＲＯＭ５２ａ及びテストＲＯＭ５２ｂは、それぞれ
アドレスに従った本数のアドレス線を有し、アドレス線
がアクティブになることによってアクセスされる。
【０００５】このマイクロコンピュータ５におけるテス
トモードは、モード設定端子５４ａ〜５４ｃに入力する
モード設定信号に従って、ＲＯＭダンプモード（ＲＯＭ
ダンプモード信号Ｓ１が「１」）、バーンインテストモ
ード（バーンインテストモード信号Ｓ２が「１」）或い
はテストＲＯＭ実行モード（テストＲＯＭ実行モード信
号Ｓ３が「１」）のいずれかに設定することができる。
トモードは、モード設定端子５４ａ〜５４ｃに入力する
モード設定信号に従って、ＲＯＭダンプモード（ＲＯＭ
ダンプモード信号Ｓ１が「１」）、バーンインテストモ
ード（バーンインテストモード信号Ｓ２が「１」）或い
はテストＲＯＭ実行モード（テストＲＯＭ実行モード信
号Ｓ３が「１」）のいずれかに設定することができる。
【０００６】バーンインテストにおいては、マイクロコ
ンピュータ５を実装するバーンインテスト装置の配線接
続に従ってマイクロコンピュータ５の各端子に印加され
る電圧が決まるため、マイクロコンピュータ５のモード
設定端子５４ａ〜５４ｃに入力するモード設定信号が定
められる。もっとも、バーンインテストモード信号Ｓ２
及びテストＲＯＭ実行モード信号Ｓ３は、実質的に同じ
であり、テストＲＯＭ実行モードの設定でバーンインテ
ストを行うこともできる。
ンピュータ５を実装するバーンインテスト装置の配線接
続に従ってマイクロコンピュータ５の各端子に印加され
る電圧が決まるため、マイクロコンピュータ５のモード
設定端子５４ａ〜５４ｃに入力するモード設定信号が定
められる。もっとも、バーンインテストモード信号Ｓ２
及びテストＲＯＭ実行モード信号Ｓ３は、実質的に同じ
であり、テストＲＯＭ実行モードの設定でバーンインテ
ストを行うこともできる。
【０００７】バーンインテスト装置の配線接続に従って
定められたモード設定信号によってバーンインテストモ
ード時には、バーンインテストモード信号Ｓ２のみが排
他的に「１」（ハイレベル）となる。このとき、ＮＯＲ
回路６１、ＮＯＴ回路６２及びＡＮＤ回路６３を介して
アドレス信号ＴＡＤがテストＲＯＭ５２ｂのアドレス線
に供給され、中央処理装置５１は、アドレスデコーダ５
３がデコードしたアドレスに従ってテストＲＯＭ５２ｂ
にアクセスする。これによって、テストＲＯＭ５２ｂ中
のテストプログラムが実行される。
定められたモード設定信号によってバーンインテストモ
ード時には、バーンインテストモード信号Ｓ２のみが排
他的に「１」（ハイレベル）となる。このとき、ＮＯＲ
回路６１、ＮＯＴ回路６２及びＡＮＤ回路６３を介して
アドレス信号ＴＡＤがテストＲＯＭ５２ｂのアドレス線
に供給され、中央処理装置５１は、アドレスデコーダ５
３がデコードしたアドレスに従ってテストＲＯＭ５２ｂ
にアクセスする。これによって、テストＲＯＭ５２ｂ中
のテストプログラムが実行される。
【０００８】ここで、テストプログラムは、マイクロコ
ンピュータ５の各部を動作させるものである。すなわ
ち、中央処理装置５１にテストＲＯＭ５２ｂ中のテスト
プログラムを実行させながらバーンインテストを行っ
て、マイクロコンピュータ５の各部を熱的及び電気的ス
トレスを与えた状態で動作させる。そして、バーンイン
テスト終了後に、テストＲＯＭ実行モード（マイクロコ
ンピュータ５に熱的ストレスが加えられていない）で、
テストＲＯＭ５２ｂ中のプログラムを実行し、アドレス
バス５６の外部入出力端子５６ａ及びデータバス５７の
外部入出力端子５７ａを介して出力されたデータを検証
することによって、マイクロコンピュータ５中の初期不
良を検出することができる。
ンピュータ５の各部を動作させるものである。すなわ
ち、中央処理装置５１にテストＲＯＭ５２ｂ中のテスト
プログラムを実行させながらバーンインテストを行っ
て、マイクロコンピュータ５の各部を熱的及び電気的ス
トレスを与えた状態で動作させる。そして、バーンイン
テスト終了後に、テストＲＯＭ実行モード（マイクロコ
ンピュータ５に熱的ストレスが加えられていない）で、
テストＲＯＭ５２ｂ中のプログラムを実行し、アドレス
バス５６の外部入出力端子５６ａ及びデータバス５７の
外部入出力端子５７ａを介して出力されたデータを検証
することによって、マイクロコンピュータ５中の初期不
良を検出することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来例のマイクロコンピュータ５では、バーンインテスト
モード時に、アドレス信号ＵＡＤがユーザＲＯＭ５２ａ
のアドレス線に供給されないので、ユーザＲＯＭ５２ａ
がアクセスされない。すなわち、バーンインテスト時に
ユーザＲＯＭ５２ａに電気的ストレスが加えられること
がない。従って、上記のバーンインテスト装置にマイク
ロコンピュータ５を実装してバーンインテストを行い、
さらに、通常の熱的ストレスを加えていない状態でユー
ザＲＯＭ５２ａの記憶内容をダンプしても、ユーザＲＯ
Ｍ５２ａの初期不良を十分に検出することができなかっ
た。
来例のマイクロコンピュータ５では、バーンインテスト
モード時に、アドレス信号ＵＡＤがユーザＲＯＭ５２ａ
のアドレス線に供給されないので、ユーザＲＯＭ５２ａ
がアクセスされない。すなわち、バーンインテスト時に
ユーザＲＯＭ５２ａに電気的ストレスが加えられること
がない。従って、上記のバーンインテスト装置にマイク
ロコンピュータ５を実装してバーンインテストを行い、
さらに、通常の熱的ストレスを加えていない状態でユー
ザＲＯＭ５２ａの記憶内容をダンプしても、ユーザＲＯ
Ｍ５２ａの初期不良を十分に検出することができなかっ
た。
【００１０】一方、ユーザＲＯＭ５２ａにアクセスする
ために、モード設定端子５４ａ〜５４ｃに入力するモー
ド設定信号をＲＯＭダンプモードのものとし、この状態
でマイクロコンピュータ５のバーンインテストを行うこ
とも考えられる。
ために、モード設定端子５４ａ〜５４ｃに入力するモー
ド設定信号をＲＯＭダンプモードのものとし、この状態
でマイクロコンピュータ５のバーンインテストを行うこ
とも考えられる。
【００１１】しかし、この場合には、バーンインテスト
モードでのモード設定信号を与えるバーンインテスト装
置の他に、ＲＯＭダンプモードでのモード設定信号を与
えるバーンインテスト装置が必要となる。しかも、バー
ンインテストモードでのテストプログラムの実行を終了
した後、マイクロコンピュータ５をバーンインテスト装
置から取り外し、別のバーンインテスト装置に実装する
必要があり、非常に手間がかかる。
モードでのモード設定信号を与えるバーンインテスト装
置の他に、ＲＯＭダンプモードでのモード設定信号を与
えるバーンインテスト装置が必要となる。しかも、バー
ンインテストモードでのテストプログラムの実行を終了
した後、マイクロコンピュータ５をバーンインテスト装
置から取り外し、別のバーンインテスト装置に実装する
必要があり、非常に手間がかかる。
【００１２】なお、従来のバーンインテスト機能を有す
るマイクロコンピュータとして、特開平４−２３８５４
３の公報に記載されたマイクロコンピュータがある。し
かし、この公報でも、バーンインテスト時にはテストプ
ログラムのみを実行することが開示されており、ユーザ
プログラムを記憶した領域にアクセスすることは開示さ
れていない。
るマイクロコンピュータとして、特開平４−２３８５４
３の公報に記載されたマイクロコンピュータがある。し
かし、この公報でも、バーンインテスト時にはテストプ
ログラムのみを実行することが開示されており、ユーザ
プログラムを記憶した領域にアクセスすることは開示さ
れていない。
【００１３】本発明は、上記従来例の問題点を解消する
ためになされたものであり、同一のバーンインテスト装
置に実装したまま不良の検出が必要な部分の初期不良を
バーンインテストによって検出することができるマイク
ロコンピュータ及びそのバーンインテスト方法を提供す
ることを目的とする。
ためになされたものであり、同一のバーンインテスト装
置に実装したまま不良の検出が必要な部分の初期不良を
バーンインテストによって検出することができるマイク
ロコンピュータ及びそのバーンインテスト方法を提供す
ることを目的とする。
【００１４】さらに、本発明は、バーンインテストで不
良の検出が必要な部分の初期不良を検出するための端子
を別途設ける必要がなく、マイクロコンピュータの製造
コストをアップさせず、また、従来より用いていたバー
ンインテスト装置を用いてバーンインテストを行うこと
ができるマイクロコンピュータ及びそのバーンインテス
ト方法を提供することを目的とする。
良の検出が必要な部分の初期不良を検出するための端子
を別途設ける必要がなく、マイクロコンピュータの製造
コストをアップさせず、また、従来より用いていたバー
ンインテスト装置を用いてバーンインテストを行うこと
ができるマイクロコンピュータ及びそのバーンインテス
ト方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかるマイクロコンピュータ
は、ユーザの使用に供するためのユーザプログラムを記
憶したユーザプログラム記憶手段と、動作テストを行う
ためのテストプログラムを記憶したテストプログラム記
憶手段とを備えるマイクロコンピュータであって、前記
マイクロコンピュータのバーンインテスト時に、同一の
バーンインテスト装置に前記マイクロコンピュータを実
装したまま、前記ユーザプログラム記憶手段へのアクセ
スと前記テストプログラム記憶手段へのアクセスとを切
り替えることができる切り替え信号を入力する切り替え
信号入力手段を有し、前記切り替え信号入力手段からの
前記切り替え信号の入力に応答して、前記ユーザプログ
ラムへのアクセスと前記テストプログラム記憶手段への
アクセスとが切り替えられるように構成された、ことを
特徴とする。
め、本発明の第１の観点にかかるマイクロコンピュータ
は、ユーザの使用に供するためのユーザプログラムを記
憶したユーザプログラム記憶手段と、動作テストを行う
ためのテストプログラムを記憶したテストプログラム記
憶手段とを備えるマイクロコンピュータであって、前記
マイクロコンピュータのバーンインテスト時に、同一の
バーンインテスト装置に前記マイクロコンピュータを実
装したまま、前記ユーザプログラム記憶手段へのアクセ
スと前記テストプログラム記憶手段へのアクセスとを切
り替えることができる切り替え信号を入力する切り替え
信号入力手段を有し、前記切り替え信号入力手段からの
前記切り替え信号の入力に応答して、前記ユーザプログ
ラムへのアクセスと前記テストプログラム記憶手段への
アクセスとが切り替えられるように構成された、ことを
特徴とする。
【００１６】なお、バーンインテストとは、マイクロコ
ンピュータに熱的及び電気的ストレスを加えた状態で初
期不良を検出するための動作テストであり、実際には、
バーンインテスト後に行う通常のテストで得られたデー
タからマイクロコンピュータの初期不良を検出するもの
である。
ンピュータに熱的及び電気的ストレスを加えた状態で初
期不良を検出するための動作テストであり、実際には、
バーンインテスト後に行う通常のテストで得られたデー
タからマイクロコンピュータの初期不良を検出するもの
である。
【００１７】また、前記テストプログラム記憶手段に記
憶されるテストプログラム及び前記ユーザプログラム記
憶手段に記憶されるユーザプログラムは、文字通りのプ
ログラムだけでなく、プログラム中で使用されるデータ
を含む。
憶されるテストプログラム及び前記ユーザプログラム記
憶手段に記憶されるユーザプログラムは、文字通りのプ
ログラムだけでなく、プログラム中で使用されるデータ
を含む。
【００１８】これにより、同一のバーンインテスト装置
にマイクロコンピュータを実装したまま、ユーザプログ
ラム記憶手段とテストプログラム記憶手段の両方へのア
クセスすることが可能となる。すなわち、テストプログ
ラムによって通常はアクセスされないユーザプログラム
記憶手段にも電気的ストレスを加えてバーンインテスト
を行うことができるので、不良の検出が必要なすべての
箇所の初期不良を検出することができる。
にマイクロコンピュータを実装したまま、ユーザプログ
ラム記憶手段とテストプログラム記憶手段の両方へのア
クセスすることが可能となる。すなわち、テストプログ
ラムによって通常はアクセスされないユーザプログラム
記憶手段にも電気的ストレスを加えてバーンインテスト
を行うことができるので、不良の検出が必要なすべての
箇所の初期不良を検出することができる。
【００１９】上記目的を達成するため、本発明の第２の
観点にかかるマイクロコンピュータは、テスト機能を有
するマイクロコンピュータであって、ユーザの使用に供
するためのユーザプログラムを記憶したユーザプログラ
ム記憶手段と、前記テスト機能を実現するためのテスト
プログラムを記憶したテストプログラム記憶手段と、前
記マイクロコンピュータのバーンインテストを行うため
のテストモードを設定するテストモード設定手段と、こ
のテストモード設定手段に前記テストモードが設定され
たときに、前記ユーザプログラム記憶手段にアクセスす
るためのユーザプログラムアクセスモードと前記テスト
プログラム記憶手段に記憶された前記テストプログラム
を実行するためのテストプログラム実行モードとを、外
部から供給されるリセット信号によって切り替えるモー
ド切り替え手段と、このモード切り替え手段に前記ユー
ザプログラムアクセスモードが設定されたときに、前記
ユーザプログラム記憶手段内の記憶領域にアクセスする
ユーザプログラムアクセス手段と、前記モード切り替え
手段に前記テストプログラム実行モードが設定されたと
きに、前記テストプログラムを実行するテストプログラ
ム実行手段と、を備えることを特徴とする。
観点にかかるマイクロコンピュータは、テスト機能を有
するマイクロコンピュータであって、ユーザの使用に供
するためのユーザプログラムを記憶したユーザプログラ
ム記憶手段と、前記テスト機能を実現するためのテスト
プログラムを記憶したテストプログラム記憶手段と、前
記マイクロコンピュータのバーンインテストを行うため
のテストモードを設定するテストモード設定手段と、こ
のテストモード設定手段に前記テストモードが設定され
たときに、前記ユーザプログラム記憶手段にアクセスす
るためのユーザプログラムアクセスモードと前記テスト
プログラム記憶手段に記憶された前記テストプログラム
を実行するためのテストプログラム実行モードとを、外
部から供給されるリセット信号によって切り替えるモー
ド切り替え手段と、このモード切り替え手段に前記ユー
ザプログラムアクセスモードが設定されたときに、前記
ユーザプログラム記憶手段内の記憶領域にアクセスする
ユーザプログラムアクセス手段と、前記モード切り替え
手段に前記テストプログラム実行モードが設定されたと
きに、前記テストプログラムを実行するテストプログラ
ム実行手段と、を備えることを特徴とする。
【００２０】上記マイクロコンピュータでは、同一のバ
ーンインテスト装置に実装したまま、前記テストプログ
ラム記憶手段と前記ユーザプログラム記憶手段との両方
にアクセスすることができる。これにより、バーンイン
テストによってマイクロコンピュータ内の不良の検出が
必要な部分の初期不良を検出することができる。
ーンインテスト装置に実装したまま、前記テストプログ
ラム記憶手段と前記ユーザプログラム記憶手段との両方
にアクセスすることができる。これにより、バーンイン
テストによってマイクロコンピュータ内の不良の検出が
必要な部分の初期不良を検出することができる。
【００２１】上記マイクロコンピュータにおいて、前記
モード切り替え手段は、例えば、前記切り替え信号の入
力毎に出力状態が変化する分周手段を備え、この分周手
段の出力状態によって、前記ユーザプログラムアクセス
モードと前記テストプログラム実行モードとを切り替え
るものとすることができる。
モード切り替え手段は、例えば、前記切り替え信号の入
力毎に出力状態が変化する分周手段を備え、この分周手
段の出力状態によって、前記ユーザプログラムアクセス
モードと前記テストプログラム実行モードとを切り替え
るものとすることができる。
【００２２】上記マイクロコンピュータにおいて、前記
ユーザプログラムアクセス手段は、例えば、前記ユーザ
プログラム記憶手段内の記憶内容をダンプする手段を備
えるものとすることができる。
ユーザプログラムアクセス手段は、例えば、前記ユーザ
プログラム記憶手段内の記憶内容をダンプする手段を備
えるものとすることができる。
【００２３】このようにバーンインテスト中に前記ユー
ザプログラムをダンプすることにより前記ユーザプログ
ラム記憶手段をアクセスするものとすれば、ユーザプロ
グラムを実行しなくても、簡単に前記ユーザプログラム
記憶手段に電気的ストレスを加えてバーンインテストを
行うことができる。
ザプログラムをダンプすることにより前記ユーザプログ
ラム記憶手段をアクセスするものとすれば、ユーザプロ
グラムを実行しなくても、簡単に前記ユーザプログラム
記憶手段に電気的ストレスを加えてバーンインテストを
行うことができる。
【００２４】上記第１、第２の観点にかかるマイクロコ
ンピュータにおいて、前記モード切り替え信号は、前記
マイクロコンピュータのリセット信号であることを好適
とする。
ンピュータにおいて、前記モード切り替え信号は、前記
マイクロコンピュータのリセット信号であることを好適
とする。
【００２５】すなわち、リセット信号をモード切り替え
のために使用すれば、上記マイクロコンピュータにバー
ンインテスト時の動作モードを切り替えるための端子を
別に設ける必要がなく、上記マイクロコンピュータの製
造コストをアップさせない。
のために使用すれば、上記マイクロコンピュータにバー
ンインテスト時の動作モードを切り替えるための端子を
別に設ける必要がなく、上記マイクロコンピュータの製
造コストをアップさせない。
【００２６】また、従来より用いていたクロック入力端
子とリセット入力端子以外のすべての端子を固定したバ
ーンインテスト装置を、上記マイクロコンピュータのバ
ーンインテストにも用いることができる。さらには、バ
ーンインテスト時に上記マイクロコンピュータに供給さ
れる信号の数を増加させずに済むので、高温での使用に
対して上記マイクロコンピュータの動作が不安定となる
ことがない。
子とリセット入力端子以外のすべての端子を固定したバ
ーンインテスト装置を、上記マイクロコンピュータのバ
ーンインテストにも用いることができる。さらには、バ
ーンインテスト時に上記マイクロコンピュータに供給さ
れる信号の数を増加させずに済むので、高温での使用に
対して上記マイクロコンピュータの動作が不安定となる
ことがない。
【００２７】また、上記目的を達成するため、本発明の
第３の観点にかかるマイクロコンピュータのバーンイン
テスト方法は、ユーザの使用に供するためのユーザプロ
グラムを記憶したユーザプログラム記憶手段と、動作テ
ストを行うためのテストプログラムを記憶したテストプ
ログラム記憶手段とを備えるマイクロコンピュータのバ
ーンインテスト方法であって、前記マイクロコンピュー
タをバーンインテストするためのバーンインテストモー
ドを設定するバーンインテストモード設定ステップと、
このバーンインテストモード設定ステップで前記バーン
インテストモードが設定されたときに、外部から供給さ
れたリセット信号に従って、前記ユーザプログラム記憶
手段にアクセスするためのユーザプログラムアクセスモ
ードと、前記テストプログラム記憶手段に記憶された前
記テストプログラムを実行するためのテストプログラム
実行モードとのいずれかに、動作モードを切り替える動
作モード切替ステップと、この動作モード切替ステップ
で動作モードが前記ユーザプログラムアクセスモードに
切り替えられたときに、前記ユーザプログラム記憶手段
内の記憶領域にアクセスするユーザプログラムアクセス
ステップと、前記動作モード切替ステップで動作モード
が前記テストプログラム実行モードに切り替えられたと
きに、前記テストプログラム記憶手段に記憶された前記
テストプログラムを実行するテストプログラム実行ステ
ップと、を含み、前記マイクロコンピュータのバーンイ
ンテストは、前記マイクロコンピュータを動作させるた
めのクロック信号を与えるクロック端子と前記リセット
信号を与えるリセット端子以外の前記マイクロコンピュ
ータの端子に印加する電位が固定されているバーンイン
テスト装置に前記マイクロコンピュータを実装すること
によって行う、ことを特徴とする。
第３の観点にかかるマイクロコンピュータのバーンイン
テスト方法は、ユーザの使用に供するためのユーザプロ
グラムを記憶したユーザプログラム記憶手段と、動作テ
ストを行うためのテストプログラムを記憶したテストプ
ログラム記憶手段とを備えるマイクロコンピュータのバ
ーンインテスト方法であって、前記マイクロコンピュー
タをバーンインテストするためのバーンインテストモー
ドを設定するバーンインテストモード設定ステップと、
このバーンインテストモード設定ステップで前記バーン
インテストモードが設定されたときに、外部から供給さ
れたリセット信号に従って、前記ユーザプログラム記憶
手段にアクセスするためのユーザプログラムアクセスモ
ードと、前記テストプログラム記憶手段に記憶された前
記テストプログラムを実行するためのテストプログラム
実行モードとのいずれかに、動作モードを切り替える動
作モード切替ステップと、この動作モード切替ステップ
で動作モードが前記ユーザプログラムアクセスモードに
切り替えられたときに、前記ユーザプログラム記憶手段
内の記憶領域にアクセスするユーザプログラムアクセス
ステップと、前記動作モード切替ステップで動作モード
が前記テストプログラム実行モードに切り替えられたと
きに、前記テストプログラム記憶手段に記憶された前記
テストプログラムを実行するテストプログラム実行ステ
ップと、を含み、前記マイクロコンピュータのバーンイ
ンテストは、前記マイクロコンピュータを動作させるた
めのクロック信号を与えるクロック端子と前記リセット
信号を与えるリセット端子以外の前記マイクロコンピュ
ータの端子に印加する電位が固定されているバーンイン
テスト装置に前記マイクロコンピュータを実装すること
によって行う、ことを特徴とする。
【００２８】上記マイクロコンピュータのバーンインテ
スト方法によれば、従来より用いていたバーンインテス
ト装置をそのまま使用して、マイクロコンピュータをバ
ーンインテスト装置に実装したまま、前記ユーザプログ
ラム記憶手段と前記テストプログラム記憶手段の両方に
アクセスすることができる。
スト方法によれば、従来より用いていたバーンインテス
ト装置をそのまま使用して、マイクロコンピュータをバ
ーンインテスト装置に実装したまま、前記ユーザプログ
ラム記憶手段と前記テストプログラム記憶手段の両方に
アクセスすることができる。
【００２９】なお、本発明のマイクロコンピュータにお
いて、前記ユーザプログラム及び前記テストプログラム
のいずれも記憶していない記憶領域を生じることがある
が、このような領域は前記ユーザプログラムの実行中に
もアクセスされない。このため、バーンインテスト時に
アクセスされず、初期不良が検出できなくてもユーザプ
ログラムの実行時に問題が生じることがない。
いて、前記ユーザプログラム及び前記テストプログラム
のいずれも記憶していない記憶領域を生じることがある
が、このような領域は前記ユーザプログラムの実行中に
もアクセスされない。このため、バーンインテスト時に
アクセスされず、初期不良が検出できなくてもユーザプ
ログラムの実行時に問題が生じることがない。
【００３０】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。
明の実施の形態について説明する。
【００３１】図１は、この実施の形態のマイクロコンピ
ュータ１の回路構成を示すブロック図である。
ュータ１の回路構成を示すブロック図である。
【００３２】図示するように、マイクロコンピュータ１
は、中央処理装置１１、ＲＯＭ（Read Only Memory）１
２、モードデコーダ１４、モード切り替え回路１５、ア
ドレスバス１６、データバス１７、ＯＲ回路２０及びＮ
ＯＲ回路２１から構成されている。ＲＯＭ１２は、ユー
ザＲＯＭ１２ａ、テストＲＯＭ１２ｂ、アドレスデコー
ダ１３、ＮＯＴ回路２２及びＡＮＤ回路２３、２４から
構成されている。
は、中央処理装置１１、ＲＯＭ（Read Only Memory）１
２、モードデコーダ１４、モード切り替え回路１５、ア
ドレスバス１６、データバス１７、ＯＲ回路２０及びＮ
ＯＲ回路２１から構成されている。ＲＯＭ１２は、ユー
ザＲＯＭ１２ａ、テストＲＯＭ１２ｂ、アドレスデコー
ダ１３、ＮＯＴ回路２２及びＡＮＤ回路２３、２４から
構成されている。
【００３３】中央処理装置１１は、外部からクロック信
号ＣＬＫを供給するためのクロック入力端子１１ａを備
える。中央処理装置１１は、クロック入力端子１１ａを
介して供給されたクロック信号ＣＬＫに従って、ユーザ
モードではユーザＲＯＭ１２ａに格納されたプログラム
を、テストモードではテストＲＯＭ１２ｂに格納された
プログラムを、それぞれデータバス１７を介してユーザ
ＲＯＭ１２ａ、テストＲＯＭ１２ｂから読み出して実行
する。中央処理装置１１は、内部のプログラムカウンタ
が示すアドレスまたはプログラム中で指定するアドレス
をアドレスバス１６を介してアドレスデコーダ１３に供
給する。また、中央処理装置１１は、後述するＲＯＭダ
ンプモード時には、ＲＯＭ１２に格納されたプログラム
などのデータをダンプさせるように制御する。
号ＣＬＫを供給するためのクロック入力端子１１ａを備
える。中央処理装置１１は、クロック入力端子１１ａを
介して供給されたクロック信号ＣＬＫに従って、ユーザ
モードではユーザＲＯＭ１２ａに格納されたプログラム
を、テストモードではテストＲＯＭ１２ｂに格納された
プログラムを、それぞれデータバス１７を介してユーザ
ＲＯＭ１２ａ、テストＲＯＭ１２ｂから読み出して実行
する。中央処理装置１１は、内部のプログラムカウンタ
が示すアドレスまたはプログラム中で指定するアドレス
をアドレスバス１６を介してアドレスデコーダ１３に供
給する。また、中央処理装置１１は、後述するＲＯＭダ
ンプモード時には、ＲＯＭ１２に格納されたプログラム
などのデータをダンプさせるように制御する。
【００３４】ＲＯＭ１２において、ユーザＲＯＭ１２ａ
は、ユーザモードにおいてユーザの使用に供するための
ユーザプログラムを記憶している。テストＲＯＭ１２ｂ
は、マイクロコンピュータ１の動作テストに用いるため
のテストプログラムを記憶している。テストプログラム
は、マイクロコンピュータ１のユーザＲＯＭ１２ａを除
く実質的にすべての部分を動作させる命令列からなるプ
ログラムである。ここで、ユーザプログラム及びテスト
プログラムとは、文字通りのプログラムだけでなく、プ
ログラムを実行するためのデータを含む。なお、ＲＯＭ
１２において、ユーザＲＯＭ１２ａとテストＲＯＭ１２
ｂとに割り付けられるアドレスは同一あっても異なって
いてもよい。また、ユーザＲＯＭ１２ａ及びテストＲＯ
Ｍ１２ｂは、それぞれアドレス数に従った本数のアドレ
ス線を有し、後述するアドレス信号ＵＡＤまたはＴＡＤ
によってアドレス線がアクティブになることによってア
クセスされる。
は、ユーザモードにおいてユーザの使用に供するための
ユーザプログラムを記憶している。テストＲＯＭ１２ｂ
は、マイクロコンピュータ１の動作テストに用いるため
のテストプログラムを記憶している。テストプログラム
は、マイクロコンピュータ１のユーザＲＯＭ１２ａを除
く実質的にすべての部分を動作させる命令列からなるプ
ログラムである。ここで、ユーザプログラム及びテスト
プログラムとは、文字通りのプログラムだけでなく、プ
ログラムを実行するためのデータを含む。なお、ＲＯＭ
１２において、ユーザＲＯＭ１２ａとテストＲＯＭ１２
ｂとに割り付けられるアドレスは同一あっても異なって
いてもよい。また、ユーザＲＯＭ１２ａ及びテストＲＯ
Ｍ１２ｂは、それぞれアドレス数に従った本数のアドレ
ス線を有し、後述するアドレス信号ＵＡＤまたはＴＡＤ
によってアドレス線がアクティブになることによってア
クセスされる。
【００３５】アドレスデコーダ１３は、アドレスバス１
６を介して中央処理装置１１から供給されたアドレスを
デコードし、ユーザＲＯＭ１２ａ及びテストＲＯＭ１２
ｂのアドレス線をアクティブにするためのアドレスデコ
ード信号ＡＤ１、ＡＤ２を生成して出力する。アドレス
デコーダ１３から出力されたアドレスデコード信号ＡＤ
１、ＡＤ２は、それぞれＡＮＤ回路２４、２３に供給さ
れる。なお、中央処理装置１１は、ジャンプ命令を実行
する場合や、プログラムの実行中に使用するデータを読
み出す場合などを除いて１ずつインクリメントしたアド
レスをアドレスデコーダ１３に順次供給する。
６を介して中央処理装置１１から供給されたアドレスを
デコードし、ユーザＲＯＭ１２ａ及びテストＲＯＭ１２
ｂのアドレス線をアクティブにするためのアドレスデコ
ード信号ＡＤ１、ＡＤ２を生成して出力する。アドレス
デコーダ１３から出力されたアドレスデコード信号ＡＤ
１、ＡＤ２は、それぞれＡＮＤ回路２４、２３に供給さ
れる。なお、中央処理装置１１は、ジャンプ命令を実行
する場合や、プログラムの実行中に使用するデータを読
み出す場合などを除いて１ずつインクリメントしたアド
レスをアドレスデコーダ１３に順次供給する。
【００３６】モードデコーダ１４は、マイクロコンピュ
ータ１の動作モードを設定するためのモード設定端子１
４ａ〜１４ｃを備える。モードデコーダ１４は、モード
設定端子１４ａ〜１４ｃから入力されたモード設定信号
に基づいて、表１に示すように、モード信号群Ｓ１〜Ｓ
８のいずれか１つのみを排他的に「１」（ハイレベル）
にする。
ータ１の動作モードを設定するためのモード設定端子１
４ａ〜１４ｃを備える。モードデコーダ１４は、モード
設定端子１４ａ〜１４ｃから入力されたモード設定信号
に基づいて、表１に示すように、モード信号群Ｓ１〜Ｓ
８のいずれか１つのみを排他的に「１」（ハイレベル）
にする。
【００３７】
【表１】 モード信号群Ｓ１〜Ｓ８のうち、Ｓ１はＲＯＭダンプモ
ード信号、Ｓ２はバーンインテストモード（以下、ＢＴ
モードという）信号、Ｓ３はテストＲＯＭ実行モード信
号である。Ｓ４〜Ｓ８は、ユーザモードなどその他のモ
ードの信号であり、ここでは説明を省略する。
ード信号、Ｓ２はバーンインテストモード（以下、ＢＴ
モードという）信号、Ｓ３はテストＲＯＭ実行モード信
号である。Ｓ４〜Ｓ８は、ユーザモードなどその他のモ
ードの信号であり、ここでは説明を省略する。
【００３８】なお、バーンインテストにおいては、マイ
クロコンピュータ１を実装するバーンインテスト装置の
配線接続に従ってマイクロコンピュータ１の端子に印加
される電圧が決まる。このため、マイクロコンピュータ
１が後述するバーンインテスト装置に実装されたときに
は、マイクロコンピュータ１のモード設定端子１４ａ〜
１４ｃに入力するモード設定信号が定められ、ＢＴモー
ド信号Ｓ２が「１」となる。
クロコンピュータ１を実装するバーンインテスト装置の
配線接続に従ってマイクロコンピュータ１の端子に印加
される電圧が決まる。このため、マイクロコンピュータ
１が後述するバーンインテスト装置に実装されたときに
は、マイクロコンピュータ１のモード設定端子１４ａ〜
１４ｃに入力するモード設定信号が定められ、ＢＴモー
ド信号Ｓ２が「１」となる。
【００３９】モード切り替え回路１５は、ＢＴモード時
の動作モードをＲＯＭダンプモードとテストＲＯＭ実行
モードとに切り替えるためのモード切り替え端子１５ａ
を備える。モード切り替え端子１５ａには、リセット信
号ＲＳＴが入力される。このリセット信号ＲＳＴは、マ
イクロコンピュータ１の各部を初期化すると共に、ＢＴ
モード時におけるモードを切り替えるために用いられ
る。なお、以下の説明において、モード切り替え端子１
５ａからモード切り替え回路１５に入力されるリセット
信号ＲＳＴは、モード切り替え信号Ｍ１と呼ぶこととす
る。
の動作モードをＲＯＭダンプモードとテストＲＯＭ実行
モードとに切り替えるためのモード切り替え端子１５ａ
を備える。モード切り替え端子１５ａには、リセット信
号ＲＳＴが入力される。このリセット信号ＲＳＴは、マ
イクロコンピュータ１の各部を初期化すると共に、ＢＴ
モード時におけるモードを切り替えるために用いられ
る。なお、以下の説明において、モード切り替え端子１
５ａからモード切り替え回路１５に入力されるリセット
信号ＲＳＴは、モード切り替え信号Ｍ１と呼ぶこととす
る。
【００４０】モード切り替え回路１５は、図２に示すよ
うに、Ｄフリップフロップ１５１、ＮＯＴ回路１５２、
ＮＯＲ回路１５３、ＮＯＴ回路１５４及びＡＮＤ回路１
５５から構成される。
うに、Ｄフリップフロップ１５１、ＮＯＴ回路１５２、
ＮＯＲ回路１５３、ＮＯＴ回路１５４及びＡＮＤ回路１
５５から構成される。
【００４１】モード切り替え端子１５ａからのモード切
り替え信号Ｍ１は、Ｄフリップフロップ１５１のクロッ
ク入力端Ｃに供給される。ＢＴモード信号Ｓ２は、ＮＯ
Ｔ回路１５２を介してＮＯＲ回路１５３に入力される。
また、Ｄフリップフロップ１５１の出力信号端Ｑからの
出力信号もＮＯＲ回路１５３に入力される。このＮＯＲ
回路１５３からの出力信号がＤフリップフロップ１５１
に入力され、分周回路を構成することで、ＢＴモード信
号Ｓ２が１のとき、Ｄフリップフロップ１５１の出力
は、モード切り替え信号Ｍ１の入力毎に「０」、「１」
が交互に切り替わる。また、Ｄフリップフロップ１５１
の出力信号端Ｑからの出力信号はＮＯＴ回路１５４を介
してＡＮＤ回路１５５に入力される。また、ＢＴモード
信号Ｓ２もＡＮＤ回路１５５に入力される。これによ
り、ＢＴモード信号Ｓ２が１のとき、ＡＮＤ回路１５５
の出力は、モード切り替え信号Ｍ１の入力毎に１、０が
交互に切り替わる。
り替え信号Ｍ１は、Ｄフリップフロップ１５１のクロッ
ク入力端Ｃに供給される。ＢＴモード信号Ｓ２は、ＮＯ
Ｔ回路１５２を介してＮＯＲ回路１５３に入力される。
また、Ｄフリップフロップ１５１の出力信号端Ｑからの
出力信号もＮＯＲ回路１５３に入力される。このＮＯＲ
回路１５３からの出力信号がＤフリップフロップ１５１
に入力され、分周回路を構成することで、ＢＴモード信
号Ｓ２が１のとき、Ｄフリップフロップ１５１の出力
は、モード切り替え信号Ｍ１の入力毎に「０」、「１」
が交互に切り替わる。また、Ｄフリップフロップ１５１
の出力信号端Ｑからの出力信号はＮＯＴ回路１５４を介
してＡＮＤ回路１５５に入力される。また、ＢＴモード
信号Ｓ２もＡＮＤ回路１５５に入力される。これによ
り、ＢＴモード信号Ｓ２が１のとき、ＡＮＤ回路１５５
の出力は、モード切り替え信号Ｍ１の入力毎に１、０が
交互に切り替わる。
【００４２】すなわち、ＢＴモード信号Ｓ２が１のと
き、モード切り替え端子１５ａからモード切り替え回路
１５にモード切り替え信号Ｍ１が供給される毎に、ＢＴ
モード時のＲＯＭダンプ信号ＢＳ１と、ＢＴモード時の
テストＲＯＭ実行信号ＢＳ２とは、交互に「１」レベル
となる。
き、モード切り替え端子１５ａからモード切り替え回路
１５にモード切り替え信号Ｍ１が供給される毎に、ＢＴ
モード時のＲＯＭダンプ信号ＢＳ１と、ＢＴモード時の
テストＲＯＭ実行信号ＢＳ２とは、交互に「１」レベル
となる。
【００４３】なお、ＲＯＭダンプモード時（ＲＯＭダン
プモード信号Ｓ１が「１」）には、マイクロコンピュー
タ１の端子が固定されずにユーザＲＯＭ１２ａのデータ
のダンプが行われる。テストＲＯＭ実行モード時（テス
トＲＯＭ実行モード信号Ｓ２が「１」）には、マイクロ
コンピュータ１の端子が固定されずにテストＲＯＭ１２
ｂに格納されたプログラムが実行される。一方、ＢＴモ
ード時は、マイクロコンピュータ１のクロック入力端子
１１ａ、モード切り替え端子１５ａ以外の端子が固定さ
れた状態で、モード切り替え信号Ｍ１に従ってユーザＲ
ＯＭ１２ａのデータのダンプ或いはテストＲＯＭ１２ｂ
に格納されたプログラムが実行される。
プモード信号Ｓ１が「１」）には、マイクロコンピュー
タ１の端子が固定されずにユーザＲＯＭ１２ａのデータ
のダンプが行われる。テストＲＯＭ実行モード時（テス
トＲＯＭ実行モード信号Ｓ２が「１」）には、マイクロ
コンピュータ１の端子が固定されずにテストＲＯＭ１２
ｂに格納されたプログラムが実行される。一方、ＢＴモ
ード時は、マイクロコンピュータ１のクロック入力端子
１１ａ、モード切り替え端子１５ａ以外の端子が固定さ
れた状態で、モード切り替え信号Ｍ１に従ってユーザＲ
ＯＭ１２ａのデータのダンプ或いはテストＲＯＭ１２ｂ
に格納されたプログラムが実行される。
【００４４】ここで、端子の固定とは、端子に印加され
る電位を固定することをいう。
る電位を固定することをいう。
【００４５】アドレスバス１６は、外部入出力端子１６
ａを備える。アドレスバス１６は、中央処理装置１１か
ら供給されたアドレスをアドレスデコーダへ転送するた
めに用いる。また、特にＲＯＭダンプモード時に、ユー
ザＲＯＭ１２ａ及びテストＲＯＭ１２ｂに記憶されたデ
ータとともにそのアドレス外部入出力端子１６ａから外
部に出力するために用いられる。また、外部入出力端子
１６ａを介して外部からアドレスを供給することもでき
る。
ａを備える。アドレスバス１６は、中央処理装置１１か
ら供給されたアドレスをアドレスデコーダへ転送するた
めに用いる。また、特にＲＯＭダンプモード時に、ユー
ザＲＯＭ１２ａ及びテストＲＯＭ１２ｂに記憶されたデ
ータとともにそのアドレス外部入出力端子１６ａから外
部に出力するために用いられる。また、外部入出力端子
１６ａを介して外部からアドレスを供給することもでき
る。
【００４６】データバス１７は、外部入出力端子１７ａ
を備える。データバス１７は、ＲＯＭダンプモード時
（ＢＴモード時におけるものを含む）にユーザＲＯＭ１
２ａからダンプされたデータを外部入出力端子１７ａを
介して外部に出力するものである。また、データバス１
７は、ユーザＲＯＭ１２ａまたはテストＲＯＭ１２ｂに
記憶された命令の中央処理装置１１への転送或いはユー
ザＲＯＭ１２ａまたはテストＲＯＭ１２ｂに記憶された
プログラムの実行による出力データを外部入出力端子１
７ａを介して外部に出力するものである。また、外部入
出力端子１７ａを介して外部からデータを供給すること
もできる。
を備える。データバス１７は、ＲＯＭダンプモード時
（ＢＴモード時におけるものを含む）にユーザＲＯＭ１
２ａからダンプされたデータを外部入出力端子１７ａを
介して外部に出力するものである。また、データバス１
７は、ユーザＲＯＭ１２ａまたはテストＲＯＭ１２ｂに
記憶された命令の中央処理装置１１への転送或いはユー
ザＲＯＭ１２ａまたはテストＲＯＭ１２ｂに記憶された
プログラムの実行による出力データを外部入出力端子１
７ａを介して外部に出力するものである。また、外部入
出力端子１７ａを介して外部からデータを供給すること
もできる。
【００４７】但し、ＢＴモード時には、外部入出力端子
１６ａ、１７ａが固定されているため、実際には、マイ
クロコンピュータ１がアドレスやデータの出力動作を行
うだけで、アドレスやデータが外部に出力されることは
ない。
１６ａ、１７ａが固定されているため、実際には、マイ
クロコンピュータ１がアドレスやデータの出力動作を行
うだけで、アドレスやデータが外部に出力されることは
ない。
【００４８】ＯＲ回路２０は、ＲＯＭダンプモード信号
Ｓ１とＢＴモード時のＲＯＭダンプモード信号ＢＳ１と
の論理和をとり、中央処理装置１１に供給する。これに
より、ＲＯＭダンプモード時（ＢＴモード時におけるも
のを含む）には、中央処理装置１１は、ユーザＲＯＭ１
２ａのデータのダンプを行うようにマイクロコンピュー
タ１を制御する。
Ｓ１とＢＴモード時のＲＯＭダンプモード信号ＢＳ１と
の論理和をとり、中央処理装置１１に供給する。これに
より、ＲＯＭダンプモード時（ＢＴモード時におけるも
のを含む）には、中央処理装置１１は、ユーザＲＯＭ１
２ａのデータのダンプを行うようにマイクロコンピュー
タ１を制御する。
【００４９】ＮＯＲ回路２１は、テストＲＯＭ実行モー
ド信号Ｓ３とＢＴモード時のテストＲＯＭ実行信号ＢＳ
２との否定論理和をとる。ＮＯＲ回路２１の出力信号
は、ＮＯＴ回路２２を介してＡＮＤ回路２３に、さらに
ＡＮＤ回路２４に供給される。ＡＮＤ回路２３、２４
は、それぞれこれらの信号と前述したアドレスデコード
信号ＡＤ２、ＡＤ１との論理積をとる。これにより、Ｒ
ＯＭダンプモード時（ＢＴモード時におけるものを含
む）には、ＡＮＤ回路２４から出力されるアドレス信号
ＵＡＤが「１」となり、ユーザＲＯＭ１２ａのアドレス
線がアクティブとなってユーザＲＯＭ１２ａがアクセス
される。また、テストＲＯＭ実行モード時（ＢＴモード
時におけるものを含む）には、ＡＮＤ回路２３から出力
されるアドレス信号ＴＡＤが「１」となり、テストＲＯ
Ｍ１２ｂのアドレス線がアクティブとなってテストＲＯ
Ｍ１２ｂがアクセスされる。
ド信号Ｓ３とＢＴモード時のテストＲＯＭ実行信号ＢＳ
２との否定論理和をとる。ＮＯＲ回路２１の出力信号
は、ＮＯＴ回路２２を介してＡＮＤ回路２３に、さらに
ＡＮＤ回路２４に供給される。ＡＮＤ回路２３、２４
は、それぞれこれらの信号と前述したアドレスデコード
信号ＡＤ２、ＡＤ１との論理積をとる。これにより、Ｒ
ＯＭダンプモード時（ＢＴモード時におけるものを含
む）には、ＡＮＤ回路２４から出力されるアドレス信号
ＵＡＤが「１」となり、ユーザＲＯＭ１２ａのアドレス
線がアクティブとなってユーザＲＯＭ１２ａがアクセス
される。また、テストＲＯＭ実行モード時（ＢＴモード
時におけるものを含む）には、ＡＮＤ回路２３から出力
されるアドレス信号ＴＡＤが「１」となり、テストＲＯ
Ｍ１２ｂのアドレス線がアクティブとなってテストＲＯ
Ｍ１２ｂがアクセスされる。
【００５０】なお、ＮＯＴ回路２２及びＡＮＤ回路２
３、２４は、それぞれテストＲＯＭ１２ｂ、ユーザＲＯ
Ｍ１２ａのアドレス線と同数だけ設けられ、それぞれに
ついて論理否定及び論理積をとる。
３、２４は、それぞれテストＲＯＭ１２ｂ、ユーザＲＯ
Ｍ１２ａのアドレス線と同数だけ設けられ、それぞれに
ついて論理否定及び論理積をとる。
【００５１】なお、マイクロコンピュータ１は、上記の
構成がすべて１つのチップ内に納められたものであり、
さらに、その動作電源を供給するための電源端子など他
の端子（図示せず）を備える。
構成がすべて１つのチップ内に納められたものであり、
さらに、その動作電源を供給するための電源端子など他
の端子（図示せず）を備える。
【００５２】次に、この実施の形態のマイクロコンピュ
ータ１のバーンインテストに用いるバーンインテスト装
置３について、図３のブロック図を参照して説明する。
ータ１のバーンインテストに用いるバーンインテスト装
置３について、図３のブロック図を参照して説明する。
【００５３】図示するように、バーンインテスト装置３
は、恒温槽３３と、この恒温槽３３内に設けられた複数
の供試ボード３１と、ヒータ３２とで構成される。供試
ボード３１は、複数のソケット（図示せず）を備えてお
り、これらのソケットにマイクロコンピュータ１が実装
される。そして、ヒータ３２で恒温槽３３を加熱して、
マイクロコンピュータ１のバーンインテストを行う。
は、恒温槽３３と、この恒温槽３３内に設けられた複数
の供試ボード３１と、ヒータ３２とで構成される。供試
ボード３１は、複数のソケット（図示せず）を備えてお
り、これらのソケットにマイクロコンピュータ１が実装
される。そして、ヒータ３２で恒温槽３３を加熱して、
マイクロコンピュータ１のバーンインテストを行う。
【００５４】ここで、マイクロコンピュータ１を供試ボ
ード３１に実装したときには、マイクロコンピュータ１
のクロック入力端子１１ａ及びリセット入力端子１５ａ
を除く端子は、電源装置（図示せず）に接続され或いは
接地される。外部入出力端子１６ａ、１７ａは接地され
る。このとき、マイクロコンピュータ１のモード設定端
子１４ａ〜１４ｃには、「０、１、０」の信号が供給さ
れる。供試ボード３１に実装されたマイクロコンピュー
タ１のクロック入力端子１１ａには、クロック回路４１
からクロック信号ＣＬＫが供給される。このクロック信
号ＣＬＫに従って、中央処理装置１１は動作する。ま
た、モード切り替え端子１５ａには、リセットスイッチ
４２が外部から操作されることによってリセット信号Ｒ
ＳＴが供給される。このリセット信号ＲＳＴは、前述し
たようにモード切り替え信号Ｍ１として用いられる。ま
た、マイクロコンピュータ１には、電源装置から電源端
子を介して動作用の電源が供給される。
ード３１に実装したときには、マイクロコンピュータ１
のクロック入力端子１１ａ及びリセット入力端子１５ａ
を除く端子は、電源装置（図示せず）に接続され或いは
接地される。外部入出力端子１６ａ、１７ａは接地され
る。このとき、マイクロコンピュータ１のモード設定端
子１４ａ〜１４ｃには、「０、１、０」の信号が供給さ
れる。供試ボード３１に実装されたマイクロコンピュー
タ１のクロック入力端子１１ａには、クロック回路４１
からクロック信号ＣＬＫが供給される。このクロック信
号ＣＬＫに従って、中央処理装置１１は動作する。ま
た、モード切り替え端子１５ａには、リセットスイッチ
４２が外部から操作されることによってリセット信号Ｒ
ＳＴが供給される。このリセット信号ＲＳＴは、前述し
たようにモード切り替え信号Ｍ１として用いられる。ま
た、マイクロコンピュータ１には、電源装置から電源端
子を介して動作用の電源が供給される。
【００５５】以下、この実施の形態のマイクロコンピュ
ータ１のＢＴモード時における動作について、図４のタ
イミングチャートを参照して説明する。
ータ１のＢＴモード時における動作について、図４のタ
イミングチャートを参照して説明する。
【００５６】ここで、マイクロコンピュータ１は、バー
ンインテスト装置３に実装されており、モード設定端子
１４ａ〜１４ｃからモードデコーダ１４に供給されてい
るモード設定信号は、「０、１、０」に固定されてい
る。これにより、表１に示すように、バーンインテスト
モード信号Ｓ２が「１」（ハイレベル）となっており、
他のモード信号Ｓ１、Ｓ３〜Ｓ８は「０」（ローレベ
ル）となっている。また、初期状態においては、モード
切り替え回路１５のＤフリップフロップ１５１の出力信
号端Ｑからの出力信号は「０」であり、ＢＴモード時の
ＲＯＭダンプ信号ＢＳ１が「０」、ＢＴモード時のテス
トＲＯＭ実行信号ＢＳ２が「１」となっている。
ンインテスト装置３に実装されており、モード設定端子
１４ａ〜１４ｃからモードデコーダ１４に供給されてい
るモード設定信号は、「０、１、０」に固定されてい
る。これにより、表１に示すように、バーンインテスト
モード信号Ｓ２が「１」（ハイレベル）となっており、
他のモード信号Ｓ１、Ｓ３〜Ｓ８は「０」（ローレベ
ル）となっている。また、初期状態においては、モード
切り替え回路１５のＤフリップフロップ１５１の出力信
号端Ｑからの出力信号は「０」であり、ＢＴモード時の
ＲＯＭダンプ信号ＢＳ１が「０」、ＢＴモード時のテス
トＲＯＭ実行信号ＢＳ２が「１」となっている。
【００５７】リセットスイッチ４２を操作して、リセッ
ト信号ＲＳＴをモード切り替え端子１５ａから入力する
ことにより、モード切り替え回路１５のＤフリップフロ
ップ１５１のクロック入力端Ｃからモード切り替え信号
Ｍ１を入力する。Ｄフリップフロップ１５１は、分周回
路を構成しており、モード切り替え信号Ｍ１の立ち上が
りタイミングｔ１で出力信号端Ｑから出力される出力信
号が反転して「１」になる。これにより、ＢＴモード時
のＲＯＭダンプ信号ＢＳ１が「１」、ＢＴモード時のテ
ストＲＯＭ実行信号ＢＳ２が「０」となる。
ト信号ＲＳＴをモード切り替え端子１５ａから入力する
ことにより、モード切り替え回路１５のＤフリップフロ
ップ１５１のクロック入力端Ｃからモード切り替え信号
Ｍ１を入力する。Ｄフリップフロップ１５１は、分周回
路を構成しており、モード切り替え信号Ｍ１の立ち上が
りタイミングｔ１で出力信号端Ｑから出力される出力信
号が反転して「１」になる。これにより、ＢＴモード時
のＲＯＭダンプ信号ＢＳ１が「１」、ＢＴモード時のテ
ストＲＯＭ実行信号ＢＳ２が「０」となる。
【００５８】このとき、ＮＯＲ回路２１の出力は「１」
であり、ハイレベルのアドレス信号ＵＡＤがＡＮＤ回路
２４から出力され、ユーザＲＯＭ１２ａのいずれかのア
ドレス線をアクティブにする。こうして、ユーザＲＯＭ
１２ａがアクセスされる。また、ＯＲ回路２０から中央
処理装置１１に供給される信号は「０」（ローレベル）
となり、中央処理装置１１は、アドレスデコーダ１３が
デコードしたアドレスに従ってユーザＲＯＭ１２ａに格
納されたユーザプログラム及びそのアドレスをデータバ
ス１７及び外部入出力端子１７ａ並びにアドレスバス１
６及び外部入出力端子１６ａを介してダンプする動作を
行う。これにより、ユーザＲＯＭ１２ａ内がアクセスさ
れ、バーンインテスト時に電気的ストレスが加えられる
こととなる。
であり、ハイレベルのアドレス信号ＵＡＤがＡＮＤ回路
２４から出力され、ユーザＲＯＭ１２ａのいずれかのア
ドレス線をアクティブにする。こうして、ユーザＲＯＭ
１２ａがアクセスされる。また、ＯＲ回路２０から中央
処理装置１１に供給される信号は「０」（ローレベル）
となり、中央処理装置１１は、アドレスデコーダ１３が
デコードしたアドレスに従ってユーザＲＯＭ１２ａに格
納されたユーザプログラム及びそのアドレスをデータバ
ス１７及び外部入出力端子１７ａ並びにアドレスバス１
６及び外部入出力端子１６ａを介してダンプする動作を
行う。これにより、ユーザＲＯＭ１２ａ内がアクセスさ
れ、バーンインテスト時に電気的ストレスが加えられる
こととなる。
【００５９】次に、リセットスイッチ４２を再び操作し
て、リセット信号ＲＳＴをモード切り替え端子１５ａか
ら入力することにより、モード切り替え回路１５のＤフ
リップフロップ１５１のクロック入力端Ｃにモード切り
替え信号Ｍ１を入力する。Ｄフリップフロップ１５１
は、分周回路を構成しており、モード切り替え信号Ｍ１
の立ち上がりタイミングｔ２で出力信号端Ｑから出力さ
れる出力信号が反転して「０」になる。これにより、Ｂ
Ｔモード時のＲＯＭダンプ信号ＢＳ１が「０」、ＢＴモ
ード時のテストＲＯＭ実行信号ＢＳ２が「１」となる。
て、リセット信号ＲＳＴをモード切り替え端子１５ａか
ら入力することにより、モード切り替え回路１５のＤフ
リップフロップ１５１のクロック入力端Ｃにモード切り
替え信号Ｍ１を入力する。Ｄフリップフロップ１５１
は、分周回路を構成しており、モード切り替え信号Ｍ１
の立ち上がりタイミングｔ２で出力信号端Ｑから出力さ
れる出力信号が反転して「０」になる。これにより、Ｂ
Ｔモード時のＲＯＭダンプ信号ＢＳ１が「０」、ＢＴモ
ード時のテストＲＯＭ実行信号ＢＳ２が「１」となる。
【００６０】このとき、ＮＯＲ回路２１の出力は０であ
り、ハイレベルのアドレス信号ＴＡＤがＡＮＤ回路２３
から出力され、テストＲＯＭ１２ｂのいずれかのアドレ
ス線をアクティブにする。こうして、テストＲＯＭ１２
ｂがアクセスされ、中央処理装置１１は、アドレスデコ
ーダ１３でデコードされたテストＲＯＭ１２ｂのアドレ
スにアクセスする。また、ＯＲ回路２０から中央処理装
置１１に供給される信号は「１」（ハイレベル）とな
り、中央処理装置１１はアドレスデコーダ１３でデコー
ドされたテストＲＯＭ１２ｂ中のアドレスに格納された
命令を順に実行していく。中央処理装置１１がテストＲ
ＯＭ１２ｂに記憶されたプログラムの命令を順次実行し
ていくことによって、マイクロコンピュータ１内の実質
的にすべての部分（ユーザＲＯＭ１２ａを除く）が動作
させられる。
り、ハイレベルのアドレス信号ＴＡＤがＡＮＤ回路２３
から出力され、テストＲＯＭ１２ｂのいずれかのアドレ
ス線をアクティブにする。こうして、テストＲＯＭ１２
ｂがアクセスされ、中央処理装置１１は、アドレスデコ
ーダ１３でデコードされたテストＲＯＭ１２ｂのアドレ
スにアクセスする。また、ＯＲ回路２０から中央処理装
置１１に供給される信号は「１」（ハイレベル）とな
り、中央処理装置１１はアドレスデコーダ１３でデコー
ドされたテストＲＯＭ１２ｂ中のアドレスに格納された
命令を順に実行していく。中央処理装置１１がテストＲ
ＯＭ１２ｂに記憶されたプログラムの命令を順次実行し
ていくことによって、マイクロコンピュータ１内の実質
的にすべての部分（ユーザＲＯＭ１２ａを除く）が動作
させられる。
【００６１】以上のバーンインテストが終了した後に、
ＢＴモード時のものではない、通常のテストＲＯＭ実行
モード及びＲＯＭダンプモード実行モードが実行され
る。マイクロコンピュータ１内に何らかの不良があった
場合には、バーンインテストによって熱的及び電気的ス
トレスが加えられたことによって、ユーザＲＯＭ１２ａ
及びテストＲＯＭ１２ｂ内のデータが本来あるべきもの
と変わってしまっている。この通常のテストＲＯＭ実行
モードでテストプログラムを実行させることにより、外
部入出力端子１７ａからデータが外部に出力される。こ
のデータを本来得られるべきデータと比較することによ
って、テストＲＯＭ１２ｂの初期不良を検出することが
できる。また、この通常のＲＯＭダンプモード実行モー
ドでダンプされたユーザＲＯＭ１２ａの記憶内容を調べ
ることによって、ユーザＲＯＭ１２ａの初期不良を検出
することができる。
ＢＴモード時のものではない、通常のテストＲＯＭ実行
モード及びＲＯＭダンプモード実行モードが実行され
る。マイクロコンピュータ１内に何らかの不良があった
場合には、バーンインテストによって熱的及び電気的ス
トレスが加えられたことによって、ユーザＲＯＭ１２ａ
及びテストＲＯＭ１２ｂ内のデータが本来あるべきもの
と変わってしまっている。この通常のテストＲＯＭ実行
モードでテストプログラムを実行させることにより、外
部入出力端子１７ａからデータが外部に出力される。こ
のデータを本来得られるべきデータと比較することによ
って、テストＲＯＭ１２ｂの初期不良を検出することが
できる。また、この通常のＲＯＭダンプモード実行モー
ドでダンプされたユーザＲＯＭ１２ａの記憶内容を調べ
ることによって、ユーザＲＯＭ１２ａの初期不良を検出
することができる。
【００６２】以上説明したように、この実施の形態のマ
イクロコンピュータ１では、同一のバーンインテスト装
置を使用して、ユーザＲＯＭ１２ａを含むマイクロコン
ピュータ１内の不良の検出が必要な部分を動作させるこ
とができる。すなわち、バーンインテスト時にユーザＲ
ＯＭ１２ａにも熱的及び電気的ストレスを加えることが
できる。しかも、マイクロコンピュータ１のリセット端
子（モード切り替え端子１５ａ）及びクロック入力端子
１１ａ以外の端子を固定することができるので、バーン
インテスト装置の構成を単純にすることができる。
イクロコンピュータ１では、同一のバーンインテスト装
置を使用して、ユーザＲＯＭ１２ａを含むマイクロコン
ピュータ１内の不良の検出が必要な部分を動作させるこ
とができる。すなわち、バーンインテスト時にユーザＲ
ＯＭ１２ａにも熱的及び電気的ストレスを加えることが
できる。しかも、マイクロコンピュータ１のリセット端
子（モード切り替え端子１５ａ）及びクロック入力端子
１１ａ以外の端子を固定することができるので、バーン
インテスト装置の構成を単純にすることができる。
【００６３】しかも、バーンインテスト時におけるＲＯ
ＭダンプモードとユーザＲＯＭ実行モードとの切り替え
に、リセット信号ＲＳＴを使用している。このため、マ
イクロコンピュータ１にユーザＲＯＭ１２ａへアクセス
するためのモードを設定するための端子を別に設ける必
要がない。従って、マイクロコンピュータ１の端子数
は、従来のマイクロコンピュータと同じにできるので、
マイクロコンピュータ１の製造コストがアップすること
がない。
ＭダンプモードとユーザＲＯＭ実行モードとの切り替え
に、リセット信号ＲＳＴを使用している。このため、マ
イクロコンピュータ１にユーザＲＯＭ１２ａへアクセス
するためのモードを設定するための端子を別に設ける必
要がない。従って、マイクロコンピュータ１の端子数
は、従来のマイクロコンピュータと同じにできるので、
マイクロコンピュータ１の製造コストがアップすること
がない。
【００６４】また、バーンインテスト時におけるＲＯＭ
ダンプモードとユーザＲＯＭ実行モードとの切り替えに
リセット信号ＲＳＴを使用したことにより、従来と同じ
バーンインテスト装置でバーンインテストを行うことが
できる。さらに、バーンインテスト時におけるマイクロ
コンピュータ１の入力信号が増加しないので、マイクロ
コンピュータ１を高温で動作させても動作の不安定化を
生じることがない。
ダンプモードとユーザＲＯＭ実行モードとの切り替えに
リセット信号ＲＳＴを使用したことにより、従来と同じ
バーンインテスト装置でバーンインテストを行うことが
できる。さらに、バーンインテスト時におけるマイクロ
コンピュータ１の入力信号が増加しないので、マイクロ
コンピュータ１を高温で動作させても動作の不安定化を
生じることがない。
【００６５】上記の実施の形態では、モード切り替え信
号Ｍ１にリセット信号ＲＳＴを用いていた。そして、Ｄ
フリップフロップ１５１を用いた分周回路を中心として
構成したモード切り替え回路１５によって、バーンイン
テスト時にはリセット信号ＲＳＴの入力毎にＲＯＭダン
プモードとユーザＲＯＭ実行モードとを切り替えてい
た。しかしながら、リセット信号ＲＳＴの入力毎にハイ
レベルとローレベルとが切り替わる信号を出力できるな
らば、モード切り替え回路１５の構成は任意である。
号Ｍ１にリセット信号ＲＳＴを用いていた。そして、Ｄ
フリップフロップ１５１を用いた分周回路を中心として
構成したモード切り替え回路１５によって、バーンイン
テスト時にはリセット信号ＲＳＴの入力毎にＲＯＭダン
プモードとユーザＲＯＭ実行モードとを切り替えてい
た。しかしながら、リセット信号ＲＳＴの入力毎にハイ
レベルとローレベルとが切り替わる信号を出力できるな
らば、モード切り替え回路１５の構成は任意である。
【００６６】上記の実施の形態では、バーンインテスト
モード時のユーザＲＯＭ１２ａのアクセスをユーザＲＯ
Ｍ１２ａ内のデータをダンプするＲＯＭダンプモードと
することで実現していた。しかしながら、バーンインテ
スト時にユーザＲＯＭ１２ａ内のプログラムを実行する
ユーザモードでユーザＲＯＭ１２ａにアクセスすること
も可能である。
モード時のユーザＲＯＭ１２ａのアクセスをユーザＲＯ
Ｍ１２ａ内のデータをダンプするＲＯＭダンプモードと
することで実現していた。しかしながら、バーンインテ
スト時にユーザＲＯＭ１２ａ内のプログラムを実行する
ユーザモードでユーザＲＯＭ１２ａにアクセスすること
も可能である。
【００６７】上記の実施の形態では、ＢＴモード時のＲ
ＯＭダンプモードとテストＲＯＭ実行モードとを切り替
えるために、リセット信号を用いていた。しかしなが
ら、このモードの切り替えのために、別の信号を使用し
てもよい。この場合、バーンインテスト時に外部からマ
イクロコンピュータに供給する信号の数は増えることと
なるが、同一のバーンインテスト装置にマイクロコンピ
ュータを実行したまま、ユーザＲＯＭとテストＲＯＭと
の両方へのアクセスが可能となる。
ＯＭダンプモードとテストＲＯＭ実行モードとを切り替
えるために、リセット信号を用いていた。しかしなが
ら、このモードの切り替えのために、別の信号を使用し
てもよい。この場合、バーンインテスト時に外部からマ
イクロコンピュータに供給する信号の数は増えることと
なるが、同一のバーンインテスト装置にマイクロコンピ
ュータを実行したまま、ユーザＲＯＭとテストＲＯＭと
の両方へのアクセスが可能となる。
【００６８】上記の実施の形態のマイクロコンピュータ
１では、ＲＯＭ１２は、ユーザＲＯＭ１２ａとテストＲ
ＯＭ１２ｂとに分けられていた。これに対し、ＲＯＭ内
にユーザプログラムとテストプログラムとのいずれも記
憶していない領域があってもよい。このような領域の初
期不良は、上記のバーンインテストによって検出されな
いが、ユーザプログラムの実行によってアクセスされる
ことがないため、ユーザプログラムの実行時に問題が生
じることがない。
１では、ＲＯＭ１２は、ユーザＲＯＭ１２ａとテストＲ
ＯＭ１２ｂとに分けられていた。これに対し、ＲＯＭ内
にユーザプログラムとテストプログラムとのいずれも記
憶していない領域があってもよい。このような領域の初
期不良は、上記のバーンインテストによって検出されな
いが、ユーザプログラムの実行によってアクセスされる
ことがないため、ユーザプログラムの実行時に問題が生
じることがない。
【００６９】
【発明の効果】以上説明したように、本発明によれば、
同一のバーンインテスト装置に実装したまま、マイクロ
コンピュータの不良の検出が必要な部分を動作させ、初
期不良を検出することができる。
同一のバーンインテスト装置に実装したまま、マイクロ
コンピュータの不良の検出が必要な部分を動作させ、初
期不良を検出することができる。
【００７０】さらに、バーンインテスト時のモード切り
替えをリセット信号によって行うことによって、マイク
ロコンピュータの端子数が増加せず、製造コストがアッ
プすることがない。また、従来より使用していたのと同
一のバーンインテスト装置を用いてバーンインテストを
行うことができる。さらには、バーンインテスト時に、
マイクロコンピュータへの入力信号の数が増加しないの
で、マイクロコンピュータの動作が不安定にならない。
替えをリセット信号によって行うことによって、マイク
ロコンピュータの端子数が増加せず、製造コストがアッ
プすることがない。また、従来より使用していたのと同
一のバーンインテスト装置を用いてバーンインテストを
行うことができる。さらには、バーンインテスト時に、
マイクロコンピュータへの入力信号の数が増加しないの
で、マイクロコンピュータの動作が不安定にならない。
【図１】本発明の実施の形態のマイクロコンピュータの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１のマイクロコンピュータのモード切り替え
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図３】図１のマイクロコンピュータをバーンインテス
トするためのバーンインテスト装置の構成を示すブロッ
ク図である。
トするためのバーンインテスト装置の構成を示すブロッ
ク図である。
【図４】本発明の実施の形態のマイクロコンピュータを
バーンインテストするときの動作を説明するためのタイ
ミングチャートである。
バーンインテストするときの動作を説明するためのタイ
ミングチャートである。
【図５】従来例のマイクロコンピュータの構成を示すブ
ロック図である。
ロック図である。
１ マイクロコンピュータ １１ 中央処理装置 １１ａ クロック入力端子 １２ ＲＯＭ（Read Only Memory） １２ａ ユーザＲＯＭ １２ｂ テストＲＯＭ １３ アドレスデコーダ １４ モードデコーダ １４ａ〜１４ｃ モード設定端子 １５ モード切り替え回路 １５ａ モード切り替え端子 １６ アドレスバス １６ａ 外部入出力端子 １７ データバス １７ａ 外部入出力端子 ２０ ＯＲ回路 ２１ ＮＯＲ回路 ２２ ＮＯＴ回路 ２３ ＡＮＤ回路 ２４ ＡＮＤ回路 ３ バーンインテスト装置 ３１ 供試ボード ３２ ヒータ ３３ 恒温槽 ４１ クロック回路 ４２ リセットスイッチ
Claims (6)
- 【請求項１】ユーザの使用に供するためのユーザプログ
ラムを記憶したユーザプログラム記憶手段と、動作テス
トを行うためのテストプログラムを記憶したテストプロ
グラム記憶手段とを備えるマイクロコンピュータであっ
て、 前記マイクロコンピュータのバーンインテスト時に、同
一のバーンインテスト装置に前記マイクロコンピュータ
を実装したまま、前記ユーザプログラム記憶手段へのア
クセスと前記テストプログラム記憶手段へのアクセスと
を切り替えることができる切り替え信号を入力する切り
替え信号入力手段を有し、 前記切り替え信号入力手段からの前記切り替え信号の入
力に応答して、前記ユーザプログラムへのアクセスと前
記テストプログラム記憶手段へのアクセスとが切り替え
られるように構成された、 ことを特徴とするマイクロコンピュータ。 - 【請求項２】テスト機能を有するマイクロコンピュータ
であって、 ユーザの使用に供するためのユーザプログラムを記憶し
たユーザプログラム記憶手段と、 前記テスト機能を実現するためのテストプログラムを記
憶したテストプログラム記憶手段と、 前記マイクロコンピュータのバーンインテストを行うた
めのテストモードを設定するテストモード設定手段と、 このテストモード設定手段に前記テストモードが設定さ
れたときに、前記ユーザプログラム記憶手段にアクセス
するためのユーザプログラムアクセスモードと前記テス
トプログラム記憶手段に記憶された前記テストプログラ
ムを実行するためのテストプログラム実行モードとを、
外部から供給される切り替え信号によって切り替えるモ
ード切り替え手段と、 このモード切り替え手段に前記ユーザプログラムアクセ
スモードが設定されたときに、前記ユーザプログラム記
憶手段内の記憶領域にアクセスするユーザプログラムア
クセス手段と、 前記モード切り替え手段に前記テストプログラム実行モ
ードが設定されたときに、前記テストプログラムを実行
するテストプログラム実行手段と、 を備えることを特徴とするマイクロコンピュータ。 - 【請求項３】前記モード切り替え手段は、 前記切り替え信号の入力毎に出力状態が変化する分周手
段を備え、 この分周手段の出力状態によって、前記ユーザプログラ
ムアクセスモードと前記テストプログラム実行モードと
を切り替える、 ことを特徴とする請求項２に記載のマイクロコンピュー
タ。 - 【請求項４】前記ユーザプログラムアクセス手段は、 前記ユーザプログラム記憶手段内の記憶内容をダンプす
る手段を備える、 ことを特徴とする請求項２または３に記載のマイクロコ
ンピュータ。 - 【請求項５】前記切り替え信号は、前記マイクロコンピ
ュータのリセット信号である、 ことを特徴とする請求項１乃至３のいずれか１項に記載
のマイクロコンピュータ。 - 【請求項６】ユーザの使用に供するためのユーザプログ
ラムを記憶したユーザプログラム記憶手段と、動作テス
トを行うためのテストプログラムを記憶したテストプロ
グラム記憶手段とを備えるマイクロコンピュータのバー
ンインテスト方法であって、 前記マイクロコンピュータをバーンインテストするため
のバーンインテストモードを設定するバーンインテスト
モード設定ステップと、 このバーンインテストモード設定ステップで前記バーン
インテストモードが設定されたときに、外部から供給さ
れたリセット信号に従って、前記ユーザプログラム記憶
手段にアクセスするためのユーザプログラムアクセスモ
ードと、前記テストプログラム記憶手段に記憶された前
記テストプログラムを実行するためのテストプログラム
実行モードとのいずれかに、動作モードを切り替える動
作モード切替ステップと、 この動作モード切替ステップで動作モードが前記ユーザ
プログラムアクセスモードに切り替えられたときに、前
記ユーザプログラム記憶手段内の記憶領域にアクセスす
るユーザプログラムアクセスステップと、 前記動作モード切替ステップで動作モードが前記テスト
プログラム実行モードに切り替えられたときに、前記テ
ストプログラム記憶手段に記憶された前記テストプログ
ラムを実行するテストプログラム実行ステップと、を含
み、 前記マイクロコンピュータのバーンインテストは、前記
マイクロコンピュータを動作させるためのクロック信号
を与えるクロック端子と前記リセット信号を与えるリセ
ット端子以外の前記マイクロコンピュータの端子に印加
する電位が固定されているバーンインテスト装置に前記
マイクロコンピュータを実装することによって行う、 ことを特徴とするマイクロコンピュータのバーンインテ
スト方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23284897A JP3198997B2 (ja) | 1997-08-28 | 1997-08-28 | マイクロコンピュータ及びそのバーンインテスト方法 |
| EP98115859A EP0899664B1 (en) | 1997-08-28 | 1998-08-22 | Microcomputer including burn-in test circuit and burn-in test method thereof |
| DE69810550T DE69810550T2 (de) | 1997-08-28 | 1998-08-22 | Mikrocomputer mit Einbrenn-Testschaltkreis und Einbrenn-Testverfahren |
| KR1019980034763A KR100329880B1 (ko) | 1997-08-28 | 1998-08-27 | 마이크로컴퓨터및그번인테스트방법 |
| US09/143,241 US6230291B1 (en) | 1997-08-28 | 1998-08-28 | Microcomputer including burn-in test circuit and burn-in test method thereof including mode switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23284897A JP3198997B2 (ja) | 1997-08-28 | 1997-08-28 | マイクロコンピュータ及びそのバーンインテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1173339A true JPH1173339A (ja) | 1999-03-16 |
| JP3198997B2 JP3198997B2 (ja) | 2001-08-13 |
Family
ID=16945762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23284897A Expired - Fee Related JP3198997B2 (ja) | 1997-08-28 | 1997-08-28 | マイクロコンピュータ及びそのバーンインテスト方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6230291B1 (ja) |
| EP (1) | EP0899664B1 (ja) |
| JP (1) | JP3198997B2 (ja) |
| KR (1) | KR100329880B1 (ja) |
| DE (1) | DE69810550T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100542699B1 (ko) * | 2000-08-18 | 2006-01-12 | 매그나칩 반도체 유한회사 | 마이크로컨트롤러의 롬 덤프 모드를 지원하기 위한 장치 |
| JP2006313090A (ja) * | 2005-05-06 | 2006-11-16 | Nec Electronics Corp | 半導体集積回路及びそのバーインテスト方法 |
| JP2012247435A (ja) * | 2012-08-21 | 2012-12-13 | Renesas Electronics Corp | 半導体装置のテスト方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AUPQ321699A0 (en) * | 1999-09-30 | 1999-10-28 | Aristocrat Leisure Industries Pty Ltd | Gaming security system |
| JP2008090989A (ja) * | 2006-10-05 | 2008-04-17 | Elpida Memory Inc | 半導体記憶装置 |
| KR101403907B1 (ko) * | 2014-04-11 | 2014-06-10 | 주식회사 큐펌 | 반도체 소자의 고속주파수 번인검사 시스템 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0018736A1 (en) * | 1979-05-01 | 1980-11-12 | Motorola, Inc. | Self-testing microcomputer and method of testing |
| JPS63184142A (ja) | 1987-01-26 | 1988-07-29 | Mitsubishi Electric Corp | ワンチツプマイクロコンピユ−タ |
| JP2906417B2 (ja) | 1988-10-13 | 1999-06-21 | 日本電気株式会社 | マイクロコンピュータの試験方式 |
| JPH04162143A (ja) | 1990-10-26 | 1992-06-05 | Nec Corp | マイクロコンピュータ |
| JP3151834B2 (ja) | 1991-01-23 | 2001-04-03 | 日本電気株式会社 | マイクロコンピュータ |
| JPH0512458A (ja) | 1991-07-01 | 1993-01-22 | Matsushita Electron Corp | １チツプマイクロコンピユータ |
| JPH05233352A (ja) * | 1992-02-19 | 1993-09-10 | Nec Corp | マイクロプロセッサ |
| JPH06236447A (ja) * | 1993-02-09 | 1994-08-23 | Mitsubishi Electric Corp | Ｉｃカード用マイクロコンピュータ |
| KR960014952A (ko) * | 1994-10-14 | 1996-05-22 | 가즈오 가네코 | 반도체 웨이퍼의 번인 및 테스트방법과 그것에 사용되는 번인보드 |
| JPH09274611A (ja) | 1996-04-03 | 1997-10-21 | Nec Corp | マイクロコンピュータ |
| JP3093642B2 (ja) | 1996-06-27 | 2000-10-03 | 日本電気アイシーマイコンシステム株式会社 | シングルチップマイクロコンピュータおよびそのテスト方法 |
| DE19711478A1 (de) * | 1997-03-19 | 1998-10-01 | Siemens Ag | Integrierte Schaltung und Verfahren zum Testen der integrierten Schaltung |
| US6006345A (en) * | 1997-05-09 | 1999-12-21 | International Business Machines Corporation | Pattern generator for memory burn-in and test |
-
1997
- 1997-08-28 JP JP23284897A patent/JP3198997B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-22 DE DE69810550T patent/DE69810550T2/de not_active Expired - Fee Related
- 1998-08-22 EP EP98115859A patent/EP0899664B1/en not_active Expired - Lifetime
- 1998-08-27 KR KR1019980034763A patent/KR100329880B1/ko not_active IP Right Cessation
- 1998-08-28 US US09/143,241 patent/US6230291B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100542699B1 (ko) * | 2000-08-18 | 2006-01-12 | 매그나칩 반도체 유한회사 | 마이크로컨트롤러의 롬 덤프 모드를 지원하기 위한 장치 |
| JP2006313090A (ja) * | 2005-05-06 | 2006-11-16 | Nec Electronics Corp | 半導体集積回路及びそのバーインテスト方法 |
| JP2012247435A (ja) * | 2012-08-21 | 2012-12-13 | Renesas Electronics Corp | 半導体装置のテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69810550D1 (de) | 2003-02-13 |
| US6230291B1 (en) | 2001-05-08 |
| DE69810550T2 (de) | 2003-11-20 |
| KR100329880B1 (ko) | 2002-08-21 |
| EP0899664A1 (en) | 1999-03-03 |
| JP3198997B2 (ja) | 2001-08-13 |
| KR19990023909A (ko) | 1999-03-25 |
| EP0899664B1 (en) | 2003-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3198997B2 (ja) | マイクロコンピュータ及びそのバーンインテスト方法 | |
| JP2002099349A (ja) | コンピュータシステム | |
| US5341380A (en) | Large-scale integrated circuit device | |
| JPH1069396A (ja) | チップ検査システム及び制御装置 | |
| JPH1019984A (ja) | 半導体装置の試験方法及び試験装置 | |
| JP3071044B2 (ja) | マイクロコンピュータを備える半導体集積回路の試験方法 | |
| JPH1166031A (ja) | マイクロコンピュータの内蔵タイマ | |
| JPH05258599A (ja) | 半導体記憶装置 | |
| JP4179190B2 (ja) | ワンチップマイクロコンピュータ及びワンチップマイクロコンピュータの過電圧印加試験方法 | |
| JPH09237198A (ja) | コンピュータシステム立ち上げ時の拡張デバイス試験方式 | |
| JPH05151017A (ja) | マイクロコンピユータ | |
| JPH0716188Y2 (ja) | テストモード指定回路 | |
| JP2002343097A (ja) | Ｒａｍテスト回路 | |
| JP2003108541A (ja) | プロセッサ、メモリテスト方法及びメモリテストシステム | |
| JP3341506B2 (ja) | 半導体集積回路 | |
| JPS61282946A (ja) | プログラマプルコントロ−ラ | |
| JPS6011941A (ja) | デ−タ処理装置 | |
| JPH09274611A (ja) | マイクロコンピュータ | |
| JPH05189328A (ja) | メモリ試験回路 | |
| JP2001229700A (ja) | メモリテスト回路 | |
| JPH1176565A (ja) | 遊技機用中央処理装置 | |
| JPH05107319A (ja) | 特定用途向け集積回路 | |
| JPH0644096A (ja) | インサーキット・エミュレータ | |
| JPH1166896A (ja) | 半導体記憶装置およびそのテスト方法 | |
| JPS62248043A (ja) | マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001226 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010515 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080615 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090615 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |