JP2012247435A - 半導体装置のテスト方法 - Google Patents

Abstract

【課題】半導体メモリを含む半導体装置におけるメモリテストを低コストで、効率よく行う。
【解決手段】テストバーンイン装置において、２４枚のテストボードは順次時間差を持って処理されることになり、各々のテストボードは１枚単位で循環する。この場合、半導体装置を詰め終わったテストボードからテストスタート、テスト終了したテストボードから半導体装置を払い出すという枚葉処理のシーケンスによってメモリテストが実行される。
【選択図】図１２

Description

本発明は、半導体装置の製造技術に関し、特に、半導体メモリを含む半導体装置におけるテスト技術に適用して有効な技術に関するものである。

バーンインにおいて、被試験デバイスである半導体装置の良否判定評価を行う、テストバーンイン装置に関しては、たとえば、日本特開平０６−２８３６５７号公報（特許文献１）がある。この特許文献１に記載されているように、テストバーンイン装置は、バッチ処理が前提とされている。

また、テストバーンイン装置におけるテスト技術として、バーンインボードを試験グループ毎に分けて、該試験グループ毎に信号供給することによってバーンインを行う技術、日本特開２００３−５７２９２号公報（特許文献２）、半導体装置を複数のグループに分割し、それに属する半導体装置単位で良否判定を行う技術、日本特開２０００−４０３９０号公報（特許文献３）、あるいは恒温槽内において、連続的に電圧が印加された状態で半導体装置を搬送しながら、半導体装置毎にテストステーションで電気的テストを行う技術、日本特開平０５−５５３２８号公報（特許文献４）などがある。

特開平０６−２８３６５７号公報 特開２００３−５７２９２号公報 特開２０００−４０３９０号公報 特開平０５−５５３２８号公報

テストバーンイン装置により、テストされる半導体装置として、たとえば、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）がある。この半導体装置は、マイクロコンピュータなどのロジックや半導体メモリなどの複数の半導体チップを積み重ねて実装することで１つのパッケージに収納した製品である。

今後、ＳｉＰは、大幅な重要の伸びが予測され、生産効率を向上させるために半導体メモリ部分のテスト時間の短縮を検討してきた結果、バーンインの省略や、メモリテストの時間を短縮などが期待できる。

その結果、テスト時間が大幅に短縮されることになった。しかしながら、バッチ方式では、折角テスト時間を短縮しても、半導体装置の着脱や段取り時間の影響で殆どスループットが上がらないという問題がある。

また、半導体装置をテストするテストボードを多数用意することによって、半導体装置の着脱や段取り時間の影響を少なくすることは可能であるが、該テストボードには、半導体装置を装着するソケット、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、バッファなど周辺回路が高密度に実装されており、大量のテストボードを準備することによって、テストコストが非常に高くなってしまう恐れがある。

さらに、バッチ方式以外にＳｉＰにおけるメモリテストを実施する方法として、一般的なメモリテスタおよびハンドラを適用する方法が考えられるが、これはせいぜい数分程度までのテスト時間を前提としており、そのために同時測定数も最大２５６個程度であり効率が悪くなってしまう恐れがある。

本発明の一つの目的は、半導体装置のテスト時間を短縮することにある。

本発明の一つの目的は、半導体装置のテストコストを大幅に小さくすることにある。

本発明の一つの目的は、テスト時間が中間的な長さの半導体装置のテストに適合したテスト方法を提供することにある。

本発明の一つの目的は、半導体メモリを含む半導体装置におけるメモリテストを低コストで、効率よく行うことのできるテスト技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置の製造方法は、ロジック回路装置またはＣＰＵ、およびメモリ回路装置を含む複数の半導体チップを１つのパッケージに収納した複数の半導体装置を複数のテストボードに搭載する工程と、それら複数のテストボードを恒温槽に収容した状態で、複数の半導体装置の各メモリ回路装置に対してメモリテストを行う工程とを有するものである。

また、本願のその他の発明の概要を簡単に示す。

本発明による半導体装置の製造方法は、複数の半導体装置が搭載された複数のテストボードが恒温槽に導入されてテストが行われている状態で、テストが終了した１枚のテストボードを取り出す工程と、取り出された該テストボードから、それら複数の半導体装置をはずす工程と、半導体装置をはずしたテストボードに、テストする複数の半導体装置を搭載する工程と、複数の半導体装置が搭載されたテストボードを恒温槽に導入し、導入したテストボードをテストする工程とを有し、恒温槽は、第１のスロットと第２のスロットとの温度が異なるものである。

また、本発明による半導体装置の製造方法は、複数の半導体装置が搭載された複数のテストボードが恒温槽に導入されてテストが行われている状態で、テストが終了した１枚のテストボードをハンドラにより取り出す工程と、該ハンドラによって取り出されたテストボードから、複数の半導体装置をはずす工程と、テスト結果に基づいて冷却された半導体装置をハンドラにより分類、収納する工程と、半導体装置をはずしたテストボードに、該ハンドラがテストする複数の半導体装置を搭載する工程と、複数の半導体装置が搭載されたテストボードをハンドラが恒温槽に導入し、導入したテストボードをテストする工程とを有し、該恒温槽は、第１のスロットと第２のスロットとの温度が異なるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

複数枚のボード上の複数のデバイスに関するテストをボード単位でテストの装置への装着、開始、終了、取り出しを行えるようにしたことにより、テストコストを低減することができる。

本発明の一実施の形態によるテストバーンイン装置のブロック図である。 本発明の一実施の形態によるハンドラの説明図である。 図１のテストバーンイン装置にテストされる半導体装置の一例を示す平面図である。 図１のテストバーンイン装置にテストされる半導体装置の他の例を示す断面図である。 図１のテストバーンイン装置にテストされる半導体装置の一例を示す断面図である。 図１のテストバーンイン装置に接続されるテストボードの形状の一例を示す説明図である。 図６におけるテストボードの構成を示すブロック図である。 図１のテストバーンイン装置に設けられたバックボード、および電源ボードの回路構成を示すブロック図である。 図１のテストバーンイン装置、および図２のハンドラにおける仕様概要をそれぞれ示した説明図である。 図１のテストバーンイン装置におけるテスタ機能の概要を示した説明図である。 図１のテストバーンイン装置によるメモリテストの概要を示す説明図である。 図１のテストバーンイン装置におけるテストシーケンスを示したタイムチャートである。 テストバーンイン装置、およびハンドラを用いたメモリテストの一例を示す詳細なフローチャートである。 テストバーンイン装置、およびハンドラを用いたメモリテストの他の例を示す詳細なフローチャートである。 テストバーンイン装置、およびハンドラを用いたメモリテストの一例を示す詳細なフローチャートである。 テストバーンイン装置、およびハンドラを用いたメモリテストの他の例を示す詳細なフローチャートである。 テストバーンイン装置、およびハンドラを用いたメモリテストの一例を示す詳細なフローチャートである。 テストバーンイン装置、およびハンドラを用いたメモリテストの他の例を示す詳細なフローチャートである。 テストバーンイン装置、およびハンドラを用いたメモリテストの一例を示す詳細なフローチャートである。 テストバーンイン装置、およびハンドラを用いたメモリテストの他の例を示す詳細なフローチャートである。 図１のテストバーンイン装置によるメモリテストのフローチャートである。 本発明者が先に検討したバッチ処理によるメモリテスト工程のフローチャートである。 図１のテストバーンイン装置によるメモリテストと図２２のバッチ処理によるメモリテストとの処理比較の説明図である。 各種テストシステムにおけるテスト時間と測定数との関係を示した図である。 図１のテストバーンイン装置と図２２の本発明者が先に検討したバッチ処理のテストバーンイン装置における効果を比較した説明図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

以下実施例では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

さらに、以下の実施例では便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施例において、要素の数等（個数、数値、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でもよい。

さらに、以下の実施例において、その構成要素（要素ステップなどを含む）は、特に明示した場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

同様に、以下の実施例において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。

図１は、本発明の一実施の形態において使用するテストバーンイン装置のブロック図、図２は、本発明の一実施の形態によるハンドラの説明図、図３は、図１のテストバーンイン装置にテストされる半導体装置の一例を示す平面図、図４、図５は、図１のテストバーンイン装置にテストされる半導体装置の他の例を示す断面図、図６は、図１のテストバーンイン装置に接続されるテストボードの形状の一例を示す説明図、図７は、図６におけるテストボードの構成を示すブロック図、図８は、図１のテストバーンイン装置に設けられたバックボード、および電源ボードの回路構成を示すブロック図、図９は、図１のテストバーンイン装置、および図２のハンドラにおける仕様概要をそれぞれ示した説明図、図１０は、図１のテストバーンイン装置におけるテスタ機能の概要を示した説明図、図１１は、図１のテストバーンイン装置によるメモリテストの概要を示す説明図、図１２は、図１のテストバーンイン装置におけるテストシーケンスを示したタイムチャート、図１３〜２０は、テストバーンイン装置、およびハンドラを用いたメモリテストの詳細なフローチャート、図２１は、図１のテストバーンイン装置によるメモリテスト工程のフローチャート、図２２は、本発明者が先に検討したバッチ処理によるメモリテスト工程のフローチャート、図２３は、図１のテストバーンイン装置によるメモリテストと図２２のバッチ処理によるメモリテストとの処理比較の説明図、図２４は、各種テストシステムにおけるテスト時間と測定数との関係を示した図、図２５は、図１のテストバーンイン装置と図２２の先に検討したバッチ処理のテストバーンイン装置における効果を比較した説明図である。

本実施の形態において、テストバーンイン装置（検査装置、テストシステム）１は、一般のバーンイン機能、すなわち、テストボード収容槽内に複数のテストボードを収容して、それを所定の温度に制御して、各ボードに電源、入力信号を供給して、それによる出力信号からボードに搭載された被テスト素子の良否判定結果を出力することに加えて、プログラムに従って、電圧、信号パターン、温度（温度は単一の場合もある）の組み合わせを含む複数のテストを順次、連続的または断続的に実行し、その結果を記憶装置に収納するテスト機能を有する。たとえば、固有欠陥のある半導体デバイス、または製造上のばらつきから、時間とストレスに依存する故障を起こす半導体装置を除く選別テストを行うバーンイン機能と、半導体装置のメモリ部におけるテストを行い、該半導体装置の良否判定、およびテスト結果に基づく分類までを行う機能とを有する装置である。

一方、類似の概念としてのテスタ・ハンドラは、単一のテストボードに対して、同様のテストを実行できるものである。本発明は、前記テストバーンイン装置を使用するものに限定されず、テスタ・ハンドラ等を改造して、実行できることは、言うまでもない。また、本来のバーンイン機能（加熱試験）は必須のものではない。

図１は、テストバーンイン装置１の構成を示すブロック図である。図示するように、テストバーンイン装置１は、マザーボード２が設けられている。

このマザーボード２には、たとえば、２４個程度のスロット３が設けられている。各々のスロット３は、テストボード４がそれぞれ接続されている。テストボード４は、被テストデバイスである半導体装置を、たとえば、１０個程度搭載する。

マザーボード２には、個々のスロット３に対応するように、２４個程度のバックボード（テスト制御部）５、および同じく２４個程度の電源ボード（電源部）６がそれぞれ搭載されている。マザーボード２には、固定ＤＣ電源７が搭載されている。電源ボード６は、固定ＤＣ電源７から供給された電源から、たとえば、３種類程度の電源電圧を生成し、テストボード４、およびバックボード５にそれぞれ供給する。

各々のバックボード５は、ハブ８を介して制御端末（テストコントローラ）９に接続されている。制御端末９は、たとえば、パーソナルコンピュータなどからなり、半導体装置に設けられているＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）におけるテスタ機能、ならびにハンドラ（テストシステム）１０（図２）の制御を司る。バックボード５は、制御端末９の制御に基づいて、テストボード４へのテスト制御信号を生成し、テストボード４からの判定結果を処理する。

図２は、ハンドラ１０の概要を説明する構成図である。

図２の右側における平面図において、下方には、ボードラック１１が設けられている。ボードラック１１の上方には、エレベータ１２が設けられており、該エレベータ１２の上方には、ローダ／アンローダ１３が設けられている。

ローダ／アンローダ１３の上方には、エレベータ１４が設けられており、該ローダ／アンローダ１３の左側には、上方から下方にかけて、バッファトレイ１５、ローダトレイ１６、良品トレイ１７、不良トレイ１８、ならびに未検トレイ１９がそれぞれ設けられている。

ボードラック１１は、テスト前の複数のテストボード４を収納する。エレベータ１２は、ボードラック１１に格納されているテストボード４を所定の位置に昇降させるとともに、ローダ／アンローダ１３で他のテストボード４を処理中の際、該ローダ／アンローダ１３が空くまでテストボード４を待機させるバッファとなる。

ローダ／アンローダ１３は、テストを行う半導体装置をテストボード４上に搭載し、テストが終了した半導体装置をはずす。エレベータ１４は、半導体装置２０が搭載されＴテストボード４を所定の位置に昇降させるとともに、テストバーンイン装置１のスロットが満杯の際に、スロットに空きが出るまでテストボード４を待機させるバッファとなる。

バッファトレイ１５は、空きトレイを収納する。ローダトレイ１６は、テストされる半導体装置が収納される。良品トレイ１７は、テスト後に良品判定された半導体装置が収納され、不良トレイ１８は不良品判定された半導体装置が収納される。未検トレイ１９は、未検の半導体装置が収納される。未検とは、半導体装置２０とテストボードに実装されている測定用ソケット４ｂ（図６）との接触不良などによってメモリテストが実施されなかった半導体装置２０を払い出すカテゴリであり、再検査の対象となる。

図３は、テストバーンイン装置１によってテストされる半導体装置２０の一例を示す平面図、図４、図５は、テストバーンイン装置１によってテストされる半導体装置２０の他の例を示す断面図である。

図３に示す半導体装置２０は、いわゆる、平置きＳｉＰからなり、プリント配線基板２１に、マイクロコンピュータ、およびフラッシュメモリやＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ ＲＡＭ）などの複数の異種の半導体メモリなどからなる半導体チップ２２〜２５が搭載された構成からなる。

プリント配線基板２１のチップ搭載面には、接続用電極、および配線パターンが形成されており、該接続用電極と半導体チップ２２〜２５に設けられた電極部とがバンプなどを介して接続されている。

プリント配線基板２１の裏面には、バンプ用電極、ならびに配線パターンが形成されており、バンプ用電極と半導体チップ２２〜２５の電極部とは、配線パターン、ならびにスルーホールによってそれぞれ電気的に接続されている。

バンプ用電極は、所定のピッチでアレイ状に形成されており、該バンプ用電極には、外部接続端子となる球形のはんだからなるはんだバンプがそれぞれ形成されている。

また、図４における半導体装置２０は、マイクロコンピュータとフラッシュメモリなどの半導体メモリからなる２つの半導体チップ２６，２７を積み重ねて実装したスタックドＳｉＰからなる。

この場合、図４の半導体装置２０は、表面実装形ＣＳＰの一種であるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）から構成されている。プリント配線基板２８のチップ搭載面中央部には、半導体チップ２６が搭載されている。

プリント配線基板２８のチップ搭載面中央部には、接続用電極２９が形成されており、該接続用電極２９と半導体チップ２６の裏面に設けられた電極部とがバンプ３０などを介して接続されている。

この半導体チップ２６には、半導体チップ２７が積層されており、絶縁樹脂などの接着材を介して接着固定されている。プリント配線基板２８のチップ搭載面において、半導体チップ２６の対向する２辺の周辺部近傍には、ボンディング電極、ならびに配線パターンが形成されている。プリント配線基板２８に設けられたボンディング電極は、半導体チップ２７主面の周辺部に形成された電極部とボンディングワイヤ３１を介して接続されている。

プリント配線基板２８裏面には複数のバンプ用電極がアレイ状に形成されており、該バンプ用電極には球形のはんだからなるはんだバンプ３２がそれぞれ形成されている。

そして、これら半導体チップ２６，２７、プリント配線基板２８のボンディング電極周辺、ならびにボンディングワイヤ３１が、封止樹脂３３によって封止されてパッケージが形成される。

さらに、図５における半導体装置２０は、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型からなる。この場合、半導体装置２０の中央部に位置するダイパッド３４，３５に、たとえばマイクロコンピュータとフラッシュメモリなどからなる２つの半導体チップ３６，３７が搭載されている。

これら半導体チップ３６，３７の４つの周辺部近傍には、複数のインナリード３８が位置しており、半導体チップ３６，３７の主面に設けられた電極部とインナリード３８とがボンディングワイヤ３９を介して接続されている。

これら半導体チップ３６，３７、複数のインナリード３８、ならびにボンディングワイヤ３９が、封止樹脂４０によって封止されてパッケージが形成される。このパッケージの４つの側辺からは、インナリード３８が延在して形成された略Ｌ字状のアウタリード４１が突出して設けられている。

図６は、テストボード４の形状の一例を示す説明図である。

図６に示すように、テストボード４の下方の辺部には、ボードエッジコネクタ４ａが設けられている。このボードエッジコネクタ４ａは、マザーボード２に設けられたスロット３に接続されるコネクタである。

テストボード４には、半導体装置２０を搭載する測定用ソケット４ｂが、たとえば、１０個程度実装されており、各々の測定用ソケット４ｂの下部には、該測定用ソケット４ｂに対応するように周辺回路４ｃがそれぞれ設けられている。

図７は、図６におけるテストボード４の構成を示すブロック図である。

図７においては、テストボード４におけるある１つの測定用ソケット４ｂに装着された半導体装置２０、および該半導体装置２０に対応する１つの周辺回路４ｃについて示している。

周辺回路４ｃには、ボードエッジコネクタ４ａを介してバックボード５から出力されるテスト用信号、および電源ボード６が生成した各種電源電圧が供給されている。電源ボード６が生成した各種電源電圧は、ボードエッジコネクタ４ａを介して半導体装置２０にも供給される。周辺回路４ｃは、電圧レベルの変換やテストの指示、およびテスト終了時の結果などを保存する。

半導体装置２０は、マイクロコンピュータであるＣＰＵ２０ａ、ＳＤＲＡＭ２０ｂ、およびフラッシュメモリ２０ｃから構成されており、周辺回路４ｃを介して入出力されるテスト用信号などに基づいて、該ＣＰＵ２０ａのＢＩＳＴによってＳＤＲＡＭ２０ｂ、およびフラッシュメモリ２０ｃがテストされる。

図８は、バックボード５、および電源ボード６の回路構成を示すブロック図である。

バックボード５には、ＣＰＵモジュール５ａ、およびＦＰＧＡ５ｂが搭載されている。

ＣＰＵモジュール５ａは、ＬＡＮインタフェース４２、ＳＤＲＡＭ４３、フラッシュメモリ４４、ＣＰＵ４５、ＣＦスロット４６、およびバスインタフェース４７などから構成されている。

これらＬＡＮインタフェース４２、ＳＤＲＡＭ４３、フラッシュメモリ４４、ＣＰＵ４５、ＣＦスロット４６、ならびにバスインタフェース４７は、アドレスバスＡＢ、およびデータバスＤＢによりそれぞれ相互に接続されている。

ＬＡＮインタフェース４２は、ホストである制御端末９（図１）とのインタフェースである。ＳＤＲＡＭ４３は、ＣＰＵ４５のワークエリアである。

フラッシュメモリ４４は、ブートプログラムなどが格納されている。ＣＦスロット４６は、ＣＦ（Ｃｏｍｐａｃｔ Ｆｌａｓｈ）カード用のスロットであり、フラッシュメモリ４４にブートされるプログラムが格納されている。

ＣＰＵ４５は、フラッシュメモリ４４に格納されたプログラムに基づいて対応するテストボード４の制御を司る。バスインタフェース４７は、ＦＰＧＡ５ｂが接続される外部バスとのインタフェースである。

ＦＰＧＡ５ｂは、ボードエッジコネクタ４ａの入力ピン、およびＩ／Ｏピンに接続されるドライバ４８、該ドライバに接続されるバッファ４９、および電源コントロール部５０などから構成されている。電源コントロール部５０は、制御端末からの指示に基づいて、電源ボード６が生成する電源電圧の制御を行う。

電源ボード６には、４つの電源生成部５１〜５４が設けられている。電源生成部５１は、ＦＰＧＡ５ｂのドライバに供給する電源電圧を生成する。電源生成部５２〜５４は、半導体装置２０などに供給する異なる３つの電源電圧をそれぞれ生成する。

電源生成部５１〜５４には、Ｄ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換器、レギュレータ、および過電流検出部がそれぞれ設けられている。Ｄ／Ａ変換器は、電源コントロール部５０から出力された制御信号をアナログ値に変換する。レギュレータは、Ｄ／Ａ変換器から出力されたアナログ値に基づいて任意の電源電圧を生成する。過電流検出部は、過電流を検出した際に検出信号を出力する。

次に、本実施の形態におけるテストバーンイン装置１によるテスト技術について説明する。

始めに、図２のハンドラ１０の動作について説明する。

図９は、テストバーンイン装置１、およびハンドラ１０における仕様概要をそれぞれ示した図である。

図９においては、恒温槽の設定温度、温度精度、温度刻み、トレイの分類、スロットピッチ、テストボード４の冷却方法、恒温槽の構成、最小テスト時間、未検品の供給方法、テストボード４のＩＤ認識におけるそれぞれの仕様概要が示されている。

まず、半導体装置２０はトレイに入って供給され、該半導体装置２０はローダ／アンローダ１３によってテストボード４に実装される。半導体装置２０が実装されたテストボード４は、エレベータ１４を経由してテストバーンイン装置１における恒温槽の空いている部分に１枚毎に供給される。

新たに半導体装置２０が装着されたテストボード４は、他のテストボード４がテスト中に出し入れされるので、テストバーンイン装置１におけるテストボード４の出入り口には、各スロット毎に扉が開く構成となっている。また、テストボード４の１枚対応の恒温槽を必要スロットル枚数だけ準備してもよい。

テストが終了したテストボード４は１枚毎にエレベータ１４を経由して冷却、回収される。続いて、テスト結果に応じて、個々の半導体装置２０がローダ/アンローダ１３で分類され、良品、不良品、未検品に分類されて、良品トレイ１７、不良トレイ１８、または未検トレイ１９のいずれかに収納される。

この例では、ローダとアンローダとを同一としてスペース効率を向上させているが、ローダとアンローダとを各々別々に構成するようにしてもよい。なお、テストボード４には、たとえばバーコードにてＩＤが設置されており、これにより、ローダ/アンローダ１３でテスト結果と照合して分類されるために用いられる他、特定のテストボード４の特定の測定用ソケットが不良であるなどの情報を装置が保有しておき、該当測定用ソケットには製品を詰めないなどの目的にも使用される。

次に、図１に示すテストバーンイン装置１の構成について説明する。

テストバーンイン装置１の主なテスト内容としては、半導体装置２０に搭載されたマイクロコンピュータを利用した半導体メモリ（ＳＤＲＡＭ、フラッシュメモリなど）のＢＩＳＴによるメモリテスト、フラッシュメモリへの顧客データ書込み、およびマイクロコンピュータ、メモリ部へのバーンインなどがある。

また、テスタの機能はＢＩＳＴ専用とし、各バックボード５単位でテストボード４への信号を生成し、該テストボード４からの判定結果を処理する。さらに、専用のＡＬＰＧ（ＡＬｇｏｒｉｔｈｍｉｃ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）やＴＧ（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）、アドレススクランブラなどは搭載せず、テストプログラムは、Ｃ言語にて作成される。

半導体装置２０の実動作のクロック信号（６６ＭＨｚ程度）は半導体装置２０のＢＩＳＴにて実施し、ＢＩＳＴテスタはプログラム転送・結果判定のみで１ＭＨｚ程度で、タイミング精度不問となっている。

図１０は、テストバーンイン装置１におけるテスタ機能の概要を示した説明図である。

図１０においては、項目の上段には、バックボード５に搭載されたＣＰＵモジュール５ａによる各々の機能を示しており、項目の下段には、制御端末９による各々の機能を示している。

次に、テストバーンイン装置１によるメモリテスト技術について説明する。

図１１は、テストバーンイン装置１によるメモリテストの概要を示す説明図である。

半導体装置２０が実装されたテストボード４から順次恒温槽に導入され、所定の温度に達した後、メモリテストがスタートとなる。このメモリテストのテスト時間は、たとえば、十分程度〜数十分程度である。

メモリテストの終了後、テストボード４が冷却され、続いてテスト結果に従ってハンドラ１０により、良品（ＰＡＳＳ）、不良（ＦＡＩＬ）、未検に分類、払い出しされる。恒温槽のテストボード収納枚数は、たとえば、２４枚程度である。恒温槽内へはテストボード４が１枚単位で出し入れされる。

この恒温槽は、低温〜常温〜高温まで温度設定が可能である。低温の設定範囲は、たとえば、−５０℃程度〜０℃程度であり、より広くは−５５℃程度〜１０℃程度である。この低温では、たとえば、自動車向け電子システムなどに用いられる半導体装置等がテストされる。

また、常温でのテストにおける温度設定は、２５℃前後の室温で行われ、広くは１５℃程度〜４０℃程度まで設定範囲となる。高温でのテストの温度設定は、約１２５℃程度であり、広くは９０℃程度〜１５０℃程度まで設定範囲となる。

図１２は、テストバーンイン装置１におけるテストシーケンスを示したタイムチャートである。

まず、１枚目のテストボード４における測定用ソケット４ｂに、たとえば、１０個程度の半導体装置２０が装着される（詰め）。半導体装置２０の装着が終了すると、テストボード４は、恒温槽に導入される。そして、恒温槽が、所定の温度に達した後（温度）、メモリテストがスタートされる（選別）。

続いて、メモリテストが終了すると、該テストボード４が冷却され、ハンドラ１０によって半導体装置２０は測定用ソケット４ｂから抜かれて、再び、テストボード４の測定用ソケット４ｂにテストされる新たな半導体装置２０がそれぞれ装着される（抜き詰め）。その後、テストボード４は恒温槽に導入され、所定の温度に達した後（温度）、メモリテストが行われる（選別）。

また、２枚目のテストボード４においては、１枚目のテストボード４への半導体装置２０の装着が終了した際に、続けて半導体装置２０の装着（詰め）が行われる。２枚目のテストボード４も同様に、半導体装置２０の装着が終了すると、恒温槽に導入され、所定の温度に達した後（温度）、メモリテストがスタートされる（選別）。

メモリテストが終了すると、テストボード４の冷却後、ハンドラ１０によって半導体装置２０が測定用ソケットから抜かれて、再び、テストボード４にテストされる半導体装置２０が装着される（抜き詰め）。以下、３枚目〜２４枚目までのテストボード４においても、同様のサイクルによってメモリテストが実行される。

よって、２４枚のテストボード４は順次時間差を持って処理されることになり、各々のテストボード４は１枚単位で循環し、半導体装置２０を詰め終わったテストボード４からテストスタート、テスト終了したテストボード４から半導体装置２０を払い出すという枚葉処理のシーケンスとなる。ここで、枚葉処理とは、テストボード４を１枚ずつメモリテストする処理をいう。ただし、テスト自体は複数枚同時に処理されていることに、留意すべきである。すなわち、テスト装置への導入、テスト開始、終了、取り出し等が枚葉方式で行われるのである。なお、このことは装置の便宜上、２枚以上の同時導入等を排除するものではない。

次に、図１３〜図２０のフローチャート用いて、テストバーンイン装置１におけるテスト工程を詳細に説明する。ここでは、テストバーンイン装置１におけるある１つのスロットに着目して説明するが、他のスロットにおいても、以下に説明するテスト工程が個別に行われている。

図１３、図１４は、テストバーンイン装置１のスロットとテストボード４との数が同じ場合のテスト工程の一例を示したフローチャートである。

始めに、図１３を用いて説明する。図１３は、エレベータ１２をバッファとして用い、ローダ／アンローダ１３に空きが出るまでテストボード４を待機させる場合のテスト工程である。

まず、テストが終了したスロットの扉が開かれて（ステップＳ１０１）、テストボード４が該スロットから抜かれ（ステップＳ１０２）、スロットの扉が閉じられる（ステップＳ１０３）。

続いて、テストボード４は、エレベータ１２で待機し、ローダ／アンローダ１３の空き待ちを行った後（ステップＳ１０４）、ハンドラ１０がテストボード４から半導体装置２０をはずし、テスト結果に基づいて分類する（ステップＳ１０５）。

半導体装置２０がはずされた後、テストボード４には、新たにテストされる半導体装置２０が搭載されて（ステップＳ１０６）、ローダ／アンローダ１３において待機となる（ステップＳ１０７）。

その後、ステップ１０２の処理において抜き出されたスロットの扉が開かれ（ステップＳ１０８）、テストボード４が該スロットに導入された後（ステップＳ１０９）、スロットの扉が閉じられる（ステップＳ１１０）。

そして、ステップＳ１０９の処理において導入されたテストボード４の温度が設定温度になるまで待機し（ステップＳ１１１）、設定温度になるとメモリテストが行われる（ステップＳ１１２）。

メモリテストにおいては、テスト１〜テストＮがテストボード４に搭載されたＭ個の各半導体装置２０毎に並列して実行される。そして、すべてのテストが終了すると、テストボード４から、テスト終了を示すフラグが出力される。バックボード５は、フラグに基づいてテスト終了を検出し、制御端末９に知らせる。その後、再びステップＳ１０１〜Ｓ１１２の処理が繰り返されることになる。

また、ステップＳ１１２の処理におけるメモリテストの時間は、たとえば、半導体装置２０の製造ばらつきなどによって生じるメモリ部の書き込み／消去時間の違いやテスト不良となる半導体装置の数などによって大きく異なることになる。

たとえば、書き込み／消去時間が非常に長い半導体装置２０が１つでもあると、テスト時間は該半導体装置２０に律則され、長くなってしまう。また、テストボード４に搭載されたすべての半導体装置２０が最初のテスト１で不良になった場合には、その時点でテスト終了となるのでテスト時間は大幅に少なくなる。

このように、テスト時間は、各スロットに導入されたテストボード４によって、それぞれ異なることになるので、上記ステップＳ１０１〜Ｓ１１２の処理は、各スロットに個別に行われることになる。

次に、図１４によるテスト工程について説明する。図１４は、エレベータ１２をバッファとして用い、ローダ／アンローダ１３に空きが出るまでテストボード４を待機させ、かつスロット内のテストボード４の温度が安定するまでの間、温度に関係のないテストを行う場合のテスト工程例である。

まず、テストが終了したスロットの扉が開かれて（ステップＳ２０１）、テストボード４が該スロットから抜かれた後（ステップＳ２０２）、スロットの扉が閉じられる（ステップＳ２０３）。続いて、テストボード４は、エレベータ１２で待機し、ローダ／アンローダ１３の空き待ちを行い（ステップＳ２０４）、ハンドラ１０によってテストボード４から半導体装置２０が引き抜かれ、テスト結果に基づいて分類される（ステップＳ２０５）。

その後、テストボード４には、新たにテストされる半導体装置２０が搭載された後（ステップＳ２０６）、ローダ／アンローダ１３において待機する（ステップＳ２０７）。その後、ステップ２０２の処理におけるスロットの扉が開かれ（ステップＳ２０８）、テストボード４が該スロットに導入された後（ステップＳ２０９）、スロットの扉が閉じられる（ステップＳ２１０）。

そして、テストボード４が導入されたスロットが設定温度となるまで待機した後、メモリテストが行われる（ステップＳ２１１）。このステップＳ２１１の処理においては、温度設定を開始し、設定温度が安定するまでの間、温度に関係ないテストを行う。これにより、テストを、より効率よく行うことが可能となる。

そして、メモリテストが終了すると、テストボード４から、テスト終了を示すフラグが出力される。バックボード５は、そのフラグに基づいてテスト終了を検出し、制御端末９に知らせる。その後、再びステップＳ２０１〜Ｓ２１１の処理が繰り返されることになる。

図１５〜図２０は、テストバーンイン装置１のスロットの数よりもテストボード４の数が、１枚あるいは２枚程度多い場合のテスト工程における例を示したフローチャートである。

始めに、図１５を用いて説明する。図１５は、エレベータ１２をバッファ１，およびローダ／アンローダ１３とエレベータ１４の間に設けた待機部（図示せず）をバッファ２として用い、ローダ／アンローダ１３に空きが出るまでテストボード４を待機させる場合のテスト工程である。これにより、テストを行う新たなテストボード４の準備を効率よく行うことができ、テスト効率をより向上させることができる。

まず、テストが終了したスロットの扉が開かれて（ステップＳ３０１）、テストボード４が該スロットから抜かれた後（ステップＳ３０２）、スロットの扉が閉じられる（ステップＳ３０３）。

続いて、テストボード４は、エレベータ１２で待機し、ローダ／アンローダ１３の空き待ちを行った後（ステップＳ３０４）、ハンドラ１０によってテストボード４から半導体装置２０が引き抜かれ、テスト結果に基づいて分類される（ステップＳ３０５）。

その後、テストボード４には、新たにテストされる半導体装置２０が搭載された後（ステップＳ３０６）、待機部において待機し（ステップＳ３０７）、空きスロットを待つ。

スロットに空きが出ると、該スロットの扉が開かれ（ステップＳ３０８）、テストボード４が該スロットに導入された後（ステップＳ３０９）、スロットの扉が閉じられる（ステップＳ３１０）。

そして、ステップＳ３０９の処理において導入されたテストボード４の温度が設定温度になるまで待機し（ステップＳ３１１）、設定温度になるとメモリテストが行われる（ステップＳ３１２）。

次に、図１６に示したテスト工程について説明する。この図１６においては、待機部のみをバッファとして用い、ローダ／アンローダ１３に空きが出るまでテストボード４を待機させる場合のテスト工程の他の例である。

まず、テストが終了したスロットの扉が開かれて（ステップＳ４０１）、テストボード４が該スロットから抜かれた後（ステップＳ４０２）、スロットの扉が閉じられる（ステップＳ４０３）。

続いて、ハンドラ１０によってテストボード４から半導体装置２０が引き抜かれ、テスト結果に基づいて分類される（ステップＳ４０４）。その後、テストボード４には、新たにテストされる半導体装置２０が搭載された後（ステップＳ４０５）、待機部において待機し（ステップＳ４０６）、空きスロットを待つ。

スロットに空きが出ると、該スロットの扉が開かれ（ステップＳ４０７）、テストボード４が該スロットに導入された後（ステップＳ４０８）、スロットの扉が閉じられる（ステップＳ４０９）。

そして、ステップＳ４０８の処理において導入されたテストボード４の温度が設定温度になるまで待機し（ステップＳ４１０）、設定温度になるとメモリテストが行われる（ステップＳ４１１）。

次に、図１７に示したテスト工程について説明する。図１７は、エレベータ１２，待機部をバッファとして用いず、ローダ／アンローダ１３に空きがない場合には、スロット内でテストボード４を待機させ、スロットに空きがない場合にはローダ／アンローダ１３でテストボード４を待機させる場合のテスト工程例である。

まず、テストが終了したスロットの扉が開かれて（ステップＳ５０１）、テストボード４が該スロットから抜かれた後（ステップＳ５０２）、スロットの扉が閉じられる（ステップＳ５０３）。

続いて、ハンドラ１０によってテストボード４から半導体装置２０が引き抜かれ、テスト結果に基づいて分類される（ステップＳ５０４）。続いて、テストボード４には、新たにテストされる半導体装置２０が搭載され（ステップＳ５０５）、ローダ／アンローダ１３において待機した後（ステップＳ５０６）、スロットの扉が開かれ（ステップＳ５０７）、テストボード４が該スロットに導入された後（ステップＳ５０８）、スロットの扉が閉じられる（ステップＳ５０９）。

そして、ステップＳ５０８の処理において導入されたテストボード４の温度が設定温度になるまで待機し（ステップＳ５１０）、設定温度になるとメモリテストが行われる（ステップＳ５１１）。

次に、図１８に示したテスト工程について説明する。図１８は、エレベータ１２，待機部をバッファとして用い、ローダ／アンローダ１３に空きが出るまでテストボード４を待機させ、かつスロット内のテストボード４の温度が安定するまでの間、温度に関係のないテストを行う場合のテスト工程例である。

まず、テストが終了したスロットの扉が開かれて（ステップＳ６０１）、テストボード４が該スロットから抜かれた後（ステップＳ６０２）、スロットの扉が閉じられる（ステップＳ６０３）。

その後、エレベータ１２で待機し（ステップＳ６０４）、ローダ／アンローダ１３の空き待ちを行った後、ハンドラ１０によってテストボード４から半導体装置２０が引き抜かれ、テスト結果に基づいて分類される（ステップＳ６０５）。

続いて、テストボード４には、新たにテストされる半導体装置２０が搭載された後（ステップＳ６０６）、待機部において待機し、空きスロットを待つ（ステップＳ６０７）。

スロットに空きが出ると、該スロットの扉が開かれ（ステップＳ６０８）、テストボード４が該スロットに導入された後（ステップＳ６０９）、スロットの扉が閉じられる（ステップＳ６１０）。

そして、ステップＳ６０９の処理において導入されたテストボード４の温度設定を開始し、設定温度になるとメモリテストが行われる（ステップＳ６１１）。ここで、ステップＳ６１１の処理においては、温度設定を開始し、設定温度が安定するまでの間、温度に関係ないテストを行う。これにより、テストを、より効率よく行うことが可能となる。

次に、図１９に示したテスト工程について説明する。図１９は、待機部のみをバッファとして用い、ローダ／アンローダ１３に空きがない場合には、スロット内でテストボード４を待機させ、スロットに空きが出るまで待機部でテストボード４を待機させ、かつスロット内のテストボード４の温度が安定するまでの間、温度に関係のないテストを行う場合のテスト工程例である。

まず、テストが終了したスロットの扉が開かれて（ステップＳ７０１）、テストボード４が該スロットから抜かれた後（ステップＳ７０２）、スロットの扉が閉じられる（ステップＳ７０３）。

続いて、ハンドラ１０によってテストボード４から半導体装置２０が引き抜かれ、テスト結果に基づいて分類された後（ステップＳ７０４）、テストボード４に、新たにテストされる半導体装置２０が搭載され（ステップＳ７０５）、待機部において待機し、空きスロットを待つ（ステップＳ７０６）。

スロットに空きが出ると、該スロットの扉が開かれ（ステップＳ７０７）、テストボード４が該スロットに導入された後（ステップＳ７０８）、スロットの扉が閉じられる（ステップＳ７０９）。

そして、ステップＳ７０８の処理において導入されたテストボード４の温度設定を開始し、設定温度になるとメモリテストが行われ、テストが終了したテストボード４は該スロット内で待機となる（ステップＳ７１０）。

この場合も、ステップＳ７１０の処理においては、温度設定を開始し、設定温度が安定するまでの間、温度に関係ないテストを行う。これにより、テストを、より効率よく行うことが可能となる。

次に、図２０に示したテスト工程について説明する。図２０は、エレベータ１２，待機部をバッファとして用いず、ローダ／アンローダ１３に空きがない場合には、スロット内でテストボード４を待機させ、スロットに空きがない場合にはローダ／アンローダ１３でテストボード４を待機させ、かつスロット内のテストボード４の温度が安定するまでの間、温度に関係のないテストを行う場合のテスト工程例である。

まず、テストが終了したスロットの扉が開かれて（ステップＳ８０１）、テストボード４が該スロットから抜かれた後（ステップＳ８０２）、スロットの扉が閉じられる（ステップＳ８０３）。

続いて、ハンドラ１０によってテストボード４から半導体装置２０が引き抜かれ、テスト結果に基づいて分類された後（ステップＳ８０４）、テストボード４に、新たにテストされる半導体装置２０が搭載され（ステップＳ８０５）、ローダ／アンローダ１３において待機し（ステップＳ８０６）、空きスロットを待つ。

スロットに空きが出ると、該スロットの扉が開かれ（ステップＳ８０７）、テストボード４が該スロットに導入された後（ステップＳ８０８）、スロットの扉が閉じられる（ステップＳ８０９）。

そして、ステップＳ８０８の処理において導入されたテストボード４の温度設定を開始し、設定温度になるとメモリテストが行われ、テストが終了したテストボード４は該スロット内で待機となる（ステップＳ８１０）。

この場合も、ステップＳ８１０の処理においては、温度設定を開始し、設定温度が安定するまでの間、温度に関係ないテストを行う。これにより、テストを、より効率よく行うことが可能となる。

以上、図１４〜図２０で示したメモリテストにおいては、図１３と同様に、テスト１〜テストＮが各半導体装置２０毎に並列して実行される。そして、すべてのテストが終了すると、テストボード４から、テスト終了を示すフラグが出力される。バックボード５は、フラグに基づいてテスト終了を検出し、制御端末９に知らせる。その後、再び最初のステップの処理から繰り返されることになる。

また、図１４〜図２０のメモリテストにおいて、メモリテストの時間は、たとえば、半導体装置２０の製造ばらつきなどによって生じるメモリ部の書き込み／消去時間の違いやテスト不良となる半導体装置の数などによって大きく異なることになる。

さらに、図１３〜図２０においては、テストボード４を１枚毎にスロットに導入する場合について記載したが、テストボード４は、いわゆる２枚葉方式等のように、２枚（あるいは３枚以上）同時にスロットに導入し、２枚（３枚以上）同時に該スロットから取り出すようにしてもよい。ただし、多くなるほどボードコスト削減効果は減少する可能性があるとともに、ボードを搬送するハンドラの負担が増大する。従って、枚葉方式すなわち、１枚葉方式がハンドラコストの点ではメリットがある。Ｎ枚の上限はＮ＝４程度と見られるが、望ましくは、２枚葉以下がよい。

なお、ボードの挿入順序は初期的には上から（または下から）順でもよいが、これに限定されないことはいうまでもない。たとえば、ランダムに挿入しても良い。

この場合、同時に導入するテストボード４の枚数が多くなるほど、ハンドラ１０の負荷が増えることになり、また、テスト待ち時間が増加してしまうなどのデメリットが生じてしまうことになる。

図２１は、テストバーンイン装置１によるメモリテストのフローチャートである。

図２１においては、たとえば、常温によるメモリテスト（常温選別）と高温のメモリテスト（高温選別）を行う場合について記載している。この図２１において、バーンインを行う場合には、別工程、たとえば、後述するステップＳ９０１の処理の前などに行われることになる。

テストバーンイン装置１によって常温選別と高温選別とを行う場合、始めに、常温によるメモリテストが行われる（ステップＳ９０１）。続いて、高温によるメモリテストが行われた後（ステップＳ９０２）、ロジックテスタによって半導体装置２０のＣＰＵ２０ａにおける論理機能、および電気的特性などが測定される（ステップＳ９０３）。

ここで、ステップＳ９０１，Ｓ９０２の処理では、ステップＳ９０１の処理において図１２で説明したテストシーケンスによりメモリテストが終了した後、再び、ステップＳ９０２の処理において、図１２で説明したテストシーケンスによるメモリテストが行われることになる。すなわち、常温選別と高温選別とで、それぞれ１回ずつメモリテストが個別に行われることになる。

なお、フラッシュメモリカードなどの不揮発性メモリにおけるテスト技術については、日本特願２００２−１４１２６７号出願明細書および図面に詳しく記載されている。

図２２は、本発明者が先に検討したバッチ処理によるメモリテスト工程のフローチャートである。

バッチ処理は、多数（たとえば７２枚程度）のテストボードを用意し、同時に多数個（たとえば、１０００個程度）の半導体装置のメモリテストを行う。

この場合、すべてのテストボードにテストされる半導体装置を装着し（ステップＳ１００１）、バーンインとメモリテストとを一括して行っている（ステップＳ１００２）。そしてメモリテストが終了すると、テストボードに装着されているすべての半導体装置をはずし（ステップＳ１００３）、ロジックテスタによるテストが行われる（ステップＳ１００４）。

図２３は、テストバーンイン装置１によるメモリテストと先に本発明者が検討したバッチ処理によるメモリテストとの処理比較の説明図である。

図２３において、上段には、バッチ処理によるメモリテストの処理時間と基板枚数と関係を示しており、下段には、テストバーンイン装置１の枚葉処理によるメモリテストの処理時間と基板枚数と関係を示している。また、テスト条件は、テスト時間が３０分、高温選別により、たとえば１０００個程度の半導体装置をテストする。

図示するように、バッチ処理で、たとえば、７２枚のテストボードを用いる場合、すべてのテストボードに半導体装置を装着する詰め工程に必要な時間は１時間程度である。その後、７２枚のテストボードを恒温槽に導入し、温度設定、メモリテスト、ならびにテストボードの冷却が終了するまでに、約１．２時間程度が必要となる。

メモリテストが終了した後、再び、１枚毎にテストボードから半導体装置をはずす工程に１時間程度が必要となり、メモリテストの合計処理時間は、約３．２時間程度になってしまう。

このように、バッチ処理では、詰め工程において、１枚毎にテストボードに半導体装置を装着するので、他の７１枚のテストボードが待ち状態となってしまうことになる。また、恒温槽の温度設定では、すべてのテストボードを導入した後に一括して恒温槽を加熱するので、昇降温に時間がかかってしまうことになる。

一方、テストバーンイン装置１による枚葉処理では、約２４枚程度のテストボードを用いて、図２１において説明したシーケンスでメモリテストを実行することにより、約２．３時間程度ですべてのメモリテストが終了する。

このように、枚葉処理では、テストボード４の使用枚数の低減、およびテスト時間の短縮を行うことが可能である。

図２４は、一般的なテストシステムにおけるテスト時間と測定数との関係を示した図である。

たとえば、ロジックテスタでは、測定個数は１個〜４個程度であり、テスト時間は数秒程度である。また、バーンイン機能を持たないメモリテスタでは、測定個数が数個〜１２８個程度であり、テスト時間は十秒〜十分程度である。さらに、バッチ式のテストバーンイン装置においては、測定個数が５００個程度以上〜１００００個程度であり、テスト時間は８時間程度〜１００時間程度である。

このように、１２８個〜５１２個程度の半導体装置を十分程度〜数十分程度というテスト時間で効率よくテストするテストシステムは存在せず（図中、ハッチングの領域）、このようなテスト時間に合理的に対応でき、少ないテストのボードで、バッチ処理のテストバーンイン装置と同等以上のスループットを得ることのできるテストシステムとしてはテストバーンイン装置１（または単にテストバーンイン装置）が好適である。

図２５は、枚葉処理のテストバーンイン装置１と先に検討したバッチ処理のテストバーンイン装置における効果を比較した説明図である。

この図２５では、毎月所定数量の半導体装置のメモリテストを実施する場合における必要なテストボード枚数とメモリテストのコストとを比較しており、該メモリテストのコスト算出に関しては、コストモデル（必要テストボードの費用、装置投資償却費用、作業者費用、電気などのユーティリティ費用、メモリテストの歩留まり）を仮定した相対比較となっている。

図中、ハッチングで示す棒グラフは、バッチ処理における各テスト条件毎のテストボードの必要枚数（相対値）を示しており、白抜きで示す棒グラフは、枚葉処理における各テスト条件毎のテストボードの必要枚数（相対値）を示している。

また、実線で示した折れ線グラフは、バッチ処理における各テスト条件毎のテストコスト（相対値）を示しており、一点鎖線で示した折れ線グラフは、枚葉処理における各テスト条件毎のテストコスト（相対値）を示している。

この場合、図２５に示すように、テスト時間（バーンインを含む）が少ない、特に、バーンインがなく高温または常温のいずれか一方のテスト条件で、大幅にテストコストを削減することが可能となっている。

一方、バーンインがあり、常温選別と高温選別とが両方あるテスト条件では、テストボード数の増加にもかかわらず、バッチ処理によるメモリテストのコストが枚葉処理よりも小さくなっている。

この結果から分かるように、半導体装置のメモリテスト時間が短い場合には枚葉式、逆にメモリテスト時間が長い（特にバーンインがある場合）場合には、バッチ処理によるメモリテストを行うというように使い分けることにより、より大幅にテスト効率を向上させることができる。

それにより、本実施の形態によれば、テストボード４の使用数を少なくしながら、メモリテストの時間を大幅に短縮することが可能となり、半導体装置２０の製造コストを小さくすることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態では、ＳｉＰ製品の半導体装置におけるメモリテストについて記載したが、このメモリテストは、テストボードによってメモリテスト可能な製品であればＳｉＰ以外の半導体装置でもよい。

たとえば、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）などのマイクロコンピュータ（ＣＰＵ）を含まず、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭなどの複数の半導体メモリによって構成された製品、マイクロプロセッサ、チップセット、ビデオチップなどの主要機能が１つの半導体チップに集約されたＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）製品や、その他、ＢＩＳＴが導入されて多数個同時にメモリテストが可能な大容量フラッシュメモリなどのメモリ製品などのメモリテスタやハンドラでテストするにはテスト時間が長い半導体装置などである。

また、上記した半導体装置のみならず、たとえば、マルチメディアカードなどのメモリテスタ／ハンドラでテストするにはテスト時間が長いメモリカード製品やメモリモジュール製品などにも有効である。

本発明の半導体装置におけるテスト方法は、半導体メモリを含む半導体装置におけるメモリテストを効率よく、低コストで行う技術に適している。

１ テストバーンイン装置（検査装置、テストシステム）
２ マザーボード
３ スロット
４ テストボード
４ａ ボードエッジコネクタ
４ｂ 測定用ソケット
４ｃ 周辺回路
５ バックボード（テスト制御部）
５ａ ＣＰＵモジュール
５ｂ ＦＰＧＡ
６ 電源ボード（電源部）
７ 固定ＤＣ電源
８ ハブ
９ 制御端末（テストコントローラ）
１０ ハンドラ（テストシステム）
１１ ボードラック
１２ エレベータ
１３ ローダ／アンローダ
１４ エレベータ
１５ バッファトレイ
１６ ローダトレイ
１７ 良品トレイ
１８ 不良トレイ
１９ 未検トレイ
２０ 半導体装置
２０ａ ＣＰＵ
２０ｂ ＳＤＲＡＭ
２０ｃ フラッシュメモリ
２１ プリント配線基板
２２〜２５ 半導体チップ
２６，２７ 半導体チップ
２８ プリント配線基板
２９ 接続用電極
３０ バンプ
３１ ボンディングワイヤ
３２ はんだバンプ
３３ 封止樹脂
３４，３５ ダイパッド
３６，３７ 半導体チップ
３８ インナリード
３９ ボンディングワイヤ
４０ 封止樹脂
４１ アウタリード
４２ ＬＡＮインタフェース
４３ ＳＤＲＡＭ
４４ フラッシュメモリ
４５ ＣＰＵ
４６ ＣＦスロット
４７ バスインタフェース
４８ ドライバ
４９ バッファ
５０ 電源コントロール部
５１〜５４ 電源生成部
ＡＢ アドレスバス
ＤＢ データバス

Claims (3)

1. 以下の工程を含む半導体装置のテスト方法：
   （ａ）メモリを内蔵した第１半導体チップとマイクロコンピュータを内蔵した第２半導体チップとを混載した半導体装置を準備する工程；
   （ｂ）前記第１半導体チップをテストする工程；
   （ｃ）前記第２半導体チップをテストする工程；
   前記（ｂ）工程は、さらに以下の工程を含む、
   （ｂ１）前記半導体装置が搭載された複数のテストボードが恒温槽に導入されてテストが行われている状態で、テストが終了した第１テストボードを取り出す工程；
   （ｂ２）前記第１テストボードから、前記半導体装置を外す工程；
   （ｂ３）前記第１テストボードに、新たにテストする半導体装置を搭載する工程；
   （ｂ４）前記第１テストボードを前記恒温槽に導入し、前記第１テストボードに搭載された前記新たにテストする半導体装置の前記第１半導体チップをテストする工程。
2. 請求項１に記載の半導体装置のテスト方法において、
   前記（ｂ１）工程の後、前記（ｂ４）工程の前に、
   （ｂ１１）新たにテストする半導体装置が搭載された第２テストボードを前記恒温槽に導入し、前記第２テストボードに搭載された前記新たにテストする半導体装置の前記第１半導体チップをテストする工程と、
   （ｂ１２）前記恒温槽からテストが終了した前記第２テストボードを取り出す工程と、を有する半導体装置のテスト方法。
3. 請求項２に記載の半導体装置のテスト方法において、
   前記（ｂ１１）および前記（ｂ１２）工程が行われている間に、前記（ｂ２）および前記（ｂ３）工程を並行して進める半導体装置のテスト方法。

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