JPH05107319A - 特定用途向け集積回路 - Google Patents
特定用途向け集積回路Info
- Publication number
- JPH05107319A JPH05107319A JP3271245A JP27124591A JPH05107319A JP H05107319 A JPH05107319 A JP H05107319A JP 3271245 A JP3271245 A JP 3271245A JP 27124591 A JP27124591 A JP 27124591A JP H05107319 A JPH05107319 A JP H05107319A
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- JP
- Japan
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- microcode
- test
- input terminal
- rom
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＡＳＩＣのチップ単体のテストを効率よく実
行できるようにすること。 【構成】 アドレス・シーケンサ21にて生成されたマイ
クロアドレスMICAを外部に出力するマイクロアドレス端
子pA、外部からのマイクロコードを受け入れるマイクロ
コード入力端子pI、テスト・モードTMODを入力するモー
ド入力端子pT、通常はＲＯＭ22からのマイクロコードＩ
を選択しモード入力端子pTにテスト動作が指定された場
合はマイクロコード入力端子pIからのマイクロコードを
選択してパイプライン・レジスタ23に与えるマルチプレ
クサ25を設けたことを特徴とする特定用途向け集積回
路。 【効果】 テストのために内部ＲＯＭの容量を増加しな
くてもよい。
行できるようにすること。 【構成】 アドレス・シーケンサ21にて生成されたマイ
クロアドレスMICAを外部に出力するマイクロアドレス端
子pA、外部からのマイクロコードを受け入れるマイクロ
コード入力端子pI、テスト・モードTMODを入力するモー
ド入力端子pT、通常はＲＯＭ22からのマイクロコードＩ
を選択しモード入力端子pTにテスト動作が指定された場
合はマイクロコード入力端子pIからのマイクロコードを
選択してパイプライン・レジスタ23に与えるマルチプレ
クサ25を設けたことを特徴とする特定用途向け集積回
路。 【効果】 テストのために内部ＲＯＭの容量を増加しな
くてもよい。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコードを格納
したＲＯＭを有しマイクロプログラム制御方式を採用し
た特定用途向け集積回路（ＡＳＩＣ（Application Spec
ific Integr-ated Circuit））に関し、詳しくは、この
回路のテスト動作を簡単にするように改善するものであ
る。
したＲＯＭを有しマイクロプログラム制御方式を採用し
た特定用途向け集積回路（ＡＳＩＣ（Application Spec
ific Integr-ated Circuit））に関し、詳しくは、この
回路のテスト動作を簡単にするように改善するものであ
る。
【０００２】
【従来の技術】最近、コンピュータ・システムを構成す
る素子となる特定用途向け集積回路（以下、ＡＳＩＣと
呼ぶ）を設計するにあたり、様々な機能を一つのＡＳＩ
Ｃに組み込むため、ＡＳＩＣそのものが大規模化または
複雑化する傾向にあり、高信頼性確保のためチップ単体
のテストをいかに効率よく行うかが重要な課題となって
きている。
る素子となる特定用途向け集積回路（以下、ＡＳＩＣと
呼ぶ）を設計するにあたり、様々な機能を一つのＡＳＩ
Ｃに組み込むため、ＡＳＩＣそのものが大規模化または
複雑化する傾向にあり、高信頼性確保のためチップ単体
のテストをいかに効率よく行うかが重要な課題となって
きている。
【０００３】図３は本発明が対象とする、マイクロコー
ドを格納したＲＯＭを有しマイクロプログラム制御方式
を採用した一般的なＡＳＩＣの一例である。この図で、
ＡＳＩＣ10は、外部から与えられるシステム・クロック
ＣＰに同期して動作するマイクロプログラム制御部20
と、このマイクロプログラム制御部20から出力されたマ
イクロコードによって動作する複数のモジュールM1，M
2，…，Mnより構成される。マイクロプログラム制御部2
0は、外部からのシステム・クロックＣＰによりマイク
ロアドレスMICAを生成するアドレス・シーケンサ21、マ
イクロアドレスMICAを受けてマイクロコードＩを出力す
るＲＯＭ22、システム・クロックＣＰを受けてマイクロ
コードＩを保持、出力するパイプライン・レジスタ23、
マイクロコードＩの形態によりこれをデコードするデコ
ーダ24を備える。複数のモジュールM1，M2，…，Mnは、
例えば、メモリ読み出し回路、ＣＲＴ制御回路、タイマ
等に相当するブロックである。このようなＡＳＩＣ10
は、通常、システム・クロックＣＰに応じてマイクロプ
ログラム制御部20からマイクロコードＩが出力され、こ
れによりモジュールM1，M2，…，Mnの動作が制御されて
いる。
ドを格納したＲＯＭを有しマイクロプログラム制御方式
を採用した一般的なＡＳＩＣの一例である。この図で、
ＡＳＩＣ10は、外部から与えられるシステム・クロック
ＣＰに同期して動作するマイクロプログラム制御部20
と、このマイクロプログラム制御部20から出力されたマ
イクロコードによって動作する複数のモジュールM1，M
2，…，Mnより構成される。マイクロプログラム制御部2
0は、外部からのシステム・クロックＣＰによりマイク
ロアドレスMICAを生成するアドレス・シーケンサ21、マ
イクロアドレスMICAを受けてマイクロコードＩを出力す
るＲＯＭ22、システム・クロックＣＰを受けてマイクロ
コードＩを保持、出力するパイプライン・レジスタ23、
マイクロコードＩの形態によりこれをデコードするデコ
ーダ24を備える。複数のモジュールM1，M2，…，Mnは、
例えば、メモリ読み出し回路、ＣＲＴ制御回路、タイマ
等に相当するブロックである。このようなＡＳＩＣ10
は、通常、システム・クロックＣＰに応じてマイクロプ
ログラム制御部20からマイクロコードＩが出力され、こ
れによりモジュールM1，M2，…，Mnの動作が制御されて
いる。
【０００４】ここで、マイクロコードＩを格納するＲＯ
Ｍ22は、例えば、図４のように内部容量が割り当てられ
ている。即ち、マイクロアドレス$000〜$1FFの 512ステ
ップは、通常動作用のマイクロコードが格納され、次の
マイクロアドレス$200〜$FFFの1536ステップは当該ＡＳ
ＩＣ10をテストするためのテスト用のマイクロコードが
格納されている。そして、通常動作の場合はマイクロア
ドレス$000〜$1FFからマイクロコードが読み出され、こ
のＡＳＩＣ10をテストする場合はマイクロアドレス$200
〜$FFFからテスト用のマイクロコードが読み出される。
Ｍ22は、例えば、図４のように内部容量が割り当てられ
ている。即ち、マイクロアドレス$000〜$1FFの 512ステ
ップは、通常動作用のマイクロコードが格納され、次の
マイクロアドレス$200〜$FFFの1536ステップは当該ＡＳ
ＩＣ10をテストするためのテスト用のマイクロコードが
格納されている。そして、通常動作の場合はマイクロア
ドレス$000〜$1FFからマイクロコードが読み出され、こ
のＡＳＩＣ10をテストする場合はマイクロアドレス$200
〜$FFFからテスト用のマイクロコードが読み出される。
【０００５】
【発明が解決しようとする課題】上述のような従来のＡ
ＳＩＣのテスト方式は、ＡＳＩＣ10内の各モジュールM
1，M2，…，Mnの機能が複雑化、または大規模化するに
伴ってテスト用のマイクロコードのステップ数も増えて
ＲＯＭ21の容量が増大し、更にＡＳＩＣ10の規模そのも
のが大型化し、システム小型化の要求に応じられないと
いう問題が発生してきた。また、ＲＯＭ21の容量が増大
することにより、ＲＯＭ21自体の故障発生の確率も高く
なり、チップ単体として高信頼性を確保するのも容易で
なく、テスト・パターン（テストのためのマイクロコー
ド）を作成して組み込む作業にも時間がかかるという問
題もあった。
ＳＩＣのテスト方式は、ＡＳＩＣ10内の各モジュールM
1，M2，…，Mnの機能が複雑化、または大規模化するに
伴ってテスト用のマイクロコードのステップ数も増えて
ＲＯＭ21の容量が増大し、更にＡＳＩＣ10の規模そのも
のが大型化し、システム小型化の要求に応じられないと
いう問題が発生してきた。また、ＲＯＭ21の容量が増大
することにより、ＲＯＭ21自体の故障発生の確率も高く
なり、チップ単体として高信頼性を確保するのも容易で
なく、テスト・パターン（テストのためのマイクロコー
ド）を作成して組み込む作業にも時間がかかるという問
題もあった。
【０００６】本発明は、このような問題を解決すること
を課題とし、マイクロコードを格納するＲＯＭを有する
ＡＳＩＣのチップ単体のテストを効率よく実行できるよ
うにすることを目的とする。
を課題とし、マイクロコードを格納するＲＯＭを有する
ＡＳＩＣのチップ単体のテストを効率よく実行できるよ
うにすることを目的とする。
【０００７】
【課題を解決するための手段】以上の課題を解決した本
発明は、システム・クロックを受けてマイクロアドレス
を生成するアドレス・シーケンサ，前記マイクロアドレ
スに対応するマイクロコードを出力するＲＯＭ及び前記
システム・クロックに同期して前記マイクロコードを一
時保持するパイプライン・レジスタを有するマイクロプ
ログラム制御部と、前記マイクロプログラム制御部によ
り制御される複数のモジュールとを備える特定用途向け
集積回路において、前記アドレス・シーケンサにて生成
されたマイクロアドレスを外部に出力するマイクロアド
レス端子と、外部からのマイクロコードを受け入れるマ
イクロコード入力端子と、テスト・モードを入力するモ
ード入力端子と、通常は前記ＲＯＭからのマイクロコー
ドを選択し前記モード入力端子にテスト動作が指定され
た場合は前記マイクロコード入力端子からのマイクロコ
ードを選択して前記パイプライン・レジスタに与えるマ
ルチプレクサとを設けたことを特徴とする特定用途向け
集積回路である。
発明は、システム・クロックを受けてマイクロアドレス
を生成するアドレス・シーケンサ，前記マイクロアドレ
スに対応するマイクロコードを出力するＲＯＭ及び前記
システム・クロックに同期して前記マイクロコードを一
時保持するパイプライン・レジスタを有するマイクロプ
ログラム制御部と、前記マイクロプログラム制御部によ
り制御される複数のモジュールとを備える特定用途向け
集積回路において、前記アドレス・シーケンサにて生成
されたマイクロアドレスを外部に出力するマイクロアド
レス端子と、外部からのマイクロコードを受け入れるマ
イクロコード入力端子と、テスト・モードを入力するモ
ード入力端子と、通常は前記ＲＯＭからのマイクロコー
ドを選択し前記モード入力端子にテスト動作が指定され
た場合は前記マイクロコード入力端子からのマイクロコ
ードを選択して前記パイプライン・レジスタに与えるマ
ルチプレクサとを設けたことを特徴とする特定用途向け
集積回路である。
【０００８】
【作用】本発明の特定用途向け集積回路は、テスト動作
が指定されると、外部からのマイクロコードをマイクロ
コード入力端子を介して受け取ってパイプライン・レジ
スタに与え、この外部からのマイクロコードに従ってテ
スト動作を実行する。
が指定されると、外部からのマイクロコードをマイクロ
コード入力端子を介して受け取ってパイプライン・レジ
スタに与え、この外部からのマイクロコードに従ってテ
スト動作を実行する。
【０００９】
【実施例】以下、図面を用いて本発明の特定用途向け集
積回路（ＡＳＩＣ）の実施例を説明する。図１は本発明
にかかるＡＳＩＣ10であり、図３に示した従来のＡＳＩ
Ｃ10と符号が同じものはその機能は同じである。詳しく
は、本発明のＡＳＩＣ10は、マイクロプログラム制御部
20内のアドレス・シーケンサ21のマイクロアドレスMICA
を外部に伝達するマイクロアドレス端子pA、外部から指
定されるテスト・モードTMODを入力するモード入力端子
pM、外部からマイクロコードを受け入れるマイクロコー
ド入力端子pIを設け、更に、テスト・モード入力端子pT
からテスト・モード信号TMODを受け、テスト動作でなく
通常の動作が指定された場合はＲＯＭ22からのマイクロ
コードＩを選択し、テスト動作が指定された場合は外部
から与えられたマイクロコードを選択してパイプライン
・レジスタ23に出力するマルチプレクサ25を設けたこと
を特徴とするものである。尚、パイプライン・レジスタ
23はシステム・クロックＣＰの立ち上がりでマイクロコ
ードをセットするものである。また、テスト・モード信
号TMOD“１”の場合はテスト動作、テスト・モード信号
TMOD“０”の場合は通常動作を指定する。これにより、
テスト時に使用するマイクロコードは外部から与えるよ
うにすればよく、内蔵のＲＯＭ22には通常時に使用する
マイクロコードのみを格納すればよい。従って、テスト
対象となるモジュールM1，M2，…，Mnが大規模化、複雑
化されてもそのテスト用のマイクロコードは外部から与
えるので、ＲＯＭ22の容量増になることはない。
積回路（ＡＳＩＣ）の実施例を説明する。図１は本発明
にかかるＡＳＩＣ10であり、図３に示した従来のＡＳＩ
Ｃ10と符号が同じものはその機能は同じである。詳しく
は、本発明のＡＳＩＣ10は、マイクロプログラム制御部
20内のアドレス・シーケンサ21のマイクロアドレスMICA
を外部に伝達するマイクロアドレス端子pA、外部から指
定されるテスト・モードTMODを入力するモード入力端子
pM、外部からマイクロコードを受け入れるマイクロコー
ド入力端子pIを設け、更に、テスト・モード入力端子pT
からテスト・モード信号TMODを受け、テスト動作でなく
通常の動作が指定された場合はＲＯＭ22からのマイクロ
コードＩを選択し、テスト動作が指定された場合は外部
から与えられたマイクロコードを選択してパイプライン
・レジスタ23に出力するマルチプレクサ25を設けたこと
を特徴とするものである。尚、パイプライン・レジスタ
23はシステム・クロックＣＰの立ち上がりでマイクロコ
ードをセットするものである。また、テスト・モード信
号TMOD“１”の場合はテスト動作、テスト・モード信号
TMOD“０”の場合は通常動作を指定する。これにより、
テスト時に使用するマイクロコードは外部から与えるよ
うにすればよく、内蔵のＲＯＭ22には通常時に使用する
マイクロコードのみを格納すればよい。従って、テスト
対象となるモジュールM1，M2，…，Mnが大規模化、複雑
化されてもそのテスト用のマイクロコードは外部から与
えるので、ＲＯＭ22の容量増になることはない。
【００１０】次に、このように構成された本発明のＡＳ
ＩＣ10の動作を説明する。通常動作時は、テスト・モー
ド信号TMOD“０”であり、マルチプレクサ25はＲＯＭ22
からのマイクロコードＩを選択してパイプライン・レジ
スタ23に与え、モジュールM1，M2，…，Mnは制御され
る。テスト動作時は、次の通りである。はじめに、テス
ト・モード入力TMODを“０”とする。これにより、マル
チプレクサ25は外部からのテスト用マイクロコードを選
択して出力し、パイプライン・レジスタ23に与える。従
って、図に示すように、外部に仮想的なテスト用ＲＯＭ
を設置する構成とすれば、１システム・クロック毎に外
部のテスト用ＲＯＭからマイクロコードが読み出されて
実行される。
ＩＣ10の動作を説明する。通常動作時は、テスト・モー
ド信号TMOD“０”であり、マルチプレクサ25はＲＯＭ22
からのマイクロコードＩを選択してパイプライン・レジ
スタ23に与え、モジュールM1，M2，…，Mnは制御され
る。テスト動作時は、次の通りである。はじめに、テス
ト・モード入力TMODを“０”とする。これにより、マル
チプレクサ25は外部からのテスト用マイクロコードを選
択して出力し、パイプライン・レジスタ23に与える。従
って、図に示すように、外部に仮想的なテスト用ＲＯＭ
を設置する構成とすれば、１システム・クロック毎に外
部のテスト用ＲＯＭからマイクロコードが読み出されて
実行される。
【００１１】図２は、テスト用ＲＯＭの内部構成例を表
わす。このテスト用ＲＯＭをページ形式とし、同じアド
レス空間$000〜$1FFの 512ステップに各モジュールM1，
M2，…，Mnを対応させるようにすれば、テスト動作の実
行が容易である。即ち、モジュールM1のテスト用にＲＯ
Ｍn1を割り当て、モジュールM2のテスト用にＲＯＭn2を
割り当て、順次、同じように割り当てていけば、モジュ
ール毎に対応するテスト用ＲＯＭにテスト・プログラム
を格納すればよく、テスト実行時もモジュール毎にＲＯ
Ｍを選択すればよいので、効率がよい。具体的には、テ
ストを開始すると、モジュールM1に対応するＲＯＭn1か
らテスト用マイクロコードを得てテストを行い、モジュ
ールM1のテストが終了すると、ＲＯＭn2からモジュール
M2用のテスト用マイクロコードを読み出して実行し、以
後同様にして、モジュールMnまでテストを実行する。
わす。このテスト用ＲＯＭをページ形式とし、同じアド
レス空間$000〜$1FFの 512ステップに各モジュールM1，
M2，…，Mnを対応させるようにすれば、テスト動作の実
行が容易である。即ち、モジュールM1のテスト用にＲＯ
Ｍn1を割り当て、モジュールM2のテスト用にＲＯＭn2を
割り当て、順次、同じように割り当てていけば、モジュ
ール毎に対応するテスト用ＲＯＭにテスト・プログラム
を格納すればよく、テスト実行時もモジュール毎にＲＯ
Ｍを選択すればよいので、効率がよい。具体的には、テ
ストを開始すると、モジュールM1に対応するＲＯＭn1か
らテスト用マイクロコードを得てテストを行い、モジュ
ールM1のテストが終了すると、ＲＯＭn2からモジュール
M2用のテスト用マイクロコードを読み出して実行し、以
後同様にして、モジュールMnまでテストを実行する。
【００１２】このように、通常時は、内蔵ＲＯＭからマ
イクロコードを読み出してこれを実行し、テスト時は、
仮想的な外部ＲＯＭ等に格納したテスト用マイクロコー
ドを読み出して実行するため、ＡＳＩＣ内部にテスト用
のマイクロコードを格納させる必要はない。
イクロコードを読み出してこれを実行し、テスト時は、
仮想的な外部ＲＯＭ等に格納したテスト用マイクロコー
ドを読み出して実行するため、ＡＳＩＣ内部にテスト用
のマイクロコードを格納させる必要はない。
【００１３】
【発明の効果】以上述べたように、本発明の特定用途向
け集積回路によれば、マイクロプログラム制御部内のマ
イクロアドレスを外部に出力する端子、外部からのマイ
クロコードを入力するための端子、テストモード信号を
入力するための端子を設け、テスト・モード信号がテス
トを指定する場合は外部からのマイクロコードを入力し
てテストを実行するようにしたので、テスト用のマイク
ロプログラムを内部のＲＯＭに格納しなくてよく、テス
トのために内部ＲＯＭの容量を増加しなくてもよい。ま
た、テスト用マイクロプログラムを外部から与えるよう
にしたので、テストのためのマイクロプログラムの修
正、追加を簡単に行うことができる。更に、ＲＯＭの容
量が大きくなくてよいので、内部ＲＯＭ自体の故障発生
の確率も低くすむ。
け集積回路によれば、マイクロプログラム制御部内のマ
イクロアドレスを外部に出力する端子、外部からのマイ
クロコードを入力するための端子、テストモード信号を
入力するための端子を設け、テスト・モード信号がテス
トを指定する場合は外部からのマイクロコードを入力し
てテストを実行するようにしたので、テスト用のマイク
ロプログラムを内部のＲＯＭに格納しなくてよく、テス
トのために内部ＲＯＭの容量を増加しなくてもよい。ま
た、テスト用マイクロプログラムを外部から与えるよう
にしたので、テストのためのマイクロプログラムの修
正、追加を簡単に行うことができる。更に、ＲＯＭの容
量が大きくなくてよいので、内部ＲＯＭ自体の故障発生
の確率も低くすむ。
【図１】本発明を実施した特定用途向け集積回路のブロ
ック図である。
ック図である。
【図２】本発明回路における外部のＲＯＭの内部構成を
表わす図である。
表わす図である。
【図３】従来の特定用途向け集積回路のブロック図であ
る。
る。
【図４】図３に示した回路内のＲＯＭの内部構成を表わ
す図である。
す図である。
10 特定用途向け集積回路 20 マイクロプログラム制御部 21 アドレス・シーケンサ 22 ＲＯＭ 23 パイプライン・レジスタ 24 デコーダ 25 マルチプレクサ M1，M2，…，Mn モジュール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｚ 8406−4Ｍ 21/82
Claims (1)
- 【請求項１】 システム・クロックを受けてマイクロア
ドレスを生成するアドレス・シーケンサ，前記マイクロ
アドレスに対応するマイクロコードを出力するＲＯＭ及
び前記システム・クロックに同期して前記マイクロコー
ドを一時保持するパイプライン・レジスタを有するマイ
クロプログラム制御部と、前記マイクロプログラム制御
部により制御される複数のモジュールとを備える特定用
途向け集積回路において、前記アドレス・シーケンサに
て生成されたマイクロアドレスを外部に出力するマイク
ロアドレス端子と、外部からのマイクロコードを受け入
れるマイクロコード入力端子と、テスト・モードを入力
するモード入力端子と、通常は前記ＲＯＭからのマイク
ロコードを選択し前記モード入力端子にテスト動作が指
定された場合は前記マイクロコード入力端子からのマイ
クロコードを選択して前記パイプライン・レジスタに与
えるマルチプレクサとを設けたことを特徴とする特定用
途向け集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271245A JP3003059B2 (ja) | 1991-10-18 | 1991-10-18 | 特定用途向け集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271245A JP3003059B2 (ja) | 1991-10-18 | 1991-10-18 | 特定用途向け集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05107319A true JPH05107319A (ja) | 1993-04-27 |
| JP3003059B2 JP3003059B2 (ja) | 2000-01-24 |
Family
ID=17497387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271245A Expired - Fee Related JP3003059B2 (ja) | 1991-10-18 | 1991-10-18 | 特定用途向け集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003059B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6112321A (en) * | 1997-03-19 | 2000-08-29 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor storage device |
-
1991
- 1991-10-18 JP JP3271245A patent/JP3003059B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6112321A (en) * | 1997-03-19 | 2000-08-29 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3003059B2 (ja) | 2000-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |