WO2007069648A1 - 試験装置、及びピンエレクトロニクスカード - Google Patents

試験装置、及びピンエレクトロニクスカード Download PDF

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under test
comparator
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Naoki Matsumoto
Takashi Sekino
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Advantest Corporation
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
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    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration

Definitions

  • the present invention relates to a test apparatus and a pin electronics card.
  • the present invention relates to a test apparatus for testing a device under test such as a semiconductor circuit, and a pin electronics card used in the test apparatus.
  • This application is related to the following Japanese patent application. For designated countries where incorporation by reference is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • an apparatus provided with a pin electronics card for exchanging signals with the device under test is known.
  • the pin electronics card is provided between the main body of the test apparatus and the device under test, and inputs a test signal given from the test apparatus to the device under test and receives an output signal of the device under test.
  • FIG. 4 is a diagram showing an example of the configuration of a conventional pin electronics card 300.
  • Pin Electronics Card 300 is comprised of Dryino 302, Contortor 304, A transmission path 314 and a reference voltage input unit 316 are provided.
  • the driver 302 receives a test signal from the main body of the test apparatus and inputs it to the device under test DUT.
  • the driver 302 and the device under test DUT are connected via the FET switch 312 and the transmission path 314.
  • the driver 302 includes a level switching switch 306, an enable switch 308, and an output resistor 310.
  • the comparator 304 receives the output signal of the device under test DUT, and compares the signal level of the output signal with a given reference voltage.
  • the comparator 304 and the device under test DUT are connected via the FET switch 312 and the transmission path 314. Further, the reference voltage input unit 316 generates a predetermined reference voltage and inputs it to the comparator 304.
  • the FET switch 312 is a switch that is turned on or off according to a given gate voltage, and switches whether the driver 302 and the comparator 304 are connected to the device under test DUT. With this configuration, signals are transferred between the main body of the test apparatus and the device under test DUT. Since related patent documents are not recognized at present, the description is omitted.
  • the FET switch 312 includes a resistor provided in series between the dry pad 302 and the device under test DUT, and a capacitance component provided between both ends of the resistor and the ground potential. Is represented by an equivalent circuit.
  • the RC product in the equivalent circuit is constant, and low resistance and low capacitance cannot be realized simultaneously.
  • the capacitance when the FET switch 312 is on increases.
  • the FET switch 312 cannot pass a high frequency signal. For this reason, it becomes difficult to perform a test using a high-frequency signal.
  • the comparator 304 is connected to the device under test DUT via the FET switch 312. For this reason, the voltage comparison in the comparator 304 is affected by the on-resistance of the FET switch 312 when the dry circuit is enabled.
  • the signal level of the output signal input to the comparator 304 is divided by the output resistance 310 and the ON resistance of the FET switch 312.
  • the on-resistance of the FET switch 312 is increased, the variation of the on-resistance increases, and the voltage comparison accuracy in the comparator 304 deteriorates.
  • the on-resistance of the FET switch 312 varies depending on temperature, source-gate voltage, back-gate voltage, and the like. This change varies greatly when the on-resistance of FET switch 312 is large. For this reason, the voltage comparison accuracy in the comparator 304 is further deteriorated.
  • an object of one aspect of the present invention is to provide a test apparatus and a pin electronics card that can solve the above-described problems. This purpose is This is achieved by a combination of features described in the independent claims in the scope of the requirements. Further, the dependent claims define further advantageous specific examples of the present invention.
  • a test apparatus for testing a device under test, a driver for outputting a test signal to the device under test, a driver, and a device under test.
  • a first transmission path that electrically connects the test device, a first FET switch that is provided in the first transmission path and switches whether to connect the driver and the device under test, and an output signal of the device under test
  • a comparator that compares the first voltage and a predetermined reference voltage, and a first transmission path that branches from the first FET switch and the device under test in the first transmission path and connects the first transmission path and the comparator.
  • a test apparatus is provided that includes two transmission paths and a second FET switch that is provided in the second transmission path and switches whether or not to connect a comparator and a device under test.
  • the driver, the comparator, the first FET switch, and the second FET switch are provided on the same substrate.
  • the on-resistance of the second FET switch may be greater than the on-resistance of the first FET switch.
  • a pin electronics card for exchanging signals with the device under test, the driver outputting a test signal to the device under test
  • a first transmission path that electrically connects the driver and the device under test, a first FET switch that is provided in the first transmission path and that switches whether the driver and the device under test are connected, and a device under test Comparing the voltage of the output signal of the device with a predetermined reference voltage, and branching between the first FET switch and the device under test in the first transmission path, and connecting the first transmission path and the comparator A second transmission path to be connected, and a pin provided on the second transmission path, and a second FET switch for switching whether or not to connect the comparator and the device under test.
  • the Direct Russia Nix card to provide.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of the configuration of a pin electronics card 20.
  • FIG. 3 is a diagram showing an example of an equivalent circuit when the first FET switch 38 is in an ON state.
  • FIG. 4 is a diagram showing an example of the configuration of a conventional pin electronics card 300.
  • FIG. 4 is a diagram showing an example of the configuration of a conventional pin electronics card 300.
  • FIG. 1 is a diagram illustrating an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • the test apparatus 100 is an apparatus for testing a device under test 200 such as a semiconductor circuit, and includes a pattern generation unit 10, a pin electronics card 20, and a determination unit 12.
  • the pattern generation unit 10 generates a test pattern for testing the device under test 200 and inputs the test pattern to the pin electronics card 20. Further, the pattern generation unit 10 generates an expected value signal to be output by the device under test 200 and inputs it to the determination unit 12.
  • the pin electronics card 20 is provided between the pattern generator 10 and the device under test 200.
  • the pin electronics card 20 inputs a test signal corresponding to the test pattern given from the pattern generator 10 to the device under test 200 and receives an output signal of the device under test 200.
  • the determination unit 12 outputs the output signal of the device under test 200 via the pin electronics card 20. Device and compare the output signal with the expected value signal
  • FIG. 2 is a diagram showing an example of the configuration of the pin electronics card 20.
  • the pin-elect port card 20 has a substrate 22, a driver 24, a comparator 32, a first FET switch 38, a second FET switch 52, a first transmission path 54, a second transmission path 56, and a reference voltage input section 42.
  • the substrate 22 is provided with at least a driver 24, a comparator 32, a first FET switch 38, and a second FET switch 52. That is, the driver 24, the comparator 32, the first FET switch 38, and the second FET switch 52 are provided on the same substrate 22.
  • the driver 24 receives a test pattern from the pattern generator 10 and outputs a test signal corresponding to the test pattern to the device under test 200.
  • the driver 24 has a level switching switch 26, a first enable switch 28, and an output resistor 30.
  • the level switching switch 26 selects one of a plurality of applied voltages.
  • the driver 24 is given a high level voltage VH, a low level voltage VL, and a termination voltage VT.
  • the level switch 26 selects the high level voltage VH or the low level voltage VL. For example, by connecting the level switching switch 26 to a high level voltage VH or a low level voltage VL according to the test pattern, a test signal waveform corresponding to the test pattern can be generated.
  • the level switching switch 26 is connected to the termination voltage VT. Also, by controlling the first enable switch 28, it is possible to switch whether the output resistor 30 is terminated with the termination voltage VT or high impedance.
  • the first transmission path 54 electrically connects the driver 24 and the device under test 200.
  • the first transmission path 54 may be provided between the driver 24 and the transmission path 50.
  • the transmission path 50 is a path that connects, for example, the pin electronics card 20 and the device under test 200.
  • the first FET switch 38 is provided in the first transmission path 54, and switches whether the driver 24 and the device under test 200 are connected or not.
  • the first FET switch 38 is, for example, a field effect transistor, and is turned on or off depending on the voltage applied to the gate terminal.
  • the test apparatus 100 may further include a control unit that controls the gate voltage of the first FET switch 38.
  • the comparator 32 has two input terminals, and compares the voltage levels of signals input to the respective input terminals.
  • the first input terminal receives the output signal of the device under test 200 via the second transmission path 56 and the second FET switch 52.
  • the second input terminal receives the reference voltage from the reference voltage input unit 42.
  • the comparator 32 compares the voltage of the output signal with a predetermined reference voltage. For example, the comparator 32 outputs a logic H signal when the voltage level of the output signal is greater than the reference voltage, and outputs a logic L signal when the voltage level of the output signal is less than the reference voltage.
  • the determination unit 12 compares the pattern of the signal output from the comparator 32 with the expected value pattern given from the pattern generation unit 10.
  • the reference voltage input unit 42 generates a predetermined reference voltage and inputs it to the comparator 32.
  • the reference voltage input unit 42 may be, for example, a digital / analog converter that outputs a voltage corresponding to a given digital value! /.
  • the second transmission path 56 is provided to branch from the first transmission path 54 between the first FET switch 38 and the device under test 200, and connects the first transmission path 54 and the comparator 32.
  • the second FET switch 52 is provided in the second transmission path 56 and switches whether the force for connecting the comparator 32 and the device under test 200 is connected.
  • the second FET switch 52 is, for example, a field effect transistor, and is turned on or off depending on the voltage applied to the gate terminal.
  • the test apparatus 100 may further include a control unit that controls the gate voltage of the first FET switch 38. Further, the control unit may control the first FET switch 38 and the second FET switch 52 to be in an on state substantially simultaneously and to be in an off state substantially simultaneously.
  • the pin electronics card 20 in this example connects the first transmission path 54 and the second transmission path 56 between the first FET switch 38 and the electronic device 200. For this reason, the output signal input to the comparator 32 is not divided by the first FET switch 38 and the output resistor 30 when the VT voltage is terminated. Therefore, if the on-resistance of the first FET switch 38, which should transmit high-frequency signals, is increased, the on-resistance changes. Even so, the comparator 32 is not affected by the variation of the on-resistance, and can perform voltage comparison with high accuracy. For this reason, even when the on-resistance of the first FET switch 38 that should transmit a high-frequency signal is increased, an accurate test can be performed. In addition, since the second FET switch 52 is provided in the second transmission path 56, the comparator 32 and the external device under test 200 can be separated.
  • FIG. 3 is a diagram illustrating an example of an equivalent circuit when the first FET switch 38 is in an ON state.
  • the first FET switch 38 in the on state is represented by a resistor 44, a capacitive component 46, and a capacitive component 48.
  • the resistor 44 is provided in series between the driver 24 and the transmission path 50. Further, the capacitive component 46 and the capacitive component 48 are provided between both ends of the resistor 44 and the ground potential.
  • the product of the resistance value and the capacitance value is a constant value. That is, the ON resistance and the capacitance component in the first FET switch 38 are in an inversely proportional relationship.
  • a test signal input from the driver 24 to the device under test 200 is transmitted to the first FET switch 38. For this reason, it is preferable to determine the on-resistance value of the first FET switch 38 according to the frequency of the test signal to be transmitted.
  • the first FET switch 38 and the second FET switch 52 are provided in parallel between the driver 24 and the device under test 200. For this reason, the capacitance component increases compared to conventional test equipment that uses a single FET switch. However, no current flows between the device under test 200 and the comparator 32. For this reason, the on-resistance of the second FET switch 52 may be a high resistance with a sufficiently small capacitance component. As a result, an increase in the capacitance component can be suppressed.
  • the on-resistance of the Veg FET switch for performing a test using a high-frequency signal is increased, the on-resistance It is possible to reduce the deterioration of the voltage comparison accuracy of the comparator due to the fluctuation of.

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Abstract

　被試験デバイスを試験する試験装置であって、被試験デバイスに試験信号を出力するドライバと、ドライバと被試験デバイスとを電気的に接続する第１伝送経路と、第１伝送経路に設けられ、ドライバと被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、被試験デバイスの出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、第１伝送経路において、第１ＦＥＴスイッチと被試験デバイスとの間から分岐して、第１伝送経路とコンパレータとを接続する第２伝送経路と、第２伝送経路に設けられ、コンパレータと被試験デバイスとを接続するか否かを切り替える第２ＦＥＴスイッチとを備える試験装置を提供する。

Description

明 細 書
試験装置、及びピンエレクトロニクスカード
技術分野
[0001] 本発明は、試験装置及びピンエレクトロニクスカードに関する。特に本発明は、半導 体回路等の被試験デバイスを試験する試験装置、及び試験装置に用いられるピンェ レクトロニタスカードに関する。本出願は、下記の日本特許出願に関連する。文献の 参照による組み込みが認められる指定国については、下記の出願に記載された内容 を参照により本出願に組み込み、本出願の一部とする。
出願番号 特願 2005— 361920 出願日 2005年 12月 15日
背景技術
[0002] 半導体回路等の被試験デバイスを試験する試験装置として、被試験デバイスと信 号の授受を行うピンエレクトロニクスカードを備える装置が知られて 、る。ピンエレクト ロニタスカードは、試験装置の本体部と、被試験デバイスとの間に設けられ、試験装 置から与えられる試験信号を被試験デバイスに入力し、被試験デバイスの出力信号 を受け取る。
[0003] 図 4は、従来のピンエレクトロニクスカード 300の構成の一例を示す図である。ピン エレクトロニクスカード 300は、ドライノく 302、コンノ レータ 304、
Figure imgf000003_0001
伝 送経路 314、及び参照電圧入力部 316を備える。
[0004] ドライバ 302は、試験装置の本体部から試験信号を受け取り、被試験デバイス DU Tに入力する。ドライバ 302と被試験デバイス DUTとは、 FETスィッチ 312及び伝送 経路 314を介して接続される。ドライバ 302は、レベル切替スィッチ 306、ィネーブル スィッチ 308、及び出力抵抗 310を有する。
[0005] コンパレータ 304は、被試験デバイス DUTの出力信号を受け取り、当該出力信号 の信号レベルと、与えられる参照電圧とを比較する。コンパレータ 304と被試験デバ イス DUTとは、 FETスィッチ 312及び伝送経路 314を介して接続される。また、参照 電圧入力部 316は、予め定められた参照電圧を生成し、コンパレータ 304に入力す る。 [0006] FETスィッチ 312は、与えられるゲート電圧に応じてオン状態又はオフ状態となるス イッチであり、ドライバ 302及びコンパレータ 304を、被試験デバイス DUTと接続する か否かを切り替える。このような構成により、試験装置の本体部と被試験デバイス DU Tとの間で信号の受け渡しを行う。現在、関連する特許文献等は認識していないので 、その記載を省略する。
発明の開示
発明が解決しょうとする課題
[0007] オン状態時において FETスィッチ 312は、ドライノく 302と被試験デバイス DUTとの 間に直列に設けられた抵抗と、当該抵抗の両端及び接地電位との間に設けられた容 量成分とによる等価回路で表される。当該等価回路における RC積は一定であり、低 抵抗と低容量を同時に実現することはできない。
[0008] ここで、 FETスィッチ 312のオン抵抗を小さくした場合、 FETスィッチ 312のオン時 の容量は大きくなる。この場合、 FETスィッチ312は、高周波数の信号を通過するこ とができない。このため、高周波数の信号を用いた試験を行うことが困難となる。
[0009] このため、高周波数の信号を用いた試験を行うベぐ FETスィッチ 312のオン抵抗 を大きくすることが考えられる。し力し、コンパレータ 304は、 FETスィッチ 312を介し て被試験デバイス DUTと接続される。このため、コンパレータ 304における電圧比較 は、ドライノくイネ一ブル時に FETスィッチ 312のオン抵抗の影響を受ける。
[0010] 例えば、コンパレータ 304に入力される出力信号の信号レベルは、出力抵抗 310 及び FETスィッチ 312のオン抵抗により分圧される。 FETスィッチ 312のオン抵抗を 大きくした場合、当該オン抵抗のばらつきも大きくなり、コンパレータ 304における電 圧比較精度が劣化する。
[0011] また、 FETスィッチ 312のオン抵抗は、温度、ソース'ゲート電圧、バックゲート電圧 等により変化する。当該変化は、 FETスィッチ 312のオン抵抗が大きい場合により大 きく変化する。このため、コンパレータ 304における電圧比較精度はより劣化してしま
[0012] このため本発明の一つの側面においては、上述した課題を解決することのできる試 験装置及びピンエレクトロニクスカードを提供することを目的とする。この目的は、請 求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項 は本発明の更なる有利な具体例を規定する。
課題を解決するための手段
[0013] 上記課題を解決するために、本発明の第 1の形態においては、被試験デバイスを 試験する試験装置であって、被試験デバイスに試験信号を出力するドライバと、ドラ ィバと被試験デバイスとを電気的に接続する第 1伝送経路と、第 1伝送経路に設けら れ、ドライバと被試験デバイスとを接続するカゝ否かを切り替える第 1FETスィッチと、 被試験デバイスの出力信号の電圧と、予め定められた参照電圧とを比較するコンパ レータと、第 1伝送経路において、第 1FETスィッチと被試験デバイスとの間から分岐 して、第 1伝送経路とコンパレータとを接続する第 2伝送経路と、第 2伝送経路に設け られ、コンパレータと被試験デバイスとを接続する力否かを切り替える第 2FETスイツ チとを備える試験装置を提供する。
[0014] ドライバ、コンパレータ、第 1FETスィッチ、及び第 2FETスィッチは、同一の基板に 設けられる。第 2FETスィッチのオン抵抗は、第 1FETスィッチのオン抵抗より大きく てよい。
[0015] 本発明の第 2の形態においては、被試験デバイスを試験する試験装置において、 被試験デバイスと信号の授受を行うピンエレクトロニクスカードであって、被試験デバ イスに試験信号を出力するドライバと、ドライバと被試験デバイスとを電気的に接続す る第 1伝送経路と、第 1伝送経路に設けられ、ドライバと被試験デバイスとを接続する か否かを切り替える第 1FETスィッチと、被試験デバイスの出力信号の電圧と、予め 定められた参照電圧とを比較するコンパレータと、第 1伝送経路において、第 1FET スィッチと被試験デバイスとの間から分岐して、第 1伝送経路とコンパレータとを接続 する第 2伝送経路と、第 2伝送経路に設けられ、コンパレータと被試験デバイスとを接 続する力否かを切り替える第 2FETスィッチとを備えるピンエレクトロニクスカードを提 供する。
[0016] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
図面の簡単な説明 [0017] [図 1]本発明の実施形態に係る試験装置 100の構成の一例を示す図である。
[図 2]ピンエレクトロニクスカード 20の構成の一例を示す図である。
[図 3]第 1FETスィッチ 38のオン状態時における等価回路の一例を示す図である。
[図 4]従来のピンエレクトロニクスカード 300の構成の一例を示す図である。
符号の説明
[0018] 10 · · 'パターン発生部、 12· · '判定部、 20· · 'ピンエレクトロニクスカード、 22· · '基 板、 24· · ·ドライノく、 26 · · ·レベル切替スィッチ、 28 · · '第 1イネ一ブルスィッチ、 30·
• ·出力抵抗、 32· · 'コンパレータ、 38 · · '第 1FETスィッチ、 42· · '参照電圧入力部 , 44· · '抵抗、 46、 48 · · '容量成分、 50· · '伝送経路、 52· · '第 2FETスィッチ、 54
• · '第 1伝送経路、 56 · · '第 2伝送経路、 100· · '試験装置、 200· · '被試験デバイス , 300· · '従来のピンエレクトロニクスカード、 302· · ·ドライノく、 304 · · 'コンパレータ、 306 · · ·レベル切替スィッチ、 308 · · 'ィネーブルスィッチ、 310· · ·出力抵抗、 312·
• 'FETスィッチ、 314· · '伝送経路、 316 · · '参照電圧入力部
発明を実施するための最良の形態
[0019] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0020] 図 1は、本発明の実施形態に係る試験装置 100の構成の一例を示す図である。試 験装置 100は、半導体回路等の被試験デバイス 200を試験する装置であって、バタ ーン発生部 10、ピンエレクトロニクスカード 20、及び判定部 12を備える。
[0021] パターン発生部 10は、被試験デバイス 200を試験する試験パターンを生成し、ピン エレクトロニクスカード 20に入力する。また、パターン発生部 10は、被試験デバイス 2 00が出力すべき期待値信号を生成し、判定部 12に入力する。
[0022] ピンエレクトロニクスカード 20は、パターン発生部 10と被試験デバイス 200との間に 設けられる。ピンエレクトロニクスカード 20は、パターン発生部 10から与えられる試験 パターンに応じた試験信号を被試験デバイス 200に入力し、被試験デバイス 200の 出力信号を受け取る。
[0023] 判定部 12は、ピンエレクトロニクスカード 20を介して被試験デバイス 200の出力信 号を受け取り、当該出力信号と、期待値信号とを比較することにより、被試験デバイス
200の良否を判定する。
[0024] 図 2は、ピンエレクトロニクスカード 20の構成の一例を示す図である。ピンエレクト口 -クスカード 20は、基板 22、ドライバ 24、コンパレータ 32、第 1FETスィッチ 38、第 2 FETスィッチ 52、第 1伝送経路 54、第 2伝送経路 56、及び参照電圧入力部 42を有 する。基板 22は、少なくともドライバ 24、コンパレータ 32、第 1FETスィッチ 38、及び 第 2FETスィッチ 52が設けられる。即ち、ドライバ 24、コンパレータ 32、第 1FETスィ ツチ 38、及び第 2FETスィッチ 52は、同一の基板 22に設けられる。
[0025] ドライバ 24は、パターン発生部 10から試験パターンを受け取り、当該試験パターン に応じた試験信号を被試験デバイス 200に出力する。本例にお ヽてドライバ 24は、 レベル切替スィッチ 26、第 1ィネーブルスィッチ 28、及び出力抵抗 30を有する。
[0026] レベル切替スィッチ 26は、与えられる複数の電圧のいずれかを選択する。本例に おいて、ドライバ 24には、ハイレベルの電圧 VH、ローレベルの電圧 VL、及び終端 電圧 VTが与えられる。ドライバ 24から試験信号を出力する場合、レベル切替スイツ チ 26は、ハイレベルの電圧 VH又はローレベルの電圧 VLを選択する。例えば、レべ ル切替スィッチ 26を、試験パターンに応じてハイレベルの電圧 VH又はローレベルの 電圧 VLに接続することにより、試験パターンに応じた試験信号波形を生成すること ができる。
[0027] また、コンパレータ 32により出力信号を検出する場合、レベル切替スィッチ 26は、 終端電圧 VTに接続される。また、第 1ィネーブルスィッチ 28を制御することにより、出 力抵抗 30を終端電圧 VT又はハイインピーダンスのいずれで終端するかを切り替え ることがでさる。
[0028] 第 1伝送経路 54は、ドライバ 24と被試験デバイス 200とを電気的に接続する。第 1 伝送経路 54は、ドライバ 24と伝送経路 50との間に設けられてよい。伝送経路 50は、 例えばピンエレクトロニクスカード 20と被試験デバイス 200とを接続する経路である。
[0029] 第 1FETスィッチ 38は、第 1伝送経路 54に設けられ、ドライバ 24と被試験デバイス 200とを接続する力否かを切り替える。第 1FETスィッチ 38は、例えば電界効果トラ ンジスタであって、ゲート端子に与えられる電圧により、オン状態又はオフ状態となる 。試験装置 100は、第 1FETスィッチ 38のゲート電圧を制御する制御部を更に備え てよい。
[0030] コンパレータ 32は、 2つの入力端子を有し、それぞれの入力端子に入力される信号 の電圧レベルを比較する。本例において、第 1の入力端子は、第 2伝送経路 56及び 第 2FETスィッチ 52を介して被試験デバイス 200の出力信号を受け取る。また、第 2 の入力端子は、参照電圧入力部 42から参照電圧を受け取る。
[0031] つまり、コンパレータ 32は、当該出力信号の電圧と、予め定められた参照電圧とを 比較する。例えばコンパレータ 32は、出力信号の電圧レベル力 参照電圧より大き い場合に H論理の信号を出力し、出力信号の電圧レベルが、参照電圧より小さい場 合に L論理の信号を出力する。判定部 12は、コンパレータ 32が出力する信号のバタ ーンと、パターン発生部 10から与えられる期待値パターンとを比較する。
[0032] 参照電圧入力部 42は、予め定められた参照電圧を生成し、コンパレータ 32に入力 する。参照電圧入力部 42は、例えば与えられるデジタル値に応じた電圧を出力する デジタルアナログコンバータであってよ!/、。
[0033] 第 2伝送経路 56は、第 1FETスィッチ 38と被試験デバイス 200との間における第 1 伝送経路 54から分岐して設けられ、第 1伝送経路 54とコンパレータ 32とを接続する 。第 2FETスィッチ 52は、第 2伝送経路 56に設けられ、コンパレータ 32と被試験デバ イス 200とを接続する力否かを切り替える。
[0034] 第 2FETスィッチ 52は、例えば電界効果トランジスタであって、ゲート端子に与えら れる電圧により、オン状態又はオフ状態となる。試験装置 100は、第 1FETスィッチ 3 8のゲート電圧を制御する制御部を更に備えてよい。また、当該制御部は、第 1FET スィッチ 38及び第 2FETスィッチ 52を、略同時にオン状態に制御し、略同時にオフ 状態に制御してよい。
[0035] 本例におけるピンエレクトロニクスカード 20は、第 1FETスィッチ 38と電子デバイス 200との間において、第 1伝送経路 54と第 2伝送経路 56とを接続する。このため、コ ンパレータ 32に入力される出力信号は、 VT電圧終端時に、第 1FETスィッチ 38及 び出力抵抗 30によっては分圧されない。このため、高周波数の信号を伝送すベぐ 第 1FETスィッチ 38のオン抵抗を大きくした場合に、当該オン抵抗が変動した場合 であっても、コンパレータ 32は当該オン抵抗の変動の影響を受けず、精度よく電圧 比較を行うことができる。このため、高周波数の信号を伝送すベぐ第 1FETスィッチ 38のオン抵抗を大きくした場合であっても、精度のよい試験を行うことができる。また 、第 2伝送経路 56に第 2FETスィッチ 52を設けているので、コンパレータ 32と、外部 の被試験デバイス 200等とを切り離すことができる。
[0036] 図 3は、第 1FETスィッチ 38のオン状態時における等価回路の一例を示す図であ る。オン状態時における第 1FETスィッチ 38は、抵抗 44、容量成分 46、及び容量成 分 48によりあらわされる。抵抗 44は、ドライバ 24と伝送経路 50との間に直列に設けら れる。また、容量成分 46及び容量成分 48は、抵抗 44の両端と、接地電位との間に 設けられる。
[0037] 当該等価回路において、抵抗値及び容量値の積は、一定値となる。即ち、第 1FE Tスィッチ 38におけるオン抵抗と容量成分とは反比例の関係にある。第 1FETスイツ チ 38には、ドライバ 24から被試験デバイス 200に入力される試験信号が伝送される 。このため、伝送すべき試験信号の周波数に応じて、第 1FETスィッチ 38のオン抵抗 値を定めることが好ましい。
[0038] また、第 1FETスィッチ 38及び第 2FETスィッチ 52は、ドライバ 24と被試験デバィ ス 200との間において並列に設けられる。このため、一つの FETスィッチを用いる従 来の試験装置に比べ、容量成分が増大する。しかし、被試験デバイス 200とコンパレ ータ 32との間には電流が流れない。このため、第 2FETスィッチ 52のオン抵抗は、容 量成分が十分小さくなる高抵抗であってよい。これにより、容量成分の増大を抑制す ることがでさる。
[0039] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。
[0040] 以上から明らかなように、本発明の実施形態によれば、高周波数の信号を用いた 試験を行うベぐ FETスィッチのオン抵抗を大きくした場合であっても、当該オン抵抗 の変動によるコンパレータの電圧比較精度の劣化を低減することができる。

Claims

請求の範囲
[1] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスに試験信号を出力するドライバと、
前記ドライバと前記被試験デバイスとを電気的に接続する第 1伝送経路と、 前記第 1伝送経路に設けられ、前記ドライバと前記被試験デバイスとを接続するか 否かを切り替える第 1FETスィッチと、
前記被試験デバイスの出力信号の電圧と、予め定められた参照電圧とを比較する コンパレータと、
前記第 1伝送経路において、前記第 1FETスィッチと前記被試験デバイスとの間か ら分岐して、前記第 1伝送経路と前記コンパレータとを接続する第 2伝送経路と、 前記第 2伝送経路に設けられ、前記コンパレータと前記被試験デバイスとを接続す るカゝ否かを切り替える第 2FETスィッチと
を備える試験装置。
[2] 前記ドライバ、前記コンパレータ、前記第 1FETスィッチ、及び前記第 2FETスイツ チは、同一の基板に設けられる
請求項 1に記載の試験装置。
[3] 前記第 2FETスィッチのオン抵抗は、前記第 1FETスィッチのオン抵抗より大きい 請求項 2に記載の試験装置。
[4] 被試験デバイスを試験する試験装置にお!ヽて、前記被試験デバイスと信号の授受 を行うピンエレクトロニクスカードであって、
前記被試験デバイスに試験信号を出力するドライバと、
前記ドライバと前記被試験デバイスとを電気的に接続する第 1伝送経路と、 前記第 1伝送経路に設けられ、前記ドライバと前記被試験デバイスとを接続するか 否かを切り替える第 1FETスィッチと、
前記被試験デバイスの出力信号の電圧と、予め定められた参照電圧とを比較する コンパレータと、
前記第 1伝送経路において、前記第 1FETスィッチと前記被試験デバイスとの間か ら分岐して、前記第 1伝送経路と前記コンパレータとを接続する第 2伝送経路と、 前記第 2伝送経路に設けられ、前記コンパレータと前記被試験デバイスとを接続す るカゝ否かを切り替える第 2FETスィッチと
を備えるピンエレクトロニクスカード。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6144372A (ja) * 1984-08-08 1986-03-04 Hitachi Ltd 論理ｌｓｉの試験装置
JPH08110371A (ja) * 1994-10-07 1996-04-30 Nec Corp 半導体集積回路検査装置のテストパターンメモリの制御方式
JP2001074816A (ja) * 1999-09-09 2001-03-23 Advantest Corp 半導体試験装置

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