CN113728292B - 电压驱动器电路 - Google Patents

电压驱动器电路 Download PDF

Info

Publication number
CN113728292B
CN113728292B CN202080031358.4A CN202080031358A CN113728292B CN 113728292 B CN113728292 B CN 113728292B CN 202080031358 A CN202080031358 A CN 202080031358A CN 113728292 B CN113728292 B CN 113728292B
Authority
CN
China
Prior art keywords
voltage
die
output
driver
voltage level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202080031358.4A
Other languages
English (en)
Other versions
CN113728292A (zh
Inventor
扬·保罗·安东尼·范德瓦特
艾伦·帕克斯
劳伦斯·蔡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Teradyne Inc
Original Assignee
Teradyne Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Teradyne Inc filed Critical Teradyne Inc
Publication of CN113728292A publication Critical patent/CN113728292A/zh
Application granted granted Critical
Publication of CN113728292B publication Critical patent/CN113728292B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31924—Voltage or current aspects, e.g. driver, receiver
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31905—Interface with the device under test [DUT], e.g. arrangements between the test head and the DUT, mechanical aspects, fixture

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本文公开了电压驱动器电路及其操作方法。在一些实施方案中，多个电路片设置在电压驱动器电路中，每个电路片具有时间常数，并且被控制以将驱动器输出可切换地连接到高电压电平或低电压电平，或将驱动器输出与两个电压电平断开。该电路片可提供可调整的输出阻抗，该可调整的输出阻抗可被设置成匹配不同负载的阻抗。电路片还可提供具有低功耗的可调整电压，尤其是在高速应用中。电路片还可具有可编程电容器，该可编程电容器可被调整为提供输出电压波形的可编程时域行为，诸如可编程电压峰化特性。

Description

电压驱动器电路
背景技术
电子部件诸如半导体设备、电路和印刷电路板(PCB)组件在其制造期间和之后使用测试系统诸如自动化测试装备(ATE)来进行频繁测试。为了执行这些测试，ATE可包括生成或测量测试信号的仪器，使得可在特定被测设备(DUT)上测试一系列操作状况。例如，仪器可生成施加到半导体设备的一定模式的数字或模拟信号，并且可测量作为响应的来自半导体设备的数字或模拟信号。
ATE频繁地用于将具有特定电压波形的测试信号施加到DUT的一个或多个测试点。为了生成此类测试信号，ATE可包括生成可编程电压电平的电压驱动器。电压驱动器可以是单端的，并且在用于连接到DUT上的测试点的单个输出端口处提供可编程输出电压。另选地，电压驱动器可为差分的并且生成差分电压信号以驱动将差分信号作为输入的DUT。所生成的差分电压信号包括在一对差分输出处通常具有相反相位的两个电压波形。
电压驱动器的输出处的电压电平可通过数字输入来编程，该数字输入在用户输入处指定或者根据从ATE的其余部分接收的数字信号来指定。输出粒度或可由电压驱动器根据一个或多个固定电源电压生成的不同分数电压电平的数量通常是基于由电压驱动器接收的数字信号中的二进制位的十进制排列。例如，具有8位电压电平控制的电压驱动器能够生成多至256个不同输出电压电平的排列，而具有16位电压电平控制的电压驱动器能够生成多至65,536个不同输出电压电平。
发明内容
本申请的各方面涉及电压驱动器电路及其操作方法以提供输出电压。本发明人已经认识到并理解了电压驱动器电路的使得驱动器输出处的多个特性能够被编程的设计。这些特性可包括以下中的一者或多者：电压电平、输出阻抗和/或时域行为。例如，可对可调整的输出阻抗进行编程以匹配不同负载的阻抗，从而提供具有低功耗的可调整电压，尤其是在高速应用中。此外，通过调整输出电压摆动的时域行为，可控制电压峰化行为。因此，此类驱动器可使得测试系统能够生成更可靠或更快速地测试被测的半导体设备的波形。
根据一些实施方案，提供了一种电压驱动器。该电压驱动器包括驱动器输出和多个电路片。每个电路片包括时间常数，以及一个或多个开关，该一个或多个开关被配置为将驱动器输出可切换地连接到第一电压电平或第二电压电平。多个电路片中的开关被配置为将具有第一时间常数的至少第一电路片与第一电压电平断开并且将第一电路片连接到第二电压电平，以及将具有第二时间常数的至少第二电路片与第二电压电平断开并且将第二电路片连接到第一电压电平，使得驱动器输出处的输出波形中的上升沿具有峰化特性。
该峰化特性可以是电压峰值的峰值量值。输出信号波形可包括具有基于第一时间常数的第一时间速率的第一部分以及在第一部分之后的具有基于第二时间常数的第二时间速率的第二部分。第一部分和第二部分限定电压峰值。
第二可编程时间常数可大于第一可编程时间常数。多个电路片中的开关可被进一步配置为将第一电路片与第二电压电平断开并且将第一电路片连接到第一电压电平，以及将第二电路片与第一电压电平断开并且将第二电路片连接到第二电压电平，使得驱动器输出处的输出波形中的下降沿具有可编程峰化特性。
第二时间常数可为可编程时间常数，并且第二电路片可包括：电阻器，电阻器具有第一电阻器端子和第二电阻器端子；片输出，片输出连接到第一电阻器端子和驱动器输出；电容器，电容器具有可编程电容并连接到第二电阻器端子。可编程时间常数可基于电容器的可编程电容。
一个或多个开关可被配置为将电阻器的第二电阻器端子可切换地连接到第一电压电平或第二电压电平，或者将第二电阻器端子与第一电压电平和第二电压电平可切换地断开，使得电压驱动器电路在驱动器输出处具有可编程输出阻抗。一个或多个开关还可包括第一开关和第二开关，第一开关被配置为将第二电阻器端子选择性地连接到第一电压电平，第二开关被配置为将第二电阻器端子选择性地连接到第二电压电平，使得电压驱动器电路在驱动器输出处具有可编程输出电压。
第一开关和第二开关可以是硅金属氧化物半导体(MOS)晶体管。每个电路片中的电阻器可包括多晶硅。
第一开关可包括串联耦接在第一电压电平和第二电阻器端子之间的第一晶体管和第三晶体管，并且第二开关可包括串联耦接在第二电压电平和第二电阻器端子之间的第二晶体管和第四晶体管。第一晶体管、第二晶体管、第三晶体管和第四晶体管可以是硅金属氧化物半导体(MOS)晶体管。第三晶体管可具有比第一晶体管更高的特征操作电压，并且第四晶体管可具有比第二晶体管更高的特征操作电压。
多个电路片可为第一组电路片；第一组电路片的每个片输出可通过具有第一电阻的第一电路路径连接到驱动器输出。电压驱动器电路还可包括第二组电路片；第二组电路片的每个片输出可通过第二电路路径连接到驱动器输出，第二电路路径包括一个或多个电阻器以使得第二电路路径包括第二电阻；并且第二电阻大于第一电阻。
根据一些实施方案，提供了一种电压驱动器。电压驱动器包括驱动器输出和多个电路片。每个电路片包括：片输出，片输出连接到电阻器的第一电阻器端子和驱动器输出；和一个或多个开关，一个或多个开关被配置为将电阻器的第二电阻器端子可切换地连接到第一电压电平或第二电压电平，或者将第二电阻器端子与第一电压电平和第二电压电平两者可切换地断开。每个电路片还包括可编程电容器，可编程电容器耦接到第二电阻器端子。
多个电路片可包括：第一电路片，第一电路片具有连接到第一电压电平的第一可编程电容器，第一电路片具有第一时间常数；第二电路片，第二电路片具有连接到第二电压电平的第二可编程电容器，第二电路片具有与第一时间常数不同的第二时间常数。电压驱动器可被配置为在驱动器输出处输出具有可编程峰化特性的信号波形，信号波形包括具有基于第一时间常数的第一时间速率的第一部分以及在第一部分之后的具有基于第二时间常数的第二时间速率的第二部分，第一部分和第二部分限定电压峰值。峰化特性可以是电压峰值的峰值量值。
根据一些实施方案，提供了一种用于操作电压驱动器的方法。电压驱动器包括各自具有可编程时间常数的多个电路片。方法包括从控制器接收包括对目标时域特性的指示的第一数据。响应于接收到第一数据，在电压驱动器的驱动器输出处生成具有目标时域特性的信号波形。生成信号波形包括调整一个或多个电路片的可编程时间常数。
所生成的信号波形可包括具有第一时间速率的第一部分以及在第一部分之后的具有第二时间速率的第二部分，第一部分和第二部分限定电压峰值。目标时域特性可以是电压峰值的峰值量值。生成信号波形还可包括：经由多个电路片中的至少第一电路片将第一电压电平连接到驱动器输出；经由多个电路片中的至少第二电路片将第二电压电平连接到驱动器输出；调整第一电路片的第一可编程时间常数，使得信号波形的第一部分的第一时间速率基于第一可编程时间常数；以及调整第二电路片的第二可编程时间常数，使得信号波形的第二部分的第二时间速率基于第二可编程时间常数。
第二电压电平可高于第一电压电平。信号波形的第一部分和第二部分可限定上升沿，并且其中生成信号波形还包括：将第一电路片与第一电压电平断开并且将第一电路片连接到第二电压电平；以及将第二电路片与第二电压电平断开并且将第一电路片连接到第一电压电平。
第二可编程时间常数可大于第一可编程时间常数。多个电路片中的每个电路片还可包括可编程电容器，可编程电容器经由电阻器连接到驱动器输出。调整可编程时间常数可包括调整可编程电容器。多个电路片中的每个电路片可包括连接到驱动器输出的电阻器，以及被配置为将电阻器可切换地连接到第一电压电平或第二电压电平的多个开关。开关可以是硅金属氧化物半导体(MOS)晶体管。
方法还可包括：从控制器接收包括对目标电压的指示的第二数据；通过将第一数量的电路片选择性地连接到第一电压电平，并且将第二数量的电路片选择性地连接到第二电压电平，将驱动器输出处的输出电压调整至目标电压。
方法还可包括：从控制器接收包括对目标输出阻抗的指示的第三数据；通过经由多个电路片中的一个或多个电路片将第一电压电平或第二电压电平选择性地连接到驱动器输出来调整电压驱动器的驱动器输出处的可编程输出阻抗以匹配目标输出阻抗，由此驱动器输出处的输出阻抗具有多个可编程输出阻抗值中的一者。
方法还可包括：利用编码器接收第一数据和第二数据；利用编码器基于所接收的第一数据和第二数据来生成驱动器控制信号；向多个电路片中的开关的控制端子提供驱动器控制信号，使得一个或多个电路片连接到第一电压电平或第二电压电平。
上述为由所附权利要求书限定的本发明的非限制性内容。
附图说明
各种方面和实施方案将结合以下附图描述。应当理解，附图未必按比例绘制。在附图中，不同图中所示的每个相同或近乎相同的部件由相同的标号表示。为了清晰起见，并非对每张附图中的每个部件都进行了标记。
图1是其中可应用根据本申请的方面的电压驱动器电路的自动化测试系统的示例性实施方案的示意图；
图2A是示出根据本申请的一个方面的示例性引脚电子器件(PE)的示意图；
图2B是在示例性信号转变期间的驱动器输出处的输出电压波形相对时间；
图2C是根据一些实施方案的示例性电压驱动器电路中的电路片的示意图；
图3是根据一些实施方案的示例性电压驱动器电路中的一组电路片的示意图；
图4是根据一些实施方案的具有堆叠晶体管配置的示例性电路片的示意图；
图5是根据一些实施方案的具有可调整时间常数的多组电路片的示意性电路图；
图6是根据一些方面的若干示例性波形的曲线图；
图7是根据一些实施方案的分段电压驱动器电路的示意图。
具体实施方式
本发明人已经认识到并理解了电压驱动器电路的使得驱动器输出处的多个特性能够被编程的设计。这些特性可包括以下中的一者或多者：电压电平、输出阻抗和/或时域行为。例如，可对可调整的输出阻抗进行编程以匹配不同负载的阻抗，从而提供具有低功耗的可调整电压，尤其是在高速应用中。此外，通过调整输出电压摆动的时域行为，可控制电压峰化。因此，此类驱动器可使得测试系统能够生成更可靠和/或更快速和/或更准确地测试被测的半导体设备的波形。
根据一些实施方案，可利用多个电路片来实现电压驱动器。对电压驱动器的可编程控制可通过设置每个电路片内的改变该电路片的输出特性的开关来实现。片输出可连接在一起以便共同为电压驱动器提供输出。开关可被配置为将电路片的部件连接到多个电压源中的一者。每个切片内的连接到多个电压源中的每一者的部件的数量以及不连接到电压源中的任一者的此类部件的数量可影响电路片的输出处的多种特性。电路片的输出处的特性可组合以影响电压驱动器电路的输出处的特性，包括电压、阻抗和/或时域特性。
在一些实施方案中，多个电路片可成组配置。每组内的电路片的部件可为相同的，但不同组可具有不同部件。例如，连接到电压源的部件可以是电阻器。每组内的电路片可具有相同电阻的电阻器，但不同组中的片可具有不同值的电阻器。通过控制每个组内的其中电阻器连接到多个电压源中的每个电压源的片的比率，可设置输出电压。通过控制连接到电压源的此类部件的数量，可设置其他特性(诸如阻抗或时域特性)。
当所有驱动器片被停用(有时也称为“三态”)时，本申请的各方面可从电压驱动器提供输出引脚处的低泄漏电流。在一些实施方案中，所公开的驱动器可提供至少四个方面：(1)用于准确地设置多个可编程电压电平的分割，(2)用于调整输出电阻或阻抗(例如，调整到50欧姆)的分割，(3)时域特性诸如反转片峰化(ISP)，这将在下文更详细地讨论，以及(4)当所有开关处于三态时启用来自整个驱动器的低输出泄漏电流的开关设计。例如，根据本申请的各方面的电压驱动器可跨整个输出电压范围在输出引脚处提供几nA或更少的泄漏电流电平，这在ATE中是可期望的。
根据一些实施方案，提供了一种用于操作电压驱动器的方法。电压驱动器包括多个电路片。方法包括从控制器接收第一数据，该第一数据包括对驱动器输出波形的各方面的目标时域行为的指示。响应于接收到第一数据，调整各组片的可编程时间常数和信号极性以获得期望的波形整形，包括峰化行为。波形行为是多个可编程行为中的一者。
图1是其中可应用根据本申请的方面的电压驱动器电路的自动化测试系统的示例性实施方案的示意图。图1示出了根据本申请中公开的方法的包含测试计算机12的测试系统10，该测试计算机控制测试器16以对被测设备(DUT)20执行测试。在一些情况下，测试器16可以是使用本领域已知的技术来构造的自动化测试装备(ATE)。DUT 20可以是用于测试的任何合适的设备。例如，DUT 20可为半导体设备。ATE 16可包含用于生成和/或测量针对DUT 20的测试信号14的电路。ATE 16可包括被配置为生成或测量不同类型的模拟或数字信号的多个仪器。
根据本申请的一个方面，ATE 16内的一些仪器可以引脚电子设备(PE)的形式实现，该PE具有PE驱动器，该PE驱动器生成具有设计量值和定时的输出电压信号以提供给被测设备(DUT)。例如，生成和/或测量数字信号的数字测试仪器可用此类PE电路来实现。不管其中使用PE的仪器的具体类型如何，PE均可被实现为包括大量晶体管诸如互补金属氧化物半导体(CMOS)晶体管的集成电路(IC)。
应当理解，图1是自动化测试系统的极大简化的表示。例如，尽管未示出，但测试系统10可包括控制ATE 16内的仪器的操作的控制电路。另外，测试系统10可包括处理电路以处理测量结果并且确定DUT 20是否正在正确地操作。另外，图1示出了ATE 16与DUT 20之间的单个信号路径。本领域的技术人员将会理解，测试现代DUT可能需要生成并测量数百个或数千个测试信号。因此，如本文所述的电路可在ATE 16内复制多次并且被控制以提供用于测试DUT 20的同步测试信号。此外，尽管图1示出了其中正在测试单个DUT 20的场景，但测试系统10可被配置为测试多个设备。
无论生成或测量测试信号的仪器或其他部件的数量以及被测设备的数量如何，测试系统10均可包括在DUT 20与ATE 16内的仪器之间路由信号的信号递送部件。
此外，应当理解，如图所示的其他部件是示例性的而非限制性的。例如，尽管测试计算机12在图1中被示为个人计算机(PC)，但应当理解，可使用任何合适的计算设备来实现测试计算机，例如，移动设备或计算机工作站。测试计算机12可连接到网络并且能够通过网络访问资源和/或与连接到网络的一个或多个其他计算机进行通信。
图2A是示出根据本申请的一个方面的示例性PE 200的示意图。PE 200包括电压驱动器电路210，该电压驱动器电路耦接到第一电源电压VDDO和第二电源电压VSSO，并且被配置为响应于从编码器204接收的驱动器控制信号202而在输出VOUT处提供输出电压。编码器204可基于从控制器206接收的输入数据205来生成驱动器控制信号202。应当理解，驱动器控制信号202可以是多个控制信号的聚合，该多个控制信号设置电压驱动器电路210内的多个部件的配置以控制处于VOUT的输出电压。虽然图2A中示出了驱动器控制信号202的单个信号路径，但应当理解，本发明的实施方案不限于此，并且在一些实施方案中，驱动器控制信号202内的单独控制信号可被施加到电压驱动器电路210内的部件的多个控制端子。例如，编码器204可向电压驱动器电路210内的多个开关和可编程电容器的每个控制端子供应控制信号。控制信号中的一者或多者可以高速操作，诸如以实现两个电压电平之间的快速切换，而其余的控制信号可以低速操作以在高速操作开始之前配置驱动器，诸如以控制电压电平和/或其他驱动器特性。
仍然参考图2A，控制器206包括逻辑、处理器和/或存储器元件，并且可设置在PE200的内部或外部。来自控制器206的输入数据205可为其数据速率是多个Gbps(诸如多至10Gbps)的数量级的高速数据。输入信号205可以是其数据速率为5Gbps、20Gbps、介于1Gbps和100Gbps之间、或介于5Gbps和50Gbps之间的高速数据流，但应当理解，本文公开的技术的各个方面可以与具有任何带宽的数据流一起使用。在一些实施方案中，输入数据205包括具有期望输出电压电平相对时间的值的数据流。输入数据205还可包括指示目标输出阻抗和时域峰值行为的配置数据。编码器204被配置为基于所接收的输入数据205来生成驱动器控制信号202，从而配置电压驱动器电路210以生成处于VOUT的输出电压，该输出电压具有基本上对应于输入数据205中指示的值的波形。在一些实施方案中，DUT可经由PE外部上的DUT引脚连接到VOUT。
根据本申请的一个方面，发明人已经认识到并理解，当PE诸如PE 200用于以多个Gbps(诸如多至10Gbps)的数量级的高数据速率测试DUT时，在提供对输出电压电平、输出阻抗和输出波形的时域行为(诸如峰化和转换速率)的精确控制方面存在挑战。如下面将详细描述的，电压驱动器可用于解决这些挑战中的一些或全部。
参见图2A，本申请的一个方面涉及在电压驱动器电路210的输出处提供可调整的输出电阻ROUT，使得其可被设定为期望值，诸如以基本上匹配连接到DUT引脚的DUT的负载电阻RLoad。以这种方式匹配负载电阻减小了由于阻抗失配而从电压驱动器电路传输到负载的信号的衰减。减小的衰减在高数据速率下可能是特别期望的。本发明人已认识到并理解，当RLoad变化时，例如当测试不同类型的DUT时，或者考虑到相同类型的DUT上的环境和管芯上制造变化，可调整输出电阻ROUT。对于高频操作，考虑到电路中的电抗部件，本申请的各方面可类似地应用于输出阻抗的可调整性。
根据本申请的一个方面，电压驱动器电路包括一组或多组电路片。组内的电路片并联连接在VSSO和VDDO之间。每个电路片还包括片输出，其中组内的电路片的片输出耦接到相同节点。在每个电路片内，电阻器将片输出可切换地连接到电源电压中的一者或多者。在至少一组电路片中，片输出连接到电压驱动器电路的驱动器输出。发明人已经认识到并理解，将驱动器输出连接到VSSO或VDDO中的一者的电阻器通过电阻器的电阻并因此通过将选定数量的电路片连接到驱动器输出来贡献ROUT，输出电阻ROUT可基于在选定数量的电路片中的ROUT的并联组合来进行编程。
根据一些实施方案，每个电路片内的电阻器的第一电阻器端子连接到片输出。每个电路片包括开关，该开关耦接到来自编码器的控制信号并且由该控制信号控制以将电路片内的电阻器的第二电阻器端子可切换地连接到VDDO和VSSO中的一者，或者与VDDO和VSSO两者断开连接。当片输出连接到驱动器输出时，输出电阻ROUT基于具有连接到VDDO或VSSO的电阻器的电路片的并联组合。这些电路片也可被称为“激活”。其电阻器与VDDO和VSSO断开的电路片可称为“断开”或“去激活”。
根据一些实施方案，电路片可被实现为具有相同设计并且具有相同数量的电路元件的电路模块以简化电路设计，但并不要求所有电路片都以相同方式实现。在一些实施方案中，开关是金属氧化物半导体场效应晶体管(MOSFET)，诸如但不限于硅(Si)MOSFET。在一个实施方案中，电路片包括Si CMOS并且使用本领域已知的硅半导体制造技术来制造。发明人已理解并认识到，用Si CMOS技术实现电压驱动器电路的一部分或全部可减小功耗。在这样的具体实施中，每个电路片可被控制为处于三种状态中的至少一种：高状态，其中开关将电阻器连接到VDDO；低状态，其中开关将电阻器连接到VSSO；以及三态，其中第一电阻器端子未连接到VDDO或VSSO，并且因此处于浮动状态。
本申请的各方面还提供对驱动器输出处的输出电压的控制。在一些实施方案中，一组电路片的片输出处的输出电压可通过以下方式来调整：选择性地将第一数量的电路片连接到VDDO，并且选择性地将第二数量的电路片连接到VSSO，或者将第一比率的电路片连接到VDDO，并且选择性地将第二比率的电路片连接到VSSO。在一些实施方案中，将电路片连接到VDDO或VSSO包括控制电路片内的开关以将电阻器的第一电阻器端子连接到VDDO或VSSO。应当理解，当组内100％的已激活电路片连接到VDDO时，片输出处的开路输出电压将为VDDO。类似地，当100％的已激活电路片连接到VSSO时，片输出处的开路输出电压将为VSSO。因此，当某个比率的已激活电路片连接到VDDO并且已激活电路片的其余部分连接到VSSO时，输出电压将处于VSSO和VDDO之间的中间电平。
因为通过已激活片的数量来调整输出电阻，并且通过已激活片内连接到VDDO的片相对连接到VSSO的片的比率来调整输出电压，所以本申请的各方面可提供输出电阻和输出电压的独立可调整性。
步数或驱动器的输出电压可被设定为的不同值的数量取决于在两个电源电压之间并联设置的电路片的数量。可改变驱动器的输出电压的步长或粒度取决于由最小步长相对于最大步长表示的电压之间的差值除以步数。对相对较大电压范围内的输出电压的更精细控制可通过电路片组来提供，其中每个组提供可以不同步长控制的输出电压。这些组的输出电压可组合以提供电压驱动器的输出。
在一些实施方案中，电压驱动器电路还可包括用作分段分压器梯的分段片组。第一组最高有效位(MSB)片或“粗略片”具有直接连接到驱动器输出的片输出，而第二组较低有效位(LSB)片或“精细片”具有通过一个或多个电阻器的串连接到驱动器输出的片输出。可提供多于一个LSB区段，并且因此可提供多于一组的LSB或精细片，以提供附加的精细可调整性。粗略片和精细片经由电阻器梯的网络连接到驱动器输出，使得粗略片的片输出处的电压改变有助于粗略步长，该粗略步长比由精细片的片输出处的类似电压改变水平引起的精细步长更大。如本文所述的分段电压驱动器电路可使用本领域中已知的任何分压器电阻梯网络，诸如但不限于R-2R梯、R-8R梯。除了在驱动器输出处提供对输出电压的粗略和精细水平的调整之外，应当理解，这种分段分压器梯还提供类似粗略和精细水平的输出电阻可调整性，其中在粗略片的片输出处的输出电阻的改变有助于ROUT中的粗略步长(与在精细片的片输出处的输出电阻的相同改变所得的步长相比)。
图2B是在示例性信号转变期间的驱动器输出处的输出电压波形相对时间的示意图。图2B示出了具有低电平(示为电平213)和高电平(示为电平215)的数字波形的一部分。利用如本文所述的驱动器，对应于电平213和215的电压电平可在编程控制下通过调整多组电路片中的每一者中连接到VDDO或VSSO的电路片的数量的比率来设置。在编程控制下，输出电阻可通过调整每组内连接到VDDO或VSSO中的一者(相对于与两者断开)的电路片的数量来设置。
除了控制输出电阻和输出电压之外，本申请的各方面还提供对时域行为的控制，诸如电压驱动器电路的输出波形的可编程峰化特性。图2B示出了当电压驱动器接收到指示输出电压从电平213增加到更高电平215的数据信号205时的波形212中的示例性峰化行为。与瞬间转变不同，各种电路部件中的延迟致使波形212具有上升部分216，并且通常超越目标电平215直到峰值214，并且然后具有下降部分218。上升部分216和下降部分218可限定上升沿221。类似地，波形212还可具有下降沿223，如图2B所示。峰化是指上升部分216、下降部分218和峰值部分214的波形形状，包括峰值214相对于稳定输出电压电平215的峰值量值。本发明人已理解到并认识到，在峰化期间，峰值214处的瞬时电压可能过冲并因此超过期望电压电平215，并且如果不受控，则可能不期望地超过PE或DUT的合规电压电平。根据本申请的一个方面，已激活电路片的时间常数的配置影响电压驱动器电路的输出处的时域特性，诸如时间速率或上升部分216和下降部分218的电压相对于时间的变化率。通过选择片的适当时间常数，可控制峰化行为。
发明人已经认识到并理解，如上文部分所述的电压驱动器电路中的每个电路片可具有用于基于电路片内的电阻和电容的乘积进行电压转变的可编程时间常数τ。
根据一些实施方案，可编程电容器可被提供并连接到每个电路片中的电阻器。根据本申请的一个方面，当数据信号205中指示的电压从电平213增加到电平215并且被施加到电压驱动器时，连接到VDDO的已激活电路片趋于致使输出电压在与数据信号205所指示的方向相同的方向上移动，因为VDDO高于电压电平213。这些趋于致使输出电压在与数据信号205所指示的方向相同的方向上移动的已激活片可被称为“非反转片”。类似地，趋于致使输出电压在与数据信号205所指示的方向相对的方向上移动的已激活片可被称为“反转片”。
在图2B所示的示例中，在上升沿221期间，连接到VDDO的片可被称为“非反转片”。此类非反转片可先前连接到VSSO，并且被控制为与VSSO断开并替代地连接到VDDO以驱动输出信号上升到目标电压电平，从而生成上升沿。连接到VSSO的片可被称为“反转片”，因为VSSO低于电压电平213并且与驱动信号205所指示的电压电平从213上升到215的要求相反。此类反转片可先前连接到VDDO并且被控制为与VDDO断开并替代地连接到VSSO。应当理解，在此类示例中，下降沿223可通过将非反转片连接到VSSO并且将片反转到VDDO来生成。
发明人已经理解并认识到，波形212中的上升部分216的时间速率由非反转片中的时间常数主导，而下降部分218中的时间速率由反转片中的时间常数主导。通过选择性地控制反转片以具有较长时间常数τ1，可调整下降部分218以具有与上升部分216相比更低(或更小)的时间速率。类似地，可通过选择性地控制非反转片以具有特定时间常数τ1来调整上升部分216的时间速率。本文所述的技术有时可被称为反转片峰化(ISP)技术。虽然反转片和非反转片均可具有可编程时间常数，但应当理解，并不要求所有片的时间常数是可调整的。例如，一个或多个未反转片可包括固定时间常数，而仅反转片具有可编程时间常数，或反之亦然。非反转片和反转片两者中的时间常数也可都具有被设计成提供期望峰化特性的固定值。
本发明人已经理解到并认识到，可通过独立地或组合地调整非反转时间常数和反转时间常数来控制峰化特性，诸如峰值214的形状和/或量值。例如，当上升部分216被控制为具有更高(或更大)的时间速率时，波形212可具有更显著的过冲，从而导致相对于电压电平215更高的峰值电压214。在一些实施方案中，τ1和τ2可分别通过选择性地设置非反转电路片和反转电路片内的可编程电容来调整。
尽管具有较长时间常数的反转片的操作导致所述峰化行为，但应当理解，通过操作具有较长时间常数的非反转片，可获得较慢总体信号转换速率，这提供了一种形式的转换速率控制。有时有用的是减小波形转换速率，例如以使与其他信号的干扰最小化，并且本文所公开的实施方案也可用于此类目的。
本申请的一些方面涉及用于操作如本文所述类型的电压驱动器电路的方法。在一个实施方案中，方法包括调整可编程输出阻抗、输出电压和输出波形中的可编程时域特性(诸如电压峰化特性)。可在用于测试DUT的PE操作之前和期间，通过例如向编码器提供一个或多个控制参数来执行调整，该一个或多个控制参数指定要激活的电路片的数量，并且如果是，则指定要连接到哪个电源电压以及已激活片的可编程电容。此类调整可响应于指示需要电压输出的改变的用户输入或编程输入而进行。在一些实施方案中，控制参数可存储在PE上的存储器中，诸如控制器206内的存储器，如图2A所示。
图2C是根据一些实施方案的示例性电压驱动器电路中的电路片220的示意图。电路片220包括：具有连接到片输出VOUT的第一电阻器端子230的电阻器Rslice、连接在VDDO与Rslice的第二电阻器端子228之间的第一开关224，以及连接在VSSO与第二电阻器端子308之间的第二开关226。因此，片输出VOUT通过与电阻器slice串联的开关224、226中的一者连接到电源电压VDDO/VSSO中的一者。本发明人已经理解并认识到，电源电压和片输出之间的开关和串联Rslice布置是在片输出处提供大输出电压范围(当片输出连接到断开负载时，处于VSSO和VDDO之间的几乎全轨到轨电压范围内)的低功耗配置。开关224和226被控制为分别响应于在开关224和226的控制端子处接收的控制信号vi_h和vi_l而打开/闭合。
仍然参见图2B，电路片220包括电容器Cpeak，该电容器具有连接到第二电阻器端子228的第一电容器端子和连接到电压V1的第二电容器端子。根据一些实施方案，电压V1可为PE内的电源电压或参考电压诸如接地。电容器Cpeak可具有可调整电容，并且用于调整电路片220在信号转变附近的时间常数，使得可调整时域行为(诸如片输出VOUT处的电压的峰化)。电容器Cpeak可包括控制端子，使得基于在Cpeak的控制端子处接收的控制信号v_c来调整电容器Cpeak的电容值。控制信号v_c连同控制信号vi_h和vi_l可作为驱动器控制信号202的一部分从编码器204接收，如图2A所示。
下面将参考图3至图7描述本申请的若干实施方案的细节。
图3是根据一些实施方案的示例性电压驱动器电路中的一组电路片300的示意图。该组电路片300包括多个即N个电路片302，其各自并联连接在电源电压VDDO和VSSO之间。虽然图3示出了每个电路片302彼此基本上相同，但应当理解，本申请的各方面并不限于此，并且不要求一组内的电路片是相同的。
在图3所示的实施方案中，电路片302包括：具有连接到片输出312的第一电阻器端子310的电阻器Rslice、连接在VDDO与Rslice的第二电阻器端子308之间的第一开关304，以及连接在VSSO与第二电阻器端子308之间的第二开关306。片输出312一起连接到该组片的电压输出322。在每个电路片302内，片输出312通过与电阻器slice串联的开关304、306中的一者连接到电源电压中的一者。本发明人已经理解并认识到，电源电压和片输出之间的开关和串联Rslice布置是在片输出处提供大输出电压范围(当片输出连接到断开负载时，处于VSSO和VDDO之间的几乎全轨到轨电压范围内)的低功耗配置。在一些实施方案中，利用Si CMOS来实现开关304和306以减小制造成本并减小功耗。应当理解，虽然Rslice由图3中的单个电阻器符号表示，但Rslice的具体实施不限于单个电阻器并且可包括例如一个或多个电阻器以及电路上的其他部件中的静态电阻和动态电阻的结合。
仍然参考图3，每个电路片302内的开关304和306可例如由如图2A所示的驱动器控制信号202控制，以选择性地将Rslice连接到电源电压VDDO、VSSO中的一者或不连接到任何电源电压。控制器诸如如图2A所示的控制器206可配置组300以停用no数量的电路片370，其中开关304和306均被关断。电路片350和360是已激活片，在开关306关断时通过接通开关304使nh数量的“高”片连接到VDDO，并且在开关304关断时通过接通开关306使nl数量的“低”片连接到VSSO。可选择已去激活片的数量nh+nl以调整该组电路片300在输出IO_DUT处的输出阻抗，同时可通过对已激活片内的数量nh和nl进行编程来调整电压输出322处的输出电压电平。
图3示出了开关304和306各自由单个晶体管实现。应当理解，开关可以其他方式实现，并且不限于此。
图4是根据一些实施方案的具有堆叠MOSFET配置的电路片的示例性具体实施的示意图。在如图4所示的电路片402中，片输出vo耦接到电阻器406的第一电阻器端子410。第一晶体管411和第三晶体管413串联耦接在第二电阻器端子408和电源电压vddo之间。第二晶体管412和第四晶体管414串联耦接在第二电阻器端子408和电源电压vsso之间。
图4中的电路片402与图3中的电路片302不同的一个方面是，在图4中两个串联堆叠晶体管411、413(412,414)用于形成第一开关(第二开关)以将电阻器406连接到电源电压vddo(vsso)，而不是图3中的将Rslice连接到VDDO(VSSO)的一个开关304(306)。根据本申请的一个方面，图4中的堆叠晶体管配置可提供从开关到输出引脚410/从输出引脚到开关的减小的泄漏电流。在一些实施方案中，开关411、412、413、414是Si MOSFET，其中开关411和412具有与开关413和414相比更低的特征操作电压、更快的固有开关能力和更大的泄漏电流。在一些实施方案中，在堆叠开关411和413内，开关411由高数据速率输入数据信号vi_h控制，从而以多Gbps的数量级(诸如多至10Gbps)的速度选择性地接通和关断。根据一个方面，当开关411关断时，堆叠开关413可减少vddo和电阻器406之间的电流路径中的泄漏电流。在图4所示的示例中，当开关411关断时，可通过经由控制信号vi_hizn闭合节点431和vrgh之间的开关421并且经由相同的控制信号vi_hizn将晶体管413的栅极处的开关423从vrgcascp抛置到vddo来减小泄漏电流。取决于vrgh的电压，这可在晶体管413的栅极端子和源极端子处实现强烈地关断所述开关的电压，从而减小通过堆叠开关411和413从vddo到vo的不期望泄漏电流。在一些实施方案中，堆叠开关411和413被实现为堆叠晶体管。类似地，当开关412关断时，通过经由控制信号vi_hizp闭合节点432和vrgl之间的开关422并且经由相同的控制信号vi_hizp将晶体管414的栅极处的开关424从vrgcascn抛置到vsso，堆叠开关414可减小vsso和电阻器406之间的电流路径中的泄漏电流。取决于vrgl的电压，这可在晶体管414的栅极端子和源极端子处实现强烈地关断所述晶体管的电压，从而减小通过堆叠晶体管414和412从vo到vsso的不期望泄漏电流。在一些实施方案中，开关413和414由其栅极端子处的固定电压vrgcascp、vrgcascn控制。在一个实施方案中，开关411、412是特征操作电压为开关413、414的特征操作电压的约一半的Si MOSFET。
仍然参见图4，当电路片402内的开关被操作以将片输出410连接到电源电压中的一者时，片输出vo和连接的电源电压之间的电阻取决于若干因素，包括电阻器406的电阻，以及从片输出到连接的电源电压的电流路径中的开关的导通电阻。在图4所示的示例中，电阻器406的电阻为片输出处的总输出电阻的约80％至100％，并且两个堆叠开关411、413或412、414的总导通状态电阻为片输出处的总输出电阻的约20％至10％。片输出vo处的总输出电阻的目标为N*50欧姆，其中N是旨在用于合成50欧姆的总输出阻抗的驱动器片的数量。在一些实施方案中，电阻器406是单个分立电阻器。在一个非限制性示例中，电阻器406包括多晶硅电阻器。
进一步关于图4，电路片402包括连接到第二电阻器端子408的电容器Cpeak。电容器Cpeak可用于调整电路片402在信号转变附近的时间常数，使得可调整时域行为(诸如片输出vo处的电压的峰化)。电容器Cpeak可以任何合适的方法实现，并且可包括控制端子以使得基于在控制端子处接收的控制信号来调整电容器Cpeak的电容值。
图5是具有可调整时间常数的多组电路片(诸如如图2C所示的电路片)的示意性电路图。在图5中，电路550是表示第一组(组0)非反转电路片的戴维南等效电路，而电路570是表示第二组(组1)反转电路片的戴维南等效电路。电路550中的非反转电路片连接到电压Vox，而电路570中的反转电路片连接到电压V1x。Vox和V1x是分别立即跟随驱动数据信号及其反相的戴维南等效电压。当驱动数据信号指示输出电压的增加时，Vox增大而V1x减少，反之亦然。
仍然参见图5，组0和组1中的电导涉及其相应组中的有源片的数量。G0/1表示片内的FET开关电导，而g0/1表示在输出Vout处共同连接的片电阻器。在一些实施方案中，Gx趋于大于gx(x＝{0,1})，例如大几乎10倍。为简单起见，假设Gx远大于gx，使得V、G、C组合可近似被视为具有时间常数τx＝Cx/Gx的新电压源。然后，有效电路550和570退化成两个电压源，从而在相反方向上移动并且以不同时间常数τ0和τ1电阻性地耦接在Vout。然后，输出电压Vout是这两个电压源的加权总和，其中权重与gx成比例，来自每个电压源的贡献在图5中的简化电路模型的上下文中称为“贡献给Vout的电压”。在一些实施方案中，Cx可表示可编程电容器，诸如单独的或与电路片中的其他电容源结合的如图4所示的Cpeak。
图6是可利用如本文所述的驱动器电路生成的若干示例性波形的曲线图。数据曲线图600示出了在如图5中的电路图所示的对应节点处的模拟波形Vout。在施加50Ω的外部负载电阻以将Vout端接至接地的情况下模拟波形Vout。在该示例中为反转片的组1被配置为具有比在该示例中为非反转片的组0慢约200ps的时间常数。由组0和组1贡献给Vout的电压被示为Vout+和Vout-。如数据曲线图600所示，Vout是所有片组电压Vout+和Vout-的总和并且表现出峰化行为，其中上升部分616由Vout+内的上升部分626的时间常数主导，并且下降部分618由Vout-内的下降部分638的时间常数主导。因此，可通过单独地或组合地调整组0和组1内的片的时间常数来调整峰化行为，诸如峰值614的量值。
因此，本申请的各方面通过调整一个或多个电路片的时间常数来提供峰化行为的可调整性，同时维持输出阻抗和输出电压电平的独立可调整性，如上所讨论。控制峰化行为具有以下的优点：确保来自电压驱动器电路的瞬时电压输出保持在通常被限定为补偿从测试器16到DUT 20的路径14中的信号损耗的电压约束的范围内。例如，并且参考图6，峰化电压可被限定为峰值614和稳态电压电平605之间的差值。在一些实施方案中，输出电压峰间摆动可大约增加超过目标稳定电压范围的峰化电压的两倍，以应对峰化行为期间的过冲。在一些实施方案中，非反转片和反转片的时间常数被配置成使得峰化电压介于稳定输出电压电平的1％和30％之间、介于2％和20％之间、或介于5％和15％之间。反转片峰化方法产生可绝对编程的峰化电压。对于较小的稳定电压范围，这允许采用非常大的峰化百分比，如果稳定电压摆动较小(例如，几个100mV)，则该峰化百分比可例如超过100％。
在一些实施方案中，编码器204可被编程为将可编程驱动器输入信号映射至适当的驱动器特性。在一些实施方案中，可针对驱动器执行校准或计算，使得可以确定针对足够数量的驱动器控制输入信号的代表性组合给出的输出电压、阻抗和时间常数。可在变化的负载状况(诸如负载电阻和期望的输出电压电平)下重复校准。作为校准的结果，对于一组期望的驱动器特性，可选择尽可能接近地递送那些特性的一组驱动器控制输入信号。
图7是根据一些实施方案的分段电压驱动器电路的示意图，其中可使用多组电路片来扩展可由驱动器电路生成的电压的范围。图7示出了电压驱动器电路700，该电压驱动器电路包括并联连接的N-1个64-LSB片或粗略片的第一区段、并联连接的7个8-LSB片的第二区段，以及并联连接的8个1-LSB片的第三区段。此处，N是将导致50Ω的并联输出电阻的64-LSB片的数量。
在图7中，64-LSB片的第一区段内的每个电路片的片输出直接耦接到电压输出Vout，并且第一区段内的每个电路片具有N×50Ω的电阻器。电路片的第二区段和第三区段通过一串电阻器网络720连接到Vout。第二区段和第三区段内的每个电路片具有8×N×50Ω的电阻器。在图7所示的实施方案中，电阻器网络720的底部部分被配置为形成R-8R分压器网络。电路片的第一区段的输出731和第二区段的输出732耦接在一起，而电路片的第二区段的输出732和电路片的第三区段的输出733经由电阻器网络720内的7×N×50Ω的电阻器连接。
在图7中，Vout处的输出阻抗由所示的片数量确定。但一般来讲，包括每种种类的更多片以能够调整低于或高于50Ω的输出阻抗。这样做还能够校正出现的与理想值不同的管芯上电阻和FET阻抗。此外，根据约束实际片设计的实际考虑，这些片中的一些可根据需要具有与其他片不同的峰化能力。
以上描述本发明的至少一个实施例的多个方面，应当理解本领域的技术人员可易于进行各种改变、修改和改进。
例如，虽然如本文所述的一些实施方案使用两个电源电压轨，但应当理解，本申请的各方面不限于此并且可利用两个以上的电压轨来实现，其中一个或多个电路片连接在两个以上的电压轨之间。另选地或除此之外，电源电压轨中的一者可连接到接地。
此类改变、修改和改进旨在作为本公开的一部分，并且被视为落入本发明的精神和范围内。此外，尽管指示出本发明的优点，但是应当理解，并非本文所述的技术的每个实施方案均将包括每个所述优点。一些实施方案可能无法实现本文有利地所述的任何特征，并且在一些情况下，可实现所述特征中的一个或多个以实现另外的实施方案。因此，上述的说明和附图仅作为举例的方式。
可单独地、结合地或以在上述实施例中未特别讨论的各种配置方式使用本发明的多种方面，因此其应用不受限于上述说明所述或附图中所示的组件的细节和配置。例如，在一个实施例中所述的方面可以任何方式与其他实施例中所述的方面结合。
例如，在一些实施方案中，输出电阻或输出阻抗可被称为与负载电阻或负载阻抗“匹配”。应当理解，这些阻抗或电阻无需相同。相反，如果在感兴趣的某个频率范围内或在感兴趣的标称频率下，阻抗或电阻相差小于某个阈值量，则阻抗可为匹配的。阈值可被指定为相对值，诸如百分比差值。例如，如果阻抗相差小于5％，则一些实施方案中，阻抗可被视为匹配的。然而，在其他实施方案中，多至10％、15％或20％的差值可被认为是匹配的。在任何具体实施方案中被认为是可接受的差值可取决于此类阻抗变化是否产生足够大的反映以影响电子设备的性能。因此，应当理解，用于将阻抗视为“匹配”或“一致”的特定阈值对于本发明并非关键。在其他实施方案中，阈值可根据欧姆来指定。例如，20Ω或更小的差值可视为匹配的。在其他实施方案中，1Ω、5Ω或10Ω的差值可视为“匹配的”或“一致的”。
另外，本发明可实施为一种方法，并且已提供其示例。作为该方法的一部分执行的操作可通过任何合适的方式来排序。因此，可构建以不同于所示的顺序执行操作的实施方案，这可包括同时执行某些操作，即使这些操作在各示例性实施方案中被示为顺序操作。
在权利要求中使用诸如“第一”、“第二”、“第三”等序数术语修饰权利要求要素，其本身并不意味一个权利要求要素相对于另一个的任何优先权、优先序或顺序或者执行方法操作的时间顺序，而是仅用作将具有某个名称的一个权利要求要素与另一个具有相同名称(除了使用的序数术语)的要素加以区分的标签，以辨别权利要求要素。
术语“大约”和“约”在一些实施方案中可用于意味着在目标值的±20％以内，在一些实施方案中指在目标值的±10％以内，在一些实施方案中指在目标值的±5％以内，并且在一些实施方案中指在目标值的±2％以内。术语“大约”和“约”可包括目标值。
另外，本文所用的短语和术语均是用于说明的目的，并且不应视为限制。本文中所使用的“包括”、“包含”或“具有”、“内含”、“涉及”和它们的变型形式均意味着包含其后所列的项目及其等同物以及额外的项目。

Claims (20)

1.一种电压驱动器，包括：
驱动器输出；
多个电路片，每个电路片包括：
可编程时间常数；
一个或多个开关，所述一个或多个开关被配置为将所述驱动器输出可切换地连接到第一电压电平或高于所述第一电压电平的第二电压电平；其中：
所述多个电路片中的开关被配置为将具有第一可编程时间常数的至少第一电路片与所述第一电压电平断开并且将所述第一电路片连接到所述第二电压电平，以及将具有第二可编程时间常数的至少第二电路片与所述第二电压电平断开并且将所述第二电路片连接到所述第一电压电平，使得所述驱动器输出处的输出波形中的上升沿具有可编程峰化特性；
所述多个电路片中的开关被进一步配置为将所述第一电路片与所述第二电压电平断开并且将所述第一电路片连接到所述第一电压电平，以及将所述第二电路片与所述第一电压电平断开并且将所述第二电路片连接到所述第二电压电平，使得所述驱动器输出处的所述输出波形中的下降沿具有所述可编程峰化特性，以及其中
所述输出波形包括具有基于所述第一可编程时间常数的第一时间速率的第一部分以及在所述第一部分之后的具有基于所述第二可编程时间常数的第二时间速率的第二部分。
2.根据权利要求1所述的电压驱动器，其中所述可编程峰化特性是电压峰值的峰值量值。
3.根据权利要求2所述的电压驱动器，其中所述第一部分和所述第二部分限定所述电压峰值。
4.根据权利要求1所述的电压驱动器，其中所述第二可编程时间常数大于所述第一可编程时间常数。
5.根据权利要求1所述的电压驱动器，其中所述第二电路片还包括：
电阻器，所述电阻器具有第一电阻器端子和第二电阻器端子；
片输出，所述片输出连接到所述第一电阻器端子和所述驱动器输出；
电容器，所述电容器具有可编程电容并连接到所述第二电阻器端子；其中所述可编程时间常数基于所述电容器的所述可编程电容。
6.根据权利要求5所述的电压驱动器，其中对于所述第二电路片：
所述一个或多个开关被配置为将所述电阻器的所述第二电阻器端子可切换地连接到所述第一电压电平或所述第二电压电平，或者将所述第二电阻器端子与所述第一电压电平和所述第二电压电平可切换地断开，使得所述电压驱动器在所述驱动器输出处具有可编程输出阻抗。
7.根据权利要求6所述的电压驱动器，其中对于所述第二电路片：
所述一个或多个开关包括第一开关和第二开关，所述第一开关被配置为将所述第二电阻器端子选择性地连接到所述第一电压电平，所述第二开关被配置为将所述第二电阻器端子选择性地连接到所述第二电压电平，使得所述电压驱动器电路在所述驱动器输出处具有可编程输出电压。
8.根据权利要求7所述的电压驱动器，其中所述第一开关和所述第二开关是硅金属氧化物半导体(MOS)晶体管。
9.根据权利要求8所述的电压驱动器，其中每个电路片中的所述电阻器包括多晶硅。
10.根据权利要求7所述的电压驱动器，其中：
所述第一开关包括串联耦接在所述第一电压电平和所述第二电阻器端子之间的第一晶体管和第三晶体管，并且
所述第二开关包括串联耦接在所述第二电压电平和所述第二电阻器端子之间的第二晶体管和第四晶体管。
11.根据权利要求10所述的电压驱动器，其中所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管是硅金属氧化物半导体(MOS)晶体管，其中：
所述第三晶体管具有比所述第一晶体管更高的特征操作电压，并且所述第四晶体管具有比所述第二晶体管更高的特征操作电压。
12.根据权利要求1所述的电压驱动器，其中：
所述多个电路片为第一组电路片；
所述第一组电路片的每个片输出通过具有第一电阻的第一电路路径连接到所述驱动器输出；
所述电压驱动器还包括第二组电路片；
所述第二组电路片的每个片输出通过第二电路路径连接到所述驱动器输出，所述第二电路路径包括一个或多个电阻器以使得所述第二电路路径包括第二电阻；并且
所述第二电阻大于所述第一电阻。
13.一种电压驱动器，包括：
驱动器输出；
多个电路片，每个电路片包括：
片输出，所述片输出连接到电阻器的第一电阻器端子和所述驱动器输出；
一个或多个开关，所述一个或多个开关被配置为将所述电阻器的第二电阻器端子可切换地放置为包括以下的至少三个状态中的一个中：
连接到第一电压电平，
连接到第二电压电平，以及
与所述第一电压电平和所述第二电压电平两者断开；
可编程电容器，所述可编程电容器耦接到所述电阻器，其中
所述多个电路片包括：
第一电路片，所述第一电路片具有连接到所述第一电压电平的第一可编程电容器，所述第一电路片具有第一时间常数；
第二电路片，所述第二电路片具有连接到所述第二电压电平的第二可编程电容器，所述第二电路片具有与所述第一时间常数不同的第二时间常数；
其中所述电压驱动器被配置为在所述驱动器输出处输出具有可编程峰化特性的信号波形，所述信号波形包括具有基于所述第一时间常数的第一时间速率的第一部分以及在所述第一部分之后的具有基于所述第二时间常数的第二时间速率的第二部分，所述第一部分和所述第二部分限定电压峰值，
其中所述峰化特性是所述电压峰值的峰值量值。
14.一种用于操作电压驱动器的方法，所述电压驱动器包括各自具有可编程时间常数的多个电路片，所述方法包括：
从控制器接收包括对目标时域特性的指示的第一数据和包括对目标电压的指示的第二数据；
响应于接收到所述第一数据，在所述电压驱动器的驱动器输出处生成具有所述目标时域特性的信号波形，其中生成所述信号波形包括：
调整一个或多个电路片的所述可编程时间常数；以及
选择性地去激活所述多个电路片的子集，使得所述驱动器输出处的可编程输出阻抗具有多个可编程输出阻抗值中的一者；
通过将第一数量的电路片选择性地连接到第一电压电平，并且将第二数量的电路片选择性地连接到第二电压电平，将所述驱动器输出处的输出电压调整至所述目标电压；
利用编码器接收所述第一数据和所述第二数据；
利用所述编码器基于所接收的第一数据和第二数据来生成驱动器控制信号；
向所述多个电路片中的开关的控制端子提供所述驱动器控制信号，使得所述一个或多个电路片连接到所述第一电压电平或所述第二电压电平。
15.根据权利要求14所述的方法，其中所生成的信号波形包括具有第一时间速率的第一部分以及在所述第一部分之后的具有第二时间速率的第二部分，所述第一部分和所述第二部分限定电压峰值，其中所述目标时域特性是所述电压峰值的峰值量值，并且其中
生成所述信号波形还包括：
经由所述多个电路片中的至少第一电路片将第一电压电平连接到所述驱动器输出；
经由所述多个电路片中的至少第二电路片将第二电压电平连接到所述驱动器输出；
调整所述第一电路片的第一可编程时间常数，使得所述信号波形的所述第一部分的所述第一时间速率基于所述第一可编程时间常数；以及
调整所述第二电路片的第二可编程时间常数，使得所述信号波形的所述第二部分的所述第二时间速率基于所述第二可编程时间常数。
16.根据权利要求15所述的方法，其中所述第二电压电平高于所述第一电压电平，其中所述信号波形的所述第一部分和所述第二部分限定上升沿，并且其中生成所述信号波形还包括：
将所述第一电路片与所述第一电压电平断开并且将所述第一电路片连接到所述第二电压电平；
将所述第二电路片与所述第二电压电平断开并且将所述第一电路片连接到所述第一电压电平。
17.根据权利要求16所述的方法，其中所述第二可编程时间常数大于所述第一可编程时间常数。
18.根据权利要求15所述的方法，其中：
所述多个电路片中的每个电路片还包括经由电阻器连接到所述驱动器输出的可编程电容器，其中调整所述可编程时间常数包括调整所述可编程电容器。
19.根据权利要求15所述的方法，其中所述多个电路片中的每个电路片包括连接到所述驱动器输出的电阻器，以及被配置为将所述电阻器可切换地连接到所述第一电压电平或所述第二电压电平的多个开关，其中所述开关是硅金属氧化物半导体(MOS)晶体管。
20.根据权利要求14所述的方法，其中选择性地去激活所述多个电路片的子集包括：
从所述控制器接收包括对目标输出阻抗的指示的第三数据；
通过经由所述多个电路片中的一个或多个电路片将所述第一电压电平或所述第二电压电平选择性地连接到所述驱动器输出来调整所述电压驱动器的所述驱动器输出处的所述可编程输出阻抗以匹配所述目标输出阻抗。
CN202080031358.4A 2019-04-25 2020-04-23 电压驱动器电路 Active CN113728292B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/395,098 US11119155B2 (en) 2019-04-25 2019-04-25 Voltage driver circuit
US16/395,098 2019-04-25
PCT/US2020/029490 WO2020219654A1 (en) 2019-04-25 2020-04-23 Voltage driver circuit

Publications (2)

Publication Number Publication Date
CN113728292A CN113728292A (zh) 2021-11-30
CN113728292B true CN113728292B (zh) 2023-12-15

Family

ID=72916769

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080031358.4A Active CN113728292B (zh) 2019-04-25 2020-04-23 电压驱动器电路

Country Status (5)

Country Link
US (1) US11119155B2 (zh)
JP (1) JP2022530221A (zh)
KR (1) KR20210148386A (zh)
CN (1) CN113728292B (zh)
WO (1) WO2020219654A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11283436B2 (en) 2019-04-25 2022-03-22 Teradyne, Inc. Parallel path delay line
TW202305378A (zh) * 2021-07-19 2023-02-01 聯華電子股份有限公司 可降低漏電流之測試鍵和測試系統
CN114200289B (zh) * 2021-12-21 2022-11-29 上海季丰电子股份有限公司 用于芯片老化测试的驱动电平调节电路及系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006337062A (ja) * 2005-05-31 2006-12-14 Yokogawa Electric Corp 半導体試験装置
US8854108B1 (en) * 2013-03-26 2014-10-07 Fujitsu Limited Signal transmission circuit, semiconductor integrated circuit, and signal transmission circuit adjustment method

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6387835A (ja) 1986-10-01 1988-04-19 Victor Co Of Japan Ltd デジタル信号復調装置のビツトクロツク信号発生装置
US5155451A (en) 1992-02-18 1992-10-13 Motorola, Inc. Circuit and method for dynamically generating a clock signal
DE69231151T2 (de) 1992-08-26 2001-02-15 St Microelectronics Srl Transkonduktanzstufe
DE4237122C2 (de) 1992-11-03 1996-12-12 Texas Instruments Deutschland Schaltungsanordnung zur Überwachung des Drainstromes eines Metall-Oxid-Halbleiter-Feldeffekttransistors
JP3332115B2 (ja) 1994-04-08 2002-10-07 株式会社東芝 多入力トランジスタおよび多入力トランスコンダクタ回路
US6246269B1 (en) 1998-04-06 2001-06-12 Agere Systems Guardian Corp. Programmable damping for write circuits
KR100601309B1 (ko) 1999-04-22 2006-07-13 삼성테크윈 주식회사 고속의 데이터를 처리할 수 있는 메모리 제어장치
US6166569A (en) 1999-04-23 2000-12-26 Analog Devices, Inc. Test interface circuits with waveform synthesizers having reduced spurious signals
KR100301056B1 (ko) 1999-06-22 2001-11-01 윤종용 싱크로너스 데이터 샘플링 회로
US6526113B1 (en) 1999-08-11 2003-02-25 Broadcom Corporation GM cell based control loops
US7187742B1 (en) 2000-10-06 2007-03-06 Xilinx, Inc. Synchronized multi-output digital clock manager
US6621675B2 (en) 2001-02-02 2003-09-16 Broadcom Corporation High bandwidth, high PSRR, low dropout voltage regulator
KR100618828B1 (ko) 2003-06-04 2006-08-31 삼성전자주식회사 테스트 모드에서 더 낮은 율로 데이터 비트들을 출력하는반도체 메모리장치 및 동작방법
US6922077B2 (en) 2003-06-27 2005-07-26 Intel Corporation Hybrid compensated buffer design
US6859075B1 (en) 2003-07-02 2005-02-22 Inphi Corporation High-speed output buffer
US7350132B2 (en) 2003-09-10 2008-03-25 Hewlett-Packard Development Company, L.P. Nanoscale interconnection interface
WO2005057229A1 (ja) 2003-12-09 2005-06-23 Advantest Corporation バッファー回路及びドライバ回路
KR100605498B1 (ko) 2004-06-28 2006-07-31 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 방법
JP4261432B2 (ja) 2004-07-09 2009-04-30 株式会社アドバンテスト 半導体試験装置および半導体試験方法
KR100787231B1 (ko) 2005-04-23 2007-12-21 삼성전자주식회사 고전압 발생장치, 고전압 발생방법 및 asic 칩
US7378878B2 (en) * 2005-04-27 2008-05-27 Broadcom Corporation Driver circuit having programmable slew rate
KR100798835B1 (ko) 2005-06-24 2008-01-28 요코가와 덴키 가부시키가이샤 전압 인가 장치 및 ic 테스터
US7671630B2 (en) 2005-07-29 2010-03-02 Synopsys, Inc. USB 2.0 HS voltage-mode transmitter with tuned termination resistance
US7873130B2 (en) 2005-08-10 2011-01-18 Ludwig Lester F Frequency comparator utilizing enveloping-event detection via symbolic dynamics of fixed or modulated waveforms
US7737671B2 (en) 2005-12-05 2010-06-15 Texas Instruments Incorporated System and method for implementing high-resolution delay
US20070229139A1 (en) * 2006-03-30 2007-10-04 Chun-Hung Lin Level shifter circuit with a wide operating voltage range
US7692447B2 (en) 2007-05-18 2010-04-06 International Business Machines Corporation Driver circuit
US8150648B2 (en) 2008-12-26 2012-04-03 Advantest Corporation Timing generator
JP5407551B2 (ja) 2009-05-22 2014-02-05 富士通セミコンダクター株式会社 タイミング調整回路及びタイミング調整方法
EP2372485B1 (en) 2010-04-01 2014-03-19 ST-Ericsson SA Voltage regulator
US8837639B2 (en) 2010-06-18 2014-09-16 Ati Technologies Ulc Parallel synchronizing cell with improved mean time between failures
US8552700B2 (en) 2010-10-06 2013-10-08 Freescale Semiconductor, Inc. Switched mode voltage regulator and method of operation
US8624641B1 (en) 2010-11-03 2014-01-07 Pmc-Sierra, Inc. Apparatus and method for driving a transistor
US8760188B2 (en) 2011-06-30 2014-06-24 Silicon Image, Inc. Configurable multi-dimensional driver and receiver
JP5715525B2 (ja) 2011-08-05 2015-05-07 セイコーインスツル株式会社 ボルテージレギュレータ
US8446169B1 (en) 2011-08-26 2013-05-21 Xilinx, Inc. Impedance tuning for termination
US9147620B2 (en) 2012-03-28 2015-09-29 Teradyne, Inc. Edge triggered calibration
US8779819B1 (en) 2012-04-30 2014-07-15 Pmc-Sierra Us, Inc. Transmitter output impedance calibration for output rise and fall time equalization and edge rate control
US9753479B2 (en) 2012-08-01 2017-09-05 Qualcomm Incorporated Multi-standard, automatic impedance controlled driver with supply regulation
TWI508420B (zh) 2013-03-15 2015-11-11 Silicon Motion Inc 應用於高負載電流之電荷注入式開關電容穩壓器
US9348347B2 (en) 2013-04-18 2016-05-24 Linear Technology Corporation Voltage generator with current source compensated for an error current operable over a wide voltage range
JP5989239B2 (ja) 2013-05-10 2016-09-07 三菱電機株式会社 信号処理装置
US9231631B1 (en) 2014-06-20 2016-01-05 Altera Corporation Circuits and methods for adjusting the voltage swing of a signal
US9397670B2 (en) 2014-07-02 2016-07-19 Teradyne, Inc. Edge generator-based phase locked loop reference clock generator for automated test system
US10996272B2 (en) 2014-08-27 2021-05-04 Teradyne, Inc. One-shot circuit
US9520877B2 (en) 2014-12-16 2016-12-13 Intel Corporation Apparatus and method for detecting or repairing minimum delay errors
US9413381B2 (en) * 2014-12-17 2016-08-09 Broadcom Corporation High-speed, low-power reconfigurable voltage-mode DAC-driver
US9577818B2 (en) 2015-02-04 2017-02-21 Teradyne, Inc. High speed data transfer using calibrated, single-clock source synchronous serializer-deserializer protocol
US9503065B1 (en) 2015-08-31 2016-11-22 Teradyne, Inc. Deskew of rising and falling signal edges
US10128847B2 (en) 2016-02-26 2018-11-13 Micron Technology, Inc. Apparatuses and methods for level shifting
US9805822B1 (en) 2016-03-01 2017-10-31 Marvell Israel (M.I.S.L) Ltd. Built-in self-test for adaptive delay-locked loop
US9887710B1 (en) 2016-08-03 2018-02-06 Xilinx, Inc. Impedance and swing control for voltage-mode driver
DE102017207998B3 (de) 2017-05-11 2018-08-30 Dialog Semiconductor (Uk) Limited Spannungsregler und Verfahren zum Vorsehen einer Ausgangsspannung mit reduzierter Spannungswelligkeit
TWI633408B (zh) 2017-08-17 2018-08-21 力晶科技股份有限公司 穩壓輸出裝置
US10554450B2 (en) 2018-03-14 2020-02-04 Samsung Display Co., Ltd. High resolution voltage-mode driver
US10491436B1 (en) * 2018-06-20 2019-11-26 Xilinx, Inc. Method and system for generating a modulated signal in a transmitter
US10761130B1 (en) 2019-04-25 2020-09-01 Teradyne, Inc. Voltage driver circuit calibration

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006337062A (ja) * 2005-05-31 2006-12-14 Yokogawa Electric Corp 半導体試験装置
US8854108B1 (en) * 2013-03-26 2014-10-07 Fujitsu Limited Signal transmission circuit, semiconductor integrated circuit, and signal transmission circuit adjustment method

Also Published As

Publication number Publication date
KR20210148386A (ko) 2021-12-07
WO2020219654A1 (en) 2020-10-29
US20200341059A1 (en) 2020-10-29
JP2022530221A (ja) 2022-06-28
CN113728292A (zh) 2021-11-30
US11119155B2 (en) 2021-09-14

Similar Documents

Publication Publication Date Title
CN113728292B (zh) 电压驱动器电路
US9780784B2 (en) Calibration methods and circuits to calibrate drive current and termination impedance
US7368902B2 (en) Impedance calibration for source series terminated serial link transmitter
US10761130B1 (en) Voltage driver circuit calibration
JP2008182516A (ja) インタフェース回路および半導体集積回路
CN113728291B (zh) 具有电源电流稳定的电压驱动器
KR20140146690A (ko) 지연 조정 회로
EP3514562B1 (en) Resistance calibration
US20060097764A1 (en) Slew rate controlled output circuit
US20080001620A1 (en) Method and apparatus for impedance matching in transmission circuits using tantalum nitride resistor devices
JP2007201882A (ja) 半導体集積回路
US7667531B2 (en) Signal transmission circuit
TWI634334B (zh) 探針卡模組
JPWO2007069646A1 (ja) 試験装置、及びピンエレクトロニクスカード
JP2010230668A (ja) 試験装置およびドライバ回路
Esch et al. Design of CMOS IO drivers with less sensitivity to process, voltage, and temperature variations
US20110095798A1 (en) High Speed Fully Differential Resistor-Based Level Formatter
US11313903B2 (en) Pin driver and test equipment calibration
US11340295B2 (en) Partitioned force-sense system for test equipment
EP4170911A1 (en) Differential circuitry
CN115694142A (zh) 用于具有高压保护和阻抗控制的多驱动器架构的装置
EP0924854A1 (en) Differential circuits for higher integration
JP2000049251A (ja) 半導体装置及びその制御方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant