JP2010523981A - Ｅｓｄ保護回路を使用した試験装置の較正 - Google Patents

Abstract

較正が必要な回路要素と、回路要素を較正するべく使用される較正回路と、較正回路を含む第１経路に電気的に接続可能かつ較正回路を除く第２経路に電気的に接続可能なクランプダイオードと含む装置である。第１経路は、較正回路と回路要素とを電気的に接続する。第２経路は、当該装置を静電放電から保護するべく使用される。クランプダイオードを第１経路と第２経路との間で切り替えるべくスイッチ回路が使用される。

Description

本願は、静電放電（ＥＳＤ）からの保護に使用される回路を介して自動試験装置（ＡＴＥ）を較正することに関する。

自動試験装置（ＡＴＥ）は、半導体、電子回路及びプリント回路基板アセンブリのような試験デバイスに対する自動化された、通常はコンピュータ駆動のアプローチを称する。ＡＴＥの典型的な部品には、パラメトリック測定ユニット（ＰＭＵ）がある。ＰＭＵは、電圧及び電流のようなパラメータを測定するデバイス試験中にデバイスピンにおいて使用され、かかるパラメータを調整する。ＰＭＵは、試験中に被試験デバイス（ＤＵＴ）に適切なパラメータ値が確実に適用されるようにする。ＰＭＵへの及びＰＭＵからの信号は典型的にＤＣ（直流）である。

典型的には、ＰＭＵは、ＤＵＴに対して電圧及び／又は電流を強制する回路を含む。当該回路をＤＵＴへ導く回路経路のインピーダンス（例えば抵抗値）は、ＤＵＴに供給される電流量に影響を与える。当該抵抗値は、ＤＵＴへの電流を制御するべく較正される。従来は、ＡＣ（交流）較正とＰＭＵに関連する較正（すなわちＤＣ較正）とを切り替えるのにスイッチが使用されていた。このアプローチに関する１つの問題は、当該スイッチが高速ＡＣ波形を壊す不連続及び寄生を導入することである。

本願は、ＥＳＤから実質的に保護するべく使用されるクランプダイオードのような回路を介してのＡＴＥの較正について記載する。

本願は、較正が必要な回路要素と、回路要素を較正するべく使用される較正回路と、較正回路を含む第１経路に電気的に接続可能かつ較正回路を除く第２経路に電気的に接続可能なクランプダイオードと含む装置について記載する。第１経路は、較正回路と回路要素とを電気的に接続する。第２経路は、当該装置を静電放電から保護するべく使用される。クランプダイオードを第１経路と第２経路との間で切り替えるべくスイッチ回路が使用される。上記装置はまた、以下の特徴の１つ以上を単独又は組み合わせで含んでよい。

本較正回路は、電圧源と、電圧源に電気的に接続される第１抵抗回路と、第１抵抗回路の入力における第１電圧リード及び第１抵抗回路の出力における第２電圧リードとを含んでよい。

本装置は、第１電圧リード及び第２電圧リードに電気的に接続されたアナログ・デジタル（Ａ／Ｄ）変換器を含んでよい。Ａ／Ｄ変換器は、クランプダイオードが第１経路に切り替えられたときに第１及び第２電圧リードを介して取得される第１抵抗回路の両端の電圧降下をデジタイズするべく使用される。処理デバイスは、当該電圧降下に対応するデジタルデータをＡ／Ｄ変換器を介して受け取るべく設定又はプログラムされてよい。処理デバイスは、当該電圧降下に関連する電流量を決定するべく設定又はプログラムされ、当該電流量に基づいて回路要素の特性を調整してよい。

回路要素は、調整可能な抵抗値を有する第２抵抗回路を含んでよい。処理デバイスは、第２抵抗回路の両端の電圧を取得するべく設定又はプログラムされ、当該電圧降下に関連する電流量に基づいて第２抵抗回路の抵抗値を調整してよい。第２抵抗回路は、可変抵抗を含んでよい。

第１抵抗回路は、第１抵抗回路へ又は第１抵抗回路から切替可能な複数の抵抗を含んでよい。これにより、抵抗回路の抵抗値を変化させ、及び／又は第１抵抗回路を流れる電流量を調整することができる。

本装置は、パラメトリック測定ユニット（ＰＭＵ）を含んでよい。ＰＭＵに回路要素が電気的に接続され、当該回路要素がＰＭＵへ流れる電流を較正するべく使用されてよい。

クランプダイオードは、第２経路へ切り替わってよい。クランプダイオードは、ＰＭＵが所定量よりも大きな電流量を受け取ることがないようにしてよい。

本願はまた、回路要素を較正する第１経路へ、静電放電に対して保護する第２経路から切り替えることを含む方法について記載する。第１経路及び第２経路は、１つ以上の共通コンポーネントを有する。第１経路は較正回路を回路要素に電気的に接続する。本方法はまた、較正回路を通過する電流を当該較正回路の抵抗値に基づいて決定することと、当該回路要素を通過する電流に基づいて当該回路要素を較正することとを含む。

回路要素を通過する電流は、較正回路を通過する電流に実質的に対応する。上記方法はまた、以下の特徴の１つ以上を単独又は組み合わせで含んでよい。回路要素を通過する電流は、較正回路を流れる電流に実質的に等しくてよい。回路要素は可変抵抗を含み、当該回路要素を較正することは、当該可変抵抗の抵抗値を調整することを含んでよい。本方法は、可変抵抗の両端の電圧を測定することと、当該可変抵抗の両端の電圧及び当該較正回路を通過する電流に基づいて当該抵抗値を調整することとを含んでよい。第２経路は、所定値を上回る電流からパラメトリック測定ユニット（ＰＭＵ）を保護してよい。本方法はさらに、所定値を上回る電流からＰＵＭを保護するべく第１経路から第２経路へ切り替えることを含んでよい。ＰＭＵを保護することは、所定範囲外の電圧をクランプすることを含んでよい。

本願はまた、静電放電からＡＴＥを保護し当該ＡＴＥの回路要素を較正する回路について記載する。本回路は、回路要素を較正するべく使用される較正回路を含む。較正回路は、電流を流す抵抗回路と、（ｉ）所定範囲外の電圧がＡＴＥの動作に影響することを防止するべく、又は（ｉｉ）較正回路からの電流が回路要素へ流れることを可能にするべく設定可能な１つ以上のダイオードとを含む。本回路はまた、ダイオードを設定する１つ以上のスイッチと、抵抗回路を流れる電流値を取得して当該抵抗回路を流れる電流値に基づいて回路要素の特性を調整する処理デバイスとを含む。上記回路はまた、以下の特徴の１つ以上を単独又は組み合わせで含んでよい。

当該１つ以上のダイオードは、第１所定値を下回る電圧がＡＴＥの動作に影響することを実質的に防止する第１ダイオードと、第２所定値よりも高い電圧がＡＴＥの動作に影響することを実質的に防止する第２ダイオードとを含んでよい。

当該１つ以上のスイッチは、第１所定値を下回る電圧がＡＴＥの動作に影響することを実質的に防止するように第１ダイオードを設定する第１スイッチと、較正回路からの電流の少なくとも一部が回路要素を流れることを可能にするように第１ダイオードを設定する第２スイッチとを含んでよい。

本回路要素は、ＡＴＥのＰＭＵへの電流量を調整するべく使用される第２抵抗回路を含んでよい。当該抵抗回路は、可変抵抗を単独で又は１つ以上のインピーダンス要素との組み合わせで含んでよい。当該回路要素の特性は、可変抵抗の抵抗値を含んでよい。

添付の図面及び以下の記載において１つ以上の例の詳細が述べられる。明細書、図面及び特許請求の範囲から、さらなる特徴、側面及び利点が明らかとなる。

試験デバイスのためのＡＴＥのブロック図である。 ＡＴＥに使用される試験装置のブロック図である。 図３から図５は、ＡＴＥを較正しかつＡＴＥを静電放電から保護する同一の回路を示す。 図３から図５は、ＡＴＥを較正しかつＡＴＥを静電放電から保護する同一の回路を示す。 図３から図５は、ＡＴＥを較正しかつＡＴＥを静電放電から保護する同一の回路を示す。

異なる図面において同様の参照番号は同様の要素を示す。

図１を参照すると、半導体デバイスのような被試験デバイス（ＤＵＴ）１８を試験するＡＴＥシステム１０が試験装置１２を含む。試験装置１２を制御するべく、システム１０は、配線接続１６を介して試験装置１２とのインターフェイスとなるコンピュータシステム１４を含む。典型的には、コンピュータシステム１４は、ＤＵＴ１８を試験するためのルーチン及びファンクションの実行を開始する指令を試験装置１２に送る。かかる試験ルーチンの実行は、試験信号の生成及びＤＵＴ１８への転送を開始してよく、ＤＵＴからの応答が収集される。様々なタイプのＤＵＴがシステム１０により試験されてよい。例えば、ＤＵＴは、集積回路（ＩＣ）チップ（例えば、メモリチップ、マイクロプロセッサ、アナログ・デジタル変換器、デジタル・アナログ変換器等）のような半導体デバイスであってよい。

試験信号を与えてＤＵＴからの応答を収集するべく、試験装置１２は、ＤＵＴ１８の内部回路とのインターフェイスを与える１つ以上のコネクタピンに接続される。いくつかのＤＵＴを試験するべく、例えば６４個又は１２８個もの数（又はそれ以上）のコネクタピンが試験装置１２へのインターフェイスとなってよい。説明の目的上、本実施例では、半導体デバイス試験装置１２は、配線接続を介してＤＵＴ１８の１つのコネクタピンに接続される。導体２０（例えばケーブル）が、ピン２２に接続されて、試験信号（例えば、ＰＭＵ ＤＣ試験信号、ＰＥ ＡＣ試験信号等）をＤＵＴ１８の内部回路に送るべく使用される。導体２０はまた、半導体デバイス試験装置１２により与えられた試験信号に対応するピン２２における信号をセンスする。例えば、試験信号に対応する電圧信号又は電流信号がピン２２においてセンスされて、解析のために導体２０を介して試験装置１２へ送られてよい。かかるシングルポート試験はまた、ＤＵＴ１８に含まれる他のピンで行われてもよい。例えば、試験装置１２は、他のピンへ試験信号を与えて、（当該与えられた信号を送る）導体を介して反射される関連信号を収集してよい。反射信号を収集することにより、他のシングルポート試験量とともにピンの入力インピーダンスを特徴付けることができる。他の試験シナリオにおいては、デジタル信号は、ＤＵＴ１８にデジタル値を格納するべく導体２０を介してピン２２へ送られてよい。ひとたび格納されると、ＤＵＴ１８がアクセスされて当該格納されたデジタル値が取得され、導体２０を介して試験装置１２へ送られてよい。当該取得されたデジタル値がその後特定され、適切な値がＤＵＴ１８に格納されていたか否かが決定されてよい。

単一ポート測定を行うことと併せて、２ポート試験も半導体デバイス試験装置１２により行われてよい。例えば、試験信号が導体２０を介してピン２２に投入されてよい。応答信号がＤＵＴ１８の１つ以上の他のピンから収集されてよい。この応答信号は、半導体デバイス試験装置１２に与えられて、ゲイン応答、位相応答及び他のスループット測定量のような量が決定される。

図２を参照すると、ＤＵＴ（又は複数のＤＵＴ）の複数のコネクタピンからの試験信号を送信及び収集するべく、半導体デバイス試験装置１２は、多数のピンと通信可能なインターフェイスカード２４を含む。例えば、インターフェイスカード２４は、例えば３２、６４、１２８のピンに試験信号を送信して対応する応答を収集してよい。典型的には、ピンへの各通信リンクはチャンネルと称される。試験時間は、試験信号を多数のチャンネルに与えることにより低減することができる。複数の試験を同時に行うことができるからである。インターフェイスカードに多くのチャンネルを有することと併せて、試験装置１２に複数のインターフェイスカードを含ませることにより、チャンネル総数が増えて試験時間がさらに低減される。本実施例では、試験装置１２に複数のインターフェイスカードを装着できることを実証するべく、２つの付加的なインターフェイスカード２６及び２８が示される。

各インターフェイスカードは、特定の試験ファンクションを行うべく専用の集積回路（ＩＣ）チップ（例えば特定用途集積回路（ＡＳＩＣ））を含む。例えば、インターフェイスカード２４は、パラメトリック測定ユニット（ＰＭＵ）試験及びピンエレクトロニクス（ＰＥ）試験を行うためのＩＣチップ３０を含む。ＩＣチップ３０は、ＰＭＵ試験を行う回路を含むＰＭＵステージ３２と、ＰＥ試験を行う回路を含むＰＥステージ３４とを有する。さらに、インターフェイスカード２６及び２８はそれぞれ、ＰＭＵ及びＰＥ回路を含むＩＣチップ３６及び３８を含む。典型的には、ＰＭＵ試験は、ＤＣ電圧又は電流信号をＤＵＴに与えて、入力及び出力インピーダンス、電流リーク及び他のタイプのＤＣパフォーマンス特性のような量を決定する。ＰＥ試験は、ＡＣ試験信号又は波形をＤＵＴ（例えばＤＵＴ１８）に送信してＤＵＴのパフォーマンスをさらに特徴付ける応答を収集する。例えば、ＩＣチップ３０は、ＤＵＴに格納されるバイナリ値のベクトルを表すＡＣ試験信号を（ＤＵＴへ）送信してよい。かかるバイナリ値がひとたび格納されると、ＤＵＴは試験装置１２によりアクセスされて、正しいバイナリ値が格納されているか否かが決定される。デジタル信号は急激な電圧遷移を含むのが典型的なので、ＩＣチップ３０のＰＥステージ３４における回路は、ＰＭＵステージ３２における回路と比べて相対的に高速で動作する。

ＤＣ及びＡＣの双方の試験信号をインターフェイスカード２４からＤＵＴ１８まで通過させるべく、導電トレース４０によりＩＣチップ３０がインターフェイス基板コネクタ４２に接続される。インターフェイス基板コネクタ４２により、信号のインターフェイス基板２４の通過がオンオフされる。インターフェイス基板コネクタ４２はまた、導体４４に接続される。導体４４はインターフェイスコネクタ４６に接続される。これにより、信号が試験装置１２から及び試験装置１２へ通ることができる。本実施例では、試験装置１２とＤＵＴ１８のピン２２との間の双方向信号通過を目的として導体２０がインターフェイスコネクタ４６に接続される。いくつかの構成において、試験装置１２からの１つ以上の導体をＤＵＴへ接続するべくインターフェイスデバイスが使用されてよい。例えば、ＤＵＴ（例えばＤＵＴ１８）が、各ＤＵＴピンへのアクセスを与えるデバイスインターフェイス基板（ＤＩＢ）に取り付けられてよい。かかる構成では、ＤＵＴの単数又は複数の所定ピンに試験信号を与えるべく導体２０がＤＩＢに接続されてよい。

本実施例では、導電トレース４０及び導体４４のみがそれぞれ、信号を送信及び収集するべくＩＣチップ３０及びインターフェイス基板２４に接続される。しかし、（ＩＣチップ３６及び３８とともに）ＩＣチップ３０は、ＤＵＴからの信号を（ＤＩＢを介して）送信及び収集するための複数の導電トレース及び対応する導体にそれぞれが接続される複数のピン（例えば８、１６等）を有するのが典型的である。さらに、いくつかの構成において、インターフェイスカード２４、２６及び２８により与えられるチャンネルの複数の被試験デバイスとのインターフェイスを与えるべく、試験装置１２が２つ以上のＤＩＢに接続されてよい。

インターフェイスカード２４、２６及び２８により行われる試験を開始及び制御するべく、試験装置１２は、試験信号を生成してＤＵＴ応答を解析するための試験パラメータ（例えば、試験信号電圧レベル、試験信号電流レベル、デジタル値等）を与えるＰＭＵ制御回路４８及びＰＥ制御回路５０を含む。ＰＭＵ制御回路及びＰＥ制御回路は、１つ以上の処理デバイスを使用して実装されてよい。処理デバイスの例は、マイクロプロセッサ、マイクロコントローラ、プログラマブルロジック（例えばフィールドプログラマブルゲートアレイ）、及び／又はこれらの単数若しくは複数の組み合わせを含むがこれらに限られない。試験装置１２はまた、コンピュータシステム１４に試験装置１２により実行される動作を制御させ、かつ、試験装置１２とコンピュータシステム１４との間でデータ（例えば、試験パラメータ、ＤＵＴ応答等）をやり取りさせるコンピュータインターフェイス５２を含む。

以下は、ＰＭＵからＤＵＴへつながる回路経路内のインピーダンス（例えば抵抗値）を較正し、ＤＵＴへ与えられる電流量に影響を与えることについて記載する。較正プロセス及び回路は、単一ＰＭＵステージ３２（ＰＭＵ３２）の前提で記載されるが、これらは複数ＰＭＵのそれぞれに対して使用してもよい。

図３は、ＰＭＵ３２とＤＵＴとの間の抵抗回路５４の抵抗値を較正するための較正回路を含む回路５２を示す。回路５２はまた、例えば、電力サージ等、ＰＭＵ３２への到達、及びＰＭＵ３２への損害を余剰電流が引き起こさないためのＥＳＤ保護回路を含む。ＥＳＤ保護回路はまた、ピンエレクトロニクス、及び、例えばＡＳＩＣ（特定用途集積回路）等を含むＡＴＥ内の他の回路も保護する。

回路５２は２つの経路を含む。較正経路５５（図４の太線経路沿い）及びＥＳＤ保護経路５６（図５の太線経路沿い）である。なお、今日のＡＴＥの多くはすでにＥＳＤ保護回路を含んでいる。かかる既存のＥＳＤ保護回路を利用して、ＡＣ較正から独立してＰＭＵを較正することが可能である。すなわち、較正を目的としてＥＳＤ保護回路を使用することにより、ＡＣ較正経路とＤＣ較正経路とを切り替える必要がなくなる。このため、高速ＡＣ信号を壊し得るスイッチ等が不要となる。

図３から図５を参照すると、ダイオード５７及び５９が較正経路及びＥＳＤ保護経路の双方に存在する。本実装では、ダイオード５７及び５９はクランプダイオードである。クランプダイオードは、スイッチ６０から６３の設定に応じ、ＰＭＵ３２からのＥＳＤサージの結果による電流を迂回させて又はＰＭＵ３２へ電流を与えて（若しくはＰＭＵ３２から電流を引き出して）抵抗回路５４を較正するべく使用されてよい。本実装では、スイッチ６０から６３は、例えばトランジスタ等の回路を使用して実装される電子スイッチ、又は電気的に制御可能なマイクロメカニカルスイッチであってよい。任意のタイプのスイッチを使用してよい。さらに、図３から図５では４つのスイッチが示されるが、切替ファンクションを行うべく任意の数のスイッチが使用されてよい。

ＰＭＵ３２をＥＳＤから保護すべく、スイッチ６１及び６２が開となりスイッチ６０及び６３が閉となる。スイッチ６１及び６２を開とすることで、較正回路６４（以下に記載）が、ＰＭＵ３２及び抵抗回路５４を含む回路経路から切断される。スイッチ６０及び６３を閉とすることで、回路５２がＥＳＤ保護設定に接続される。ＥＳＤ保護設定では、ダイオード５７と５９とは、電気的に接続されて、回路経路６６の電圧を所定範囲にクランプするべくバイアスがかけられる。この目的のために、電圧源Ｖ_ＣＬ６１及びＶ_ＣＨ６９がそれぞれダイオード５７及び５９にバイアスをかける。そして、ダイオードは適切な電圧範囲をクランプする。例えば、Ｖ_ＣＬは、回路経路６６の、例えば低い又は負の電圧をクランプするべく低電圧であってよい。Ｖ_ＣＨは、回路経路６６の、例えば高電圧をクランプするべく高電圧であってよい。Ｖ_ＣＬ及びＶ_ＣＨは、回路経路６６のＥＳＤ保護の量及びタイプを変更するべく変えられてよい。ダイオードにバイアスをかけるべく増幅器７０及び７１がＶ_ＣＬ値及びＶ_ＣＨ値を渡す。

動作中、回路経路６６のＥＳＤサージの結果による余剰電流が、ダイオード５７又は５９のいずれかを介して回路経路６６から引き出される。例えば、回路経路６６のＥＳＤサージによる電圧が正であり、かつ、ダイオードクランプ電圧を上回る場合、その結果の電流がダイオード５７を介して増幅器７０内に引き出されてよい。例えば、クランプ電圧が２０Ｖであり、かつ、ＥＳＤサージによる電圧が２５Ｖである場合、クランプダイオードは、余剰の５Ｖの結果による電流を引き出す。回路経路６６のＥＳＤサージによる電圧が負であり、かつ、ダイオードクランプ電圧を上回る場合、その結果の電流がダイオード５９及び増幅器７１により引き出されてよい。例えば、クランプ電圧が−２０Ｖであり、かつ、ＥＳＤサージによる電圧が−２５Ｖである場合、クランプダイオードは、余剰の−５Ｖの結果による電流を引き出す。したがって、ダイオード５７及び５９に適切なバイアスをかけることにより、かかるＥＳＤサージによる電流からＰＭＵ３２を保護することができる。

抵抗回路５４を較正するべく、スイッチ６０、６２及び６３が開にされ、スイッチ６１が閉にされる。本実装では、抵抗回路５４は１つ以上の抵抗要素を含む。例えば、抵抗回路５４は、電圧依存の抵抗値を有する可変抵抗であってよい。すなわち、抵抗回路５４の抵抗値は、抵抗回路５４に適用される電圧に依存してよい。抵抗回路５４はまた、固定値を有する１つ以上の抵抗（不図示）を含んでよい。当該抵抗は、全抵抗値を変化させるべく抵抗回路内へ又は抵抗回路外へ切り替わることができる。抵抗回路５４は、可変抵抗と固定抵抗との組み合わせを含んでよい。抵抗回路５４はまた、キャパシタ、インダクタ及びトランジスタのような他の要素を含んでよい。

スイッチ６１を閉にすることにより、較正回路６４は、ＰＭＵ３２及び抵抗回路５４を含む回路経路６６に電気的に接続される。本実装では、較正回路６４は、電圧源７４（Ｖ_ｂｉａｓ）と、電圧源７４に電気的に接続された抵抗回路７５と、抵抗回路７５の入力及び抵抗回路７５の出力それぞれにおける電圧リード７６及び７７とを含む。本実装では、抵抗回路７５は複数の抵抗を含む。かかる複数の抵抗は、同じ又は異なる抵抗を有してよい。また、抵抗回路７５内に又は抵抗回路７５外へ切り替えられてよい。これにより、抵抗回路７５の有効な全抵抗値を調整（例えば増加又は低減）することができる。抵抗は、固定抵抗値又は可変抵抗値を有してよい。図３から図５に示される例では、２つの抵抗は、３５Ω及び３５０Ωの抵抗値を有する。抵抗回路７５はまた、キャパシタ、インダクタ及びトランジスタ（不図示）のような他の要素を含んでよい。

較正回路６４は、抵抗回路７５内へ又は抵抗回路７５外へ抵抗値を切り替えるスイッチ７８及び７９を含む。本実装では、スイッチ７８及び７９は、例えばトランジスタ等の回路を使用して実装される電子スイッチ、又は電気的に制御可能なマイクロメカニカルスイッチであってよい。任意のタイプのスイッチを使用してよい。さらに、図３から図５では２つのみのスイッチが示されるが、切替ファンクションを行うべく任意の数のスイッチが使用されてよい。例えば、図３から図５に示されるような一抵抗当たり１つのスイッチ若しくは一抵抗当たり複数のスイッチ、又は複数の抵抗に対して１つのスイッチが存在してよい。

較正回路６４はまた、抵抗回路７５に電圧を適用することにより電流を抵抗回路７５に流す電圧源７４を含む。上述のように抵抗回路７５の抵抗値を変えることで、抵抗回路７５を流れることができる電流量が変わる。スイッチ６１が閉となると、抵抗回路７５を流れる電流もまた回路経路６６を介して及び抵抗回路５４を介して較正回路６４の外へ流れる。既知の値を有するこの電流を使用して、以下に記載するように抵抗回路５４を較正することができる。

この目的のために、アナログ・デジタル変換器（ＡＤＣ）８５が電圧リード７６及び７７に電気的に接続される。ＡＤＣ８５は、電圧リードを介して測定される抵抗回路７５の両端の電圧降下をデジタイズする。処理デバイス（例えば８６）は、ＡＤＣからの電圧降下に対応するデジタルデータを受け取り、当該電圧降下に関連する電流量を決定する。具体的には、処理デバイスは抵抗回路７５の抵抗値及び電圧降下を知っているので、オームの法則を使用して電流値を計算する。この点で、処理デバイスは、スイッチ７８及び７９の動作を制御するべく使用されて、抵抗回路７６の抵抗値をプログラムし、さらにスイッチ６０から６３の動作を制御してよい。処理デバイスは、例えば、マイクロプロセッサ、マイクロコントローラ、プログラマブルロジック等であってよい。

図３から図５に示されるように、電圧リード８０及び８１が抵抗回路の両端に接続される。本実装では、電圧リード８０及び８１はＰＭＵ３２に接続される。ＰＭＵ（又は他の回路）は、かかる電圧リード間の電位差をデジタイズし、その結果デジタイズされた値を処理デバイスへ与えてよい。これにより、処理デバイスは抵抗回路５４の両端の電圧降下を取得する。処理デバイスは、この電圧降下及び抵抗回路５４を流れる電流に基づき、抵抗回路５４の抵抗値を較正（すなわち調整）する。より具体的には、抵抗回路５４を流れる電流は、較正回路６４の抵抗回路７５を流れる電流と等しいか又は少なくとも実質的に等しい。処理デバイス８６（例えばＰＭＵ制御回路４８）は、所定抵抗値を達成するべく抵抗回路５４の両端の電圧を設定する。そして、抵抗回路を流れる既知の電流量に基づいて所定抵抗値を確認する。任意の調整が必要な場合、処理デバイスは、抵抗回路５４の両端の電圧を変更してその抵抗値を変えてよい。抵抗回路５４の所定抵抗値は、較正回路６４の抵抗回路７５に設定された抵抗値と同じか又は（例えば当該抵抗値の倍数若しくは分数）異なってよい。抵抗回路５４の抵抗値を較正するとき、処理デバイスは抵抗回路５４を含む回路経路の寄生抵抗を考慮してよい。寄生抵抗は、他の電圧リード（不図示）を介して測定されてよい。または、処理デバイスに予めプログラムされてよい。

上述の較正プロセス（以下「較正プロセス」と称する）は多くの利点を有する。例えば、外部インターフェイス基板又は他の装置を使用することなくＤＣ電流較正が可能となる。また、上述のように、ＤＣ較正を行うリレー又はＯＰＴＦＥＴのようなスイッチの必要性が低減される。また、本較正プロセスによれば、ＡＴＥをハンドラ又はプローブからアンロックすることなく較正することができる。

上述の本較正プロセスは、上述のハードウェア及びソフトウェアに関する使用に限定されない。本較正プロセスは、任意のハードウェア及び／又はソフトウェアを使用して実装することができる。例えば、本較正プロセス又はこれの単数若しくは複数の部分は、デジタル電子回路を使用して、又はコンピュータハードウェア、ファームウェア、ソフトウェア、若しくはこれらの組み合わせで少なくとも部分的に実装することができる。

本較正プロセス（例えば、処理デバイスにより行われるファンクション）は、コンピュータプログラム製品、すなわち、データ処理装置（例えば、プログラマブルプロセッサ、コンピュータ、又は複数のコンピュータ）による実行又はこれの操作制御を目的として情報単体（例えば、１つ以上の機械可読媒体又は伝播信号）に有体的に具体化されたコンピュータプログラムを介して少なくとも部分的に実装することができる。コンピュータプログラムは、コンパイル型又はインタプリタ型の言語を含む任意の形態のプログラミング言語で記述することができる。また、スタンドアローンプログラムとして又はモジュールとしてコンポーネント、サブルーチン、又はコンピューティング環境での使用に適切な他のユニットを含む任意の形態でデプロイすることができる。コンピュータプログラムは、１つのコンピュータ、又は１箇所の若しくは複数箇所にわたり分散されて通信ネットワークで相互接続された複数のコンピュータで実行されるべくデプロイすることができる。

本較正プロセスを実装することに関するアクションは、本較正プロセスのファンクションを行うための１つ以上のコンピュータプログラムを実行する１つ以上のプログラマブルプロセッサにより行うことができる。ＡＴＥのすべて又は一部は、特定目的ロジック回路、例えば、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）及び／又はＡＳＩＣとして実装することができる。

コンピュータプログラムの実行に適したプロセッサは、例えば、汎用及び特定目的双方のマイクロプロセッサ、並びに任意の種類のデジタルコンピュータの任意の１つ以上のプロセッサを含む。一般に、プロセッサは、リードオンリーメモリ若しくはランダムアクセスメモリ又はその双方から命令及びデータを受け取る。コンピュータの要素は、命令を実行するプロセッサと、命令及びデータを格納する１つ以上のメモリデバイスを含む。

図３を参照すると、代替的な較正設定において、スイッチ６０、６１及び６３が開となってよく、スイッチ６２が閉となってよい。この設定では、電流は回路経路６６から較正回路６４へ流れる。上述のように抵抗回路７５の両端の電流が測定される。その後、較正が上述のように進められる。

ここに記載された異なる実施例の要素は、具体的に上述されていない他の実施例を形成するべく組み合わされてよい。ここに具体的に記載されていない他の実施例もまた、以下の特許請求の範囲内にある。

Claims (20)

1. 較正を必要とする回路要素と、
   前記回路要素を較正するべく使用される較正回路と、
   前記較正回路を含む第１経路に電気的に接続可能かつ前記較正回路を除く第２経路に電気的に接続可能なクランプダイオードと、
   前記第１経路と前記第２経路との間で前記クランプダイオードを切り替えるスイッチ回路とを含む装置であって、
   前記第１経路は前記較正回路と前記回路要素とを電気的に接続し、前記第２経路は前記装置を静電放電から保護するべく使用される装置。
2. 前記較正回路は、電圧源と、前記電圧源に電気的に接続された第１抵抗回路と、前記第１抵抗回路の入力における第１電圧リード及び前記第１抵抗回路の出力における第２電圧リードとを含む、請求項１に記載の装置。
3. 前記第１電圧リード及び第２電圧リードに電気的に接続されて、前記クランプダイオードが前記第１経路内に切り替えられたときに前記第１及び第２電圧リードを介して取得される前記第１抵抗回路の両端の電圧降下をデジタイズするアナログ・デジタル（Ａ／Ｄ）変換器と、
   前記電圧降下に対応するデジタルデータを前記Ａ／Ｄ変換器を介して受け取る処理デバイスと
   をさらに含み、
   前記処理デバイスは、前記電圧降下に関連する電流量を決定して前記電流量に基づいて前記回路要素の特性を調整するべく設定される、請求項２に記載の装置。
4. 前記回路要素は、調整可能な抵抗値を有する第２抵抗回路を含み、
   前記処理デバイスは、前記第２抵抗回路の両端の電圧を取得して前記電圧降下に関連する電流量に基づいて前記第２抵抗回路の前記抵抗値を調整するべく設定される、請求項３に記載の装置。
5. 前記第２抵抗回路は可変抵抗を含む、請求項４に記載の装置。
6. 前記第１抵抗回路は、前記第１抵抗回路の前記抵抗値を変化させるべく前記第１抵抗回路内に又は前記第１抵抗回路外へ切替可能な複数の抵抗を含む、請求項４に記載の装置。
7. 前記第１抵抗回路は、前記第１抵抗回路を流れる電流量を調整するべく前記第１抵抗回路内に又は前記第１抵抗回路外へ切替可能な複数の抵抗を含む、請求項４に記載の装置。
8. パラメトリック測定ユニット（ＰＭＵ）をさらに含み、前記回路要素は前記ＰＭＵに電気的に接続され、前記回路要素は前記ＰＭＵに流れる電流を較正するべく使用される、請求項１に記載の装置。
9. 前記クランプダイオードは、前記第２経路内に切り替えられた場合に前記ＰＭＵが所定量よりも大きい電流量を受け取ることを防止する、請求項８に記載の装置。
10. 較正回路と回路要素とを電気的に接続し、かつ前記回路要素を較正するための第１経路へ、前記第１経路と１つ以上のコンポーネントを共有し、かつ静電放電に対して保護するための第２経路から切り替えることと、
    前記較正回路の抵抗値に基づいて前記較正回路を流れる電流を決定することと、
    前記較正回路を流れる電流に対応する前記回路要素を流れる電流に基づいて前記回路要素を較正することと
    を含む方法。
11. 前記回路要素を流れる電流は、前記較正回路を流れる電流と実質的に等しい、請求項１０に記載の方法。
12. 前記回路要素は可変抵抗を含み、前記回路要素を較正することは、前記可変抵抗の抵抗値を調整することを含む、請求項１０に記載の方法。
13. 前記可変抵抗の両端の電圧を測定することと、前記可変抵抗の両端の電圧及び前記較正回路を流れる電流に基づいて前記抵抗値を調整することとをさらに含む、請求項１２に記載の方法。
14. 前記第２経路は、所定値を上回る電流からパラメトリック測定ユニット（ＰＭＵ）を保護し、
    前記方法は、所定値を上回る前記電流から前記ＰＭＵを保護するべく前記第１経路から前記第２経路へ切り替えることをさらに含む、請求項１０に記載の方法。
15. 前記ＰＭＵを保護することは、所定範囲外の電圧をクランプすることを含む、請求項１０に記載の方法。
16. 静電放電から自動試験装置（ＡＴＥ）を保護し、かつ前記ＡＴＥの回路要素を較正する回路であって、
    電流を流す抵抗回路を有し、前記回路要素を較正するべく使用される較正回路と、
    （ｉ）所定範囲外の電圧が前記ＡＴＥの動作に影響することを防止するべく、又は（ｉｉ）前記較正回路からの前記電流が回路要素へ流れることを可能にするべく設定可能な１つ以上のダイオードと、
    前記ダイオードを設定する１つ以上のスイッチと、
    前記抵抗回路を流れる前記電流の値を取得して前記抵抗回路を流れる前記電流の前記値に基づいて前記回路要素の特性を調整する処理デバイスと
    を含む回路。
17. 前記１つ以上のダイオードは、
    第１所定値を下回る電圧が前記ＡＴＥの動作に影響することを防止する第１ダイオードと、
    第２所定値を上回る電圧が前記ＡＴＥの動作に影響することを防止する第２ダイオードと
    を含む、請求項１６に記載の回路。
18. 前記１つ以上のスイッチは、
    前記第１ダイオードが第１所定値を下回る電圧が前記ＡＴＥの動作に影響することを防止するように設定する第１スイッチと、
    前記第１ダイオードが前記較正回路からの前記電流を前記回路要素に流すように設定する第２スイッチと
    を含む、請求項１７に記載の回路。
19. 前記回路要素は、前記ＡＴＥのパラメトリック測定ユニット（ＰＭＵ）への電流量を調整するべく使用される第２抵抗回路を含む、請求項１７に記載の回路。
20. 前記抵抗回路は可変抵抗を含み、前記回路要素の前記特性は、前記可変抵抗の抵抗値を含む、請求項１７に記載の回路。

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