JP4765206B2 - ボリューム回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、抵抗回路網を用いて電気的に信号レベルの調整を行うボリューム回路に関する。
【0002】
【従来の技術】
オーディオ等の分野においては、従来より、電子回路を用いて音量調節を行う電子ボリュームが用いられており、このような電子ボリューム回路には、例えば、本発明者らの提案による特願2000−28152に示されるように、単一電源によって駆動することができるLSI製電子ボリューム回路などがある。
【0003】
このような電子ボリューム回路においては、直列抵抗から分圧点を選択することにより入力信号の減衰度(ゲイン)を制御するようにしているので、特に減衰度を大きく絞り込む場合には抵抗分圧点の分解能が非常に低くなってしまい、減衰度(ゲイン)を正確かつ十分に絞り込むことができない。
【0004】
【発明が解決しようとする課題】
この発明は、このような従来技術の不都合に鑑み、分圧抵抗回路を抵抗分割形に改良して高分解能の分圧点電圧を得ることができるようにすると共に、抵抗分割形分圧抵抗回路に付設される電流制御用抵抗回路を改良して抵抗分割形分圧抵抗回路の出力側配線抵抗の悪影響を除去し、これにより、高分解能のボリューム回路を提供することを目的とする。
【0005】
【課題を解決するための手段】
この発明の主たる特徴に従うと、第1及び第2端子(IN,OUT)間に接続される第1段の直列抵抗〔図6では、“10R”+“6R”+“4R”〕を含むk段(kは、「3」以上の自然数)の直列抵抗〔図6では、k=12〕で構成された抵抗ラダー回路(R1)であって、各段の直列抵抗は、基本抵抗値Rをもつ基本抵抗を単位にして構成される〔図8〕と共に、基本抵抗値Rのn倍(nは、「3」以上の自然数)を超える整数倍の抵抗値を有し〔図6では、第1段(IN−A−t1):“10R”+“6R”+“4R”、第2段(A−B−C−t2):“6R”+“4R”+“4R”、第3段(B−[C]−D−E−t3):“12R”+“6R”+“4R”+“4R”、第4段(D−[E]−F−G−t4):“12R”+“6R”+“4R”+“4R”、…、第11段(…−t11):“12R”+“6R”+“4R”+“4R”、第12段(…−t12):“12R”+“12R”〕、第i段(iは、「1」〜「k−1」の自然数)の直列抵抗〔図6では、i=1〜11〕に含まれる基本抵抗値Rのn倍の抵抗部分〔図6では、“4R”(n=4)〕に第i+1段の直列抵抗が並列接続されて、第i+1段以降の全直列抵抗が基本抵抗値Rの(n−1)×n倍の等価抵抗値(n−1)×nR〔図6では、「12R」(n=4)〕を有するものとし、これにより、第i段の直列抵抗に含まれる基本抵抗値Rのn倍の抵抗部分及び該抵抗部分に並列接続された第i+1段以降の全直列抵抗の等価抵抗値は、(n−1)Rとなる抵抗ラダー回路(R1)と、抵抗ラダー回路(R1)から選択的に分圧出力(Vs)を取り出すスイッチ回路(SW:S1〜SM)とを具備するボリューム回路(請求項1)が提供される。なお、括弧書きは、後述する実施例における参照記号や参照箇所等を表わし、以下においても同様である。
【0006】
この発明によるボリューム回路の抵抗ラダー回路(R1)において、各段の直列抵抗は、次段の直列抵抗が並列接続されていない抵抗部分〔図6では、第2段:“6R”、第3段:“12R”+“6R”、第4段:“12R”+“6R”、…、第11段:“12R”+“6R”、第12段:“12R”+“12R”〕に分圧タップが設けられ、スイッチ回路(SW)は分圧タップを選択して分圧出力(Vs)を取り出す(請求項2)ように構成することができる。
【0007】
また、この発明によるボリューム回路の抵抗ラダー回路(R1)において、第i段の直列抵抗〔図6では、i=1〜11〕は、少なくとも第2端子(OUT)に接続されている基本抵抗値Rのn倍の抵抗部分〔図6では、“4R”〕に第i+1段の直列抵抗が並列接続される(請求項3)ように構成することができる。
【0008】
この発明によるボリューム回路は、さらに、スイッチ回路(SW)からの分圧出力(Vs)を増幅する第1増幅器(A1)を具備する(請求項4)ように構成することができる。
【0009】
そして、このボリューム回路では、抵抗ラダー回路(R1)、スイッチ回路(SW)乃至第1増幅器(A1)は半導体基板(B1)上に形成される(請求項5)ように構成することができる。
【0010】
〔発明の作用〕
この発明の主たる特徴によるボリューム回路は〔請求項1〕、抵抗ラダー回路(R1)及びこの抵抗ラダー回路(R1)から選択的に分圧出力(Vs)を取り出すスイッチ回路(SW:S1〜SM)から成る。抵抗ラダー回路(R1)は、kを「3」以上の自然数として、k段の直列抵抗で構成され、第1段の直列抵抗〔図6では、“10R”+“6R”+“4R”〕は第1及び第2端子(IN,OUT)間に接続される。各段の直列抵抗は、基本抵抗値Rをもつ基本抵抗を単位にして構成される〔図8〕と共に、基本抵抗値Rのn倍(nは、「3」以上の自然数)を超える整数倍の抵抗値を有する〔図6では、第1段(IN−A−t1):“10R”+“6R”+“4R”、第2段(A−B−C−t2):“6R”+“4R”+“4R”、第3段(B−[C]−D−E−t3):“12R”+“6R”+“4R”+“4R”、第4段(D−[E]−F−G−t4):“12R”+“6R”+“4R”+“4R”、…、第11段(…−t11):“12R”+“6R”+“4R”+“4R”、第12段(…−t12):“12R”+“12R”〕。ここで、nは、「3」以上の自然数であり、分割指数と呼ばれる〔ここでは、図6におけるn=4の場合を括弧内に例示している〕。
【0011】
抵抗ラダー回路(R1)において、各段の直列抵抗の次段以降の直列抵抗との間には、iを「1」〜「k−1」内の任意の自然数として各段を表現すると〔図6では、i=1〜11〕、第i段の直列抵抗のうち基本抵抗値Rのn倍の抵抗部分〔“4R”〕に第i+1段の直列抵抗が並列接続〔“6R”+“3R(=4R//12R)”+“3R(=4R//12R)”〕されて、第i+1段以降の全直列抵抗が並列接続され〔なお、記号“//”は、この両側の抵抗の並列接続体の合成抵抗を表わし、例えば、“4R//12R”は、次段(第i+1段)の抵抗“4R”と次々段(第i+2段)以降の全直列抵抗“12R”の並列接続体の合成抵抗即ち等価抵抗値“3R”を表わす。〕、第i+1段以降の全直列抵抗が基本抵抗値Rの(n−1)×n倍の等価抵抗値(n−1)×nR〔12R〕を有するという関係がある。そして、この関係により、第i段の直列抵抗に含まれる基本抵抗値Rのn倍の抵抗部分及び該抵抗部分に並列接続された第i+1段以降の全直列抵抗の等価抵抗値は、(n−1)Rとなる。
【0012】
この発明による抵抗ラダー回路では、各段(第i段)の直列抵抗における基本抵抗値Rのn倍の抵抗部分の両端からみた次段(第i+1段)以降の全直列抵抗を含む等価抵抗は、基本抵抗値Rの(n−1)倍の値(n−1)Rになる。従って、各段で元々必要な抵抗値(n−1)Rに対し、次段においては、そのn倍の抵抗n(n−1)Rから分圧タップを取り出すことになり、n倍の精度で分圧出力を得ることができる。次々段では、さらに、次段のn倍の精度で分圧タップを取り出すというように、段数を増やすと、これに伴って指数関数的に精度を増大することができる。
【0013】
後述するn=4の具体例で説明すると、第1段の直列抵抗“10R”+“6R”+“4R”において、第2段の直列抵抗が接続される基本抵抗値Rの4倍の抵抗部分“4R”の両端間の全抵抗は、基本抵抗値Rの3倍の値3Rであり、これが元々必要であった抵抗値である。この元の抵抗値3Rに対して、第1段でこれを抵抗“4R”に代えた上第2段で抵抗値3Rの4倍の抵抗12Rから分圧タップを取り出すことになるので、4倍の精度で分圧出力を得ることができる。さらに、第2段抵抗12Rのうち元々の抵抗分3Rを抵抗部分“4R”とし、元々の抵抗分3Rに対して4倍の第3段抵抗12Rをこの抵抗部分“4R”に並列接続することにより、第3段では第2段の4倍の精度で分圧タップを取り出すことができる。これにより、分圧タップ間の抵抗値を例えば百数十Ω以上にすることができる。
【0014】
つまり、この発明では、ボリューム用抵抗を細かく分割するのに、基本的に、元々必要であった抵抗分(n−1)Rに代えて抵抗nRと抵抗(n−1)nRの並列回路を用い、等価抵抗が元の抵抗(n−1)Rと変わらないようにした上、抵抗(n−1)nR側から元のn倍の精度で分圧タップを取り出す。抵抗(n−1)nR中の抵抗分(n−1)Rについては、さらに、これに代えて抵抗nRと抵抗(n−1)nRの並列回路を用いて抵抗分割を行う。この抵抗分割は、必要に応じた段数だけ順次行うことができ、これにより、新たな段の抵抗(n−1)nR側から更に精度を上げて分圧タップを取り出すことができる。
【0015】
さらに、この発明では、基本抵抗値Rをもつ基本抵抗を単位にして抵抗ラダー回路(R1)における各段の直列抵抗を構成する(図8)ようにしているので、抵抗ラダー回路(R1)の作製を容易にすることができる。
【0016】
この発明によるボリューム回路では、抵抗ラダー回路(R1)における各段の直列抵抗は、次段の直列抵抗が並列接続されていない抵抗部分〔“6R”,“12R”(第2〜12段)〕に複数の分圧タップが設けられ、スイッチ回路(SW:S1〜SM)により分圧タップが選択される〔請求項2〕。また、抵抗ラダー回路(R1)における第i段の直列抵抗〔図6では、i=1〜11〕は、少なくとも第2端子(OUT)に接続されている基本抵抗値Rのn倍の抵抗部分〔“4R”〕に第i+1段の直列抵抗〔“6R”+“4R”+“4R”(第2〜11段),“12R”(第12段)〕が並列接続される〔請求項3〕。これにより、スイッチ回路(SW:S1〜SM)により選択される分圧タップの位置が第2端子(OUT)側に近くなるに従って、取り出される分圧タップの精度を指数関数的に上げることができるので、例えば、所定dB刻みで分圧出力を得る場合に、比較的均一な精度で得ることができる。後述するn=4の具体例の場合、タップ間抵抗値を数百〜百数十Ωの範囲に収めることができる。
【0017】
また、この発明によるボリューム回路は、スイッチ回路(SW)からの分圧出力(Vs)を増幅する第1増幅器(A1)を具備するように構成することができる〔請求項4〕。そして、このボリューム回路では、抵抗ラダー回路(R1)、スイッチ回路(SW)乃至第1増幅器(A1)を半導体基板(B1)上に形成することができる〔請求項5〕。第1増幅器(A1)は、単一電源で駆動される反転形演算増幅器を用いて減衰器(attenuator)として使用し、第1端子(IN)と反転端子との間に印加される入力信号をスイッチ回路(SW)の分圧タップ選択(m)に応じて増幅(減衰)するように構成することが好ましい。
【0018】
〔別の特徴〕
なお、発明の課題に対応してこの明細書に記載された発明に備えられる別の特徴によれば、次の(1)〜(4)のように構成することができる。
(1)第1及び第2端子間(IN,OUT)に接続された第1段抵抗〔図12では、“10R”+“6R”+“4R”)を含む複数段の抵抗〔図12では、第1段(IN−A−t1):“10R”+“6R”+“4R”、第2段(A−B−C−t2):“6R”+“4R”+“4R”、第3段(B−[C]−D−E−t3):“12R”+“6R”+“4R”+“4R”、第4段(D−[E]−F−G−t4):“12R”+“6R”+“4R”+“4R”、…、第11段(…−t11):“12R”+“6R”+“4R”+“4R”、第12段(…−t12):“12R”+“12R”〕で構成され、第2端子(OUT)を共通にして各段抵抗の一部〔図6では“4R”〕に次段抵抗が並列接続された分圧用抵抗ラダー回路(R1)と、入力端子に分圧用抵抗ラダー回路(R1)からの分圧電圧(Vs)を受け、出力端子が第2端子(OUT)に接続された第1増幅器(A1)と、入力端子(q)が第2端子(OUT)に接続された第2増幅器(A2)と、第2端子(OUT)と第2増幅器(A2)の出力端子(r)との間に接続された電流制御用抵抗ラダー回路(R2)とを具備するボリューム回路。
つまり、このボリューム回路においては、分圧用及び電流制御用抵抗ラダー回路(R1,R2)並びに第1及び第2増幅器(A1,A2)が設けられる。分圧用抵抗ラダー回路(R1)は、第1及び第2端子(IN,OUT)間に接続された第1段抵抗〔“10R”+“6R”+“4R”〕を含む複数段の抵抗で構成され、第2端子(OUT)を共通にして各段抵抗の一部〔“4R”,“4R”+“4R”〕に次段抵抗〔“6R”+“4R”+“4R”,“12R”+“6R”+“4R”+“4R”,“12R”+“12R”〕が並列接続される。第1増幅器(A1)は、入力端子に分圧用抵抗ラダー回路(R1)からの分圧電圧(Vs)を受け、出力端子が第2端子(OUT)に接続され、第2増幅器(A2)は、入力端子(q)が第2端子(OUT)に接続される。そして、電流制御用抵抗ラダー回路(R2)は、第2端子(OUT)と第2増幅器(A)の出力端子(r)との間に接続される。
従って、このボリューム回路によれば、第2増幅器(A2)及び電流制御用抵抗ラダー回路(R2)により、第1端子(IN)から電流分圧用抵抗ラダー回路(R1)に流入する電流を第2増幅器(A2)の出力端子に吸い取ると共に、電流制御用抵抗ラダー回路(R2)により、分圧用抵抗ラダー回路(R1)の各段の第2端子側接続端子(t1〜t12)の電位を等しくして、これら端子(t1〜t12)間を接続する配線に電流が流れないようにし、これらの配線抵抗による影響を除去することができる。
【0019】
(2)(1)のボリューム回路において、電流制御用抵抗ラダー回路(R2)は、複数段の抵抗〔図12では、第1段(r−q):Rx、第2段(r−t2):Rx+Ry、第3段(…−t3)::Rx+Ry、第4段(…−t4):Rx+Ry、…、第11段(…−t11):Rx+Ry、第12段(…−t12):Rx+Ryo〕で構成され、第2端子(OUT)を共通にして各段抵抗の全部又は一部(Rx)に次段抵抗(Rx+Ry,Rx+Ryo)が並列接続されており、第2端子(OUT)に関して分圧用抵抗ラダー回路(R1)と対称的な回路構成であるようにしたボリューム回路。
つまり、このボリューム回路では、電流制御用抵抗ラダー回路(R2)は、複数段の抵抗で構成されており、第2端子(OUT)を共通にして各段抵抗(Rx,Rx+Ry)の全部又は一部(Rx)に次段抵抗(Rx+Ry,Rx+Ryo)を並列接続した関係をもっている。また、この抵抗ラダー回路(R2)は、第2端子(OUT)に関して分圧用抵抗ラダー回路(R1)対称的な回路構成をとることにより(具体例を挙げると、Rx/Ry=4R/9R、Rx/(Rx+Ryo)=4R/12R)、分圧用抵抗ラダー回路(R1)の各段の第2端子側端子(t1〜t12)の電位を等しくすることができる。
【0020】
(3)(1)又は(2)のボリューム回路において、分圧用抵抗ラダー回路(R1)の各段抵抗には基本抵抗値Rのn倍の部分(nは2以上の自然数)〔図12では“4R”(n=4)〕に次段抵抗〔“6R”+“3R(=4R//12R)”+“3R(=4R//12R)”〕が並列接続され、次段以降の全抵抗は基本抵抗値Rの(n−1)×n倍の抵抗値〔図12では「12R」〕を有するようにしたボリューム回路。
このボリューム回路では、このように抵抗分割手法を改良して同じ値の抵抗要素を組み合わせて、ボリューム用抵抗を細かく分割するようにしているので、高分解能の分圧点電圧を用いた高分解能のボリューム回路を提供することができる。
【0021】
(4)(1)〜(3)の何れかのボリューム回路において、両抵抗ラダー回路(R1,R2)及び両増幅器(A1,A2)は半導体基板(B2)上に形成される(図11)ようにしたボリューム回路。
【0022】
以上のように、(1)〜(4)のボリューム回路では、基本的な構成として、分圧用及び電流制御用抵抗ラダー回路(R1,R2)並びに第1及び第2増幅器(A1,A2)が設けられ、分圧用抵抗ラダー回路(R1)は、第1及び第2端子(IN,OUT)間に接続された第1段抵抗を含む複数段の抵抗で構成され、第2端子(OUT)を共通にして各段抵抗の一部に次段抵抗が並列接続され、第1増幅器(A1)は、入力端子に分圧用抵抗ラダー回路(R1)からの分圧電圧(Vs)を受け、出力端子が第2端子(OUT)に接続され、第2増幅器(A2)は、入力端子(q)が第2端子(OUT)に接続され、そして、電流制御用抵抗ラダー回路(R2)は、第2端子(OUT)と第2増幅器(A2)の出力端子(r)との間に接続される。
【0023】
従って、(1)〜(4)のボリューム回路によると、基本的な効果として、電流吸取り用補助増幅器として用いられる第2増幅器(A2)の電流制御用抵抗を改良した電流制御用抵抗ラダー回路を用いて、第2端子(OUT)に接続される分圧用抵抗ラダー回路の出力側ラインに電流が流れないようにし、出力側ラインの配線抵抗分による悪影響を除去した高分解能のボリューム回路を提供することができる。
【0024】
【発明の実施の形態】
以下、図面を参照しつつ、この発明の好適な実施例を詳述する。なお、以下の実施例は単なる一例であって、この発明の精神を逸脱しない範囲で種々の変更が可能である。
【0025】
〔第1実施形態のボリューム回路〕
図1は、この発明の第1実施形態による電子ボリューム回路を概略的に表わす全体図である。このボリューム回路の例では、破線で囲まれるLSI回路B1内に、分圧用抵抗回路網R1、スイッチ回路SW、単一電源(単方向電源)電圧+Vp1で動作する反転形演算増幅器A1、基準電位取得のために定電圧源に直列接続された抵抗R31,R32,R33、信号出力のための抵抗R34,R35などが設けられる。
【0026】
LSI回路B1は、入力端子T1,T2及び出力端子T3〜T6を備える。入力端子T1,T2間には、入力信号Siが、直流カット用コンデンサC1及び安定用コンデンサC2を介して印加され、入力信号源SiのコンデンサC2側は接地(E1)される。また、出力端子T3〜T6側には、二電源(2方向電源)電圧+Vp2,−Vp2で動作する外付けの差動形演算増幅器A3及び負荷RLが接続され、出力端子T6は接地(E2)される。
【0027】
入力信号Siは、交流の信号成分である信号電圧ViのみがコンデンサC1,C2を介して入力端子T1,T2間に印加される。入力端子T1には、抵抗回路網R1の一端子INが接続され、抵抗回路網R1の他端子OUTは演算増幅器A1の出力端子に接続される。抵抗回路網R1は、等価的に直列抵抗体で図示されているが、実際には、入力端子T1側の接続端子INと演算増幅器A1の出力端子側の接続端子OUTとの間に、多数の基本抵抗(単位抵抗)を含む抵抗ラダー回路で構成される。そして、抵抗回路網R1の抵抗ラダー回路に設けられた多数の分圧タップの中から、スイッチ回路SWにより1つのタップが選択される。
【0028】
図2は、抵抗回路網とスイッチ回路との関係を表わす図である。抵抗回路網R1は、この図でも等価的に直列抵抗体で示されており、多数(M個)のタップを備えている。スイッチ回路SWは、これらのタップと分圧出力点sとの間に介挿された多数のスイッチ要素Sm〔m(タップ又はスイッチ番号)=1,2,3,…,M−1,M〕、及び、これらのスイッチ要素Smを制御するデコーダDを備える。図示しない外部回路からボリューム制御データSvがデコーダDの制御端子に供給されると、供給されたボリューム制御データSvの内容mに対応するスイッチ要素Smがオンとなり、当該スイッチ要素Smに対応するタップの電圧が分圧出力点sに出力される。
【0029】
スイッチ回路SWで選択されたタップに接続される分圧出力点sは、演算増幅器A1の反転端子に接続される。ここで、接続端子IN,OUTの各電位Vin,Voutに対し、ボリューム制御データSvにより或るスイッチ要素Smがオンしたとき、分圧出力点sに電位Vsが得られるものとし、端子IN,OUT間の電圧Vin−Voutに対する分圧出力点s・端子OUT間の電圧Vs−Voutの比を“分圧比ks”で表わすと、
ks = (Vs−Vout)/(Vin−Vout) …(1)
である。従って、端子IN−分圧出力点s間の電圧Vin−Vsに対する電圧Vs−Voutの比は、次式(2)から得られる:
(Vs−Vout)/(Vin−Vs) = ks/(1−ks) …(2)
【0030】
一方、入力端子T2は、演算増幅器A1の非反転端子と共に、直列接続された抵抗R31,R32の接続点に接続される。また、抵抗R31の他端は、演算増幅器A1の単一動作電源電圧+Vp1に相当する電位源+Vp1に接続され、抵抗R32の他端は、抵抗R33を介して、接地(E2)された出力端子T6に接続される。従って、入力端子T2の電位Vt2は、次式(3)で表わされ、これらの抵抗R31,R32,R33の抵抗値Ra,Rb,Rcに次々式(4)の関係をもたせることにより、演算増幅器A1の単一動作電源電圧+Vp1のほぼ半分に相当する一定の基準電位に保持することができる:
Vt2 = (+Vp)×(Rb+Rc)/(Ra+Rb+Rc) …(3)
Ra = Rb + Rc …(4)
【0031】
従って、演算増幅器A1の出力端子(OUT)に得られる出力電圧Voutは、入力信号Siの電圧Viに対して、次式(5)で表わすことができる:
Vout = Vt2 − Vi×ks/(1−ks) …(5)
【0032】
演算増幅器A1の出力端子(OUT)は、直列接続された抵抗R34,R35を介して出力端子T3に接続され、両抵抗R34,R35の接続点は出力端子T4に接続される。ここで、抵抗R34,R35の抵抗値は夫々R32,R33の抵抗値Rb,Rcに等しい。なお、両抵抗値Rb,Rcには、最大値分圧比ksmax(ボリューム制御データSvにより最大レベルのスイッチ要素S1がオンしたときに得られる分圧比ks)に対して、次式(6)の関係をもたせることが望ましい:
Rb/Rc = ksmax/(1−ksmax) …(6)
【0033】
また、抵抗R32,R33の接続点は、出力端子T5に接続され、抵抗R31〜R33の値Ra〜Rc及びこれらの抵抗直列回路の両端間電圧+Vpによって定まる一定電位
Vt5 = (+Vp)×Rc/(Ra+Rb+Rc) …(7)
を保持する。演算増幅器A3は、入力信号Siの最大振幅に相当する二電源(2方向電源)電圧+Vp2,−Vp2で動作し、図1に示すように、差動形演算増幅器A3の出力端子に出力端子T3が接続され、演算増幅器A3の反転端子に出力端子T4が接続される。
【0034】
従って、抵抗R32又は抵抗R34の抵抗値Rb(Rb=R32=R34)に対する抵抗R33又は抵抗R35の抵抗値Rc(Rc=R33=R35)の比K3は、
K3 = Rc/Rb …(8)
で表わされ、演算増幅器A3の出力端子(T3)に得られる負荷RLへの負荷出力電圧Voは、次式(9)で表わすことができる:
Vo = −K3×(Vout−Vt2) …(9)
【0035】
〔具体例〕
ここで、具体的な数値例を示すと、入力信号Siは、最大±12Vの振幅で変動するオーディオ信号などの信号であり、抵抗回路網R1の両端子IN,OUT間の等価的な抵抗値は、およそ12kΩである。図2に示されるボリューム制御データSvは、8ビットで構成されM=256段階のボリューム制御レベルを表現する。これらのボリューム制御レベルは、ゲインGを、−16dB,−16.5dB,−17dB,…,−143.5dB,−∞(ミュート)というように、0.5dB刻みで設定することができる。また、これらのボリューム制御レベルに対応して、M=256個のスイッチ要素S1,S2,S3,…,S255(SM−1),S256(SM)及びタップが設けられる。なお、ゲインG〔dB〕は次式で表わされる:
G = 20×log〔(Vs−Vout)/(Vin−Vs)〕
【0036】
従って、ボリューム制御データSvのレベルに応じてスイッチ要素Smをオンすることより、抵抗回路網R1のタップを選択し、選択されたタップの電位を分圧出力点sに取り出すことができる。例えば、ボリュームを最大に絞る第256段階のレベル(ゲイン=−∞)のボリューム制御データSvがデコーダDに入力されたときは、スイッチ回路SWのスイッチ要素S256(SM)のオンにより端子OUTが分圧出力点sに接続される。
【0037】
演算増幅器A1の動作電源電圧+Vp1が+5Vの場合、+5V電位源(+Vp1)と接地(E2)との間に直列接続された抵抗R31,R32,R33の抵抗値Ra,Rb,Rcは、それぞれ、Ra=11.59kΩ,Rb=1.59kΩ,Rc=10kΩに選定され、演算増幅器A1の非反転端子(T2)を一定の正の基準電位Vt2=+2.5Vに維持する。
【0038】
例えば、上述のように、分圧出力点sが第256スイッチ要素S256(SM)を介して端子OUTに接続されるゲインG=−∞の設定時には、分圧比ks=ksmin=0となり、演算増幅器A1の出力電圧Vout=Vt2=+2.5Vとなる。また、第1スイッチ要素S1をオンし第1レベル(最大ゲイン位置)のタップを分圧出力点sに接続してゲインG=−16dBに設定した場合には、分圧比ks=最大分圧比ksmax=0.137となる。このとき、出力電圧Voutは、
Vout=Vt2+0.159Vi=+2.5V+0.159Vi
となって、入力電圧Viが最大±12Vの振幅で変動しても、正極性を維持することができる。
【0039】
また、抵抗R32,R33の接続点(出力端子T5)の一定電位Vt5は、Ra=11.59kΩ,Rb=1.59kΩ,Rc=10kΩとしたとき、Vt5=2.16Vとなる。
【0040】
演算増幅器A3の二電源(2方向電源)電圧+Vp2,−Vp2は、最大±12Vの振幅で変動する入力信号電圧Viに対応して、それぞれ+12V,−12Vであり、最小ゲインG=−∞に設定して第256スイッチ要素S256をオンさせた場合(分圧比ks=ksmin=0)は、負荷出力電圧Vo=0Vとなる。また、最大ゲインG=−16dBに設定して第1スイッチ要素S1をオンさせた場合(分圧比ks=最大分圧比ksmax=0.137)には、
K3 = Rc/Rb = 6.29、
Vout= Vt2−0.159×Vi
であるから、負荷出力電圧Voは、式(9)から、
Vo = −6.29×(−0.159×Vi)= Vi …(10)
となる。
【0041】
さて、抵抗回路網R1として、図2のように等価直列抵抗体で示されるとおりに、抵抗r1,r2,r3,…,rM−1,rMを直列接続した直列抵抗体を用い、スイッチ要素S1,S2,S3,…,SM−1,SMで各抵抗接続点のタップ電圧を分圧出力点s上に取り出す場合、各抵抗の値の選定について、上述してきたM=256の例で考察する。
【0042】
この場合、スイッチ要素S1,S2,S3,…により、例えば、0.5dB刻みでゲインを細かく絞っていこうとすると、抵抗r1=10365Ω,r2=80Ω,r3=76.7Ω,r4=73.4Ω,…というように、順次、各抵抗の値を小さくして行かなければならず、最小ゲイン近傍では、
r253(rM−3)=53.4μΩ〔−142.5dB〕,
r254(rM−2)=50.4μΩ〔−143dB〕,
r255(rM−1)=47.6μΩ〔−143.5dB〕,
r256(rM)=0.850mΩ〔−∞〕
というように、極めて小さい値の抵抗を必要とする。
【0043】
一般に、LSI回路においてポリシリコンやポリサイドを用いて精度よく得られるシート抵抗値は数Ω〜数百Ωであるから、このように直列抵抗体を用いて抵抗回路網R1を得ることは現実的に無理である。
【0044】
〔抵抗ラダーの構成の原理〕
この発明では、抵抗の並列接続を利用して抵抗ラダー回路を構成することにより、ボリューム用の抵抗を精細に分割することができる。図3は、この発明による抵抗回路網における抵抗ラダーの構成の原理を説明するための図である。
【0045】
或る抵抗値Rをもつ基本抵抗を抵抗値と同一の記号“R”で表わし、分割指数nを2以上の自然数として、基本抵抗Rのn倍の抵抗値nRをもつ抵抗を同様に“nR”で表わすと、図3に示すように、1個の抵抗nRと(n−1)個の抵抗nRの直列接続体との並列接続回路は、抵抗(n−1)Rと等価である。
【0046】
つまり、図3の下段に示される抵抗(n−1)Rを元々必要な抵抗値とすると、図3の上段に示すように、IN側及びOUT側の端子間の抵抗“nR”に、(n−1)個の抵抗nRを直列接続したもの“(n−1)×nR”を並列接続する分割操作により、IN及びOUT側両端子からみた合成抵抗値を所望値(n−1)Rに保ちつつ、直列抵抗体“(n−1)×nR”から、元々必要な抵抗値(n−1)Rをもつ抵抗単体に比べてn倍に細かく分割した電圧を得ることができる。さらに、直列抵抗体“(n−1)×nR”においてOUT側にある任意数(<n)の抵抗成分“(n−1)R”につき同様の分割操作を行うと(IN側には分割操作しない抵抗成分を残す)、更に細かく分割することができる。そして、これを任意回だけ繰り返して抵抗ラダー回路を展開し、OUT側に近くなるほど細かく分割された電圧を得ることができる。
【0047】
例えば、分割指数n=3、即ち、所望の抵抗値が2Rである場合は、2個の抵抗3Rを直列接続したもの(6R)を抵抗3Rに並列接続する分割操作を行うと、抵抗6R上から、元来必要な抵抗値2Rをもつ抵抗単体に比べて3倍の細かさで電圧分割することができる。さらに、抵抗6Rについて抵抗成分2Rを3つ直列接続した場合、IN側に抵抗成分2Rを残しOUT側にある2つの抵抗成分2Rについてそれぞれ同様の分割操作を行う。そして、これを必要回繰り返すことにより、所望の抵抗ラダー回路を得ることができる。
【0048】
〔抵抗回路網への展開例〕
図4及び図5は、抵抗ラダー回路をもつ抵抗回路網への具体的な展開例である。この展開例では、分割指数n=4としており、図4(1)に示すように、元来必要とする抵抗値は3Rである。第1回の分割操作により、3個の抵抗4Rの直列接続に相当する抵抗12Rを抵抗3Rに並列接続すると、等価抵抗値3Rをもつ並列回路が得られる。この並列回路の抵抗12Rは、図4(2)に示すように、IN側の抵抗成分6R及びOUT側の2つの抵抗成分3Rで表わすことができる。
【0049】
図4(2)において、IN側に抵抗成分6Rを残し2つの抵抗成分3Rに対して、それぞれ、第2回の分割操作を行うと、図4(3)に示す抵抗回路網が得られる。さらに、図4(3)に示されるOUT側の2つの抵抗成分3Rの各々について、第3回の分割操作を同様に行うと、図5(4)に示す抵抗回路網が得られる。そして、このような分割操作を必要回だけ行うことにより、図5(5)に示す抵抗回路網が得られる。このようにして得られる抵抗回路網では、所望の各分圧タップ間の抵抗を比較的大きな値(例えば、百数十〜数百Ω)とすることができるので、十分に高精度のボリュームゲインが得られる。
【0050】
図6は、図1及び図2に示される第1実施態様の電子ボリューム回路の抵抗回路網における全抵抗ラダー回路の一例を示し、図7は、この抵抗ラダー回路例の端部詳細図を示す。図6の例では、図4及び図5と同じく、分割指数n=4であり、基本抵抗Rの抵抗値はR=632Ω、抵抗回路網R1の端子IN,OUT間の等価抵抗値は19R=12.008kΩである。
【0051】
上述した具体例の場合、図6のラダー回路において、第2段目の抵抗“6R”、第3〜11段目の抵抗“12R”及び抵抗“6R”並びに第12段目の2つの抵抗“R12”から分圧タップが設けられ、各分圧タップには第1〜第256スイッチ要素S1〜S256が接続される。これらのスイッチ要素は、最大ゲイン(−16dB)から0.5dB刻みで絞り込まれる256段階のゲインを表わすボリューム制御データSvに応じてオンし、オンしたスイッチ要素に対応する分圧タップを分圧出力点sに接続する。
【0052】
抵抗回路網R1の端子IN側の端部を例にして具体的に説明すると、まず、端子IN側については、第1段目において端子INに隣接する抵抗“10R”,“6R”(計16R)は、総抵抗値10.112kΩに設定される。第1段目の抵抗“6R”と抵抗“4R”の接続点Aから、第2段目の抵抗“6R”が分岐して当該抵抗“4R”に並列接続される。この抵抗“6R”には、図7(1)に示すように、第1,第2,第3,第4,…スイッチ要素S1,S2,S3,S4,…が接続される。接続点A−第1スイッチ要素S1間の抵抗値re1及び各スイッチ要素が接続されるタップ間抵抗値re2,re3,re4,…を例記すると、次のとおりである:
re1〔接続点A−スイッチS1(−16dB)間〕=1012.9Ω、
re2〔スイッチS1−S2(−16.5dB)間〕=319.7Ω、
re3〔スイッチS2−S3(−17dB)間〕=306.4Ω、
re4〔スイッチS3−S4(−17.5dB)間〕=293.4Ω、
re5〔スイッチS4−S5(−18dB)間〕=280.8Ω、
…。
【0053】
なお、第2段目の抵抗“6R”にはスイッチ要素S1〜S11が接続され、スイッチ要素S10−S11間のタップ間抵抗値re11は212.8Ωであり、第2段目で抵抗“6R”に隣接する抵抗“4R”との接続点Bとスイッチ要素S11(図示せず)との間の抵抗値re12’は138.6Ωである。また、接続点Bから分岐する第3段目の抵抗“12R”及び抵抗“6R”には夫々スイッチ要素S12〜S24及びスイッチ要素S25〜S36が接続される。接続点Bとスイッチ要素S12(図示せず)との間の抵抗値re12”は257Ωであり、スイッチ要素S12−S13間のタップ間抵抗値re13は772.7Ωである。抵抗値re14以下は、第1段目の例と同様に、徐々に減少して行く。
【0054】
中間部の説明は省略するが、第2〜第12段における抵抗“6R”或いは抵抗“12R”についても、タップ間抵抗値は百数十〜数百Ωの範囲に収めることができる。
【0055】
そして、端子OUT側の終端部については、図7(2)に示すように、端子OUTに第256スイッチ要素S256が接続され、以下、第12段目のOUT側抵抗“R12”の分圧タップに、端子OUT側から順に、スイッチ要素S255,S254,S253,…が接続される。各スイッチ要素が接続される分圧タップ間抵抗値re256,re255,re254,re253,…を例記すると、次のとおりである:
re256〔スイッチS256(−∞)−S255(−143.5dB)間〕=1470Ω、
re255〔スイッチS255−S254(−143dB)間〕=199.5Ω、
re254〔スイッチS254−S253(−142.5dB)間〕=211.3Ω、
re253〔スイッチS253−S252(−142dB)間〕=223.8Ω、
…。
【0056】
このような具体例からも、各分圧タップ間抵抗は百数十〜数百Ωとなるので、十分な精度のボリュームゲインが得られることが分かる。図8は、抵抗回路網の抵抗ラダー回路における基本抵抗の配置及び結線例であり、この例は、図4〜図7で説明した分割指数n=4の場合に対応している。多数の基本抵抗R(R=632Ω)は、LSI回路基板(B1)上にポリシリコン抵抗膜で形成され4列に規則正しく配列されており、リード線により、図6に対応する結線がなされる。破線で囲まれた基本抵抗群のうち“6R”及び“12R”には分圧タップ(図面中央の一部については「・」で示されている。)が設けられ、図示しないリード線を介してスイッチ回路SWの各スイッチ要素に導かれる。このように、抵抗回路網R1は基本抵抗Rを単位としているので、作製が非常に容易である。
【0057】
〔第2実施形態のボリューム回路〕
図9は、この発明の第2実施形態による電子ボリューム回路を概略的に表わす全体図であり、図1と同一の記号は、図1と同一の要素を示す。この発明の第2実施形態による電子ボリューム回路では、LSI回路B2内に、図9に示すように、単一電源(単方向電源)電圧+Vp1で動作する第2の反転形演算増幅器A2及び抵抗回路網R2を付設し、電流制御及び配線抵抗打消し機能を付加している点で、図1のLSI回路B1と異なっている。なお、図9では、抵抗回路網R1,R2は等価的に直列接続されたものとして示されており、上述のn=4の具体例を適用する場合には、抵抗回路網R1のIN−q間等価抵抗は12.008kΩ、抵抗回路網R2のq−r間等価抵抗は、200Ωである。
【0058】
演算増幅器A2は、反転端子に抵抗回路網R1内の所定点pが接続され、非反転端子に抵抗回路網R1,R2の接続点qが接続され、出力端子に抵抗回路網R2の他端rが接続される。抵抗回路網R1における点p,q間の等価抵抗をRpqとし、抵抗回路網R2の点q,r間の等価抵抗をRqrとしたとき、演算増幅器A2の利得αを次式(11)のように設定する:
α = Rqr/Rpq …(11)
【0059】
ここで、入力端子T1から抵抗回路網R1に流れ込む電流i1に対して、点p,q間の電圧Vpqは、
Vpq = i1×Rpq …(12)
であり、抵抗回路網R2を介して演算増幅器A2の出力端子に流れ込む電流i2に対して、点r,q間の電圧Vrqは、
Vrq = −i2×Rqr …(13)
である。また、演算増幅器A2の出力電圧は、点r,q間の電圧Vrqであるから、式(11)より、
Vrq = −α×Vpq = −(Rqr/Rpq)×Vpq …(14)
である。
【0060】
従って、式(12)〜(14)から、
−i2×Rqr=−(Rqr/Rpq)×i1×Rpq、即ち、i2=i1
が得られる。つまり、入力端子T1からの流入電流i1を演算増幅器A2への流入電流i2に等しくすることにより、入力端子T1から流れ込む電流の主たる部分を演算増幅器A2で吸い取るフィードフォワード電流制御を行う。従って、演算増幅器A1への電流の流入を防止し、演算増幅器A1を用いて高精度なボリュームレベル制御を実現することができる。
【0061】
〔配線抵抗の打消し〕
この場合、ボリュームレベル制御に用いられる分圧出力用の抵抗回路網R1に、第1実施形態で説明した抵抗ラダー回路を適用した場合、抵抗ラダー回路における各段のOUT側抵抗端子を各段間及び端子OUTとの間には、図8からも分かるとおり、比較的長い配線で接続することになり、無視できない配線抵抗Pmが発生してしまう。
【0062】
例えば、図6で説明した抵抗回路網R1を分圧出力に用いる場合、図10(1)のように、抵抗ラダー回路の第1段のOUT側抵抗端子t1に単一の電流吸取り制御用抵抗R2’を介して演算増幅器の出力端子に接続することが考えられる。しかしながら、このような構成では、この端子t1を含む各段のOUT側端子t1,t2,t3,…の隣接相互間(端子t1−t2,t2−t3,t3−…,…間)に、これらの端子間で発生する配線抵抗Rmによって電位差が生じる。このような電位差が生じると、演算増幅器A1のゲインが大きくずれてしまい、また、配線抵抗Rmが大きい場合には、所望の最小ゲイン(例えば、−143dB)までゲインを絞りきれなくなってくる。
【0063】
この発明の第2実施形態による電子ボリューム回路では、抵抗回路網R2を図10(2)のように構成することにより、電流制御機能だけでなく配線抵抗の打消し機能を抵抗回路網R2に与えることができる。つまり、この抵抗回路網R2は、図10(2)に示すように、分圧用抵抗回路網R1を構成する抵抗ラダー回路各段のOUT側端子t1,t2,t3,…にそれぞれ打消し用抵抗Rxの一端を接続し、これらの抵抗の他端は、隣接段の間にそれぞれ打消し用抵抗Ryを接続し、端子t1,t2,t3,…の電位が等しくなるように各抵抗の値を選定することにより得られる。なお、図10(2)では、図10(1)における抵抗“4R”,“12R”の並列回路を等価抵抗“3R”で表わしている。
【0064】
一例として、図示のように分割指数n=4の場合について述べる。図10(2)において、演算増幅器A2の電流制御(吸取り)機能によって、端子INからの入力電流i1は、演算増幅器A2出力端子への流入電流i2に等しいものとする(i1=i2)。ここで、端子t1,t2,t3,…の電位が等しい場合は、配線抵抗Rmを有する端子t1−t2,t2−t3,t3−…,…間には電流が流れず、抵抗ラダー回路各段から各段OUT側端子t1,t2,t3,…に向かう端子電流ia1,ia2,ia3,…は、そのまま、各段の打消し用抵抗Rxを通流する。
【0065】
この場合、抵抗ラダー回路各段入力側の抵抗成分9R(“6R”+“3R”)から各段に分流する分流電流ib1,ib2,ib3,…は、各段間の打消し用抵抗Ryの通流電流に等しい。また、各端子電流ia1,ia2,ia3,…と各分流電流ib1,ib2,ib3,…の比ia1/ib1,ia2/ib2,ia3/ib3,…は、何れも“3”(一般的には“n−1”)である。
【0066】
例えば、抵抗ラダー回路の第1,2段目に着目すると、
ia1 = 3×ib1 …(a)
4R×ia1 = 9R×ib1+4R×ia2 …(b)
Rx×ia1 = Rx×ia2+Ry×ib1 …(c)
式(a),(b)から
ia1 = 4×ia2 …(d)
が求められるので、式(a),(c),(d)から次式(15)が得られる:
Rx/Ry = 4/9 …(15)
【0067】
つまり、打消し用抵抗回路網R2は、図10(2)の左右を対比して明らかなように、端子t1から端子OUTに至る配線ラインに関して、分圧用抵抗回路網R1と全く対称的な抵抗ラダー構成を呈している。このような対称性により、配線抵抗Rmの値の如何に拘わらず、OUT側端子の電位を等しくし、各端子間の配線抵抗の影響を打ち消すことができる。
【0068】
従って、打消し用抵抗回路網R2の等価抵抗を所定値R2eにしたい場合には、この対称性から簡単に求めることができ、例えば、図10(2)のn=4の場合は、基本抵抗RをR=R2e/(n−1)=R2e/3とすればよい。すなわち、等価抵抗として所定値R2e=200Ωを得たい場合は、基本抵抗Rは、
R = R2e/3 = 200/3 = 66.7Ω
であるから、打消し用抵抗Rx,Ryは、
Rx = n×R = 4×66.7Ω = 266.7Ω
Ry = Rx×9/4 = 200×3 = 600Ω
となる。
【0069】
また、各段の打消し抵抗Rxの両端から各段以降をみた等価抵抗は、図3〜図6で説明したように、
n×(n−1)×R = 4×3×R2e/3 = 800Ω
である。それ故、最終段OUT(図6の第12段(t12)〕については、もはや後段に分割操作がないので、第11段の挿入抵抗Rxの他端との間に挿入抵抗Rx,Ryoが直列に挿入されるものとすると、挿入抵抗Ryoは、
Ryo = 800Ω−266.7Ω = 533.3Ω
となる(図12参照)。
【0070】
これらをまとめて端的にいうと、図10(2)の具体例(n=4)の場合は、打消し用抵抗回路網R2の等価抵抗値をR2eとすると、次式が成り立つ(“Ryo”,“12R”については図12参照):
Rx/Ry = 4R/(6R+3R)
Rx/(Rx+Ryo) = 4R/12R
Rx+Ryo = 4×R2e
【0071】
図11は、この発明の第2実施形態による電子ボリュームLSI回路の全体的なレイアウトの一例を表わす。また、図12は、この発明の第2実施形態に従う抵抗ラダー回路全体の一例を示し、分圧用抵抗回路網R1については、図6の第1実施形態の抵抗ラダー回路と同一の条件である。図12を用いて、この発明の一実施形態によるボリューム回路を簡単にいうと、以下のとおりである。
【0072】
この発明の一実施形態によるボリューム回路では、第1端子INから入力される信号電圧Viは、第1増幅器(減衰器)A1により、分圧用抵抗ラダー回路R1から選択的に取り出された分圧出力Vsに応じた振幅の電圧Voutに変換されて第2端子OUT上に出力される。第1及び第2端子IN,OUT間に接続される分圧用抵抗ラダー回路R1は、各段の抵抗部分4Rに、順次、次段抵抗が並列接続され、次段以降の全抵抗が抵抗値12Rを有するように選定される。抵抗部分4Rの両端の等価抵抗は、直列抵抗回路での元々の抵抗値3Rに等しく、高段になるほど、抵抗値が大きくなるので、高分解能の分圧出力を得ることができる。
【0073】
一方、分圧用抵抗ラダー回路R1への流入電流を吸い取るための第2増幅器A2を制御する電流制御用抵抗ラダー回路R2は、分圧用抵抗ラダー回路R1と対称的に構成され、分圧用抵抗ラダー回路R1の各段の出力側接続端子t1〜t12間の電位を等しくし、接続端子t1〜t12間の配線抵抗Rmの影響を除去する。このように改良された分圧用及び電流制御用抵抗ラダー回路R1,R2を用いることにより、高分解能のボリューム回路を提供することができる。
【0074】
【発明の効果】
以上説明したように、この発明のボリューム回路には、抵抗ラダー回路(R1)及びこの抵抗ラダー回路(R1)から選択的に分圧出力(Vs)を取り出すスイッチ回路(SW)が設けられ、抵抗ラダー回路(R1)は、kを3以上の自然数として、k段の直列抵抗で構成され、第1段の直列抵抗は第1及び第2端子(IN,OUT)間に接続され、各段の直列抵抗は、基本抵抗値Rをもつ基本抵抗を単位にして構成される〔図8〕。そして、iを「1」〜「k−1」内の任意の自然数として各段を表現し、nが3以上の自然数を表わすものとすると、第i段の直列抵抗と次の第i+1段以降の直列抵抗との間には、第i段の直列抵抗のうち基本抵抗値Rのn倍の抵抗部分に次の第i+1段の直列抵抗が並列接続され、第i+1段以降の全直列抵抗が基本抵抗値Rの(n−1)×n倍の等価抵抗値(n−1)×nRを有するという関係がある。
【0075】
従って、この発明によれば、各段の直列抵抗は、基本抵抗値Rをもつ基本抵抗を単位にして構成されるので、抵抗ラダー回路の作成を容易にすることができる。また、第i段の直列抵抗における基本抵抗値Rのn倍の抵抗部分の両端からみた第i+1段以降の全直列抵抗を含む等価抵抗は、基本抵抗値Rの(n−1)倍の値になるので、各段で元々必要な抵抗値(n−1)Rに対して、次段では、そのn倍の抵抗n(n−1)Rから分圧タップを取り出し、n倍の精度で分圧出力を得ることができ、次々段では、さらに、次段のn倍の精度で分圧タップを取り出すというように、段数が増えるに従って指数関数的に精度を増大することができる。
【図面の簡単な説明】
【図1】図1は、この発明の第1実施形態による電子ボリューム回路を概略的に表わす全体図である。
【図2】図2は、この発明の第1実施形態による電子ボリューム回路における抵抗回路網とスイッチ回路との関係を表わす図である。
【図3】図3は、この発明による抵抗回路網のラダー構成の原理を表わす図である。
【図4】図4は、この発明による抵抗回路網への展開例を表わす図の一部である。
【図5】図5は、この発明による抵抗回路網への展開例を表わす図の他部である。
【図6】図6は、この発明の第1実施形態に従う抵抗ラダー回路全体の一例を示す図である。
【図7】図7は、抵抗ラダー回路例の端部詳細図である。
【図8】図8は、抵抗ラダー回路における基本抵抗の配置及び結線例を示す図である。
【図9】図9は、この発明の第2実施形態による電子ボリューム回路を概略的に表わす全体図である。
【図10】図10は、この発明による抵抗回路網の配線抵抗打消しを説明するための図である。
【図11】図11は、この発明の第2実施形態による電子ボリュームLSI回路の全体的なレイアウトの一例を表わす図である。
【図12】図12は、この発明の第2実施形態に従う抵抗ラダー回路全体の一例を示す図である。
【符号の説明】
Si 信号電圧Viを有する入力信号、
B1,B2 LSI回路、
R1 分圧用抵抗回路網(抵抗ラダー回路)、
s 分圧出力点、
SW スイッチ回路、
S1,S2,S3,…,S255,S256(Sm) スイッチ要素、
A1〜A3 演算増幅器、
Sv ボリューム制御データ、
D デコーダ、
RL 負荷、
R 基本抵抗、
t1,t2,t3,… 分圧用抵抗回路網R1のOUT側接続端子、
R2 電流制御及び配線抵抗打消し用抵抗回路網(抵抗ラダー回路)、
Rm 配線抵抗。
Claims (5)
- 第1及び第2端子間に接続される第1段の直列抵抗を含むk段(kは、「3」以上の自然数)の直列抵抗で構成された抵抗ラダー回路であって、
各段の直列抵抗は、基本抵抗値Rをもつ基本抵抗を単位にして構成されると共に、基本抵抗値Rのn倍(nは、「3」以上の自然数)を超える整数倍の抵抗値を有し、
第i段(iは、「1」〜「k−1」の自然数)の直列抵抗に含まれる基本抵抗値Rのn倍の抵抗部分に第i+1段の直列抵抗が並列接続されて、第i+1段以降の全直列抵抗が基本抵抗値Rの(n−1)×n倍の等価抵抗値(n−1)×nRを有するものとし、
これにより、第i段の直列抵抗に含まれる基本抵抗値Rのn倍の抵抗部分及び該抵抗部分に並列接続された第i+1段以降の全直列抵抗の等価抵抗値は、(n−1)Rとなる抵抗ラダー回路と、
抵抗ラダー回路から選択的に分圧出力を取り出すスイッチ回路と
を具備することを特徴とするボリューム回路。 - 抵抗ラダー回路における各段の直列抵抗は、次段の直列抵抗が並列接続されていない抵抗部分に分圧タップが設けられ、
スイッチ回路は分圧タップを選択して分圧出力を取り出す
ことを特徴とする請求項1に記載のボリューム回路。 - 抵抗ラダー回路における第i段の直列抵抗は、少なくとも第2端子に接続されている基本抵抗値Rのn倍の抵抗部分に第i+1段の直列抵抗が並列接続されることを特徴とする請求項1又は2に記載のボリューム回路。
- さらに、スイッチ回路からの分圧出力を増幅する第1増幅器を具備することを特徴とする請求項1〜3の何れか1項に記載のボリューム回路。
- 抵抗ラダー回路、スイッチ回路乃至第1増幅器は半導体基板上に形成されることを特徴とする請求項4に記載のボリューム回路。
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