JP4765206B2 - ボリューム回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、抵抗回路網を用いて電気的に信号レベルの調整を行うボリューム回路に関する。
【０００２】
【従来の技術】
オーディオ等の分野においては、従来より、電子回路を用いて音量調節を行う電子ボリュームが用いられており、このような電子ボリューム回路には、例えば、本発明者らの提案による特願２０００−２８１５２に示されるように、単一電源によって駆動することができるＬＳＩ製電子ボリューム回路などがある。
【０００３】
このような電子ボリューム回路においては、直列抵抗から分圧点を選択することにより入力信号の減衰度（ゲイン）を制御するようにしているので、特に減衰度を大きく絞り込む場合には抵抗分圧点の分解能が非常に低くなってしまい、減衰度（ゲイン）を正確かつ十分に絞り込むことができない。
【０００４】
【発明が解決しようとする課題】
この発明は、このような従来技術の不都合に鑑み、分圧抵抗回路を抵抗分割形に改良して高分解能の分圧点電圧を得ることができるようにすると共に、抵抗分割形分圧抵抗回路に付設される電流制御用抵抗回路を改良して抵抗分割形分圧抵抗回路の出力側配線抵抗の悪影響を除去し、これにより、高分解能のボリューム回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
この発明の主たる特徴に従うと、第１及び第２端子（ＩＮ，ＯＵＴ）間に接続される第１段の直列抵抗〔図６では、“１０Ｒ”＋“６Ｒ”＋“４Ｒ”〕を含むｋ段（ｋは、「３」以上の自然数）の直列抵抗〔図６では、ｋ＝１２〕で構成された抵抗ラダー回路（Ｒ１）であって、各段の直列抵抗は、基本抵抗値Ｒをもつ基本抵抗を単位にして構成される〔図８〕と共に、基本抵抗値Ｒのｎ倍（ｎは、「３」以上の自然数）を超える整数倍の抵抗値を有し〔図６では、第１段（ＩＮ−Ａ−ｔ１）：“１０Ｒ”＋“６Ｒ”＋“４Ｒ”、第２段（Ａ−Ｂ−Ｃ−ｔ２）：“６Ｒ”＋“４Ｒ”＋“４Ｒ”、第３段（Ｂ−［Ｃ］−Ｄ−Ｅ−ｔ３）：“１２Ｒ”＋“６Ｒ”＋“４Ｒ”＋“４Ｒ”、第４段（Ｄ−［Ｅ］−Ｆ−Ｇ−ｔ４）：“１２Ｒ”＋“６Ｒ”＋“４Ｒ”＋“４Ｒ”、…、第１１段（…−ｔ１１）：“１２Ｒ”＋“６Ｒ”＋“４Ｒ”＋“４Ｒ”、第１２段（…−ｔ１２）：“１２Ｒ”＋“１２Ｒ”〕、第ｉ段（ｉは、「１」〜「ｋ−１」の自然数）の直列抵抗〔図６では、ｉ＝１〜１１〕に含まれる基本抵抗値Ｒのｎ倍の抵抗部分〔図６では、“４Ｒ”（ｎ＝４）〕に第ｉ＋１段の直列抵抗が並列接続されて、第ｉ＋１段以降の全直列抵抗が基本抵抗値Ｒの（ｎ−１）×ｎ倍の等価抵抗値（ｎ−１）×ｎＲ〔図６では、「１２Ｒ」（ｎ＝４）〕を有するものとし、これにより、第ｉ段の直列抵抗に含まれる基本抵抗値Ｒのｎ倍の抵抗部分及び該抵抗部分に並列接続された第ｉ＋１段以降の全直列抵抗の等価抵抗値は、（ｎ−１）Ｒとなる抵抗ラダー回路（Ｒ１）と、抵抗ラダー回路（Ｒ１）から選択的に分圧出力（Ｖｓ）を取り出すスイッチ回路（ＳＷ：Ｓ１〜ＳＭ）とを具備するボリューム回路（請求項１）が提供される。なお、括弧書きは、後述する実施例における参照記号や参照箇所等を表わし、以下においても同様である。
【０００６】
この発明によるボリューム回路の抵抗ラダー回路（Ｒ１）において、各段の直列抵抗は、次段の直列抵抗が並列接続されていない抵抗部分〔図６では、第２段：“６Ｒ”、第３段：“１２Ｒ”＋“６Ｒ”、第４段：“１２Ｒ”＋“６Ｒ”、…、第１１段：“１２Ｒ”＋“６Ｒ”、第１２段：“１２Ｒ”＋“１２Ｒ”〕に分圧タップが設けられ、スイッチ回路（ＳＷ）は分圧タップを選択して分圧出力（Ｖｓ）を取り出す（請求項２）ように構成することができる。
【０００７】
また、この発明によるボリューム回路の抵抗ラダー回路（Ｒ１）において、第ｉ段の直列抵抗〔図６では、ｉ＝１〜１１〕は、少なくとも第２端子（ＯＵＴ）に接続されている基本抵抗値Ｒのｎ倍の抵抗部分〔図６では、“４Ｒ”〕に第ｉ＋１段の直列抵抗が並列接続される（請求項３）ように構成することができる。
【０００８】
この発明によるボリューム回路は、さらに、スイッチ回路（ＳＷ）からの分圧出力（Ｖｓ）を増幅する第１増幅器（Ａ１）を具備する（請求項４）ように構成することができる。
【０００９】
そして、このボリューム回路では、抵抗ラダー回路（Ｒ１）、スイッチ回路（ＳＷ）乃至第１増幅器（Ａ１）は半導体基板（Ｂ１）上に形成される（請求項５）ように構成することができる。
【００１０】
〔発明の作用〕
この発明の主たる特徴によるボリューム回路は〔請求項１〕、抵抗ラダー回路（Ｒ１）及びこの抵抗ラダー回路（Ｒ１）から選択的に分圧出力（Ｖｓ）を取り出すスイッチ回路（ＳＷ：Ｓ１〜ＳＭ）から成る。抵抗ラダー回路（Ｒ１）は、ｋを「３」以上の自然数として、ｋ段の直列抵抗で構成され、第１段の直列抵抗〔図６では、“１０Ｒ”＋“６Ｒ”＋“４Ｒ”〕は第１及び第２端子（ＩＮ，ＯＵＴ）間に接続される。各段の直列抵抗は、基本抵抗値Ｒをもつ基本抵抗を単位にして構成される〔図８〕と共に、基本抵抗値Ｒのｎ倍（ｎは、「３」以上の自然数）を超える整数倍の抵抗値を有する〔図６では、第１段（ＩＮ−Ａ−ｔ１）：“１０Ｒ”＋“６Ｒ”＋“４Ｒ”、第２段（Ａ−Ｂ−Ｃ−ｔ２）：“６Ｒ”＋“４Ｒ”＋“４Ｒ”、第３段（Ｂ−［Ｃ］−Ｄ−Ｅ−ｔ３）：“１２Ｒ”＋“６Ｒ”＋“４Ｒ”＋“４Ｒ”、第４段（Ｄ−［Ｅ］−Ｆ−Ｇ−ｔ４）：“１２Ｒ”＋“６Ｒ”＋“４Ｒ”＋“４Ｒ”、…、第１１段（…−ｔ１１）：“１２Ｒ”＋“６Ｒ”＋“４Ｒ”＋“４Ｒ”、第１２段（…−ｔ１２）：“１２Ｒ”＋“１２Ｒ”〕。ここで、ｎは、「３」以上の自然数であり、分割指数と呼ばれる〔ここでは、図６におけるｎ＝４の場合を括弧内に例示している〕。
【００１１】
抵抗ラダー回路（Ｒ１）において、各段の直列抵抗の次段以降の直列抵抗との間には、ｉを「１」〜「ｋ−１」内の任意の自然数として各段を表現すると〔図６では、ｉ＝１〜１１〕、第ｉ段の直列抵抗のうち基本抵抗値Ｒのｎ倍の抵抗部分〔“４Ｒ”〕に第ｉ＋１段の直列抵抗が並列接続〔“６Ｒ”＋“３Ｒ（＝４Ｒ//１２Ｒ）”＋“３Ｒ（＝４Ｒ//１２Ｒ）”〕されて、第ｉ＋１段以降の全直列抵抗が並列接続され〔なお、記号“//”は、この両側の抵抗の並列接続体の合成抵抗を表わし、例えば、“４Ｒ//１２Ｒ”は、次段（第ｉ＋１段）の抵抗“４Ｒ”と次々段（第ｉ＋２段）以降の全直列抵抗“１２Ｒ”の並列接続体の合成抵抗即ち等価抵抗値“３Ｒ”を表わす。〕、第ｉ＋１段以降の全直列抵抗が基本抵抗値Ｒの（ｎ−１）×ｎ倍の等価抵抗値（ｎ−１）×ｎＲ〔１２Ｒ〕を有するという関係がある。そして、この関係により、第ｉ段の直列抵抗に含まれる基本抵抗値Ｒのｎ倍の抵抗部分及び該抵抗部分に並列接続された第ｉ＋１段以降の全直列抵抗の等価抵抗値は、（ｎ−１）Ｒとなる。
【００１２】
この発明による抵抗ラダー回路では、各段（第ｉ段）の直列抵抗における基本抵抗値Ｒのｎ倍の抵抗部分の両端からみた次段（第ｉ＋１段）以降の全直列抵抗を含む等価抵抗は、基本抵抗値Ｒの（ｎ−１）倍の値（ｎ−１）Ｒになる。従って、各段で元々必要な抵抗値（ｎ−１）Ｒに対し、次段においては、そのｎ倍の抵抗ｎ（ｎ−１）Ｒから分圧タップを取り出すことになり、ｎ倍の精度で分圧出力を得ることができる。次々段では、さらに、次段のｎ倍の精度で分圧タップを取り出すというように、段数を増やすと、これに伴って指数関数的に精度を増大することができる。
【００１３】
後述するｎ＝４の具体例で説明すると、第１段の直列抵抗“１０Ｒ”＋“６Ｒ”＋“４Ｒ”において、第２段の直列抵抗が接続される基本抵抗値Ｒの４倍の抵抗部分“４Ｒ”の両端間の全抵抗は、基本抵抗値Ｒの３倍の値３Ｒであり、これが元々必要であった抵抗値である。この元の抵抗値３Ｒに対して、第１段でこれを抵抗“４Ｒ”に代えた上第２段で抵抗値３Ｒの４倍の抵抗１２Ｒから分圧タップを取り出すことになるので、４倍の精度で分圧出力を得ることができる。さらに、第２段抵抗１２Ｒのうち元々の抵抗分３Ｒを抵抗部分“４Ｒ”とし、元々の抵抗分３Ｒに対して４倍の第３段抵抗１２Ｒをこの抵抗部分“４Ｒ”に並列接続することにより、第３段では第２段の４倍の精度で分圧タップを取り出すことができる。これにより、分圧タップ間の抵抗値を例えば百数十Ω以上にすることができる。
【００１４】
つまり、この発明では、ボリューム用抵抗を細かく分割するのに、基本的に、元々必要であった抵抗分（ｎ−１）Ｒに代えて抵抗ｎＲと抵抗（ｎ−１）ｎＲの並列回路を用い、等価抵抗が元の抵抗（ｎ−１）Ｒと変わらないようにした上、抵抗（ｎ−１）ｎＲ側から元のｎ倍の精度で分圧タップを取り出す。抵抗（ｎ−１）ｎＲ中の抵抗分（ｎ−１）Ｒについては、さらに、これに代えて抵抗ｎＲと抵抗（ｎ−１）ｎＲの並列回路を用いて抵抗分割を行う。この抵抗分割は、必要に応じた段数だけ順次行うことができ、これにより、新たな段の抵抗（ｎ−１）ｎＲ側から更に精度を上げて分圧タップを取り出すことができる。
【００１５】
さらに、この発明では、基本抵抗値Ｒをもつ基本抵抗を単位にして抵抗ラダー回路（Ｒ１）における各段の直列抵抗を構成する（図８）ようにしているので、抵抗ラダー回路（Ｒ１）の作製を容易にすることができる。
【００１６】
この発明によるボリューム回路では、抵抗ラダー回路（Ｒ１）における各段の直列抵抗は、次段の直列抵抗が並列接続されていない抵抗部分〔“６Ｒ”，“１２Ｒ”（第２〜１２段）〕に複数の分圧タップが設けられ、スイッチ回路（ＳＷ：Ｓ１〜ＳＭ）により分圧タップが選択される〔請求項２〕。また、抵抗ラダー回路（Ｒ１）における第ｉ段の直列抵抗〔図６では、ｉ＝１〜１１〕は、少なくとも第２端子（ＯＵＴ）に接続されている基本抵抗値Ｒのｎ倍の抵抗部分〔“４Ｒ”〕に第ｉ＋１段の直列抵抗〔“６Ｒ”＋“４Ｒ”＋“４Ｒ”（第２〜１１段），“１２Ｒ”（第１２段）〕が並列接続される〔請求項３〕。これにより、スイッチ回路（ＳＷ：Ｓ１〜ＳＭ）により選択される分圧タップの位置が第２端子（ＯＵＴ）側に近くなるに従って、取り出される分圧タップの精度を指数関数的に上げることができるので、例えば、所定ｄＢ刻みで分圧出力を得る場合に、比較的均一な精度で得ることができる。後述するｎ＝４の具体例の場合、タップ間抵抗値を数百〜百数十Ωの範囲に収めることができる。
【００１７】
また、この発明によるボリューム回路は、スイッチ回路（ＳＷ）からの分圧出力（Ｖｓ）を増幅する第１増幅器（Ａ１）を具備するように構成することができる〔請求項４〕。そして、このボリューム回路では、抵抗ラダー回路（Ｒ１）、スイッチ回路（ＳＷ）乃至第１増幅器（Ａ１）を半導体基板（Ｂ１）上に形成することができる〔請求項５〕。第１増幅器（Ａ１）は、単一電源で駆動される反転形演算増幅器を用いて減衰器（attenuator）として使用し、第１端子（ＩＮ）と反転端子との間に印加される入力信号をスイッチ回路（ＳＷ）の分圧タップ選択（ｍ）に応じて増幅（減衰）するように構成することが好ましい。
【００１８】
〔別の特徴〕
なお、発明の課題に対応してこの明細書に記載された発明に備えられる別の特徴によれば、次の（１）〜（４）のように構成することができる。
（１）第１及び第２端子間（ＩＮ，ＯＵＴ）に接続された第１段抵抗〔図１２では、“１０Ｒ”＋“６Ｒ”＋“４Ｒ”）を含む複数段の抵抗〔図１２では、第１段（ＩＮ−Ａ−ｔ１）：“１０Ｒ”＋“６Ｒ”＋“４Ｒ”、第２段（Ａ−Ｂ−Ｃ−ｔ２）：“６Ｒ”＋“４Ｒ”＋“４Ｒ”、第３段（Ｂ−［Ｃ］−Ｄ−Ｅ−ｔ３）：“１２Ｒ”＋“６Ｒ”＋“４Ｒ”＋“４Ｒ”、第４段（Ｄ−［Ｅ］−Ｆ−Ｇ−ｔ４）：“１２Ｒ”＋“６Ｒ”＋“４Ｒ”＋“４Ｒ”、…、第１１段（…−ｔ１１）：“１２Ｒ”＋“６Ｒ”＋“４Ｒ”＋“４Ｒ”、第１２段（…−ｔ１２）：“１２Ｒ”＋“１２Ｒ”〕で構成され、第２端子（ＯＵＴ）を共通にして各段抵抗の一部〔図６では“４Ｒ”〕に次段抵抗が並列接続された分圧用抵抗ラダー回路（Ｒ１）と、入力端子に分圧用抵抗ラダー回路（Ｒ１）からの分圧電圧（Ｖｓ）を受け、出力端子が第２端子（ＯＵＴ）に接続された第１増幅器（Ａ１）と、入力端子（ｑ）が第２端子（ＯＵＴ）に接続された第２増幅器（Ａ２）と、第２端子（ＯＵＴ）と第２増幅器（Ａ２）の出力端子（ｒ）との間に接続された電流制御用抵抗ラダー回路（Ｒ２）とを具備するボリューム回路。
つまり、このボリューム回路においては、分圧用及び電流制御用抵抗ラダー回路（Ｒ１，Ｒ２）並びに第１及び第２増幅器（Ａ１，Ａ２）が設けられる。分圧用抵抗ラダー回路（Ｒ１）は、第１及び第２端子（ＩＮ，ＯＵＴ）間に接続された第１段抵抗〔“１０Ｒ”＋“６Ｒ”＋“４Ｒ”〕を含む複数段の抵抗で構成され、第２端子（ＯＵＴ）を共通にして各段抵抗の一部〔“４Ｒ”，“４Ｒ”＋“４Ｒ”〕に次段抵抗〔“６Ｒ”＋“４Ｒ”＋“４Ｒ”，“１２Ｒ”＋“６Ｒ”＋“４Ｒ”＋“４Ｒ”，“１２Ｒ”＋“１２Ｒ”〕が並列接続される。第１増幅器（Ａ１）は、入力端子に分圧用抵抗ラダー回路（Ｒ１）からの分圧電圧（Ｖｓ）を受け、出力端子が第２端子（ＯＵＴ）に接続され、第２増幅器（Ａ２）は、入力端子（ｑ）が第２端子（ＯＵＴ）に接続される。そして、電流制御用抵抗ラダー回路（Ｒ２）は、第２端子（ＯＵＴ）と第２増幅器（Ａ）の出力端子（ｒ）との間に接続される。
従って、このボリューム回路によれば、第２増幅器（Ａ２）及び電流制御用抵抗ラダー回路（Ｒ２）により、第１端子（ＩＮ）から電流分圧用抵抗ラダー回路（Ｒ１）に流入する電流を第２増幅器（Ａ２）の出力端子に吸い取ると共に、電流制御用抵抗ラダー回路（Ｒ２）により、分圧用抵抗ラダー回路（Ｒ１）の各段の第２端子側接続端子（ｔ１〜ｔ１２）の電位を等しくして、これら端子（ｔ１〜ｔ１２）間を接続する配線に電流が流れないようにし、これらの配線抵抗による影響を除去することができる。
【００１９】
（２）（１）のボリューム回路において、電流制御用抵抗ラダー回路（Ｒ２）は、複数段の抵抗〔図１２では、第１段（ｒ−ｑ）：Ｒｘ、第２段（ｒ−ｔ２）：Ｒｘ＋Ｒｙ、第３段（…−ｔ３）：：Ｒｘ＋Ｒｙ、第４段（…−ｔ４）：Ｒｘ＋Ｒｙ、…、第１１段（…−ｔ１１）：Ｒｘ＋Ｒｙ、第１２段（…−ｔ１２）：Ｒｘ＋Ｒｙｏ〕で構成され、第２端子（ＯＵＴ）を共通にして各段抵抗の全部又は一部（Ｒｘ）に次段抵抗（Ｒｘ＋Ｒｙ，Ｒｘ＋Ｒｙｏ）が並列接続されており、第２端子（ＯＵＴ）に関して分圧用抵抗ラダー回路（Ｒ１）と対称的な回路構成であるようにしたボリューム回路。
つまり、このボリューム回路では、電流制御用抵抗ラダー回路（Ｒ２）は、複数段の抵抗で構成されており、第２端子（ＯＵＴ）を共通にして各段抵抗（Ｒｘ，Ｒｘ＋Ｒｙ）の全部又は一部（Ｒｘ）に次段抵抗（Ｒｘ＋Ｒｙ，Ｒｘ＋Ｒｙｏ）を並列接続した関係をもっている。また、この抵抗ラダー回路（Ｒ２）は、第２端子（ＯＵＴ）に関して分圧用抵抗ラダー回路（Ｒ１）対称的な回路構成をとることにより（具体例を挙げると、Ｒｘ／Ｒｙ＝４Ｒ／９Ｒ、Ｒｘ／（Ｒｘ＋Ｒｙｏ）＝４Ｒ／１２Ｒ）、分圧用抵抗ラダー回路（Ｒ１）の各段の第２端子側端子（ｔ１〜ｔ１２）の電位を等しくすることができる。
【００２０】
（３）（１）又は（２）のボリューム回路において、分圧用抵抗ラダー回路（Ｒ１）の各段抵抗には基本抵抗値Ｒのｎ倍の部分（ｎは２以上の自然数）〔図１２では“４Ｒ”（ｎ＝４）〕に次段抵抗〔“６Ｒ”＋“３Ｒ（＝４Ｒ//１２Ｒ）”＋“３Ｒ（＝４Ｒ//１２Ｒ）”〕が並列接続され、次段以降の全抵抗は基本抵抗値Ｒの（ｎ−１）×ｎ倍の抵抗値〔図１２では「１２Ｒ」〕を有するようにしたボリューム回路。
このボリューム回路では、このように抵抗分割手法を改良して同じ値の抵抗要素を組み合わせて、ボリューム用抵抗を細かく分割するようにしているので、高分解能の分圧点電圧を用いた高分解能のボリューム回路を提供することができる。
【００２１】
（４）（１）〜（３）の何れかのボリューム回路において、両抵抗ラダー回路（Ｒ１，Ｒ２）及び両増幅器（Ａ１，Ａ２）は半導体基板（Ｂ２）上に形成される（図１１）ようにしたボリューム回路。
【００２２】
以上のように、（１）〜（４）のボリューム回路では、基本的な構成として、分圧用及び電流制御用抵抗ラダー回路（Ｒ１，Ｒ２）並びに第１及び第２増幅器（Ａ１，Ａ２）が設けられ、分圧用抵抗ラダー回路（Ｒ１）は、第１及び第２端子（ＩＮ，ＯＵＴ）間に接続された第１段抵抗を含む複数段の抵抗で構成され、第２端子（ＯＵＴ）を共通にして各段抵抗の一部に次段抵抗が並列接続され、第１増幅器（Ａ１）は、入力端子に分圧用抵抗ラダー回路（Ｒ１）からの分圧電圧（Ｖｓ）を受け、出力端子が第２端子（ＯＵＴ）に接続され、第２増幅器（Ａ２）は、入力端子（ｑ）が第２端子（ＯＵＴ）に接続され、そして、電流制御用抵抗ラダー回路（Ｒ２）は、第２端子（ＯＵＴ）と第２増幅器（Ａ２）の出力端子（ｒ）との間に接続される。
【００２３】
従って、（１）〜（４）のボリューム回路によると、基本的な効果として、電流吸取り用補助増幅器として用いられる第２増幅器（Ａ２）の電流制御用抵抗を改良した電流制御用抵抗ラダー回路を用いて、第２端子（ＯＵＴ）に接続される分圧用抵抗ラダー回路の出力側ラインに電流が流れないようにし、出力側ラインの配線抵抗分による悪影響を除去した高分解能のボリューム回路を提供することができる。
【００２４】
【発明の実施の形態】
以下、図面を参照しつつ、この発明の好適な実施例を詳述する。なお、以下の実施例は単なる一例であって、この発明の精神を逸脱しない範囲で種々の変更が可能である。
【００２５】
〔第１実施形態のボリューム回路〕
図１は、この発明の第１実施形態による電子ボリューム回路を概略的に表わす全体図である。このボリューム回路の例では、破線で囲まれるＬＳＩ回路Ｂ１内に、分圧用抵抗回路網Ｒ１、スイッチ回路ＳＷ、単一電源（単方向電源）電圧＋Ｖｐ１で動作する反転形演算増幅器Ａ１、基準電位取得のために定電圧源に直列接続された抵抗Ｒ３１，Ｒ３２，Ｒ３３、信号出力のための抵抗Ｒ３４，Ｒ３５などが設けられる。
【００２６】
ＬＳＩ回路Ｂ１は、入力端子Ｔ１，Ｔ２及び出力端子Ｔ３〜Ｔ６を備える。入力端子Ｔ１，Ｔ２間には、入力信号Ｓｉが、直流カット用コンデンサＣ１及び安定用コンデンサＣ２を介して印加され、入力信号源ＳｉのコンデンサＣ２側は接地（Ｅ１）される。また、出力端子Ｔ３〜Ｔ６側には、二電源（２方向電源）電圧＋Ｖｐ２，−Ｖｐ２で動作する外付けの差動形演算増幅器Ａ３及び負荷ＲＬが接続され、出力端子Ｔ６は接地（Ｅ２）される。
【００２７】
入力信号Ｓｉは、交流の信号成分である信号電圧ＶｉのみがコンデンサＣ１，Ｃ２を介して入力端子Ｔ１，Ｔ２間に印加される。入力端子Ｔ１には、抵抗回路網Ｒ１の一端子ＩＮが接続され、抵抗回路網Ｒ１の他端子ＯＵＴは演算増幅器Ａ１の出力端子に接続される。抵抗回路網Ｒ１は、等価的に直列抵抗体で図示されているが、実際には、入力端子Ｔ１側の接続端子ＩＮと演算増幅器Ａ１の出力端子側の接続端子ＯＵＴとの間に、多数の基本抵抗（単位抵抗）を含む抵抗ラダー回路で構成される。そして、抵抗回路網Ｒ１の抵抗ラダー回路に設けられた多数の分圧タップの中から、スイッチ回路ＳＷにより１つのタップが選択される。
【００２８】
図２は、抵抗回路網とスイッチ回路との関係を表わす図である。抵抗回路網Ｒ１は、この図でも等価的に直列抵抗体で示されており、多数（Ｍ個）のタップを備えている。スイッチ回路ＳＷは、これらのタップと分圧出力点ｓとの間に介挿された多数のスイッチ要素Ｓｍ〔ｍ（タップ又はスイッチ番号）＝１，２，３，…，Ｍ−１，Ｍ〕、及び、これらのスイッチ要素Ｓｍを制御するデコーダＤを備える。図示しない外部回路からボリューム制御データＳｖがデコーダＤの制御端子に供給されると、供給されたボリューム制御データＳｖの内容ｍに対応するスイッチ要素Ｓｍがオンとなり、当該スイッチ要素Ｓｍに対応するタップの電圧が分圧出力点ｓに出力される。
【００２９】
スイッチ回路ＳＷで選択されたタップに接続される分圧出力点ｓは、演算増幅器Ａ１の反転端子に接続される。ここで、接続端子ＩＮ，ＯＵＴの各電位Ｖｉｎ，Ｖｏｕｔに対し、ボリューム制御データＳｖにより或るスイッチ要素Ｓｍがオンしたとき、分圧出力点ｓに電位Ｖｓが得られるものとし、端子ＩＮ，ＯＵＴ間の電圧Ｖｉｎ−Ｖｏｕｔに対する分圧出力点ｓ・端子ＯＵＴ間の電圧Ｖｓ−Ｖｏｕｔの比を“分圧比ｋｓ”で表わすと、
ｋｓ ＝ （Ｖｓ−Ｖｏｕｔ）／（Ｖｉｎ−Ｖｏｕｔ） …（１）
である。従って、端子ＩＮ−分圧出力点ｓ間の電圧Ｖｉｎ−Ｖｓに対する電圧Ｖｓ−Ｖｏｕｔの比は、次式（２）から得られる：
（Ｖｓ−Ｖｏｕｔ）／（Ｖｉｎ−Ｖｓ） ＝ ｋｓ／（１−ｋｓ） …（２）
【００３０】
一方、入力端子Ｔ２は、演算増幅器Ａ１の非反転端子と共に、直列接続された抵抗Ｒ３１，Ｒ３２の接続点に接続される。また、抵抗Ｒ３１の他端は、演算増幅器Ａ１の単一動作電源電圧＋Ｖｐ１に相当する電位源＋Ｖｐ１に接続され、抵抗Ｒ３２の他端は、抵抗Ｒ３３を介して、接地（Ｅ２）された出力端子Ｔ６に接続される。従って、入力端子Ｔ２の電位Ｖｔ２は、次式（３）で表わされ、これらの抵抗Ｒ３１，Ｒ３２，Ｒ３３の抵抗値Ｒａ，Ｒｂ，Ｒｃに次々式（４）の関係をもたせることにより、演算増幅器Ａ１の単一動作電源電圧＋Ｖｐ１のほぼ半分に相当する一定の基準電位に保持することができる：
Ｖｔ２ ＝ （＋Ｖｐ）×（Ｒｂ＋Ｒｃ）／（Ｒａ＋Ｒｂ＋Ｒｃ） …（３）
Ｒａ ＝ Ｒｂ ＋ Ｒｃ …（４）
【００３１】
従って、演算増幅器Ａ１の出力端子（ＯＵＴ）に得られる出力電圧Ｖｏｕｔは、入力信号Ｓｉの電圧Ｖｉに対して、次式（５）で表わすことができる：
Ｖｏｕｔ ＝ Ｖｔ２ − Ｖｉ×ｋｓ／（１−ｋｓ） …（５）
【００３２】
演算増幅器Ａ１の出力端子（ＯＵＴ）は、直列接続された抵抗Ｒ３４，Ｒ３５を介して出力端子Ｔ３に接続され、両抵抗Ｒ３４，Ｒ３５の接続点は出力端子Ｔ４に接続される。ここで、抵抗Ｒ３４，Ｒ３５の抵抗値は夫々Ｒ３２，Ｒ３３の抵抗値Ｒｂ，Ｒｃに等しい。なお、両抵抗値Ｒｂ，Ｒｃには、最大値分圧比ｋｓｍａｘ（ボリューム制御データＳｖにより最大レベルのスイッチ要素Ｓ１がオンしたときに得られる分圧比ｋｓ）に対して、次式（６）の関係をもたせることが望ましい：
Ｒｂ／Ｒｃ ＝ ｋｓｍａｘ／（１−ｋｓｍａｘ） …（６）
【００３３】
また、抵抗Ｒ３２，Ｒ３３の接続点は、出力端子Ｔ５に接続され、抵抗Ｒ３１〜Ｒ３３の値Ｒａ〜Ｒｃ及びこれらの抵抗直列回路の両端間電圧＋Ｖｐによって定まる一定電位
Ｖｔ５ ＝ （＋Ｖｐ）×Ｒｃ／（Ｒａ＋Ｒｂ＋Ｒｃ） …（７）
を保持する。演算増幅器Ａ３は、入力信号Ｓｉの最大振幅に相当する二電源（２方向電源）電圧＋Ｖｐ２，−Ｖｐ２で動作し、図１に示すように、差動形演算増幅器Ａ３の出力端子に出力端子Ｔ３が接続され、演算増幅器Ａ３の反転端子に出力端子Ｔ４が接続される。
【００３４】
従って、抵抗Ｒ３２又は抵抗Ｒ３４の抵抗値Ｒｂ（Ｒｂ＝Ｒ３２＝Ｒ３４）に対する抵抗Ｒ３３又は抵抗Ｒ３５の抵抗値Ｒｃ（Ｒｃ＝Ｒ３３＝Ｒ３５）の比Ｋ３は、
Ｋ３ ＝ Ｒｃ／Ｒｂ …（８）
で表わされ、演算増幅器Ａ３の出力端子（Ｔ３）に得られる負荷ＲＬへの負荷出力電圧Ｖｏは、次式（９）で表わすことができる：
Ｖｏ ＝ −Ｋ３×（Ｖｏｕｔ−Ｖｔ２） …（９）
【００３５】
〔具体例〕
ここで、具体的な数値例を示すと、入力信号Ｓｉは、最大±１２Ｖの振幅で変動するオーディオ信号などの信号であり、抵抗回路網Ｒ１の両端子ＩＮ，ＯＵＴ間の等価的な抵抗値は、およそ１２ｋΩである。図２に示されるボリューム制御データＳｖは、８ビットで構成されＭ＝２５６段階のボリューム制御レベルを表現する。これらのボリューム制御レベルは、ゲインＧを、−１６ｄＢ，−１６．５ｄＢ，−１７ｄＢ，…，−１４３．５ｄＢ，−∞（ミュート）というように、０．５ｄＢ刻みで設定することができる。また、これらのボリューム制御レベルに対応して、Ｍ＝２５６個のスイッチ要素Ｓ１，Ｓ２，Ｓ３，…，Ｓ２５５（ＳＭ−１），Ｓ２５６（ＳＭ）及びタップが設けられる。なお、ゲインＧ〔ｄＢ〕は次式で表わされる：
Ｇ ＝ ２０×ｌｏｇ〔（Ｖｓ−Ｖｏｕｔ）／（Ｖｉｎ−Ｖｓ）〕
【００３６】
従って、ボリューム制御データＳｖのレベルに応じてスイッチ要素Ｓｍをオンすることより、抵抗回路網Ｒ１のタップを選択し、選択されたタップの電位を分圧出力点ｓに取り出すことができる。例えば、ボリュームを最大に絞る第２５６段階のレベル（ゲイン＝−∞）のボリューム制御データＳｖがデコーダＤに入力されたときは、スイッチ回路ＳＷのスイッチ要素Ｓ２５６（ＳＭ）のオンにより端子ＯＵＴが分圧出力点ｓに接続される。
【００３７】
演算増幅器Ａ１の動作電源電圧＋Ｖｐ１が＋５Ｖの場合、＋５Ｖ電位源（＋Ｖｐ１）と接地（Ｅ２）との間に直列接続された抵抗Ｒ３１，Ｒ３２，Ｒ３３の抵抗値Ｒａ，Ｒｂ，Ｒｃは、それぞれ、Ｒａ＝１１．５９ｋΩ，Ｒｂ＝１．５９ｋΩ，Ｒｃ＝１０ｋΩに選定され、演算増幅器Ａ１の非反転端子（Ｔ２）を一定の正の基準電位Ｖｔ２＝＋２．５Ｖに維持する。
【００３８】
例えば、上述のように、分圧出力点ｓが第２５６スイッチ要素Ｓ２５６（ＳＭ）を介して端子ＯＵＴに接続されるゲインＧ＝−∞の設定時には、分圧比ｋｓ＝ｋｓｍｉｎ＝０となり、演算増幅器Ａ１の出力電圧Ｖｏｕｔ＝Ｖｔ２＝＋２．５Ｖとなる。また、第１スイッチ要素Ｓ１をオンし第１レベル（最大ゲイン位置）のタップを分圧出力点ｓに接続してゲインＧ＝−１６ｄＢに設定した場合には、分圧比ｋｓ＝最大分圧比ｋｓｍａｘ＝０．１３７となる。このとき、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｔ２＋０．１５９Ｖｉ＝＋２．５Ｖ＋０．１５９Ｖｉ
となって、入力電圧Ｖｉが最大±１２Ｖの振幅で変動しても、正極性を維持することができる。
【００３９】
また、抵抗Ｒ３２，Ｒ３３の接続点（出力端子Ｔ５）の一定電位Ｖｔ５は、Ｒａ＝１１．５９ｋΩ，Ｒｂ＝１．５９ｋΩ，Ｒｃ＝１０ｋΩとしたとき、Ｖｔ５＝２．１６Ｖとなる。
【００４０】
演算増幅器Ａ３の二電源（２方向電源）電圧＋Ｖｐ２，−Ｖｐ２は、最大±１２Ｖの振幅で変動する入力信号電圧Ｖｉに対応して、それぞれ＋１２Ｖ，−１２Ｖであり、最小ゲインＧ＝−∞に設定して第２５６スイッチ要素Ｓ２５６をオンさせた場合（分圧比ｋｓ＝ｋｓｍｉｎ＝０）は、負荷出力電圧Ｖｏ＝０Ｖとなる。また、最大ゲインＧ＝−１６ｄＢに設定して第１スイッチ要素Ｓ１をオンさせた場合（分圧比ｋｓ＝最大分圧比ｋｓｍａｘ＝０．１３７）には、
Ｋ３ ＝ Ｒｃ／Ｒｂ ＝ ６．２９、
Ｖｏｕｔ＝ Ｖｔ２−０．１５９×Ｖｉ
であるから、負荷出力電圧Ｖｏは、式（９）から、
Ｖｏ ＝ −６．２９×（−０．１５９×Ｖｉ）＝ Ｖｉ …（１０）
となる。
【００４１】
さて、抵抗回路網Ｒ１として、図２のように等価直列抵抗体で示されるとおりに、抵抗ｒ１，ｒ２，ｒ３，…，ｒＭ−１，ｒＭを直列接続した直列抵抗体を用い、スイッチ要素Ｓ１，Ｓ２，Ｓ３，…，ＳＭ−１，ＳＭで各抵抗接続点のタップ電圧を分圧出力点ｓ上に取り出す場合、各抵抗の値の選定について、上述してきたＭ＝２５６の例で考察する。
【００４２】
この場合、スイッチ要素Ｓ１，Ｓ２，Ｓ３，…により、例えば、０．５ｄＢ刻みでゲインを細かく絞っていこうとすると、抵抗ｒ１＝１０３６５Ω，ｒ２＝８０Ω，ｒ３＝７６．７Ω，ｒ４＝７３．４Ω，…というように、順次、各抵抗の値を小さくして行かなければならず、最小ゲイン近傍では、
ｒ２５３（ｒＭ−３）＝５３．４μΩ〔−１４２．５ｄＢ〕，
ｒ２５４（ｒＭ−２）＝５０．４μΩ〔−１４３ｄＢ〕，
ｒ２５５（ｒＭ−１）＝４７．６μΩ〔−１４３．５ｄＢ〕，
ｒ２５６（ｒＭ）＝０．８５０ｍΩ〔−∞〕
というように、極めて小さい値の抵抗を必要とする。
【００４３】
一般に、ＬＳＩ回路においてポリシリコンやポリサイドを用いて精度よく得られるシート抵抗値は数Ω〜数百Ωであるから、このように直列抵抗体を用いて抵抗回路網Ｒ１を得ることは現実的に無理である。
【００４４】
〔抵抗ラダーの構成の原理〕
この発明では、抵抗の並列接続を利用して抵抗ラダー回路を構成することにより、ボリューム用の抵抗を精細に分割することができる。図３は、この発明による抵抗回路網における抵抗ラダーの構成の原理を説明するための図である。
【００４５】
或る抵抗値Ｒをもつ基本抵抗を抵抗値と同一の記号“Ｒ”で表わし、分割指数ｎを２以上の自然数として、基本抵抗Ｒのｎ倍の抵抗値ｎＲをもつ抵抗を同様に“ｎＲ”で表わすと、図３に示すように、１個の抵抗ｎＲと（ｎ−１）個の抵抗ｎＲの直列接続体との並列接続回路は、抵抗（ｎ−１）Ｒと等価である。
【００４６】
つまり、図３の下段に示される抵抗（ｎ−１）Ｒを元々必要な抵抗値とすると、図３の上段に示すように、ＩＮ側及びＯＵＴ側の端子間の抵抗“ｎＲ”に、（ｎ−１）個の抵抗ｎＲを直列接続したもの“（ｎ−１）×ｎＲ”を並列接続する分割操作により、ＩＮ及びＯＵＴ側両端子からみた合成抵抗値を所望値（ｎ−１）Ｒに保ちつつ、直列抵抗体“（ｎ−１）×ｎＲ”から、元々必要な抵抗値（ｎ−１）Ｒをもつ抵抗単体に比べてｎ倍に細かく分割した電圧を得ることができる。さらに、直列抵抗体“（ｎ−１）×ｎＲ”においてＯＵＴ側にある任意数（＜ｎ）の抵抗成分“（ｎ−１）Ｒ”につき同様の分割操作を行うと（ＩＮ側には分割操作しない抵抗成分を残す）、更に細かく分割することができる。そして、これを任意回だけ繰り返して抵抗ラダー回路を展開し、ＯＵＴ側に近くなるほど細かく分割された電圧を得ることができる。
【００４７】
例えば、分割指数ｎ＝３、即ち、所望の抵抗値が２Ｒである場合は、２個の抵抗３Ｒを直列接続したもの（６Ｒ）を抵抗３Ｒに並列接続する分割操作を行うと、抵抗６Ｒ上から、元来必要な抵抗値２Ｒをもつ抵抗単体に比べて３倍の細かさで電圧分割することができる。さらに、抵抗６Ｒについて抵抗成分２Ｒを３つ直列接続した場合、ＩＮ側に抵抗成分２Ｒを残しＯＵＴ側にある２つの抵抗成分２Ｒについてそれぞれ同様の分割操作を行う。そして、これを必要回繰り返すことにより、所望の抵抗ラダー回路を得ることができる。
【００４８】
〔抵抗回路網への展開例〕
図４及び図５は、抵抗ラダー回路をもつ抵抗回路網への具体的な展開例である。この展開例では、分割指数ｎ＝４としており、図４（１）に示すように、元来必要とする抵抗値は３Ｒである。第１回の分割操作により、３個の抵抗４Ｒの直列接続に相当する抵抗１２Ｒを抵抗３Ｒに並列接続すると、等価抵抗値３Ｒをもつ並列回路が得られる。この並列回路の抵抗１２Ｒは、図４（２）に示すように、ＩＮ側の抵抗成分６Ｒ及びＯＵＴ側の２つの抵抗成分３Ｒで表わすことができる。
【００４９】
図４（２）において、ＩＮ側に抵抗成分６Ｒを残し２つの抵抗成分３Ｒに対して、それぞれ、第２回の分割操作を行うと、図４（３）に示す抵抗回路網が得られる。さらに、図４（３）に示されるＯＵＴ側の２つの抵抗成分３Ｒの各々について、第３回の分割操作を同様に行うと、図５（４）に示す抵抗回路網が得られる。そして、このような分割操作を必要回だけ行うことにより、図５（５）に示す抵抗回路網が得られる。このようにして得られる抵抗回路網では、所望の各分圧タップ間の抵抗を比較的大きな値（例えば、百数十〜数百Ω）とすることができるので、十分に高精度のボリュームゲインが得られる。
【００５０】
図６は、図１及び図２に示される第１実施態様の電子ボリューム回路の抵抗回路網における全抵抗ラダー回路の一例を示し、図７は、この抵抗ラダー回路例の端部詳細図を示す。図６の例では、図４及び図５と同じく、分割指数ｎ＝４であり、基本抵抗Ｒの抵抗値はＲ＝６３２Ω、抵抗回路網Ｒ１の端子ＩＮ，ＯＵＴ間の等価抵抗値は１９Ｒ＝１２．００８ｋΩである。
【００５１】
上述した具体例の場合、図６のラダー回路において、第２段目の抵抗“６Ｒ”、第３〜１１段目の抵抗“１２Ｒ”及び抵抗“６Ｒ”並びに第１２段目の２つの抵抗“Ｒ１２”から分圧タップが設けられ、各分圧タップには第１〜第２５６スイッチ要素Ｓ１〜Ｓ２５６が接続される。これらのスイッチ要素は、最大ゲイン（−１６ｄＢ）から０．５ｄＢ刻みで絞り込まれる２５６段階のゲインを表わすボリューム制御データＳｖに応じてオンし、オンしたスイッチ要素に対応する分圧タップを分圧出力点ｓに接続する。
【００５２】
抵抗回路網Ｒ１の端子ＩＮ側の端部を例にして具体的に説明すると、まず、端子ＩＮ側については、第１段目において端子ＩＮに隣接する抵抗“１０Ｒ”，“６Ｒ”（計１６Ｒ）は、総抵抗値１０．１１２ｋΩに設定される。第１段目の抵抗“６Ｒ”と抵抗“４Ｒ”の接続点Ａから、第２段目の抵抗“６Ｒ”が分岐して当該抵抗“４Ｒ”に並列接続される。この抵抗“６Ｒ”には、図７（１）に示すように、第１，第２，第３，第４，…スイッチ要素Ｓ１，Ｓ２，Ｓ３，Ｓ４，…が接続される。接続点Ａ−第１スイッチ要素Ｓ１間の抵抗値ｒｅ１及び各スイッチ要素が接続されるタップ間抵抗値ｒｅ２，ｒｅ３，ｒｅ４，…を例記すると、次のとおりである：
ｒｅ１〔接続点Ａ−スイッチＳ１（−１６ｄＢ）間〕＝１０１２．９Ω、
ｒｅ２〔スイッチＳ１−Ｓ２（−１６．５ｄＢ）間〕＝３１９．７Ω、
ｒｅ３〔スイッチＳ２−Ｓ３（−１７ｄＢ）間〕＝３０６．４Ω、
ｒｅ４〔スイッチＳ３−Ｓ４（−１７．５ｄＢ）間〕＝２９３．４Ω、
ｒｅ５〔スイッチＳ４−Ｓ５（−１８ｄＢ）間〕＝２８０．８Ω、
…。
【００５３】
なお、第２段目の抵抗“６Ｒ”にはスイッチ要素Ｓ１〜Ｓ１１が接続され、スイッチ要素Ｓ１０−Ｓ１１間のタップ間抵抗値ｒｅ１１は２１２．８Ωであり、第２段目で抵抗“６Ｒ”に隣接する抵抗“４Ｒ”との接続点Ｂとスイッチ要素Ｓ１１（図示せず）との間の抵抗値ｒｅ１２’は１３８．６Ωである。また、接続点Ｂから分岐する第３段目の抵抗“１２Ｒ”及び抵抗“６Ｒ”には夫々スイッチ要素Ｓ１２〜Ｓ２４及びスイッチ要素Ｓ２５〜Ｓ３６が接続される。接続点Ｂとスイッチ要素Ｓ１２（図示せず）との間の抵抗値ｒｅ１２”は２５７Ωであり、スイッチ要素Ｓ１２−Ｓ１３間のタップ間抵抗値ｒｅ１３は７７２．７Ωである。抵抗値ｒｅ１４以下は、第１段目の例と同様に、徐々に減少して行く。
【００５４】
中間部の説明は省略するが、第２〜第１２段における抵抗“６Ｒ”或いは抵抗“１２Ｒ”についても、タップ間抵抗値は百数十〜数百Ωの範囲に収めることができる。
【００５５】
そして、端子ＯＵＴ側の終端部については、図７（２）に示すように、端子ＯＵＴに第２５６スイッチ要素Ｓ２５６が接続され、以下、第１２段目のＯＵＴ側抵抗“Ｒ１２”の分圧タップに、端子ＯＵＴ側から順に、スイッチ要素Ｓ２５５，Ｓ２５４，Ｓ２５３，…が接続される。各スイッチ要素が接続される分圧タップ間抵抗値ｒｅ２５６，ｒｅ２５５，ｒｅ２５４，ｒｅ２５３，…を例記すると、次のとおりである：
ｒｅ２５６〔スイッチＳ２５６（−∞）−Ｓ２５５（−１４３．５ｄＢ）間〕＝１４７０Ω、
ｒｅ２５５〔スイッチＳ２５５−Ｓ２５４（−１４３ｄＢ）間〕＝１９９．５Ω、
ｒｅ２５４〔スイッチＳ２５４−Ｓ２５３（−１４２．５ｄＢ）間〕＝２１１．３Ω、
ｒｅ２５３〔スイッチＳ２５３−Ｓ２５２（−１４２ｄＢ）間〕＝２２３．８Ω、
…。
【００５６】
このような具体例からも、各分圧タップ間抵抗は百数十〜数百Ωとなるので、十分な精度のボリュームゲインが得られることが分かる。図８は、抵抗回路網の抵抗ラダー回路における基本抵抗の配置及び結線例であり、この例は、図４〜図７で説明した分割指数ｎ＝４の場合に対応している。多数の基本抵抗Ｒ（Ｒ＝６３２Ω）は、ＬＳＩ回路基板（Ｂ１）上にポリシリコン抵抗膜で形成され４列に規則正しく配列されており、リード線により、図６に対応する結線がなされる。破線で囲まれた基本抵抗群のうち“６Ｒ”及び“１２Ｒ”には分圧タップ（図面中央の一部については「・」で示されている。）が設けられ、図示しないリード線を介してスイッチ回路ＳＷの各スイッチ要素に導かれる。このように、抵抗回路網Ｒ１は基本抵抗Ｒを単位としているので、作製が非常に容易である。
【００５７】
〔第２実施形態のボリューム回路〕
図９は、この発明の第２実施形態による電子ボリューム回路を概略的に表わす全体図であり、図１と同一の記号は、図１と同一の要素を示す。この発明の第２実施形態による電子ボリューム回路では、ＬＳＩ回路Ｂ２内に、図９に示すように、単一電源（単方向電源）電圧＋Ｖｐ１で動作する第２の反転形演算増幅器Ａ２及び抵抗回路網Ｒ２を付設し、電流制御及び配線抵抗打消し機能を付加している点で、図１のＬＳＩ回路Ｂ１と異なっている。なお、図９では、抵抗回路網Ｒ１，Ｒ２は等価的に直列接続されたものとして示されており、上述のｎ＝４の具体例を適用する場合には、抵抗回路網Ｒ１のＩＮ−ｑ間等価抵抗は１２．００８ｋΩ、抵抗回路網Ｒ２のｑ−ｒ間等価抵抗は、２００Ωである。
【００５８】
演算増幅器Ａ２は、反転端子に抵抗回路網Ｒ１内の所定点ｐが接続され、非反転端子に抵抗回路網Ｒ１，Ｒ２の接続点ｑが接続され、出力端子に抵抗回路網Ｒ２の他端ｒが接続される。抵抗回路網Ｒ１における点ｐ，ｑ間の等価抵抗をＲｐｑとし、抵抗回路網Ｒ２の点ｑ，ｒ間の等価抵抗をＲｑｒとしたとき、演算増幅器Ａ２の利得αを次式（１１）のように設定する：
α ＝ Ｒｑｒ／Ｒｐｑ …（１１）
【００５９】
ここで、入力端子Ｔ１から抵抗回路網Ｒ１に流れ込む電流ｉ１に対して、点ｐ，ｑ間の電圧Ｖｐｑは、
Ｖｐｑ ＝ ｉ１×Ｒｐｑ …（１２）
であり、抵抗回路網Ｒ２を介して演算増幅器Ａ２の出力端子に流れ込む電流ｉ２に対して、点ｒ，ｑ間の電圧Ｖｒｑは、
Ｖｒｑ ＝ −ｉ２×Ｒｑｒ …（１３）
である。また、演算増幅器Ａ２の出力電圧は、点ｒ，ｑ間の電圧Ｖｒｑであるから、式（１１）より、
Ｖｒｑ ＝ −α×Ｖｐｑ ＝ −（Ｒｑｒ／Ｒｐｑ）×Ｖｐｑ …（１４）
である。
【００６０】
従って、式（１２）〜（１４）から、
−ｉ２×Ｒｑｒ＝−（Ｒｑｒ／Ｒｐｑ）×ｉ１×Ｒｐｑ、即ち、ｉ２＝ｉ１
が得られる。つまり、入力端子Ｔ１からの流入電流ｉ１を演算増幅器Ａ２への流入電流ｉ２に等しくすることにより、入力端子Ｔ１から流れ込む電流の主たる部分を演算増幅器Ａ２で吸い取るフィードフォワード電流制御を行う。従って、演算増幅器Ａ１への電流の流入を防止し、演算増幅器Ａ１を用いて高精度なボリュームレベル制御を実現することができる。
【００６１】
〔配線抵抗の打消し〕
この場合、ボリュームレベル制御に用いられる分圧出力用の抵抗回路網Ｒ１に、第１実施形態で説明した抵抗ラダー回路を適用した場合、抵抗ラダー回路における各段のＯＵＴ側抵抗端子を各段間及び端子ＯＵＴとの間には、図８からも分かるとおり、比較的長い配線で接続することになり、無視できない配線抵抗Ｐｍが発生してしまう。
【００６２】
例えば、図６で説明した抵抗回路網Ｒ１を分圧出力に用いる場合、図１０（１）のように、抵抗ラダー回路の第１段のＯＵＴ側抵抗端子ｔ１に単一の電流吸取り制御用抵抗Ｒ２’を介して演算増幅器の出力端子に接続することが考えられる。しかしながら、このような構成では、この端子ｔ１を含む各段のＯＵＴ側端子ｔ１，ｔ２，ｔ３，…の隣接相互間（端子ｔ１−ｔ２，ｔ２−ｔ３，ｔ３−…，…間）に、これらの端子間で発生する配線抵抗Ｒｍによって電位差が生じる。このような電位差が生じると、演算増幅器Ａ１のゲインが大きくずれてしまい、また、配線抵抗Ｒｍが大きい場合には、所望の最小ゲイン（例えば、−１４３ｄＢ）までゲインを絞りきれなくなってくる。
【００６３】
この発明の第２実施形態による電子ボリューム回路では、抵抗回路網Ｒ２を図１０（２）のように構成することにより、電流制御機能だけでなく配線抵抗の打消し機能を抵抗回路網Ｒ２に与えることができる。つまり、この抵抗回路網Ｒ２は、図１０（２）に示すように、分圧用抵抗回路網Ｒ１を構成する抵抗ラダー回路各段のＯＵＴ側端子ｔ１，ｔ２，ｔ３，…にそれぞれ打消し用抵抗Ｒｘの一端を接続し、これらの抵抗の他端は、隣接段の間にそれぞれ打消し用抵抗Ｒｙを接続し、端子ｔ１，ｔ２，ｔ３，…の電位が等しくなるように各抵抗の値を選定することにより得られる。なお、図１０（２）では、図１０（１）における抵抗“４Ｒ”，“１２Ｒ”の並列回路を等価抵抗“３Ｒ”で表わしている。
【００６４】
一例として、図示のように分割指数ｎ＝４の場合について述べる。図１０（２）において、演算増幅器Ａ２の電流制御（吸取り）機能によって、端子ＩＮからの入力電流ｉ１は、演算増幅器Ａ２出力端子への流入電流ｉ２に等しいものとする（ｉ１＝ｉ２）。ここで、端子ｔ１，ｔ２，ｔ３，…の電位が等しい場合は、配線抵抗Ｒｍを有する端子ｔ１−ｔ２，ｔ２−ｔ３，ｔ３−…，…間には電流が流れず、抵抗ラダー回路各段から各段ＯＵＴ側端子ｔ１，ｔ２，ｔ３，…に向かう端子電流ｉａ１，ｉａ２，ｉａ３，…は、そのまま、各段の打消し用抵抗Ｒｘを通流する。
【００６５】
この場合、抵抗ラダー回路各段入力側の抵抗成分９Ｒ（“６Ｒ”＋“３Ｒ”）から各段に分流する分流電流ｉｂ１，ｉｂ２，ｉｂ３，…は、各段間の打消し用抵抗Ｒｙの通流電流に等しい。また、各端子電流ｉａ１，ｉａ２，ｉａ３，…と各分流電流ｉｂ１，ｉｂ２，ｉｂ３，…の比ｉａ１／ｉｂ１，ｉａ２／ｉｂ２，ｉａ３／ｉｂ３，…は、何れも“３”（一般的には“ｎ−１”）である。
【００６６】
例えば、抵抗ラダー回路の第１，２段目に着目すると、
ｉａ１ ＝ ３×ｉｂ１ …（ａ）
４Ｒ×ｉａ１ ＝ ９Ｒ×ｉｂ１＋４Ｒ×ｉａ２ …（ｂ）
Ｒｘ×ｉａ１ ＝ Ｒｘ×ｉａ２＋Ｒｙ×ｉｂ１ …（ｃ）
式（ａ），（ｂ）から
ｉａ１ ＝ ４×ｉａ２ …（ｄ）
が求められるので、式（ａ），（ｃ），（ｄ）から次式（１５）が得られる：
Ｒｘ／Ｒｙ ＝ ４／９ …（１５）
【００６７】
つまり、打消し用抵抗回路網Ｒ２は、図１０（２）の左右を対比して明らかなように、端子ｔ１から端子ＯＵＴに至る配線ラインに関して、分圧用抵抗回路網Ｒ１と全く対称的な抵抗ラダー構成を呈している。このような対称性により、配線抵抗Ｒｍの値の如何に拘わらず、ＯＵＴ側端子の電位を等しくし、各端子間の配線抵抗の影響を打ち消すことができる。
【００６８】
従って、打消し用抵抗回路網Ｒ２の等価抵抗を所定値Ｒ２ｅにしたい場合には、この対称性から簡単に求めることができ、例えば、図１０（２）のｎ＝４の場合は、基本抵抗ＲをＲ＝Ｒ２ｅ／（ｎ−１）＝Ｒ２ｅ／３とすればよい。すなわち、等価抵抗として所定値Ｒ２ｅ＝２００Ωを得たい場合は、基本抵抗Ｒは、
Ｒ ＝ Ｒ２ｅ／３ ＝ ２００／３ ＝ ６６．７Ω
であるから、打消し用抵抗Ｒｘ，Ｒｙは、
Ｒｘ ＝ ｎ×Ｒ ＝ ４×６６．７Ω ＝ ２６６．７Ω
Ｒｙ ＝ Ｒｘ×９／４ ＝ ２００×３ ＝ ６００Ω
となる。
【００６９】
また、各段の打消し抵抗Ｒｘの両端から各段以降をみた等価抵抗は、図３〜図６で説明したように、
ｎ×（ｎ−１）×Ｒ ＝ ４×３×Ｒ２ｅ／３ ＝ ８００Ω
である。それ故、最終段ＯＵＴ（図６の第１２段（ｔ１２）〕については、もはや後段に分割操作がないので、第１１段の挿入抵抗Ｒｘの他端との間に挿入抵抗Ｒｘ，Ｒｙｏが直列に挿入されるものとすると、挿入抵抗Ｒｙｏは、
Ｒｙｏ ＝ ８００Ω−２６６．７Ω ＝ ５３３．３Ω
となる（図１２参照）。
【００７０】
これらをまとめて端的にいうと、図１０（２）の具体例（ｎ＝４）の場合は、打消し用抵抗回路網Ｒ２の等価抵抗値をＲ２ｅとすると、次式が成り立つ（“Ｒｙｏ”，“１２Ｒ”については図１２参照）：
Ｒｘ／Ｒｙ ＝ ４Ｒ／（６Ｒ＋３Ｒ）
Ｒｘ／（Ｒｘ＋Ｒｙｏ） ＝ ４Ｒ／１２Ｒ
Ｒｘ＋Ｒｙｏ ＝ ４×Ｒ２ｅ
【００７１】
図１１は、この発明の第２実施形態による電子ボリュームＬＳＩ回路の全体的なレイアウトの一例を表わす。また、図１２は、この発明の第２実施形態に従う抵抗ラダー回路全体の一例を示し、分圧用抵抗回路網Ｒ１については、図６の第１実施形態の抵抗ラダー回路と同一の条件である。図１２を用いて、この発明の一実施形態によるボリューム回路を簡単にいうと、以下のとおりである。
【００７２】
この発明の一実施形態によるボリューム回路では、第１端子ＩＮから入力される信号電圧Ｖｉは、第１増幅器（減衰器）Ａ１により、分圧用抵抗ラダー回路Ｒ１から選択的に取り出された分圧出力Ｖｓに応じた振幅の電圧Ｖｏｕｔに変換されて第２端子ＯＵＴ上に出力される。第１及び第２端子ＩＮ，ＯＵＴ間に接続される分圧用抵抗ラダー回路Ｒ１は、各段の抵抗部分４Ｒに、順次、次段抵抗が並列接続され、次段以降の全抵抗が抵抗値１２Ｒを有するように選定される。抵抗部分４Ｒの両端の等価抵抗は、直列抵抗回路での元々の抵抗値３Ｒに等しく、高段になるほど、抵抗値が大きくなるので、高分解能の分圧出力を得ることができる。
【００７３】
一方、分圧用抵抗ラダー回路Ｒ１への流入電流を吸い取るための第２増幅器Ａ２を制御する電流制御用抵抗ラダー回路Ｒ２は、分圧用抵抗ラダー回路Ｒ１と対称的に構成され、分圧用抵抗ラダー回路Ｒ１の各段の出力側接続端子ｔ１〜ｔ１２間の電位を等しくし、接続端子ｔ１〜ｔ１２間の配線抵抗Ｒｍの影響を除去する。このように改良された分圧用及び電流制御用抵抗ラダー回路Ｒ１，Ｒ２を用いることにより、高分解能のボリューム回路を提供することができる。
【００７４】
【発明の効果】
以上説明したように、この発明のボリューム回路には、抵抗ラダー回路（Ｒ１）及びこの抵抗ラダー回路（Ｒ１）から選択的に分圧出力（Ｖｓ）を取り出すスイッチ回路（ＳＷ）が設けられ、抵抗ラダー回路（Ｒ１）は、ｋを３以上の自然数として、ｋ段の直列抵抗で構成され、第１段の直列抵抗は第１及び第２端子（ＩＮ，ＯＵＴ）間に接続され、各段の直列抵抗は、基本抵抗値Ｒをもつ基本抵抗を単位にして構成される〔図８〕。そして、ｉを「１」〜「ｋ−１」内の任意の自然数として各段を表現し、ｎが３以上の自然数を表わすものとすると、第ｉ段の直列抵抗と次の第ｉ＋１段以降の直列抵抗との間には、第ｉ段の直列抵抗のうち基本抵抗値Ｒのｎ倍の抵抗部分に次の第ｉ＋１段の直列抵抗が並列接続され、第ｉ＋１段以降の全直列抵抗が基本抵抗値Ｒの（ｎ−１）×ｎ倍の等価抵抗値（ｎ−１）×ｎＲを有するという関係がある。
【００７５】
従って、この発明によれば、各段の直列抵抗は、基本抵抗値Ｒをもつ基本抵抗を単位にして構成されるので、抵抗ラダー回路の作成を容易にすることができる。また、第ｉ段の直列抵抗における基本抵抗値Ｒのｎ倍の抵抗部分の両端からみた第ｉ＋１段以降の全直列抵抗を含む等価抵抗は、基本抵抗値Ｒの（ｎ−１）倍の値になるので、各段で元々必要な抵抗値（ｎ−１）Ｒに対して、次段では、そのｎ倍の抵抗ｎ（ｎ−１）Ｒから分圧タップを取り出し、ｎ倍の精度で分圧出力を得ることができ、次々段では、さらに、次段のｎ倍の精度で分圧タップを取り出すというように、段数が増えるに従って指数関数的に精度を増大することができる。
【図面の簡単な説明】
【図１】図１は、この発明の第１実施形態による電子ボリューム回路を概略的に表わす全体図である。
【図２】図２は、この発明の第１実施形態による電子ボリューム回路における抵抗回路網とスイッチ回路との関係を表わす図である。
【図３】図３は、この発明による抵抗回路網のラダー構成の原理を表わす図である。
【図４】図４は、この発明による抵抗回路網への展開例を表わす図の一部である。
【図５】図５は、この発明による抵抗回路網への展開例を表わす図の他部である。
【図６】図６は、この発明の第１実施形態に従う抵抗ラダー回路全体の一例を示す図である。
【図７】図７は、抵抗ラダー回路例の端部詳細図である。
【図８】図８は、抵抗ラダー回路における基本抵抗の配置及び結線例を示す図である。
【図９】図９は、この発明の第２実施形態による電子ボリューム回路を概略的に表わす全体図である。
【図１０】図１０は、この発明による抵抗回路網の配線抵抗打消しを説明するための図である。
【図１１】図１１は、この発明の第２実施形態による電子ボリュームＬＳＩ回路の全体的なレイアウトの一例を表わす図である。
【図１２】図１２は、この発明の第２実施形態に従う抵抗ラダー回路全体の一例を示す図である。
【符号の説明】
Ｓｉ 信号電圧Ｖｉを有する入力信号、
Ｂ１，Ｂ２ ＬＳＩ回路、
Ｒ１ 分圧用抵抗回路網（抵抗ラダー回路）、
ｓ 分圧出力点、
ＳＷ スイッチ回路、
Ｓ１，Ｓ２，Ｓ３，…，Ｓ２５５，Ｓ２５６（Ｓｍ） スイッチ要素、
Ａ１〜Ａ３ 演算増幅器、
Ｓｖ ボリューム制御データ、
Ｄ デコーダ、
ＲＬ 負荷、
Ｒ 基本抵抗、
ｔ１，ｔ２，ｔ３，… 分圧用抵抗回路網Ｒ１のＯＵＴ側接続端子、
Ｒ２ 電流制御及び配線抵抗打消し用抵抗回路網（抵抗ラダー回路）、
Ｒｍ 配線抵抗。

Claims (5)

1. 第１及び第２端子間に接続される第１段の直列抵抗を含むｋ段（ｋは、「３」以上の自然数）の直列抵抗で構成された抵抗ラダー回路であって、
   各段の直列抵抗は、基本抵抗値Ｒをもつ基本抵抗を単位にして構成されると共に、基本抵抗値Ｒのｎ倍（ｎは、「３」以上の自然数）を超える整数倍の抵抗値を有し、
   第ｉ段（ｉは、「１」〜「ｋ−１」の自然数）の直列抵抗に含まれる基本抵抗値Ｒのｎ倍の抵抗部分に第ｉ＋１段の直列抵抗が並列接続されて、第ｉ＋１段以降の全直列抵抗が基本抵抗値Ｒの（ｎ−１）×ｎ倍の等価抵抗値（ｎ−１）×ｎＲを有するものとし、
   これにより、第ｉ段の直列抵抗に含まれる基本抵抗値Ｒのｎ倍の抵抗部分及び該抵抗部分に並列接続された第ｉ＋１段以降の全直列抵抗の等価抵抗値は、（ｎ−１）Ｒとなる抵抗ラダー回路と、
   抵抗ラダー回路から選択的に分圧出力を取り出すスイッチ回路と
   を具備することを特徴とするボリューム回路。
2. 抵抗ラダー回路における各段の直列抵抗は、次段の直列抵抗が並列接続されていない抵抗部分に分圧タップが設けられ、
   スイッチ回路は分圧タップを選択して分圧出力を取り出す
   ことを特徴とする請求項１に記載のボリューム回路。
3. 抵抗ラダー回路における第ｉ段の直列抵抗は、少なくとも第２端子に接続されている基本抵抗値Ｒのｎ倍の抵抗部分に第ｉ＋１段の直列抵抗が並列接続されることを特徴とする請求項１又は２に記載のボリューム回路。
4. さらに、スイッチ回路からの分圧出力を増幅する第１増幅器を具備することを特徴とする請求項１〜３の何れか１項に記載のボリューム回路。
5. 抵抗ラダー回路、スイッチ回路乃至第１増幅器は半導体基板上に形成されることを特徴とする請求項４に記載のボリューム回路。

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