JP6478746B2

JP6478746B2 - 抵抗調整装置

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Publication number: JP6478746B2
Application number: JP2015060376A
Authority: JP
Inventors: 啓志新宅; 智也手塚
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2015-03-24
Filing date: 2015-03-24
Publication date: 2019-03-06
Anticipated expiration: 2035-03-24
Also published as: JP2016181579A

Description

この発明は、デジタルポテンショメータ等のデジタル入力直列可変抵抗体を用いた広い範囲で微小調整できる抵抗調整装置に関するものである。

デジタルポテンショメータ等のデジタル入力直列可変抵抗体（または直列可変抵抗体、以下ＤＲＶと称する）は、デジタル入力値に対応して出力抵抗値が設定される。図６は、一般的なデジタル入力直列可変抵抗体の入力設定値と出力抵抗値の関係を示す図である。横軸はＤＲＶの入力設定値であり、縦軸は出力抵抗値である。図中のｄｎはある入力設定値の例を示しており、そこから設定値を１ｂｉｔ大きくした設定値をｄｎ＋１と定義する。

なお、これ以後の説明において、概して大文字の符号は構成要素や電気量の名称を表わし、小文字の符号は数値を表わすものとする。

図６に、入力設定値ｄｎからｄｎ＋１の１ｂｉｔ増分に対応して、出力抵抗値が変化する様子を示す。この刻み幅１ｂｉｔによる出力抵抗変化量をビット分解能と呼ぶ。例えば８ビット入力により可変である１０ｋΩの抵抗体の場合、そのビット分解能は約４０Ω／ｂｉｔである。これは、ビット分解能１Ω／ｂｉｔの要求には、前記直列可変抵抗体単体では応えられないことを示す。

図７は、８個の要素スイッチ（スイッチ）ＳＷ１１〜ＳＷ１８と要素抵抗（抵抗素子）Ｒ１１〜Ｒ１８で構成した８ビット入力のＤＲＶの回路図を示す。図７前段のデジタル回路部ＤＣは、要素スイッチＳＷ１１〜ＳＷ１８で構成され、所望の抵抗値に対応した設定値信号ｄｃ１１〜ｄｃ１８を入力し、オンオフ切り換えを行なう。後段のアナログ回路部ＡＲは、要素抵抗Ｒ１１〜Ｒ１８の直列接続で構成し、設定値信号ｄｃ１１〜ｄｃ１８に対応して、抵抗の両端子Ｔ１１、Ｔ１２間の出力抵抗値（直列抵抗値）を決定する。

図８は、図７の８ｂｉｔ入力のＤＲＶの入出力論理値を示す図である。１列目の入力設定値ｒ−ｒｅｑはＤＲＶに入力されるデジタル設定値であり、８ｂｉｔに相当する０〜２５５の２５６パターンが存在する。３列目以降のＳＷ１１ｂｉｔ０〜ＳＷ１８ｂｉｔ７は、入力設定値ｒ−ｒｅｑによる要素スイッチＳＷ１１〜ＳＷ１８のオンオフ状態を示している。０がオン状態であり、１がオフ状態である。また２列目の出力抵抗値ｒ−ｓｙｓは、ｒ−ｒｅｑによって決まる端子Ｔ１１、Ｔ１２間の出力抵抗値を示している。直列接続された８個の要素抵抗Ｒ１１〜Ｒ１８それぞれのｂｉｔ０からｂｉｔ７に付与した重み係数値の組み合わせにより広範囲の合成抵抗値を一意的に決定することができる（例えば、特許文献１および２）。

ＤＲＶは、要素抵抗の抵抗値公差や要素スイッチのオン抵抗が出力抵抗値に加わり、また環境温度による温度ドリフトによって抵抗値は変動するため、実際には論理値通りの値とはならない。このようなＤＲＶを基本とした分圧回路や可変利得回路などの応用回路（特許文献１および２）においても、上記と同様のアナログ回路に関する技術課題がある。

ＤＲＶの応用回路として、ビット分解能が粗なＤＲＶを複数用いて、より高いビット分解能のＤＲＶを実現する高分解能デジタル入力並列可変抵抗体（以下ＨＲＤＲＶ）がある。図９は２個のＤＲＶであるＤＲＶ１１（第１直列可変抵抗体）、ＤＲＶ１２（第２直列可変抵抗体）を並列接続したＨＲＤＲＶであるＨＲＤＲＶ１である。並列抵抗体の端子であるＴ１１、Ｔ１２と、ＤＲＶ１１、ＤＲＶ１２の設定値信号ｄｃ１１、ｄｃ１２を伝送するための端子Ｔ１３、Ｔ１４を有する。ＨＲＤＲＶ１はＤＲＶ単体に比べ可変範囲は狭くなるが、ｂｉｔ分解能の高い並列合成抵抗値が得られる。

例えば、８ｂｉｔ入力・直列可変抵抗体１０ｋΩのＤＲＶ２素子でＨＲＤＲＶを構成した場合、出力端子での並列合成抵抗値は最大５ｋΩであり１６ｂｉｔ入力となるため、ビット分解能は単純に計算すれば約０．０７６Ω／ｂｉｔとなる。ただし実際は、並列合成抵抗の値によりビット分解能が異なる状況がある。

図１０は、その具体例で、ＨＲＤＲＶの出力抵抗値１０００Ωから１００１Ωの１Ω区間の抵抗値を取りうる１８個の入力設定値ｒ−ｒｅｑを示す図である。横軸の入力設定値ｒ−ｒｅｑは１〜１８のデータ番号を示しており、縦軸の出力抵抗値ｒ−ｓｙｓはそれぞれの入力設定値ｒ−ｒｅｑでの出力抵抗値を示している。１Ω区間に１８点もの設定可能な抵抗値があるにもかかわらず、１０００．０２〜１０００．３０の０．２８Ωの範囲となる設定値は存在しない。このＨＲＤＲＶは、個々のＤＲＶの抵抗値が要素抵抗の抵抗値公差やＳＷ１１〜ＳＷ１８のオン抵抗値温度ドリフトの影響を強く受ける。

ＨＲＤＲＶの並列合成抵抗値ｒｖ１及び出力誤差δｒｖ１は、直列可変抵抗体の直列抵抗値ｒｖ１１、ｒｖ１２及びその出力誤差δｒｖ１１、δｒｖ１２を用いて、（１）式及び（２）式で表せる。
（２）式は、粗な直列可変抵抗体により高分解能デジタル入力並列可変抵抗体を構成しても、その高分解能デジタル入力並列可変抵抗体の出力誤差は高精度とならず、粗な直列可変抵抗体と同程度の出力誤差を有することを意味する。

特開平５−３２７３７６号公報特開２００３−００８３７４号公報

図１１は、先行技術であり、図９と同様のＤＲＶを２個（ＤＲＶ１１、ＤＲＶ１２）、並列接続したＨＲＤＲＶであるＨＲＤＲＶ１に、入力設定部ＣＮＶ１を加えた装置（以下、ＨＲＤＲＶまたは抵抗調整装置）のブロック図である。図１１において、ＤＲＶ１１、ＤＲＶ１２の前段に配置された入力設定部ＣＮＶ１は、入力設定値ｒ−ｒｅｑに対応する信号ｒｖ１、および許容誤差δｒｖ１を入力とし、２つのＤＲＶの設定値ｄｃ１１および
ｄｃ１２を生成出力する。ｒｖ１、δｒｖ１からｄｃ１１およびｄｃ１２を変換生成する方法として、所定の演算式に依る演算手段を用いるか、所定の係数変換値をルックアップテーブルに記憶させたアドレス参照手段が用いられる。

高精度の抵抗調整を行う場合には、出力抵抗値を微増減させる必要がある。この場合でも、入力信号ｒｖ１に対応して並列合成出力抵抗値を一意的に決定させる必要があり、出力が不安定となる要素は避けなければならない。図１１では、ブロック図の入力設定部ＣＮＶ１が出力する設定信号に従い、直列可変抵抗体ＤＲＶ１１、ＤＲＶ１２の内蔵する図１に示す所要の要素抵抗のオンオフを切り換える。

要素抵抗のオンオフが切り替わると、単に、直列可変抵抗体ＤＲＶ１１、ＤＲＶ１２の抵抗値が変化するだけでなく、要素抵抗やスイッチの個体差の影響を受ける。例えば、図１１の直列可変抵抗体ＤＲＶ１１、ＤＲＶ１２の両抵抗値の配分が大きく異なるケースについて検討する。

Ｒ１１，Ｒ２８の並列接続により並列合成抵抗値がｒｖ（ａ）となる場合、およびＲ１８，Ｒ２１の並列接続により並列合成抵抗値がｒｖ（ｂ）となる場合の２つのケースを比べる。なおＲ１１およびＲ２１はそれぞれＤＲＶ１１、ＤＲＶ１２の第１抵抗、Ｒ１８およびＲ２８はそれぞれＤＲＶ１１、ＤＲＶ１２の第８抵抗を示す。元来、ｒ１１＝ｒ２１かつｒ１８＝ｒ２８であるから、ｒｖ（ａ）＝ｒｖ（ｂ）である筈が、実際には、要素抵抗のばらつきが影響して、ｒｖ（ａ）とｒｖ（ｂ）とは一致しない場合がある。従って微小抵抗調整時には、ＤＲＶ１１、ＤＲＶ１２の設定値の同時切り換えは極力避ける必要がある。以上のように、ＨＲＤＲＶ（調整装置）においても、アナログ回路要素による可変抵抗誤差が存在することが明らかである。

このように先行技術の粗な直列可変抵抗体で構成した並列抵抗体による高精度な抵抗調整の方法では、この並列合成抵抗値の調整が収束段階にある時は、各直列可変抵抗体（ＤＲＶ１１，ＤＲＶ１２）が内蔵する要素抵抗のばらつきに対する配慮が十分でないので、直列可変抵抗体自身の値を大きく変化させた場合のオフセットや、長時間調整時の熱に基因する抵抗値ばらつきが顕在化する傾向があった。

この発明は、上述のような課題を解決するためになされたもので、スイッチ切り換え時の誤差を抑えた抵抗調整装置を得るものである。

この発明に係る抵抗調整装置は、Ｌは正整数であり、Ｌ個の抵抗素子が直列に接続され、各抵抗素子には、それぞれ並列にスイッチが接続され、Ｌビットデジタル信号に対応して、対応する前記スイッチがオンオフされて直列抵抗値が可変される第１直列可変抵抗体と、Ｍは正整数であり、Ｍ個の抵抗素子が直列に接続され、各抵抗素子には、それぞれ並列にスイッチが接続され、Ｍビットデジタル信号に対応して、対応する前記スイッチがオンオフされて直列抵抗値が可変される第２直列可変抵抗体とを有し、前記第１直列可変抵抗体と前記第２直列可変抵抗体とが並列接続され、並列合成抵抗値を得る並列抵抗体、Ｎは正整数であり、Ｎ個の抵抗素子が直列に接続され、各抵抗素子には、それぞれ並列にスイッチが接続され、Ｎビットデジタル信号に対応して、対応する前記スイッチがオンオフされて直列抵抗値が可変される第３直列可変抵抗体を備え、前記第３直列可変抵抗体は前記並列抵抗体に直列接続され、直並列合成抵抗値を得る直並列抵抗体、及び所望の抵抗値の入力に対して、前記第１直列可変抵抗体用のＬビットデジタル信号を生成し、このＬビットデジタル信号を前記第１直列可変抵抗体に入力して、前記第１直列可変抵抗体の直列抵抗値を設定し、前記第２直列可変抵抗体用のＭビットデジタル信号を生成し、このＭビットデジタル信号を前記第２直列可変抵抗体に入力して、前記第２直列可変抵抗体の直列抵抗値を設定し、前記第３直列可変抵抗体用のＮビットデジタル信号を生成し、このＮビットデジタル信号を前記第３直列可変抵抗体に入力して、前記第３直列可変抵抗体の直列抵抗値を設定し、得られた前記直並列抵抗体の直並列合成抵抗値がフィードバックされるデジタル制御部を備え、前記デジタル制御部は、前記所望の抵抗値の入力に対して、前記並列抵抗体の並列合成抵抗値で調整される抵抗値を差し引いた残りの抵抗値に近い抵抗値となるように前記第３直列可変抵抗体の抵抗値を設定し、前記第３直列可変抵抗体の抵抗値を設定した状態で、かつ前記第１直列可変抵抗体の抵抗値をその取りうる最大の抵抗値に設定し、前記第１直列可変抵抗体の抵抗値をその取りうる最大の抵抗値に設定した状態で、前記直並列抵抗体の直並列合成抵抗値が、前記所望の抵抗値を上回る最小の抵抗値となるように、前記第２直列可変抵抗体の抵抗値を可変させて保持させ、前記第２直列可変抵抗体の抵抗値を可変さて保持させた状態で、前記直並列合成抵抗値がフィードバックされ、前記第１直列可変抵抗体の抵抗値の設定値を、前記第１直列可変抵抗体用のＬビットデジタル信号の下位ビット側から調整して、前記直並列抵抗体の直並列合成抵抗値を前記所望の抵抗値に近づけるように構成したものである。

この発明に係る抵抗調整装置によれば、スイッチ切り換え時の誤差を抑えることができ、高い分解能を有する抵抗調整装置が実現できるという効果がある。

また、この発明に係る抵抗調整装置によれば、広範囲な可変抵抗調整を行う際にも、スイッチ切り換え時の誤差を抑えることができ、高い分解能を有する抵抗調整装置が実現できるという効果がある。

実施の形態１による抵抗調整装置の構成を示す図である。抵抗調整装置の動作を示すフローチャートである。出力抵抗値と２個のＤＲＶの直列抵抗値との相互関係を示す図である。合成抵抗値を媒介変数とする２個のＤＲＶの直列抵抗値間の関係を示す図である。実施の形態２による抵抗調整装置の構成を示す図である。一般的なデジタル入力設定値対出力抵抗値の関係を示す図である。一般的な８ビット入力のＤＲＶの回路図である。一般的な８ｂｉｔ入力のＤＲＶの入出力論理値を示す図である。従来の、２個のＤＲＶを並列接続したＨＲＤＲＶを示す図である。従来のＨＲＤＲＶにおいて所定区間の出力抵抗値を取りうる入力設定値を示す図である。先行技術における、ＨＲＤＲＶに入力設定部を加えた装置のブロック図である。

実施の形態１．
実施に当たって、所望の抵抗値を目指して微小調整時を行うとき、入力設定値ｒ−ｒｅｑに対して一意的に並列合成出力抵抗値が決定できるように、ＨＲＤＲＶの設定の入力方法を改善する。その手段として、ＨＲＤＲＶ１の２つのＤＲＶ（ＤＲＶ１１，ＤＲＶ１２）に対して、同時に両ＤＲＶの抵抗値を変化させない方法・手段を採ることとする。具体的な手段としては以下の手順１、２による手段をとる。

手順１、第１のＤＲＶを、その取りうる最大の抵抗値に設定し、次に第１及び第２のＤＲＶの並列合成抵抗値が所望の抵抗値を上回る最小の値となるよう、第２のＤＲＶを変化させる。第１のＤＲＶの抵抗値を保持させることにより、本素子の可変動作に伴う不安定要素δｒｖ１１を式（２）から排除させる。
手順２、手順１で決定した第２のＤＲＶの抵抗値を変えずに、フィードバックされる並列合成抵抗値を見ながら第１のＤＲＶの設定値を下位ビット側から１ずつ減少させ、前記並列合成抵抗値が所望の抵抗値に対して許容される誤差範囲内に到達するまで手順２を繰り返す。

この発明に係る抵抗調整装置は、ビット分解能が粗なデジタル入力直列可変抵抗体を並列接続した並列抵抗体の並列合成出力抵抗値を得て、かつ微小量の抵抗調整ができる。特に、この抵抗調整装置は、並列抵抗体の２つの直列抵抗体の両抵抗値の内、一方の抵抗値を固定しつつ、他の抵抗値を抵抗値を少しずつ変化させるように抵抗値選定を行うような処理アルゴリズムを採用するものである。なお、同時に両直列可変抵抗体の抵抗値を変化させないような抵抗調整アルゴリズムを備えることが望ましい。また、２つの直列抵抗体の両抵抗値は、従来のように可変抵抗体の入力全範囲（０〜２Ｎ−１）の中から選定せず、所要の範囲内に制約することが望ましい。

図１はこの発明の実施の形態１による抵抗調整装置の構成を示す図である。図１は、図９と同様に２個のＤＲＶ（ＤＲＶ１１、ＤＲＶ１２）を並列接続したＨＲＤＲＶであるＨＲＤＲＶ1に、入力設定回路（デジタル制御部）ＣＮＶ１０を加えた構成を示す。入力設
定回路ＣＮＶ１０は、所望の抵抗値に対応する入力設定値ｒ−ｒｅｑと、端子Ｔ１１−Ｔ１２間の抵抗値を抵抗測定装置Ｒ−ＭＥＴＥＲによって実測した抵抗実測値ｒ−ｍｅａｓを入力として、２つのＤＲＶの設定値（ｄｃ１１およびｄｃ１２）を生成出力する。

図２は図１に示す抵抗調整装置の動作を示すフローチャートである。以下に各ステップ（ａ）〜（ｇ）毎に説明する。
（ａ）所望抵抗値に対応する入力設定値ｒ−ｒｅｑを設定する。
（ｂ）ＤＲＶ１１の抵抗値ｒｖ１１を設定可能な最大抵抗値ｒｖ１１ｍａｘに定めた後、ＤＲＶ１２の抵抗値ｒｖ１２を、フィードバックされた抵抗値を見ながら、前記ｒｖ
１１ｍａｘとの並列合成抵抗値が入力設定値ｒ−ｒｅｑを超える最小値となるよう算出し設定する。以降、ｒｖ１２は同一の設定値が選択される。
（ｃ１・ｃ２）ステップ（ｂ）で算出したｒｖ１１とｒｖ１２を用いて２個のＤＲＶ（ＤＲＶ１１、ＤＲＶ１２）の抵抗値を設定する。
（ｄ）抵抗設定値の変更によりＨＲＤＲＶ1の出力抵抗値ｒ−ｓｙｓが変化する
（ｅ）ＨＲＤＲＶ1の出力抵抗値ｒ−ｓｙｓを抵抗測定装置Ｒ−ＭＥＴＥＲを用いて実測し、抵抗実測値ｒ−ｍｅａｓを得る。
（ｆ）前記抵抗実測値ｒ−ｍｅａｓと入力設定値ｒ−ｒｅｑを比較し、調整が収束したか判定する。ここで△ｒは出力抵抗値ｒ−ｓｙｓの許容誤差である。
（ｇ）（ｆ）で収束しなかった場合、ＤＲＶ１１の直列抵抗値ｒｖ１１をデジタル信号の下位ビット側から△ｒｖ１１（例えば１ビット）減少させ、（ｃ）に戻る。
この動作フローでは（ｂ）で記したように、ｒｖ１２は同一の設定値が選択され、ｒｖ１１の変化によって出力抵抗値ｒ−ｓｙｓの微小変化を実現する。

図２の入力設定部の動作フローを参照して、実施の形態１におけるＤＲＶ（ＤＲＶ１１、ＤＲＶ１２）の抵抗値が取りうる範囲を、それぞれのＤＲＶの分解能△ｒｖ１１、△ｒｖ１２、及び並列合成抵抗値の所望の分解能△ｒを用いて、以下に明らかにする。

まず、ｒｖ１２を一定値に保ち、ｒｖ１１を１ｂｉｔすなわち△ｒｖ１１だけ変化させた場合、出力抵抗値ｒ−ｓｙｓの変化量△ｒ−ｓｙｓは（３）式となる。
よって△ｒ−ｓｙｓが所望の分解能△ｒ以下となる条件は（５）式となる。

ここで、
ｒｖ１１：ＤＲＶ１１の直列抵抗値
ｒｖ１２：ＤＲＶ１２の直列抵抗値
△ｒｖ１１：ｒｖ１１を１ｂｉｔ変化させた時の変化量
△ｒ−ｓｙｓ：△ｒｖ１１に対応する出力抵抗値ｒ−ｓｙｓの変化量
△ｒ：ｒｖ１１、ｒｖ１２の並列合成抵抗値に対する所望の分解能

（５）式を（２）式に代入した場合（６）式のようになり、本方式は要素抵抗の持つ誤差の影響を(△ｒ/△ｒｖ１１)倍に軽減できる事がわかる。
（６）式から、例えば、所望する抵抗分解能△ｒが１Ω、かつ使用する可変抵抗体の粗な抵抗分解能△ｒｖ１１が４０Ωの場合に、実施の形態１の装置の出力誤差は１／４０倍に軽減されることを示す。

次に、実施の形態１で設定抵抗値ｒｖ１１を最大値ｒｖ１１ｍａｘに設定した場合に注目する。ｒｖ１２をある値に固定した場合、ｒｖ１１を最大値に設定したとき、出力抵抗値ｒ−ｓｙｓも最大値となる。また、そこからｒｖ１２を１ビット増加させた場合、ｒｖ１１は（５）式による制約を受けるため、ｒ−ｓｙｓも下限値が存在する。この２つの設定値の間で、所望の出力誤差△ｒを満たさないｒ−ｓｙｓが存在しないための条件を考える。

図３は出力抵抗値ｒ−ｓｙｓと２個のＤＲＶの直列抵抗値ｒｖ１１,ｒｖ１２との相互関係を示す図である。図３において、ｒ−ｓｙｓは、ｒｖ１１を最大抵抗値とし、ｒｖ１２を任意の値に設定した時の出力抵抗値である。また、ｒ−ｓｙｓ’はｒ−ｓｙｓからｒｖ１２を１ｂｉｔ増加させ、そこから下記の（７）式を基にｒｖ１１’を算出した理論上の点である。ここで（７）式は、（５）式を基に算出したｒｖ１１の下限値である。実際にはｒｖ１１の分解能が実施の形態１では４０Ω／ｂｉｔと離散値を取るため、正確にこの値を設定することはできない。
さらに、ｒ−ｓｙｓ”はｒｖ１２がｒ−ｓｙｓ’と同じ値で、ｒｖ１１がｒｖ１１’より大きい最小の値ｒｖ１１”にした点である。ｒ−ｓｙｓ”は（５）式の範囲内のため、（８）式が成り立つ。
また、上記の条件を満たすには、
であれば良い。

また（８）式により本条件は
に変形できる。これにより、ｒｖ１２について、（１１）式、（１２）式の条件を得る。
ここで、

図４にＤＲＶ１１の直列抵抗値ｒｖ１１、ＤＲＶ１２の直列抵抗値ｒｖ１２，および出力抵抗値ｒ−ｓｙｓの３変数の関係を示す。図４において横軸はｒｖ１１であり、縦軸はｒｖ１２である。ｒ−ｓｙｓ＝一定となる線を実線の曲線で、前記（１１）式および（１２）式に基づくｒｖ１２の上限値および下限値をそれぞれ上限線ＵＬおよび下限線ＬＬで、前記（５）式に基づく直線を左限境界線ＧＲで示す。ｒ−ｓｙｓをある値に設定する際、複数のｒｖ１、ｒｖ２の組み合わせ候補が考えられるが、ｒｖ１１、ｒｖ１２を図４の上限線ＵＬ・下限線ＬＬ・境界線ＧＲに囲われた領域ＲＹ（灰色に着色）に限定し、図２のフローを用いることでｒｖ１１、ｒｖ１２を所望の精度で一意に決定することができる。

以上のように、実施の形態１によれば、スイッチ切り換え時の誤差を抑えることができ、高い分解能を有する抵抗調整装置が実現できるという効果がある。

実施の形態２．
図５は、この発明の実施の形態２に基づく抵抗調整装置を示す図である。図において、入力設定回路ＣＮＶ２０は、所望の設定信号ｒ−ｒｅｑを受けて，生成した２つのＤＲＶの設定値（ｄｃ１１およびｄｃ１２）を次のＨＲＤＲＶ１に伝える。同様に、生成した設定値ｄｃ１３を、粗調整部ＲＶ２０に伝える。ＨＲＤＲＶ１は、実施の形態１と同様に、第１の直列可変抵抗体ＤＲＶ１１および第２の直列可変抵抗体ＤＲＶ１２の並列接続による出力抵抗値ｒ−ｓｙｓを生成する。次いで粗抵抗回路部ＲＶ２０では、設定値ｄｃ１３による粗抵抗値ｒ−ｃｏａｒｓｅが生成される。結局、ＨＲＤＲＶ１と粗調整部ＲＶ２０が直列接続されて直並列抵抗体を形成し、端子Ｔ２２およびＴ１２における、出力抵抗値は、Ｒｓｙｓ＋Ｒｃｏａｒｓｅとなる。

具体的な例として、ｒｖ１１およびｒｖ１２が８ｂｉｔ入力の１０ｋΩ、ｒｖ２０は、８ｂｉｔ入力の１００ｋΩの場合、抵抗可変範囲は０〜１０５ｋΩであり、可変抵抗精度は実施の形態１と同様に１Ωとなる。すなわち、１Ω調整精度が５桁の抵抗レンジにわた
って確保できることを示している。

以上のように、実施の形態２によれば、広範囲な可変抵抗調整を行う際にも、スイッチ切り換え時の誤差を抑えることができ、高い分解能を有する抵抗調整装置が実現できるという効果がある。

ＤＲＶ：デジタル入力直列可変抵抗体
ＳＷ１１〜ＳＷ１８：要素スイッチ
Ｒ１１〜Ｒ１８：要素抵抗
ＡＲ：アナログ回路部
ＤＣ：デジタル回路部
Ｔ１１,Ｔ１２：端子
ＨＲＤＲＶ：高分解能デジタル入力並列可変抵抗体
ＨＲＤＲＶ１：高分解能デジタル入力並列可変抵抗体（ＨＲＤＲＶ）
ＤＲＶ１１：直列可変抵抗体
ＤＲＶ１２：直列可変抵抗体
ＣＮＶ１, ＣＮＶ１０, ＣＮＶ２０：入力設定部
Ｒ-ＭＥＴＥＲ：抵抗測定装置
ＵＬ：上限線
ＬＬ：下限線
ＧＲ：左限境界線
ＲＹ：領域
ｒ-ｍｅａｓ：抵抗測定値
ｒ−ｒｅｑ：入力設定値
ｒ−ｓｙｓ：出力抵抗値
ｒｖ１１：ＤＲＶ１１の直列抵抗値
ｒｖ１２：ＤＲＶ１２の直列抵抗値
ｒｖ１１ｍａｘ：ｒｖ１１の最大値
△ｒｖ１１：ｒｖ１１を１ｂｉｔ変化させた時の変化量
△ｒｖ１２：ｒｖ１２を１ｂｉｔ変化させた時の変化量
ｒｖ（ａ）, ｒｖ（ｂ）並列合成抵抗値
ｒｖ１：並列合成抵抗値
ｄｃ１１,ｄｃ１２：設定値信号
δｒｖ１：ｒｖ１の誤差
δｒｖ１１、δｒｖ１２：ｒｖ１１,ｒｖ１２の誤差

Claims

Ｌは正整数であり、Ｌ個の抵抗素子が直列に接続され、各抵抗素子には、それぞれ並列にスイッチが接続され、Ｌビットデジタル信号に対応して、対応する前記スイッチがオンオフされて直列抵抗値が可変される第１直列可変抵抗体と、
Ｍは正整数であり、Ｍ個の抵抗素子が直列に接続され、各抵抗素子には、それぞれ並列にスイッチが接続され、Ｍビットデジタル信号に対応して、対応する前記スイッチがオンオフされて直列抵抗値が可変される第２直列可変抵抗体とを有し、
前記第１直列可変抵抗体と前記第２直列可変抵抗体とが並列接続され、並列合成抵抗値を得る並列抵抗体、
Ｎは正整数であり、Ｎ個の抵抗素子が直列に接続され、各抵抗素子には、それぞれ並列にスイッチが接続され、Ｎビットデジタル信号に対応して、対応する前記スイッチがオンオフされて直列抵抗値が可変される第３直列可変抵抗体を備え、
前記第３直列可変抵抗体は前記並列抵抗体に直列接続され、直並列合成抵抗値を得る直並列抵抗体、及び
所望の抵抗値の入力に対して、
前記第１直列可変抵抗体用のＬビットデジタル信号を生成し、このＬビットデジタル信号を前記第１直列可変抵抗体に入力して、前記第１直列可変抵抗体の直列抵抗値を設定し、前記第２直列可変抵抗体用のＭビットデジタル信号を生成し、このＭビットデジタル信号を前記第２直列可変抵抗体に入力して、前記第２直列可変抵抗体の直列抵抗値を設定し、前記第３直列可変抵抗体用のＮビットデジタル信号を生成し、このＮビットデジタル信号を前記第３直列可変抵抗体に入力して、前記第３直列可変抵抗体の直列抵抗値を設定し、得られた前記直並列抵抗体の直並列合成抵抗値がフィードバックされるデジタル制御部を備え、
前記デジタル制御部は、前記所望の抵抗値の入力に対して、
前記並列抵抗体の並列合成抵抗値で調整され得る抵抗値を差し引いた残りの抵抗値に近い抵抗値となるように前記第３直列可変抵抗体の抵抗値を設定し、
前記第３直列可変抵抗体の抵抗値を設定した状態で、かつ
前記第１直列可変抵抗体の抵抗値をその取りうる最大の抵抗値に設定し、
前記第１直列可変抵抗体の抵抗値をその取りうる最大の抵抗値に設定した状態で、
前記直並列抵抗体の直並列合成抵抗値が、前記所望の抵抗値を上回る最小の抵抗値となるように、前記第２直列可変抵抗体の抵抗値を可変させて保持させ、
前記第２直列可変抵抗体の抵抗値を可変さて保持させた状態で、前記直並列合成抵抗値がフィードバックされ、前記第１直列可変抵抗体の抵抗値の設定値を、前記第１直列可変抵抗体用のＬビットデジタル信号の下位ビット側から調整して、前記直並列抵抗体の直並列合成抵抗値を前記所望の抵抗値に近づけるように構成した抵抗調整装置。
前記第１直列可変抵抗体の直列抵抗値をｒｖ１１とし、前記第２直列可変抵抗体の直列抵抗値をｒｖ１２とし、前記ｒｖ１１を１ｂｉｔ変化させた時の変化量が△ｒｖ１１であり、前記ｒｖ１１の取りうる最大値がｒｖ１１ｍａｘであり、前記ｒｖ１２を１ｂｉｔ変化させた時の変化量が△ｒｖ１２であり、前記並列抵抗体の並列合成抵抗値に対する所望の分解能が△ｒである時、数式ヘは
であり、数式トは
であり、数式チは
であり、数式リは
であり、数式ヌは
であるとき、前記ｒｖ１１及びｒｖ１２は前記数式ヘ、リ及びヌを満足することを特徴とする請求項１記載の抵抗調整装置。