JP2023509668A

JP2023509668A - ピンストラップ検出回路

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Publication number: JP2023509668A
Application number: JP2022540659A
Authority: JP
Inventors: ゴエンカヴィブハ; チャランアナンドタデパルシープリータム; ガクハールヴィクラム; ヴェンカテスワランマサスブラマニアン; マサパティシッダーラム
Original assignee: テキサスインスツルメンツインコーポレイテッド
Priority date: 2019-12-31
Filing date: 2020-12-28
Publication date: 2023-03-09
Also published as: CN114902412A; US20210203346A1; US11211940B2; WO2021138230A1

Abstract

本明細書の態様は、集積回路（１００）を提供する。少なくとも幾つかの例において、集積回路は、入力ピン（１１４）と、入力ピンに結合された入力端子及び出力端子を含むアナログデジタルコンバータ（ＡＤＣ）（１０４）とを含む。この集積回路は更に、ＡＤＣの出力端子に結合された入力端子、第１の出力端子、及び第２の出力端子を含む論理回路（１０２）を含む。この集積回路は更に、抵抗回路（１０３）を含む。或る例において、抵抗回路は、入力ピンと第１のノード（１１８）との間に結合される抵抗器（１０６）と、第１のノードと基準電圧ピン（１１２）との間に結合される第１のスイッチ（１０８）と、第１のノードと接地ピン（１１６）との間に結合される第２のスイッチ（１１０）とを含む。

Description

電気構成要素には、複数の動作モード、動作設定、又はその電気構成要素の製造後にプログラム可能なその他の特性を含むものがある。これらの設定は、より大きな回路、デバイス、又はシステム内に電気構成要素を実装する電気構成要素の消費者によって設定される場合がある。電気構成要素のための利用可能な設定の数が増えるにつれて、消費者は、電気構成要素が簡単かつ正確にプログラムされることを所望し得る。

本明細書の態様は、集積回路を提供する。少なくとも幾つかの例において、集積回路は、入力ピンと、入力ピンに結合された入力端子及び出力端子を含むアナログデジタルコンバータ（ＡＤＣ）とを含む。集積回路は更に、ＡＤＣの出力端子に結合された入力端子と第１の出力端子と第２の出力端子とを含む論理回路を含む。この集積回路は、抵抗回路を更に含む。或る例において、抵抗回路は、入力ピンと第１のノードとの間に結合された抵抗器と、第１のノードと基準電圧ピンとの間に結合された第１のスイッチと、第１のノードと接地ピンとの間に結合された第２のスイッチとを含む。

本明細書の他の態様は、集積回路を提供する。少なくとも幾つかの例において、集積回路は、入力ピンと、入力ピンに結合された入力端子及び出力端子を含むＡＤＣとを含む。集積回路はまた、入力ピンに結合された出力端子と第１の入力端子とを含む抵抗回路を含む。この集積回路はまた、ＡＤＣの出力端子に結合された入力端子と、抵抗回路の第１の入力端子に結合された第１の出力端子とを含む、論理回路を含む。論理回路は、入力ピンに存在する抵抗の第１の値を用いて、入力ピンに存在する電圧を判定するようにＡＤＣを制御する第１のＡＤＣ制御信号を生成するように構成される。論理回路は更に、抵抗の第１の値を抵抗の第２の値に変更するように抵抗回路を制御する制御信号を生成するように構成される。この回路は更に、抵抗の第２の値に従って変更された入力ピンに存在する第２の電圧を判定するように、及び入力ピンに存在する電圧、入力ピンに存在する第２の電圧、抵抗回路の抵抗、及び基準電圧に少なくとも部分的に基づいて、抵抗の第１の値を判定するようにＡＤＣを制御する第２のＡＤＣ制御信号を生成するように構成される。

本明細書の他の態様は、システムを提供する。少なくとも幾つかの例において、システムは、プログラム可能な電気構成要素及び分圧器を含む。プログラム可能な電気構成要素は、入力ピンと、基準電圧ピンと、接地ピンと、入力ピンに結合された入力端子、及び出力端子を含むＡＤＣと、入力ピンに結合された出力端子、第１の入力端子、及び論理回路を含む抵抗回路とを含む。論理回路は、ＡＤＣの出力端子に結合された入力端子と、抵抗回路の第１の入力端子に結合された第１の出力端子とを含む。論理回路は、入力ピンに存在する抵抗の第１の値を用いて、入力ピンに存在する電圧を判定するようにＡＤＣを制御する第１のＡＤＣ制御信号を生成するように構成される。論理回路は更に、抵抗の第１の値を抵抗の第２の値に変更するように抵抗回路を制御する制御信号を生成するように構成される。論理回路は更に、抵抗の第２の値に従って変更された入力ピンに存在する第２の電圧を判定するように、及び入力ピンに存在する電圧、入力ピンに存在する第２の電圧、抵抗回路の抵抗、及び基準電圧ピンに存在する基準電圧に部分的に基づいて、抵抗の第１の値を判定するようにＡＤＣを制御する第２のＡＤＣ制御信号を生成するように構成される。分圧器は、基準電圧ピンと接地ピンとの間に結合され、入力ピンに結合された出力を有する。

種々の例の詳細な説明について添付の図面を参照する。

幾つかの例における例示の電気構成要素の概略図を示す。

幾つかの例における例示の抵抗回路の概略図を示す。

幾つかの例における例示の信号のタイミング図を示す。

幾つかの例における例示のピンストラップ検出方法のフローチャートを示す。

製造後にプログラム可能であるように意図された電気構成要素について、構成要素をプログラミングするためのそのようなアプローチの１つは、ピンストラップ検出である。ピンストラップ検出は、幾つかの例において、ピンストラップ検出を実施する電気構成要素によって出力される既知の基準電圧（ＶＲＥＦ）が電気構成要素の入力端子において監視されて、その入力端子に存在する電圧を判定するプロセスである。幾つかの例において、ＶＲＥＦが提供される電気構成要素の出力端子が、電気構成要素のＶＲＥＦピンである。他の例において、ＶＲＥＦは任意の適切な供給源によって提供され、その値は、電気構成要素に対する報告、電気構成要素によって行われる制御、又は電気構成要素による測定のいずれかを介して電気構成要素に既知である。入力端子に存在する種々の電圧は、データシート又は電気構成要素を回路に実装するための他の指示を介して電気構成要素のユーザに伝達されるように、電気構成要素の特定の設定に対応又はマッピングされる。電気構成要素をプログラミングするために、ユーザが分圧器をＶＲＥＦピンと接地（ＧＮＤ）ピン又はノードとの間に結合し得る。その後、分圧器の出力が、分圧器における抵抗の比が入力端子に存在する電圧を制御するように、電気構成要素の入力端子に結合される。概して、ＶＲＥＦピンと入力端子との間に存在する分圧器の抵抗の量が頂部抵抗（ＲＴＯＰ）と呼ばれ、入力端子とＧＮＤピンとの間に存在する分圧器の抵抗の量が底部抵抗（ＲＢＯＴ）と呼ばれる。ＲＴＯＰ及びＲＢＯＴは、各々、測定可能なインピーダンスを有する１つ又は複数の要素によって提供され得る。例えば、ＲＴＯＰ及び／又はＲＢＯＴは、各々、単一の抵抗器、ポテンショメータ、複数の結合された抵抗器、又は測定可能な量のインピーダンス又は抵抗を提供可能な任意の他の適切な要素によって実装され得る。ＲＴＯＰ及び／又はＲＢＯＴの値を変更することによって、ユーザは入力端子に存在する電圧を制御し得、それによって、電気構成要素をプログラミングし得る。

上述のピンストラップ検出プロセスは、測定を行う際に２つの段階のフレキシビリティを提供する。例えば、上述の電圧測定に加えて、ＲＴＯＰ又はＲＢＯＴの値も判定され得る。分圧器の抵抗器の抵抗のピンストラップ検出のために、幾つかのアプローチが存在するが、これらのアプローチは、限定された精度及び／又は比較的高いコスト（例えば、そのアプローチを実装するために消費されるダイの表面積）等の問題がある。そのようなアプローチの１つは、ＶＲＥＦをバッファに送り、バッファの出力電流を電流ミラーが電気構成要素内に収容された内部抵抗器（ＲＩＮＴ）にミラーリングすることを含む。ＲＩＮＴの両端の電圧が測定され、ＲＢＯＴを判定する。しかしながら、このアプローチは非常に不正確であり得る。例えば、入力端子に存在する電圧が増加するにつれてバッファオフセットが増大し、それに起因してＲＢＯＴ判定におけるパーセンテージ誤差が増大する。そのため、バッファは、しばしば低オフセット増幅器として実装され、電流ミラーと組み合わされると、抵抗器及び／又はトランジスタ等の他の構成要素に比べ、ダイ表面積が大きくなる。サイズが増加すると、電気構成要素を製造するコストも増加し、幾つかの場合、電気構成要素の最小サイズに対する顧客の要求に反する。

本明細書の少なくとも幾つかの態様は、ピンストラップ検出回路を提供する。本明細書のピンストラップ検出回路は、少なくとも幾つかの例において、入力端子に存在する電圧を５ビットの精度で検出し、ＲＢＯＴを４ビットの精度で検出するのに適している。他の例において、本明細書のピンストラップ検出回路は、最小化された構成要素プロセスと、ＲＴＯＰ及びＲＢＯＴを提供するピンストラップ検出回路及び／又は抵抗器の温度変動とに基づいて、入力端子に存在する電圧を５ビットを上回る精度で、ＲＢＯＴを４ビットを上回る精度で検出するのに適している。例えば、アナログデジタルコンバータ（ＡＤＣ）の入力端子が入力端子に結合され、入力端子に存在する電圧を表すデジタル信号を生成する。少なくとも幾つかの例において、入力端子に存在する電圧を表すこのデジタル信号は、ＲＩＮＴがＲＢＯＴ又はＲＴＯＰと並列に結合されていない場合等、ピン電圧（ＶＰ）と呼ばれる。他の例において、入力端子に存在する電圧を表すデジタル信号は、ＲＩＮＴがＲＢＯＴ又はＲＴＯＰと並列に結合される場合等、感知された電圧（ＶＳ）と呼ばれる。少なくとも幾つかの例において、デジタル信号は、デジタルコア又は他の処理要素に提供される。デジタルコア又は処理要素は、デジタルコードを処理して１つ又は複数の付加的な値を生成する。例えば、デジタルコアは、ＶＰを処理して、ＶＣＯＤＥを生成し、ＶＳを判定する際に用いる。デジタルコードは、ＶＳを処理して、ＲＢＯＴの判定及び相応してＲＣＯＤＥの判定の際に用いる。少なくとも幾つかの例において、入力端子に存在する電圧は、抵抗器の許容誤差又は他の要因によって変化し得る。従って、少なくとも幾つかの例において、デジタルコアは、デジタルコア又は別の構成要素又はデバイスの設定をプログラミングする際に用いるＶＣＯＤＥを生成する際に、ＶＰの全ての１１ビットよりも少ないビット（例えば、最下位５ビットのみ等）を用いる。幾つかの例において、ＶＰに関するＶＣＯＤＥのビットの精度は、設定をプログラミングする際に用いるＶＣＯＤＥを生成するために、ＶＰの全てのビットより少ないビットを用いる場合に増加する。

幾つかの例において、ＡＤＣが２つの別個のデジタルコードを生成するように、ＶＰの後にＶＳが測定される。他の例において、ＶＰがＶＳの後に測定される。少なくとも１つの例において、ＡＤＣは、入力ピンに存在する電圧を測定してＶＰを生成する。少なくとも幾つかの例において、ＡＤＣがＶＰを生成した後、デジタルコアはＶＰに基づいてＶＣＯＤＥを生成する。デジタルコアは更に、１つ又は複数の閾値の値に関してＶＣＯＤＥの値を判定する。その判定に基づいて、デジタルコアは、制御信号（例えば、スイッチ制御信号）を生成し出力する。制御信号は、ピンストラップ検出回路のスイッチを制御して、ＲＥＮＴをＲＴＯＰ又はＲＢＯＴと並列に結合し、ＶＳの測定を可能にする。ＡＤＣはその後、入力ノードに存在する電圧を測定し、ＶＳを生成する。ＡＤＣがＶＳを生成した後、デジタルコアは、ＶＳ、ＶＰ、ＶＲＥＦ、及び／又はＲＩＮＴを処理し、ＲＢＯＴを表すデジタルコード（ＲＣＯＤＥ）を生成する。少なくとも幾つかの例において、ＲＩＮＴは、ＶＳに、ＶＰよりもＶＲＥＦ／２の値に近い値を持たせるように構成された値を有する。ＶＳに、ＶＰよりもＶＲＥＦ／２の値に近い値を持たせることは、検出可能なＲＢＯＴ値の分解能を最大化する。ＶＣＯＤＥ及びＲＣＯＤＥの値に基づいて、デジタルコアは、ＶＣＯＤＥ及びＲＣＯＤＥの値に対応する特定の設定を用いてプログラミングされる。上述のように、少なくとも幾つかの例において、デジタルコアをプログラミングする際にＶＣＯＤＥの全てのビットより少ないビットが用いられる。例えば、ＶＣＯＤＥの約５又はそれ以上のビット（例えば、ＶＣＯＤＥの最下位５ビット）及びＲＣＯＤＥの約４ビット（例えば、ＲＣＯＤＥの最下位４ビット）が、デジタルコアをプログラミングする際に用いられる。これは、電気構成要素の１つのピンに設けられた入力を用いて正確に設定され得る電気構成要素のための設定の数において、改善を提供する。１つのピンを用いてプログラム可能な設定の数における改善は、少なくとも部分的に、本明細書のピンストラップ検出に従ったＲＢＯＴ及びＲＣＯＤＥ判定の精度の向上に起因する。

ここで図１を参照すると、例示の電気構成要素１００の概略図が示されている。少なくとも幾つかの例において、電気構成要素１００は、１つ又は複数の要素を含む任意の電気構成要素を表し、１つ又は複数の要素は、半導体ダイ上に配置され、及び／又は、半導体ダイ上に配置された要素に結合するための構成要素パッケージの外側に露出された特定の数のピンを備える構成要素パッケージに囲まれている。電気構成要素１００は、任意の適切な主要な機能性を有し得、その機能の範囲は、本明細書において限定されない。例えば、電気構成要素１００は、アナログ構成要素、デジタル構成要素、又はそれら２つの組み合わせであり得、特定の処理及び／又は制御機能性を提供するように構成される。少なくとも１つの例において、電気構成要素は、直流から直流への電力コントローラ等の電力コントローラであるか又はその構成要素である。その主要な機能性を実装するために、電気構成要素１００は、種々の支持的機能性を更に含み得る。例えば、電気構成要素１００は、ユーザが、電気構成要素１００の動作に対して１つ又は複数の所望の設定を特定するための機能性を含み得る。この選択は、電圧及び／又は抵抗がピンにおいて検出され、電圧及び／又は抵抗に対応する電気構成要素１００の或る事前定義された設定又は機能にマッピングされる、ピンストラップ方法論に従って実施され得る。

少なくとも１つの例示のアーキテクチャにおいて、電気構成要素１００は、論理回路１０２、抵抗回路１０３、及びＡＤＣ１０４を含む。抵抗回路１０３は、抵抗器１０６、スイッチ１０８、及びスイッチ１１０を含む。少なくとも幾つかの例において、抵抗回路１０３は、論理回路１０５を更に含む。幾つかの例において、論理回路１０２はデジタルコア等の処理及び／又は意思決定を行うことができる回路である。論理回路１０５は、幾つかの例において、複数の入力信号のいずれかがアサートされたときに、アサートされる出力信号を生成するために、複数の入力信号に従って論理和演算を実施できるか又はそれに適している回路である。少なくとも幾つかの例において、抵抗器１０６は、ＲＩＮＴの抵抗を有する。抵抗器１０６は、定義された値を有する単一の抵抗器として図示されているが、代わりに、論理回路１０２又は任意の他の適切な制御デバイスによって制御される抵抗値の値を有するプログラム可能な抵抗器（例えば、ポテンショメータ）であってもよい。代替的に又は付加的に、抵抗器１０６は、測定可能及び／又は定義可能な量の抵抗を有する並列及び／又は直列に結合された構成要素の任意の組み合わせを表し得る。更に、少なくとも幾つかの例において、電気構成要素１００は、ＶＲＥＦピン１１２、入力ピン１１４、及びＧＮＤピン１１６を含む。ＶＲＥＦピン１１２、入力ピン１１４、及びＧＮＤピン１１６は、幾つかの例において、電気構成要素１００に対するインタフェースを提供するもので、ユーザが電気構成要素１００の外部の１つ又は複数の構成要素を介して、電気構成要素１００と、又は電気構成要素１００内の構成要素と相互作用する。少なくとも幾つかの例において、入力ピン１１４は、本明細書に従ってピンストラップ検出を実施した後、入力ピン１１４が別の目的のために電気構成要素１００において用いられるように多用途であり、その範囲は本明細書において限定されない。

幾つかの例において、ＡＤＣ１０４は、入力ピン１１４に結合された入力端子と論理回路１０２の入力端子に結合された出力端子とを有する。少なくとも幾つかの例において、ＡＤＣ１０４は、ＡＤＣ１０４がマルチチャネルＡＤＣである場合等、１つ又は複数の付加的な入力端子を有する。例えば、ＡＤＣ１０４は、ＶＲＥＦピン１１２に結合された別の入力端子を含み得る。ＡＤＣ１０４がマルチチャネルＡＤＣである場合、ＡＤＣ１０４がその入力信号としてマルチプレクサの出力を受け取るように、ＡＤＣ１０４は、その入力端子において、マルチプレクサ（図示されない）を含むか又はマルチプレクサに結合するように構成される。マルチプレクサは、本明細書で上述したＡＤＣ１０４の入力端子へのノードに結合する。例えば、マルチプレクサは、入力ピン１１４及びＶＲＥＦピン１１２に結合されたそれぞれの入力端子を含む。ＡＤＣ１０４（又はマルチプレクサ）は、ＡＤＣ１０４によって、どのアナログ入力信号をデジタル信号に変換するかを制御するための制御信号（例えば、１つ又は複数のＡＤＣ制御信号）を論理回路１０２から受信する制御入力を更に含む。論理回路１０２とＡＤＣ１０４との間の制御信号に対する単一結合として図１に示されているが、種々の例において、ＡＤＣ１０４のチャネルの数（例えば、マルチプレクサの多数の一意の入力端子）又は他の任意の適切な基準に基づいて、任意の数の結合が存在し得る。抵抗器１０６は、入力ピン１１４に結合された第１の端子と、ノード１１８に結合された第２の端子とを有する。スイッチ１０８は、ノード１１８とＶＲＥＦピン１１２との間に結合され、論理回路１０２から受信した第１の制御信号（例えば、スイッチ制御信号）を受信し、それによって制御されるように構成される。スイッチ１１０は、ノード１１８とＧＮＤピン１１６との間に結合され、論理回路１０２から受信した第２の制御信号（例えば、スイッチ制御信号）を受信し、それに制御されるように構成される。スイッチ１０８及びスイッチ１１０は各々、任意の適切な技術に従って実装され得、その範囲は本明細書において限定されない。少なくとも１つの例において、スイッチ１０８及びスイッチ１１０は各々、任意の適切な処理技術のトランジスタ等、ソリッドステートデバイスとして実装される。

電気構成要素１００には示されていないが、少なくとも幾つかの例において、電気構成要素１００は、既知の値を有するＶＲＥＦをＶＲＥＦピン１１２に提供するための回路要素を含む。ＶＲＥＦピン１１２においてＶＲＥＦを生成及び／又は提供するための電気構成要素１００のための回路要素は、複数の適切なアーキテクチャで実装され得、その範囲は本明細書において限定されない。電気構成要素１００は、分圧器１２０を含まないが、分圧器１２０に結合されるように構成される。分圧器１２０は、抵抗器１２２及び抵抗器１２４を含む。抵抗器１０６に関して上述したように、抵抗器１２２及び抵抗器１２４は各々、測定可能及び／又は定義された量の抵抗を提供する任意の１つ又は複数の結合された構成要素を表す。上記で更に示唆したように、抵抗器１２２の抵抗はＲＴＯＰと呼ばれ、抵抗器１２４の抵抗はＲＢＯＴと呼ばれる。

電気構成要素１００の動作の例において、電気構成要素１００は、種々の機能性を提供するために、複数の設定に従ってプログラム可能である。幾つかの例において、電気構成要素１００は、数十、数百、又は数千の設定に従ってプログラム可能であり得る。設定は、幾つかの例において、特定の設定と入力ピン１１４に存在する電圧及び／又は抵抗との間のマッピングに少なくとも部分的に基づいて、電気構成要素１００にプログラミングされる。例えば、入力ピン１１４において測定された電圧及びＲＢＯＴの判定に基づいて、電気構成要素１００は、測定された電圧及び判定されたＲＢＯＴにマッピングする特定の設定を用いて論理回路１０２によってプログラミングされる。

電気構成要素をプログラミングするために、少なくとも幾つかの例において、ユーザは、抵抗器１２２をＶＲＥＦピン１１２と入力ピン１１４との間に結合し、抵抗器１２４を入力ピン１１４とＧＮＤピン１１６との間に結合する。電気構成要素１００は、ＶＲＥＦをＶＲＥＦピン１１２に提供して、分圧器１２０によって改変された電圧を、入力ピン１１４に存在させる。入力ピン１１４に存在する電圧は、上述のようにＶＰと呼ばれ、ＶＲＥＦの値及びＲＢＯＴ及びＲＴＯＰの値に基づいて判定される。少なくとも幾つかの例において、ＡＤＣ１０４は、ＶＲＥＦピン１１２に存在する電圧を検出し、ＶＲＥＦのデジタル信号表現を生成する。ＡＤＣ１０４は、ＶＲＥＦのデジタル信号表現を論理回路１０２に提供し、本明細書の他の箇所で更に詳細に説明するように、例えば、論理回路１０２によってその後ＲＣＯＤＥを生成するための式における変数として用いられる。ＡＤＣ１０４は、入力ピン１１４に存在する電圧をアナログ形式で検出し、検出された電圧に基づいて、ＶＰをデジタル形式で生成する。ＡＤＣ１０４は、その後、ＶＰを論理回路１０２に提供する。論理回路１０２は、幾つかの例において、その後、電気構成要素１００をプログラミングする際に用いるために、ＶＣＯＤＥを生成及びストアする。少なくとも幾つかの例において、論理回路１０２は更に、ＲＣＯＤＥを判定する際等、後の使用のためにＶＰをストアする。

ＶＣＯＤＥを判定した後、少なくとも幾つかの例において、電気構成要素１００はＲＣＯＤＥを判定する。少なくとも幾つかの実装において、ＲＣＯＤＥは、ＲＢＯＴのデジタル値表現である。他の実装において、ＲＣＯＤＥは、ＲＴＯＰのデジタル値表現である。ＲＣＯＤＥを生成するために、論理回路１０２又は別の適切な制御デバイスは、スイッチ１０８又はスイッチ１１０の１つを制御して閉にし、それぞれのスイッチ１０８又はスイッチ１１０を横断する導電経路を形成する。スイッチ１０８及びスイッチ１１０が通常は開のデバイスである場合、それらは、論理回路１０２から受信した信号がアサートされると閉にするように制御される。或いは、他の例において、スイッチ１０８又はスイッチ１１０は、論理回路１０２から受信した信号がデアサートされると閉にされるように構成される。スイッチ１０８又はスイッチ１１０の一方が閉にされると、スイッチ１０８及びスイッチ１１０の他方が開にされ、その結果、幾つかの例において、任意の所与の時間において、スイッチ１０８又はスイッチ１１０のいずれも閉にされないか又は一方のみ閉にされる。従って、スイッチ１０８又はスイッチ１１０を閉にすることによって、抵抗器１０６は、それぞれ、抵抗器１２２又は抵抗器１２４と並列に結合される。ＶＰが、ＶＣＯＤＥの判定等のために以前に実施した測定に基づいて既知であり、抵抗器１０６の値が、電気構成要素１００内に含まれる構成要素であることに基づいて既知である場合、ＲＴＯＰ又はＲＢＯＴの値が判定され得る。

例えば、スイッチ１０８又はスイッチ１１０の一方を閉にした後、新しい電圧が入力ピン１１４に存在し、スイッチ１０８又はスイッチ１１０を閉にする前にあった値（例えば、デジタルドメインにＶＰとして表される）から改変される。ＡＤＣ１０４は、入力ピン１１４において、新しい電圧をアナログ形式で検出し、検出された新しい電圧に基づいてＶＳを生成する。ＡＤＣ１０４は、その後、ＶＳを論理回路１０２に提供し、論理回路１０２は、幾つかの例において、少なくとも部分的にＶＳに基づいてＲＣＯＤＥを判定する。例えば、幾つかの実装において、論理回路１０２は、受け取ったデジタルコード、前に判定及び／又はストアされたＶＰ、ＶＲＥＦ、及び既知のＲＥＮＴに基づいて、ＲＣＯＤＥを判定する式を実装する。スイッチ１０８が抵抗器１０６を抵抗器１２２と並列に結合する例において、論理回路１０２は、下記の式１に基づいてＲＣＯＤＥを判定する。

スイッチ１１０が抵抗器１０６を抵抗器１２４と並列に結合する例において、論理回路１０２は、下記の式２に基づいてＲＣＯＤＥを判定する。

他の例において、論理回路１０２は、メモリ（図示されない）にストアされているルックアップテーブルにアクセスして、ＶＳ及びＶＰに基づいてＲＣＯＤＥの値を判定する。例えば、ルックアップテーブルは、ルックアップテーブルの横軸上にＶＳ又はＶＰの一方を含み、ルックアップテーブルの縦軸上にＶＳ又はＶＰの他方を含む。特定のＶＳ及びＶＰに対するルックアップテーブルにおける交点は、その特定のＶＳ及びＶＰの組み合わせに対するＲＣＯＤＥの値を示す。論理回路１０２が、式１及び／又は式２を実装する代わりにルックアップテーブルを用いる実装において、論理回路１０２は、数学的エンジン能力（例えば、数学的計算を実施する能力）を含まなくてもよい。数学的エンジン能力を含まないことにより、少なくとも幾つかの例において、論理回路１０２の物理的サイズが小さくなり（その結果コストが低減され）、論理回路１０２による電力消費が低減され及び／又はＲＣＯＤＥの判定までの時間が短縮される。

論理回路１０２は、幾つかの例において、ＶＣＯＤＥの値に基づいてスイッチ１０８又はスイッチ１１０のどちらを閉にするかを判定する。例えば、ＶＣＯＤＥが閾値より大きい値を有する場合、論理回路１０２は、スイッチ１０８又はスイッチ１１０の一方を制御して閉にする。ＶＣＯＤＥが閾値より小さい値を有する場合、論理回路１０２は、スイッチ１０８又はスイッチ１１０の他方を制御して閉にする。幾つかの実装において、論理回路１０２は、ＶＣＯＤＥの１０進値が約１６より小さいとき、制御信号ＣＯＮＮＥＣＴ＿ＶＲＥＦを生成及び出力し、スイッチ１０８を制御して閉にする。論理回路１０２は更に、ＶＣＯＤＥの１０進値が約１５より大きいとき、制御信号ＣＯＮＮＥＣＴ＿ＧＮＤを生成及び出力し、スイッチ１１０を制御して閉にする。より一般的には、少なくとも幾つかの実装において、論理回路１０２は、ＶＣＯＤＥの１０進値が約ＶＲＥＦ／２より小さいときに、制御信号ＣＯＮＮＥＣＴ＿ＶＲＥＦを生成及び出力し、スイッチ１０８を制御して閉にする。論理回路１０２は更に、ＶＣＯＤＥの１０進値が約ＶＲＥＦ／２より大きいときに、制御信号ＣＯＮＮＥＣＴ＿ＧＮＤを生成及び出力し、スイッチ１１０を制御して閉にする。或いは、他の例において、論理回路１０２は、ＶＰの値に基づいて、スイッチ１０８又はスイッチ１１０のどちらを閉にするかを判定する。そのような例では、ＣＯＮＮＥＣＴ＿ＶＲＥＦ又はＣＯＮＮＥＣＴ＿ＧＮＤの生成に関する本明細書の説明において、ＶＰがＶＣＯＤＥに置き換わる。

上記のスキームに基づいて、抵抗器１０６を抵抗器１２２又は抵抗器１２４と並列に結合することによって、少なくとも幾つかの例において、論理回路１０２は、ＶＳに、ＶＰよりもＶＲＥＦ／２に近い値を持たせるようにする。少なくとも幾つかの例において、ＶＳに、ＶＰよりもＶＲＥＦ／２に近い値を持たせることは、ＲＢＯＴにおける検出可能な変化の分解能を向上させる。例えば、ＶＰの値がＶＲＥＦに非常に近い場合、ＲＢＯＴはＲＴＯＰよりも有意に大きくなる（例えば、ＲＢＯＴ＞＞ＲＴＯＰ）。この状況において、入力ピン１１４に存在する電圧の値における小さな変化に対して、ＲＢＯＴにおいて大きな変化が生じる。従って、ＶＳの生成の際にＡＤＣ１０４によって生じる潜在的な誤差が、ＲＢＯＴ検出において大きな誤差を生じさせる。しかしながら、抵抗器１０６を抵抗器１２４と並列に結合することは、ＲＢＯＴをより低い値に制限し、従って、入力ピンに存在する電圧の値をＶＲＥＦ／２に近づける。このような例において、ＶＳを生成する際にＡＤＣ１０４によって生じる誤差は、ＲＢＯＴ検出における誤差を低減し、それにより、ＲＢＯＴ検出の分解能を改善する。

同様に、ＶＰの値が、ＧＮＤピン１１６に存在する値に近いとき、ＲＴＯＰ＞＞ＲＢＯＴである。この状況において、ＲＢＯＴにおける小さな変化が、ＶＳにおいて大きな変化を引き起こす。抵抗器１０６を抵抗器１２２と並列に結合することによって、ＲＴＯＰがより低い値に制限され、それにより、ＶＳの値をＶＲＥＦ／２に近づける。このような例において、ＶＳを生成する際にＡＤＣ１０４によって生じる誤差は、ＲＢＯＴ検出における誤差を低減し、それによりＲＢＯＴ検出分解能を改善する。例えば、ＡＤＣ１０４がＶＳの値に誤差を導入すると、ＡＤＣ１０４によって測定されるＶＳの大きな変化に起因して、誤差の影響が増大する。しかしながら、ＶＰの値が、ＧＮＤピン１１６に存在する値に近く、そのため、ＶＳの値がＶＲＥＦ／２に近いので、ＶＳにおける大きな変化に対して、ＲＢＯＴにおいて小さな変化しか起きないため、ＲＢＯＴにおける対応する誤差が最小になる。

幾つかの例において、抵抗の期待値又は理想値からの変動がＲＩＮＴに存在する。少なくとも幾つかの例において、補償されないままにしておくと、ＲＩＮＴにおける期待値又は理想値からのパーセンテージ誤差は、検出又は計算されたＲＢＯＴにおける同じパーセンテージ誤差に直接変換され、従って、ＲＣＯＤＥにおける誤差になる。従って、少なくとも幾つかの例において、この変動を判定及び／又は補償することが有利である。変動を判定するために、少なくとも幾つかの例において、電気構成要素１００は、較正又はテスト動作モードを含む。動作の較正モードに入るために、論理回路１０２は、アサートされた値を有する制御信号ＴＥＳＴ＿ＥＮを生成及び出力する。制御信号は、論理回路１０５によって受信され、アサートされると、スイッチ１１０を閉にして、抵抗器１０６を抵抗器１２４と並列に結合する。テストモードで動作している間、既知の値を有する抵抗器が抵抗器１２２及び抵抗器１２４として用いられる。その後、論理回路１０２はＲＩＮＴを判定する。抵抗器１２２及び抵抗器１２４の値が既知であり、期待されるＲＩＮＴが既知であるので、論理回路１０２は、その後、ＲＩＮＴの期待値からＲＩＮＴの実際の値の変動を判定し得る。少なくとも幾つかの例において、論理回路１０２は、変動を示す値を、ＲＩＮＴオフセットとして、レジスタ、ワンタイムプログラマブル（ＯＴＰ）メモリ、又は、他の適切なメモリ又はデータストレージ構造等のストレージ要素（図示されない）にストアする。その後の通常の動作において（例えば、テストモードで動作していないとき）、論理回路１０２は、式１及び式２の計算において、ＲＩＮＴオフセットに従って、ＲＩＮＴを改変する。少なくとも幾つかの例において、ＲＩＮＴオフセットの判定は、ＲＩＮＴの実際の値における変動を、ＲＩＮＴの期待値から約０．２％以内の精度で補償する。

ここで図２を参照すると、例示の抵抗回路２００の概略図が示されている。少なくとも幾つかの例において、抵抗回路２００は、図１の電気構成要素１００の抵抗器１０６、スイッチ１０８、及びスイッチ１１０に置き換わる。例えば、少なくとも幾つかの実装において、抵抗回路２００は、（例えば、代わりに）抵抗回路１０３として実装するのに適している。従って、抵抗回路２００を説明する際に、電気構成要素１００の少なくとも幾つかの構成要素及び／又は信号が参照され得る。

抵抗回路２００は、幾つかの例において、抵抗器２０２、抵抗器２０４、抵抗器２０６、抵抗器２０８、スイッチ２１０、スイッチ２１２、スイッチ２１４、及びスイッチ２１６を含む。少なくとも１つの例示のアーキテクチャにおいて、抵抗器２０２及びスイッチ２１０は、入力ピン１１４とＶＲＥＦピン１１２との間に直列に結合される。抵抗器２０４及びスイッチ２１２はまた、入力ピン１１４とＶＲＥＦピン１１２との間に直列に結合される。抵抗器２０６及びスイッチ２１４は、入力ピン１１４とＧＮＤピン１１６との間に直列に結合される。抵抗器２０８及びスイッチ２１６はまた、入力ピン１１４とＧＮＤピン１１６との間に直列に結合される。図示されていないが、スイッチ２１０、スイッチ２１２、スイッチ２１４、及びスイッチ２１６の各々は、幾つかの例において、論理回路１０２からそれぞれの制御信号を受信して、スイッチ２１０、スイッチ２１２、スイッチ２１４、及びスイッチ２１６の状態（例えば、開又は閉）を制御するように構成される。２つの抵抗器及びスイッチペアが、入力ピン１１４と、ＶＲＥＦピン１１２及びＧＮＤピン１１６の各々との間に結合されているように図示及び説明されるが、他の種々の例において、任意の数の抵抗器及びスイッチペアが、入力ピン１１４と、ＶＲＥＦピン１１２及びＧＮＤピン１１６の各々との間に結合される。幾つかの例において、同じ数の抵抗器及びスイッチペアが、入力ピン１１４と、ＶＲＥＦピン１１２及びＧＮＤピン１１６の各々との間に結合される。他の例において、入力ピン１１４と、ＶＲＥＦピン１１２又はＧＮＤピン１１６の一方との間に、ＶＲＥＦピン１１２又はＧＮＤピン１１６の他方との間とは異なる数の抵抗器及びスイッチペアが結合される。

ＡＤＣ１０４が１１ビットＡＤＣである場合等、抵抗回路２００の動作の少なくとも幾つかの例において、ＶＣＯＤＥの最大１０進値は３１である。ＶＣＯＤＥの１０進値に基づいて、論理回路１０２は、スイッチ２１０、スイッチ２１２、スイッチ２１４、又はスイッチ２１６の１つを制御して閉にし、スイッチ２１０、スイッチ２１２、スイッチ２１４、又はスイッチ２１６の残りを開のままにするか又は開にする。例えば、ＶＣＯＤＥの最大値が３１であるとき、論理回路１０２は、スイッチ２１０を制御して閉にし（スイッチ２１２、２１４、及び２１６を開にする）、ＶＣＯＤＥの１０進値が０～７（０と７を含む）であるとき、論理回路１０２は更に、ＶＣＯＤＥの１０進値が８～１５（８と１５を含む）である場合、スイッチ２１２を制御して閉にし（及びスイッチ２１０、２１４、及び２１６を制御して開にする）。論理回路１０２は更に、ＶＣＯＤＥの１０進値が１６～２３（１６と２３を含む）であるとき、スイッチ２１４を制御して閉にする（及びスイッチ２１０、２１２、及び２１６を制御して開にする）。論理回路１０２は更に、ＶＣＯＤＥの１０進値が２４～３１（２４と３１を含む）であるとき、スイッチ２１６を制御して閉にする（及びスイッチ２１０、２１２、及び２１４を制御して開にする）。

概して、論理回路１０２は、ＶＳの値をＶＲＥＦ／２に近づける状態を有するように抵抗回路２００の１つ又は複数のスイッチを制御する１つ又は複数の制御信号を生成する。例えば、少なくとも幾つかの実装において、抵抗器２０２、抵抗器２０４、抵抗器２０６、及び抵抗器２０８は、ＶＣＯＤＥの或る値又は値の範囲に対して最適化された抵抗の異なる値を有する。ＶＣＯＤＥの値を判定することによって、論理回路１０２はその後、ＶＳをＶＲＥＦ／２に近づけるように構成された状態を有するように、スイッチ２１０、スイッチ２１２、スイッチ２１４、及び／又はスイッチ２１６を制御する。例えば、スイッチ２１０、スイッチ２１２、スイッチ２１４、及びスイッチ２１６の状態に基づいて、抵抗器２２２又は抵抗器２２４と並列に結合される抵抗の量が変化する。抵抗器２２２又は抵抗器２２４と並列に結合される抵抗の量を変化させることは、ＶＳの値を、前に測定されたＶＰの値よりもＶＲＥＦ／２に近づける。前に測定されたＶＰの最下位５ビットは、スイッチ２１０、スイッチ２１２、スイッチ２１４、及びスイッチ２１６が各々開にされたときに、論理回路１０２によってＶＣＯＤＥとしてストアされている。

ここで、図３を参照すると、例示の抵抗回路３００の概略図が示されている。少なくとも幾つかの例において、抵抗回路３００は、図１の電気構成要素１００の抵抗器１０６、スイッチ１０８、及びスイッチ１１０に置き換わる。例えば、少なくとも幾つかの実装において、抵抗回路３００は、（例えば、代わりに）抵抗回路１０３として実装するのに適している。従って、抵抗回路３００の説明において、電気構成要素１００の少なくとも幾つかの構成要素及び／又は信号が参照され得る。

少なくとも１つの例において、抵抗回路３００は、抵抗器３０２及び電圧源３０４を含む。抵抗器３０２は、電圧源３０４の出力端子と入力ピン１１４との間に結合される。幾つかの例において、抵抗回路３００は、抵抗器３０２と入力ピン１１４との間に結合されたスイッチを更に含む。電圧源３０４は、幾つかの例において、デジタルアナログコンバータ（ＤＡＣ）である。他の例において、電圧源３０４は、制御可能な値を有する信号を出力することが可能な任意の構成要素、回路、又はデバイスである。例えば、電圧源３０４の出力信号は、最小の約０ボルト（例えば、ＧＮＤピン１１６に存在するものと実質的に等しい）から、最大の約ＶＲＥＦ（例えば、ＶＲＥＦピン１１２に存在する値に実質的に等しい）までの値において制御可能であり得る。幾つかの例において、電圧源３０４は、ＶＣＯＤＥの値に基づいて判定された値を有する出力信号を生成するように制御される。例えば、ＶＣＯＤＥの値及び抵抗器３０２の既知の抵抗値に基づいて、論理回路１０２は、ＶＳとＶＲＥＦ／２との間の差の絶対値をＶＣＯＤＥとＶＲＥＦ／２との間の差の絶対値よりも小さくするように構成された出力信号を生成するように、電圧源３０４を制御する。或いは、ＶＣＯＤＥはまた、ＶＰに置き換えられて、電圧源３０４を制御する際に用いられ得る。電圧源３０４は、少なくとも幾つかの例において、論理回路１０２から受信した信号に基づいて制御される。少なくとも幾つかの例において、スイッチ３０６は、或る状況下で、入力ピン１１４から抵抗器３０２及び電圧源３０４を切り離すように構成される。例えば、本明細書の他の箇所に説明されるように、ＶＰが論理回路１０２によって判定されると、論理回路１０２から受信した制御信号に基づいて、スイッチ３０６が開になり、入力ピン１１４から抵抗器３０２及び電圧源３０４を切り離す。その後、本明細書の他の箇所に説明されるように、ＲＣＯＤＥが論理回路１０２によって判定されると、論理回路１０２から受信した制御信号に基づいて、スイッチ３０６は閉になり、抵抗器３０２及び電圧源３０４を入力ピン１１４に結合する。

ここで図４を参照すると、例示のタイミング図４００が示されている。少なくとも幾つかの例において、タイミング図４００は、図１の電気構成要素１００に存在するか又はそれに関連する少なくとも幾つかの信号を表す。従って、タイミング図４００を説明する際に、電気構成要素１００の少なくとも幾つかの構成要素及び／又は信号が参照され得る。

タイミング図４００は、ピンストラップ検出の結果に基づいた例示のピンストラップ検出シーケンス及びデバイスの構成を図示する。タイミング図４００は、制御信号ＡＤＣ＿ＰＩＮＳＴＲＡＰ＿ＥＮ及び制御信号ＡＤＣ＿ＶＲＥＦ＿ＥＮを示す。タイミング図４００はまた、ＶＰ、ＶＣＯＤＥ、ＣＯＮＮＥＣＴ＿ＶＲＥＦ、ＣＯＮＮＥＣＴ＿ＧＮＤ、ＶＳ、及びＲＣＯＤＥを示し、各々、本明細書に既に説明されたとおりである。

図１に関して既に説明したように、ＡＤＣ１０４は、マルチチャネルＡＤＣであり得る。そのような例において、ＡＤＣ＿ＰＩＮＳＴＲＡＰ＿ＥＮは、論理回路１０２によって出力される信号であり、入力ピン１１４に存在する電圧に基づいてＶＰを出力するようにＡＤＣ１０４を制御する。例えば、ＡＤＣ＿ＰＩＮＳＴＲＡＰ＿ＥＮがアサートされる（例えば、論理高値を有する）と、ＡＤＣ１０４は、入力ピン１１４に存在する電圧を測定し、ＶＰを生成する。幾つかの例において、ＶＰの生成は、ＡＤＣ１０４が動的平均を行うことによって実施されて、入力ピン１１４に存在する電圧の値における瞬間的な変動から生じるＶＰの値における不正確性の可能性を軽減する。同様に、ＡＤＣ＿ＶＲＥＦ＿ＥＮは、論理回路によって出力される信号であり、ＶＲＥＦピン１１２に存在する電圧に基づいてＶＲＥＦのデジタル信号表現を生成するようにＡＤＣ１０４を制御する。ＡＤＣ＿ＶＲＥＦ＿ＥＮがアサートされる（例えば、論理高値を有する）と、ＡＤＣ１０４は、ＶＲＥＦノード１１２に存在する電圧を測定し、ＶＲＥＦのデジタル信号表現を生成する。幾つかの例において、ＶＲＥＦのデジタル信号表現の生成が、ＡＤＣ１０４が動的平均を行うことによって実施されて、ＶＲＥＦピン１１２に存在する値ＶＲＥＦにおける瞬間的な変動から生じるＶＲＥＦの値における不正確性の可能性を軽減する。タイミング図４００の例示の目的のため、ＶＰがＶＲＥＦ／２より小さく、従って、論理回路１０２がＣＯＮＮＥＣＴ＿ＶＲＥＦをアサートする場合を仮定しているが、他の例において、代わりにＶＰがＶＲＥＦ／２より大きくてもよく、従って、ＣＯＮＮＥＣＴ＿ＶＲＥＦ及びＣＯＮＮＥＣＴ＿ＧＮＤの状態がタイミング図４００に示されるものとは反対になる。

タイミング図４００に図示されるように、ピンストラップ検出シーケンスは、概して、７つの動作を含む。しかしながら、幾つかの例において、それより多くの又は少ない動作が含まれ得、それらの動作の各々が、タイミング図４００に特に示されていない１つ又は複数のサブ動作を含み得、タイミング図４００は一定の縮尺ではない可能性がある（例えば、幾つかの動作は、他の動作より長くかかり得る）。更に、幾つかの動作間にタイミング図４００には示されない遅延（例えば、特定の信号を生成する１つの動作の完了の後、その特定の信号に基づく新しい信号の生成までの遅延）があり得る。

起動後、電気構成要素１００は、入力ピン１１４に存在する電圧がセトリング（例えば、安定化）するのを待つ。入力ピン１１４に存在する電圧がセトリングするのを待つ間、論理回路１０２は、ＡＤＣ＿ＶＲＥＦ＿ＥＮ信号を介してＡＤＣを制御して、ストレージ及び論理回路１０２によって後に使用されるＶＲＥＦのデジタル表現を生成する。入力ピン１１４に存在する電圧がセトリングした後、論理回路１０２は、ＡＤＣ１０４を制御して、入力ピン１１４に存在する電圧を測定し、ＶＰを生成する。論理回路１０２は、少なくとも幾つかの例において、ＡＤＣ＿ＰＩＮＳＴＲＡＰ＿ＥＮ信号を介して制御を実施する。ＡＤＣ１０４は、動的平均プロセスに従ってＶＰの測定を実施し、その完了時にＡＤＣ１０４はＶＰを１１ビット値として生成及び出力する（ＡＤＣ１０４が１１ビットＡＤＣの場合）。論理回路１０２は、ＶＰの少なくとも一部をＶＣＯＤＥとしてストアし、ＶＰがＶＲＥＦ／２より大きいか又は小さいかを判定する。ＶＣＯＤＥとしてストアされるＶＰの一部が、抵抗器１２２及び抵抗器１２４の許容度等の任意の適切な特性に従って判定され得るが、少なくとも１つの例において、ＶＰの少なくとも最下位５ビットがＶＣＯＤＥとしてストアされる。ＶＲＥＦ／２に対するＶＰの値に基づいて、論理回路１０２は、ＣＯＮＮＥＣＴ＿ＶＲＥＦ又はＣＯＮＮＥＣＴ＿ＧＮＤの一方をアサートする。タイミング図４００ではＣＯＮＮＥＣＴ＿ＶＲＥＦがアサートされている。電気構成要素１００は、入力ピン１１４に存在する電圧がセトリングするのを再び待つ。入力ピン１１４に存在する電圧が再びセトリングした後、論理回路１０２は、ＡＤＣ１０４を制御して、入力ピン１１４に存在する電圧を測定し、ＶＳを生成する。論理回路１０２は、少なくとも幾つかの例において、ＡＤＣ＿ＰＩＮＳＴＲＡＰ＿ＥＮ信号を介して制御を実施する。ＡＤＣ１０４は、動的平均プロセスに従ってＶＳの測定を実施し、その完了時に、ＡＤＣ１０４はＶＳを１１ビット値として生成及び出力する（ＡＤＣ１０４が１１ビットＡＤＣである場合）。ＶＳの生成の後、論理回路１０２は、ＲＣＯＤＥを少なくとも４ビット値として生成する。その後、少なくとも幾つかの例において、論理回路１０２は、ストアされたＶＣＯＤＥ及び判定されたＲＣＯＤＥに従って、電気構成要素１００又は別のデバイスを構成する。ＶＣＯＤＥ及びＲＣＯＤＥの値は共に、構成されている電気構成要素１００又は別のデバイスの特定の一つ又は複数の設定に一意に対応する。

ここで図５を参照すると、例示の方法５００のフローチャートが示されている。方法５００は、幾つかの例において、ピンストラップ検出方法である。少なくとも幾つかの例において、方法５００は、図１の電気構成要素１００（又はその構成要素）において又はそれによって少なくとも部分的に実装される。従って、方法５００の説明において、電気構成要素１００の少なくとも幾つかの構成要素及び／又は信号が参照され得る。

動作５０２において、ＶＲＥＦがサンプリングされる。少なくとも幾つかの例において、ＶＲＥＦは、ＡＤＣ１０４を制御することによってサンプリングされて、ＶＲＥＦを測定し、ＶＲＥＦピン１１２に結合されたＡＤＣ１０４のチャネルを用いてＶＲＥＦを表すデジタルコードを生成する。幾つかの例において、制御は、チャネル選択信号をＡＤＣ１０４に出力する論理回路１０２によって実施されて、ＡＤＣ１０４に、ＶＲＥＦピン１１２に結合されたＡＤＣ１０４のチャネルをサンプリングさせる。

動作５０４において、入力ピン電圧がサンプリングされて、ＶＰを生成する。少なくとも幾つかの例において、入力ピン電圧は、ＡＤＣ１０４を制御することによってサンプリングされて、入力ピン電圧を測定し、入力ピン１１４に結合されたＡＤＣ１０４のチャネルを用いて入力ピン電圧のデジタル表現としてＶＰを生成する。幾つかの例において、制御は、チャネル選択信号をＡＤＣ１０４に出力する論理回路１０２によって実施されて、ＡＤＣ１０４に、入力ピン１１４に結合されたＡＤＣ１０４のチャネルをサンプリングさせる。入力ピン電圧をサンプリングすることは、少なくとも幾つかの例において、ＡＤＣ１０４に、入力ピン１１４に存在するアナログ値に基づいてＶＰを生成させるハードウェア動作である。ＶＰは、少なくとも幾つかの例において、１つ又は複数のデジタルビットを表す１つ又は複数の電気インパルスとして、ＡＤＣ１０４によって、論理回路１０２に提供される。

動作５０６において、ＶＣＯＤＥが計算される。少なくとも幾つかの例において、ＶＣＯＤＥは、ＡＤＣ１０４から受け取ったデジタルコードを操作すること（デジタルコードの一部をＶＣＯＤＥとしてストアすること）によって、論理回路１０２によって計算される。例えば、ＡＤＣ１０４が１１ビットを有するデジタルコードを出力する場合、幾つかの実装において、全ての１１ビットが他の計算（ＲＣＯＤＥを計算する際等）に用いられるにも関わらず、デジタルコードの最下位５ビットのみ（又はより一般的に、デジタルコードの全ての１１ビットより少ないビット）が１つ又は複数の設定のプログラミングに用いられ得る。従って、少なくとも幾つかの例において、ＶＣＯＤＥは、ＶＰの全てのビットよりも少ないビットを含むように計算される。少なくとも幾つかの例において、それぞれ、ＲＴＯＰ及びＲＢＯＴの理想値からのＲＴＯＰ及びＲＢＯＴの実際の値における許容誤差（例えば、約１％等）に起因する潜在的な誤差又は不正確性を補正するために、デジタルコードの全ての１１ビットより少ないビットが、プログラミングにおいて用いられる。許容度がより低い（例えば、精度がより高い）抵抗器が、抵抗器１２２及び抵抗器１２４に対して用いられると、少なくとも幾つかの例において、最下位５ビットのみより多い数のビットのデジタルコードが、１つ又は複数の設定のプログラミングに用いられ得る。他の例において、論理回路１０２は、ＶＰの全てのビットをＶＣＯＤＥとして直接ストアすることによって、ＶＣＯＤＥを生成し得る。少なくとも幾つかの例において、ＶＰからＶＣＯＤＥを生成した後、論理回路１０２は、ＶＣＯＤＥをストレージ要素にストアする。少なくとも幾つかの例において、論理回路１０２はまた、ＶＣＯＤＥが基づく、受け取ったＶＰをストアする。ストレージ要素は、レジスタ、キャッシュ、又は任意の他の揮発性又は不揮発性ストレージ構成要素又はデバイスであり得る。少なくとも幾つかの例において、ＶＣＯＤＥは、少なくとも５ビットまで正確なデジタル値である。

動作５０８において、制御信号が生成される。少なくとも幾つかの例において、制御信号は論理回路１０２によって生成される。論理回路１０２は、少なくとも幾つかの実装において、閾値に関するＶＣＯＤＥの値に基づいて制御信号を生成する。例えば、動作５０８の１つの実装において、論理回路１０２は、ＶＣＯＤＥが閾値より小さいか又は大きいかを判定し、制御信号を生成する。例えば、ＶＣＯＤＥが閾値より小さい場合、論理回路は、アサートされた第１の制御信号及びデアサートされた第２の制御信号を生成する。ＶＣＯＤＥが閾値より大きい場合、論理回路は、デアサートされた第１の制御信号及びアサートされた第２の制御信号を生成する。少なくとも幾つかの例において、閾値はＶＲＥＦ／２を表すデジタル値である。

動作５１０において、内部抵抗器（例えば、抵抗器１０６）が、分圧器１２０の抵抗器と並列に結合される。例えば、第１の制御信号がアサートされるとき、内部抵抗器は、ＶＲＥＦピン１１２と入力ピン１１４との間に抵抗器１２２と並列に結合される。第２の制御信号がアサートされるとき、内部抵抗器は、入力ピン１１４とＧＮＤピン１１６との間に抵抗器１２４と並列に結合される。少なくとも幾つかの例において、内部抵抗器を分圧器１２０の抵抗器と並列に結合することにより、入力ピン１１４に存在する信号の電圧の値が、動作５０４において入力ピン１１４に存在した信号の電圧よりも、ＶＲＥＦ／２に近い値に変化する。少なくとも幾つかの例において、第１の制御信号がアサートされるとき、第１の制御信号を受信するスイッチが閉になり、内部抵抗器を、抵抗器１２２と並列に結合させる。同様に、第２の制御信号がアサートされるとき、第２の制御信号を受信するスイッチが閉になり、内部抵抗器を、抵抗器１２４と並列に結合させる。

動作５１２において、入力ピン電圧はサンプリングされて、ＶＳを生成する。少なくとも幾つかの例において、入力ピン電圧は、ＡＤＣ１０４を制御することによってサンプリングされて、入力ピン電圧を測定し、入力ピン１１４に結合されたＡＤＣ１０４のチャネルを用いて入力ピン電圧のデジタル表現としてＶＳを生成する。幾つかの例において、制御は、チャネル選択信号をＡＤＣ１０４に出力する論理回路１０２によって実施され、ＡＤＣ１０４に、入力ピン１１４に結合されたＡＤＣ１０４のチャネルをサンプリングさせる。入力ピン電圧をサンプリングすることは、少なくとも幾つかの例において、ＡＤＣ１０４に、入力ピン１１４に存在するアナログ値に基づいてＶＳを生成させるハードウェア動作である。生成されたデジタルコードは、少なくとも幾つかの例において、ＡＤＣ１０４によって、１つ又は複数のデジタルビットを表す１つ又は複数の電気インパルスとして、論理回路１０２に提供される。

動作５１４において、分圧器１２０の抵抗器の抵抗が計算される。少なくとも幾つかの例において、抵抗は、分圧器１２０の底部抵抗器（例えば、抵抗器１２４）のものである。他の例において、抵抗は、抵抗器１２２のものである。動作５１０において内部抵抗器が抵抗器１２２と直列に結合された幾つかの例において、抵抗器の抵抗は、図１に関して上述したように、式１に従って判定される。動作５１０において内部抵抗器が抵抗器１２４と直列に結合された例において、抵抗器の抵抗は、図１に関して上述したように、式２に従って判定される。少なくとも幾つかの例において、抵抗器の抵抗は、論理回路１０２によって判定される。少なくとも幾つかの例において、論理回路１０２は、抵抗器の抵抗をＲＣＯＤＥとしてストレージ要素にストアする。ストレージ要素は、レジスタ、キャッシュ、又はその他の揮発性又は不揮発性ストレージ構成要素又はデバイスであり得る。少なくとも幾つかの例において、ＲＣＯＤＥは、ＶＣＯＤＥ及びＲＣＯＤＥが共に、少なくとも９ビットのプログラム可能性（例えば、少なくとも５１１個の別個の値）を電気構成要素１００に正確に提供できるように、少なくとも４ビットまで正確なデジタル値である。

動作５１６において、デバイスが、ＶＣＯＤＥ及びＲＣＯＤＥの値に従った設定を用いてプログラミングされる。例えば、論理回路１０２がそれ自体をプログラミングしてもよく、或いは、電気構成要素１００の別の構成要素が（論理回路１０２又は別の構成要素のいずれかによって）ＶＣＯＤＥ及びＲＣＯＤＥに従った特定の設定を用いてプログラミングされてもよい。少なくとも幾つかの例において、分圧器の頂部抵抗器対分圧器の底部抵抗器の抵抗の比に基づいてＶＣＯＤＥの値を制御するように、及びＲＣＯＤＥに対して選択された抵抗の値を制御することによって、ＶＣＯＤＥ及びＲＣＯＤＥは共に、少なくとも５１１個の一意の設定の中からの選択を提供し得る。

方法５００の動作を説明し、数値参照によって表示してきたが、種々の例において、方法５００は、本明細書に説明されていない付加的な動作を含む。幾つかの例において、本明細書に説明される任意の１つ又は複数の動作が、１つ又は複数のサブ動作（例えば、中間比較、論理演算、マルチプレクサ等を介する出力選択、フォーマット変換、判定等）を含む。幾つかの例において、本明細書に説明される任意の１つ又は複数の動作は省かれる。幾つかの例において、本明細書に説明される動作の任意の１つ又は複数が、本明細書に提示された順序以外の順（例えば、逆の順序で、実質的に同時に、重複しながら、等）で実施される。これらの代替例の各々は本明細書の範囲に含まれる。

前述の説明において、用語「含む」及び「包含する」は、制限のない用法で用いられ、従って、「を含むがそれらに限定されない」を意味するように解釈されるべきである。用語「結合する」が本明細書全体を通して用いられている。この用語は、本明細書の説明と一致する機能的関係を可能にする、接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡが、制御デバイスＢを制御して或るアクションを実施する信号を生成する場合、第１の例では、デバイスＡがデバイスＢに結合され、第２の例では、デバイスＡが、中間の構成要素Ｃを介してデバイスＢに結合され、ただし、その際、デバイスＡによって生成された制御信号を介して、デバイスＢがデバイスＡによって制御されるように、介在構成要素Ｃが、デバイスＡによって生成された制御信号を介して、デバイスＡとデバイスＢとの間の機能的関係を実質的に変更しない。或るタスク又は機能を実施するように「構成された」デバイスは、製造時に製造者によってそれらの機能を実施するように構成され得（例えば、プログラミングされる及び／又はハードワイヤされる）、或いは、それらは、製造後、ユーザによりそれらの機能及び／又は他の付加的な又は代替的な機能を実施するように構成可能（又は再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介してもよく、又はハードウェア構成要素の構成及び／又はレイアウトを介してもよく、デバイスの相互接続を介してもよく、又はそれらの組み合わせを介してもよい。更に、或る構成要素を含むと言われる回路又はデバイスは、代わりに、それらの構成要素に結合するように構成されて、説明された回路要素又はデバイスを形成し得る。例えば、１つ又は複数の半導体要素（トランジスタ等）、１つ又は複数の受動要素（抵抗器、キャパシタ、及び／又はインダクタ等）、及び／又は１つ又は複数の源（電圧及び／又は電流電源等）を含むとして説明される構造は、その代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内に半導体要素のみを含んでもよく、受動要素及び／又は源の少なくとも幾つかに結合するように構成されてもよく、それによって、製造時又は製造時以降の時点のいずれかで、例えば、エンドユーザ及び／又は第三者によって、説明された構造を形成する。

或る構成要素は、本明細書において、特定のプロセス技術のものであるとして説明されているが、これらの構成要素は、他のプロセス技術の構成要素と交換可能であり得る。交換された構成要素を含む再構成回路は、構成要素の交換の前に利用可能である機能性に少なくとも部分的に類似した所望の機能性を提供する。特に明記されない限り、抵抗器として示される構成要素は、概して、図示された抵抗器によって表されるインピーダンスの量を提供するために、直列及び／又は並列に結合される１つ又は複数の要素を表す。また、「接地電圧電位」という用語は、シャーシ接地、アース接地、浮動接地、仮想接地、デジタル接地、共通接地、及び／又はその他、本明細書の教示に適用可能であるか又は適した接地接続の任意の形態を含む。特に明記されない限り、値の前の「約」、「およそ」、又は「実質的に」は、記載された値の＋／－１０パーセントを意味する。

上述の説明は、本明細書の原理及び種々の例の例示である。上述の説明が完全に理解されると、多くの変更及び修正が当業者にとって明らかになるであろう。本明細書は、そのような全ての変更及び修正を包含する。

Claims

集積回路であって、
入力ピンと、
前記入力ピンに結合された入力端子、及び出力端子を含むアナログデジタルコンバータ（ＡＤＣ）と、
前記ＡＤＣの前記出力端子に結合された入力端子、第１の出力端子、及び第２の出力端子を含む論理回路と、
前記入力ピンと第１のノードとの間に結合された抵抗器、前記第１のノードと基準電圧ピンとの間に結合された第１のスイッチ、及び前記第１のノードと接地ピンとの間に結合された第２のスイッチを含む、抵抗回路と、
を含む、集積回路。
請求項１に記載の集積回路であって、前記入力ピンが、分圧器の頂部抵抗器を介して前記基準電圧ピンに結合するように構成され、前記入力ピンが、前記分圧器の底部抵抗器を介して前記接地ピンに結合するように構成される、集積回路。
請求項１に記載の集積回路であって、前記論理回路が、前記入力ピンに存在する電圧を前記ＡＤＣに判定させる第１のＡＤＣ制御信号を生成するように構成される、集積回路。
請求項３に記載の集積回路であって、前記論理回路が更に、閾値に関する前記入力ピンに存在する前記電圧の値に基づいて、それぞれ、前記入力ピンと前記基準電圧ピンとの間又は前記入力ピンと前記接地ピンとの間に前記抵抗器を結合するように、前記第１のスイッチ又は前記第２のスイッチを制御するためスイッチ制御信号を生成するように構成される、集積回路。
請求項４に記載の集積回路であって、前記論理回路が更に、前記入力ピンに存在する前記電圧が前記閾値より小さい場合、前記抵抗器を前記入力ピンと前記基準電圧ピンとの間に結合するように前記第１のスイッチを制御するため前記スイッチ制御信号を生成するように構成され、前記論理回路が、前記入力ピンに存在する前記電圧が前記閾値より大きい場合、前記抵抗器を前記入力ピンと前記接地ピンとの間に結合するように前記第２のスイッチを制御するため前記スイッチ制御信号を生成するように構成される、集積回路。
請求項４に記載の集積回路であって、前記論理回路が更に、前記入力ピンと、前記基準電圧ピン又は前記接地ピンの一方との間に前記抵抗器を結合することによって改変された、前記入力ピンに存在する第２の電圧を判定するように前記ＡＤＣを制御するため第２のＡＤＣ制御信号を生成するように構成される、集積回路。
請求項６に記載の集積回路であって、前記論理回路が更に、前記入力ピンに存在する前記電圧、前記入力ピンに存在する前記第２の電圧、前記基準電圧ピンに存在する前記基準電圧、及び前記抵抗器の抵抗に従って、前記入力ピンに結合された要素の抵抗を判定するように構成される、集積回路。
請求項７に記載の集積回路であって、前記論理回路が更に、前記入力ピンに存在する前記電圧及び前記入力ピンに結合された前記要素の前記抵抗に従って、前記回路の設定をプログラミングするように構成される、集積回路。
請求項１に記載の集積回路であって、第２の論理回路を更に含み、前記第２の論理回路が、前記第２のスイッチの制御端子に結合された出力端子、前記論理回路の前記第２の出力端子に結合された第１の入力端子、及び前記論理回路の第３の出力端子に結合された第２の入力端子を有する、集積回路。
請求項９に記載の集積回路であって、前記第２の論理回路が、前記第２の論理回路の前記第１の入力端子及び前記第２の論理回路の前記第２の入力端子において受信された信号間の論理和演算を実施することができる回路である、集積回路。
集積回路であって、
入力ピンと、
前記入力ピンに結合された入力端子、及び出力端子を含むアナログデジタルコンバータ（ＡＤＣ）と、
前記入力ピンに結合された出力端子、及び第１の入力端子を含む抵抗回路と、
前記ＡＤＣの前記出力端子に結合された入力端子、及び前記抵抗回路の前記第１の入力端子に結合された第１の出力端子を含む論理回路と、
を含み、
前記論理回路が、
前記入力ピンに存在する抵抗の第１の値を用いて、前記入力ピンに存在する電圧を判定するように前記ＡＤＣを制御するため第１のＡＤＣ制御信号を生成するように構成され、
抵抗の前記第１の値を抵抗の第２の値に改変するように前記抵抗回路を制御するため制御信号を生成するように構成され、
抵抗の前記第２の値に従って変更された、前記入力ピンに存在する第２の電圧を判定するように前記ＡＤＣを制御するため第２のＡＤＣ制御信号を生成するように構成され、
前記入力ピンに存在する前記電圧と、前記入力ピンに存在する前記第２の電圧と、前記抵抗回路の抵抗と、基準電圧とに少なくとも部分的に基づいて、抵抗の前記第１の値を判定するように構成される、
集積回路。
請求項１１に記載の集積回路であって、前記抵抗回路が、
抵抗器と、
第１のスイッチと、
第２のスイッチと、
を含み、
前記抵抗器が、前記入力ピンと第１のノードとの間に結合され、前記抵抗器の抵抗が前記抵抗回路の前記抵抗であり、
前記第１のスイッチが、前記第１のノードと、前記基準電圧が存在する基準電圧ピンとの間に結合され、
前記第２のスイッチが、前記第１のノードと接地ピンとの間に結合される、
集積回路。
請求項１２に記載の集積回路であって、前記論理回路が更に、前記抵抗回路を制御して、抵抗の前記第１の値を、抵抗の前記第２の値に改変するように構成され、
前記改変が、
前記入力ピンに存在する前記電圧が閾値より小さい場合、前記抵抗器を前記入力ピンと前記基準電圧ピンとの間に結合するように前記第１のスイッチを制御するため前記制御信号を生成することによって、及び
前記入力ピンに存在する前記電圧が前記閾値より大きい場合、前記抵抗器を前記入力ピンと前記接地ピンとの間に結合するように前記第２のスイッチを制御するため前記制御信号を生成することによって行われ、
前記閾値が、前記基準電圧の約半分であり、
抵抗の前記第１の値が、前記基準電圧ピンと前記接地ピンとの間に結合され、前記入力ピンに結合された出力を有する分圧器の抵抗器の抵抗である、
集積回路。
請求項１１に記載の集積回路であって、前記抵抗回路が、
第１の抵抗器と、
第１のスイッチと、
第２の抵抗器と、
第２のスイッチと、
第３の抵抗器と、
第３のスイッチと、
第４の抵抗器と、
第４のスイッチと、
を含み、
前記第１の抵抗器が、前記入力ピンに結合された第１の端子、及び第２の端子を含み、
前記第１のスイッチが、前記第１の抵抗器の前記第２の端子と前記基準電圧が存在する基準電圧ピンとの間に結合され、
前記第２の抵抗器が、前記入力ピンに結合された第１の端子、及び第２の端子を含み、
前記第２のスイッチが、前記第２の抵抗器の前記第２の端子と前記基準電圧ピンとの間に結合され、
前記第３の抵抗器が、前記入力ピンに結合された第１の端子、及び第２の端子を含み、
前記第３のスイッチが、前記第３の抵抗器の前記第２の端子と接地ピンとの間に結合され、
前記第４の抵抗器が、前記入力ピンに結合された第１の端子、及び第２の端子を含み、
前記第４のスイッチが、前記第４の抵抗器の前記第２の端子と前記接地ピンとの間に結合される、
集積回路。
請求項１４に記載の集積回路であって、
前記第１の抵抗器、前記第２の抵抗器、前記第３の抵抗器、及び前記第４の抵抗器の各々が、抵抗の異なる値を有し、
前記論理回路が更に、前記抵抗回路を制御して、抵抗の前記第１の値を抵抗の前記第２の値に改変するように構成され、
前記改変が、前記入力ピンに存在する前記電圧の値と、それぞれ、前記第１の抵抗器、前記第２の抵抗器、前記第３の抵抗器、又は前記第４の抵抗器の抵抗の値とに基づいて、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、又は前記第４のスイッチの１つを閉にするように制御するため前記制御信号を生成することによって行われ、
抵抗の前記第１の値が、前記基準電圧ピンと前記接地ピンとの間に結合され、前記入力ピンに結合された出力を有する分圧器の抵抗器の抵抗である、
集積回路。
請求項１１に記載の集積回路であって、
前記抵抗回路が、電圧源と抵抗器とを有し、
前記電圧源が、前記論理回路に結合された入力端子、及び出力端子を含み、
前記抵抗器が、前記入力ピンと前記電圧源の前記出力端子との間に結合される、
集積回路。
請求項１６に記載の集積回路であって、
前記論理回路が更に、前記入力ピンに存在する前記電圧に基づいて前記電圧源の出力電圧を制御するため前記制御信号を生成することによって前記抵抗回路を制御して、抵抗の前記第１の値を抵抗の前記第２の値に改変するように構成され、
抵抗の前記第１の値が、前記基準電圧ピンと接地ピンとの間に結合され、前記入力ピンに結合された出力を有する分圧器の抵抗器の抵抗である、
集積回路。
システムであって、
プログラム可能な電気構成要素と分圧器とを含み、
前記プログラム可能な電気構成要素が、
入力ピンと、
基準電圧ピンと、
接地ピンと、
アナログデジタルコンバータ（ＡＤＣ）と、
抵抗回路と、
論理回路とを含み、
前記ＡＤＣが、前記入力ピンに結合された入力端子、及び出力端子を含み、
前記抵抗回路が、前記入力ピンに結合された出力端子、第１の入力端子を含み、
前記論理回路が、前記ＡＤＣの前記出力端子に結合された入力端子及び前記抵抗回路の前記第１の入力端子に結合された第１の出力端子を含み、
前記論理回路が、
前記入力ピンに存在する抵抗の第１の値を用いて、前記入力ピンに存在する電圧を判定するように前記ＡＤＣを制御するため第１のＡＤＣ制御信号を生成するように構成され、
抵抗の前記第１の値を抵抗の第２の値に改変するように前記抵抗回路を制御するため制御信号を生成するように構成され、
抵抗の前記第２の値に従って変更された、前記入力ピンに存在する第２の電圧を判定するように前記ＡＤＣを制御する第２のＡＤＣ制御信号を生成するように構成され、
前記入力ピンに存在する前記電圧、前記入力ピンに存在する前記第２の電圧、前記抵抗回路の抵抗、及び前記基準電圧ピンに存在する基準電圧に少なくとも部分的に基づいて、抵抗の前記第１の値を判定するように構成され、
前記分圧器が、前記基準電圧ピンと前記接地ピンとの間に結合され、前記入力ピンに結合された出力を有する、
システム。
請求項１８に記載のシステムであって、前記プログラム可能な電気構成要素が、前記入力ピンに存在する前記第１の電圧を制御するように前記分圧器の頂部抵抗器対前記分圧器の底部抵抗器の抵抗の比率を変化させることによって、及び前記分圧器の抵抗器の抵抗の値を制御することによって、少なくとも５１１設定の１つにプログラム可能である、システム。
請求項１８に記載のシステムであって、前記論理回路が更に、前記基準電圧の値と、前記抵抗回路が非アクティブの場合に前記入力ピンに存在する電圧と、前記抵抗回路が前記入力ピンと前記基準電圧ピンとの間の信号経路又は前記入力ピンと前記接地ピンとの間の信号経路内に結合される場合に前記入力ピンに存在する電圧と、前記抵抗回路の抵抗とに従って、抵抗の前記第１の値を判定するように構成される、システム。