JPH05327376A - ディジタル制御可変利得回路 - Google Patents
ディジタル制御可変利得回路Info
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- JPH05327376A JPH05327376A JP4127285A JP12728592A JPH05327376A JP H05327376 A JPH05327376 A JP H05327376A JP 4127285 A JP4127285 A JP 4127285A JP 12728592 A JP12728592 A JP 12728592A JP H05327376 A JPH05327376 A JP H05327376A
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- 238000010586 diagram Methods 0.000 description 14
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/001—Digital control of analog signals
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】 （修正有）
【目的】回路規模を増大することなく制御分解能を向上
し、また、低電圧電源で動作させた場合のオペアンプの
動作安定性を保証する。 【構成】第１の抵抗ストリング２０の両端にアナログ入
力電圧ＶINを与え、これの各部に生じた電圧を、第１の
ディジタル制御信号ＤC1に応じて選択的にオン／オフす
る第１のスイッチ群２１によって取り出し、これを第２
の抵抗ストリング２２の両端に与え、これの各部に生じ
た電圧を第２のディジタル制御信号ＤC2に応じて選択的
にオン／オフする第２のスイッチ群２３によって取り出
してアナログ出力電圧ＶOUT とする。
し、また、低電圧電源で動作させた場合のオペアンプの
動作安定性を保証する。 【構成】第１の抵抗ストリング２０の両端にアナログ入
力電圧ＶINを与え、これの各部に生じた電圧を、第１の
ディジタル制御信号ＤC1に応じて選択的にオン／オフす
る第１のスイッチ群２１によって取り出し、これを第２
の抵抗ストリング２２の両端に与え、これの各部に生じ
た電圧を第２のディジタル制御信号ＤC2に応じて選択的
にオン／オフする第２のスイッチ群２３によって取り出
してアナログ出力電圧ＶOUT とする。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル制御可変利
得回路に関し、詳細には、アナログ入力電圧をディジタ
ル制御値に応じて減衰若しくは増幅するディジタル制御
可変利得回路（電子ボリュームと呼ばれることもある）
に関する。近年、民生用や産業用の各種電子機器の性能
向上に伴い、回路内部における信号レベルの微妙且つ高
精度な調節技術が求められるようになってきた。
得回路に関し、詳細には、アナログ入力電圧をディジタ
ル制御値に応じて減衰若しくは増幅するディジタル制御
可変利得回路（電子ボリュームと呼ばれることもある）
に関する。近年、民生用や産業用の各種電子機器の性能
向上に伴い、回路内部における信号レベルの微妙且つ高
精度な調節技術が求められるようになってきた。
【０００２】電子機器のディジタル化は精度向上の点で
有効であるが、全ての信号をディジタル量として扱うこ
とは不可能である。例えば、音声信号等をディジタル量
に変換した場合には、サンプリング周波数や変換方式に
依存するものの、原信号を１００％忠実に再現すること
ができないからである。従って、ディジタル機器の一部
にアナログ処理部分を含むことが多いため、このアナロ
グ処理部分におけるアナログ信号のレベル調節に、ディ
ジタル制御可変利得回路が用いられる。
有効であるが、全ての信号をディジタル量として扱うこ
とは不可能である。例えば、音声信号等をディジタル量
に変換した場合には、サンプリング周波数や変換方式に
依存するものの、原信号を１００％忠実に再現すること
ができないからである。従って、ディジタル機器の一部
にアナログ処理部分を含むことが多いため、このアナロ
グ処理部分におけるアナログ信号のレベル調節に、ディ
ジタル制御可変利得回路が用いられる。
【０００３】
【従来の技術】図１０は、ディジタル制御可変利得回路
の一般的な使用例を示す図である。この例では、アナロ
グブロック１で作られた（あるいは所要の処理を施され
た）アナログ信号２がディジタル制御可変利得回路３に
入力され、このディジタル制御可変利得回路３からのア
ナログ信号４が後段のアナログブロック５に入力されて
いる。
の一般的な使用例を示す図である。この例では、アナロ
グブロック１で作られた（あるいは所要の処理を施され
た）アナログ信号２がディジタル制御可変利得回路３に
入力され、このディジタル制御可変利得回路３からのア
ナログ信号４が後段のアナログブロック５に入力されて
いる。
【０００４】ディジタル制御可変利得回路３には複数ビ
ットのディジタル制御信号６が与えられており、ディジ
タル制御可変利得回路はこの制御信号６の内容に応じて
アナログ信号２を減衰または増幅し、アナログ信号４を
生成する。減衰率や増幅率をディジタル量できめ細かく
制御することができ、アナログ信号レベルの微妙且つ高
精度な調節を行うことができる。
ットのディジタル制御信号６が与えられており、ディジ
タル制御可変利得回路はこの制御信号６の内容に応じて
アナログ信号２を減衰または増幅し、アナログ信号４を
生成する。減衰率や増幅率をディジタル量できめ細かく
制御することができ、アナログ信号レベルの微妙且つ高
精度な調節を行うことができる。
【０００５】図１１は、ディジタル制御可変利得回路の
第１の従来構成例である。この従来例は、ｎ個の抵抗Ｒ
1 、Ｒ2 、……Ｒn を直列接続した抵抗ストリング６の
両端にアナログ入力電圧ＶINを与え、各抵抗の接続点に
生じた分圧電圧を、デコーダ７の出力に応じて１個だけ
がオンするスイッチＳ1 、Ｓ2 、……Ｓn を介してアナ
ログ出力電圧ＶOUT として取り出すものである。ＶINを
含むｎ種の電圧の１つが制御信号に応じて選択されＶ
OUT になる。電圧の可変ステップ数は、抵抗及びスイッ
チの数（ｎ）に依存する。
第１の従来構成例である。この従来例は、ｎ個の抵抗Ｒ
1 、Ｒ2 、……Ｒn を直列接続した抵抗ストリング６の
両端にアナログ入力電圧ＶINを与え、各抵抗の接続点に
生じた分圧電圧を、デコーダ７の出力に応じて１個だけ
がオンするスイッチＳ1 、Ｓ2 、……Ｓn を介してアナ
ログ出力電圧ＶOUT として取り出すものである。ＶINを
含むｎ種の電圧の１つが制御信号に応じて選択されＶ
OUT になる。電圧の可変ステップ数は、抵抗及びスイッ
チの数（ｎ）に依存する。
【０００６】図１２は、ディジタル制御可変利得回路の
第２の従来構成例である。この従来例は、ｎ個の抵抗Ｒ
11、Ｒ12、……Ｒ1nを直列接続した第１の抵抗ストリン
グ８と、ｎ個のスイッチＳ11、Ｓ12、……Ｓ1nとからな
る前段部９に、高低２つの電源（＋Ｖ、−Ｖ）で動作す
るオペアンプ１０と、ｎ個のスイッチＳ21、Ｓ22、……
Ｓ2nと、第２の抵抗ストリング１１とからなる後段部１
２を接続するもので、第２の抵抗ストリング１１は、ｎ
個の抵抗Ｒ21、Ｒ22、……Ｒ2nを直列接続して構成す
る。
第２の従来構成例である。この従来例は、ｎ個の抵抗Ｒ
11、Ｒ12、……Ｒ1nを直列接続した第１の抵抗ストリン
グ８と、ｎ個のスイッチＳ11、Ｓ12、……Ｓ1nとからな
る前段部９に、高低２つの電源（＋Ｖ、−Ｖ）で動作す
るオペアンプ１０と、ｎ個のスイッチＳ21、Ｓ22、……
Ｓ2nと、第２の抵抗ストリング１１とからなる後段部１
２を接続するもので、第２の抵抗ストリング１１は、ｎ
個の抵抗Ｒ21、Ｒ22、……Ｒ2nを直列接続して構成す
る。
【０００７】この第２の従来例によれば、前段部９でＶ
INを減衰させた後、さらに、後段部１２でも減衰させる
ことができ、電圧の可変ステップ数を、前段部の可変ス
テップ数と後段部の可変ステップ数の積に相当させるこ
とができる。
INを減衰させた後、さらに、後段部１２でも減衰させる
ことができ、電圧の可変ステップ数を、前段部の可変ス
テップ数と後段部の可変ステップ数の積に相当させるこ
とができる。
【０００８】
【発明が解決しようとする課題】前記第１の従来例にあ
っては、電圧の可変ステップ数が抵抗及びスイッチの数
（ｎ）に依存する構成となっていたため、制御分解能に
比例して回路規模が大きくなるといった問題点（以下、
第１の問題点）があった。前記第２の従来例にあって
は、オペアンプ１０の非反転入力（＋入力）に前段部９
の出力が与えられると共に、同オペアンプ１０の反転入
力（−入力）に第２の抵抗ストリング１１からの電圧が
与えられる構成となっていたため、例えば、低電圧電源
（例えば２Ｖ電源）で動作させた場合に、オペアンプ１
０の動作点が許容動作範囲※から外れてしまうといった
問題点（以下、第２の問題点）があった。
っては、電圧の可変ステップ数が抵抗及びスイッチの数
（ｎ）に依存する構成となっていたため、制御分解能に
比例して回路規模が大きくなるといった問題点（以下、
第１の問題点）があった。前記第２の従来例にあって
は、オペアンプ１０の非反転入力（＋入力）に前段部９
の出力が与えられると共に、同オペアンプ１０の反転入
力（−入力）に第２の抵抗ストリング１１からの電圧が
与えられる構成となっていたため、例えば、低電圧電源
（例えば２Ｖ電源）で動作させた場合に、オペアンプ１
０の動作点が許容動作範囲※から外れてしまうといった
問題点（以下、第２の問題点）があった。
【０００９】※一般的にオペアンプの許容動作範囲は、
高電位側電源電圧＋Ｖから約１Ｖ程度下がった電位と、
低電位側電源電圧−Ｖから約１Ｖ程度上がった電位との
間で与えられる。例えば＋Ｖを５Ｖ、−Ｖを０Ｖとする
と、およそ３Ｖが動作許容範囲となる。従って、２Ｖ程
度の低電源電源で動作させた場合には、電源電圧のほぼ
中間電位に相当するきわめて狭い幅の動作範囲しか得ら
れない。 ［目的］本発明の第１の目的は、回路規模を増大するこ
となく制御分解能を向上することにあり、また、本発明
の第２の目的は、低電圧電源で動作させた場合のオペア
ンプの動作安定性を保証することにある。
高電位側電源電圧＋Ｖから約１Ｖ程度下がった電位と、
低電位側電源電圧−Ｖから約１Ｖ程度上がった電位との
間で与えられる。例えば＋Ｖを５Ｖ、−Ｖを０Ｖとする
と、およそ３Ｖが動作許容範囲となる。従って、２Ｖ程
度の低電源電源で動作させた場合には、電源電圧のほぼ
中間電位に相当するきわめて狭い幅の動作範囲しか得ら
れない。 ［目的］本発明の第１の目的は、回路規模を増大するこ
となく制御分解能を向上することにあり、また、本発明
の第２の目的は、低電圧電源で動作させた場合のオペア
ンプの動作安定性を保証することにある。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
上記第１の目的を達成するためその原理構成を図１に示
すように、第１の抵抗ストリング２０の両端にアナログ
入力電圧ＶINを与え、該第１の抵抗ストリング２０の各
部に生じた電圧を、第１のディジタル制御信号ＤC1に応
じて選択的にオン／オフする第１のスイッチ群２１によ
って取り出し、該取り出した電圧ＶA1を第２の抵抗スト
リング２２の両端に与え、該第２の抵抗ストリング２２
の各部に生じた電圧を第２のディジタル制御信号ＤC2に
応じて選択的にオン／オフする第２のスイッチ群２３に
よって取り出してアナログ出力電圧ＶOUT とすることを
特徴とする。
上記第１の目的を達成するためその原理構成を図１に示
すように、第１の抵抗ストリング２０の両端にアナログ
入力電圧ＶINを与え、該第１の抵抗ストリング２０の各
部に生じた電圧を、第１のディジタル制御信号ＤC1に応
じて選択的にオン／オフする第１のスイッチ群２１によ
って取り出し、該取り出した電圧ＶA1を第２の抵抗スト
リング２２の両端に与え、該第２の抵抗ストリング２２
の各部に生じた電圧を第２のディジタル制御信号ＤC2に
応じて選択的にオン／オフする第２のスイッチ群２３に
よって取り出してアナログ出力電圧ＶOUT とすることを
特徴とする。
【００１１】請求項２記載の発明は、上記第２の目的を
達成するためその原理構成を図２に示すように、抵抗ス
トリング３０の両端にアナログ入力電圧ＶIN を与え、
該抵抗ストリング３０の各部に生じた電圧を第１のディ
ジタル制御信号ＤC11 に応じて選択的にオン／オフする
スイッチ群３１によって取り出し、該取り出した電圧Ｖ
A11 を入力抵抗３２を通してオペアンプ３３の反転入力
に与え、該オペアンプ３３の出力からアナログ出力電圧
ＶOUT を取り出すと共に、該オペアンプ３３の非反転入
力に電源電圧＋Ｖ、−Ｖの中間電位に相当する基準電圧
ＶR を与え、且つ、該オペアンプ３３のフィードバック
抵抗３４の値を第２のディジタル制御信号ＤC12 に応じ
て変更し得るように構成したことを特徴とする。
達成するためその原理構成を図２に示すように、抵抗ス
トリング３０の両端にアナログ入力電圧ＶIN を与え、
該抵抗ストリング３０の各部に生じた電圧を第１のディ
ジタル制御信号ＤC11 に応じて選択的にオン／オフする
スイッチ群３１によって取り出し、該取り出した電圧Ｖ
A11 を入力抵抗３２を通してオペアンプ３３の反転入力
に与え、該オペアンプ３３の出力からアナログ出力電圧
ＶOUT を取り出すと共に、該オペアンプ３３の非反転入
力に電源電圧＋Ｖ、−Ｖの中間電位に相当する基準電圧
ＶR を与え、且つ、該オペアンプ３３のフィードバック
抵抗３４の値を第２のディジタル制御信号ＤC12 に応じ
て変更し得るように構成したことを特徴とする。
【００１２】
【作用】図３は、請求項１記載の発明の作用説明図であ
る。Ｒ20A 及びＲ20B は、第１のディジタル制御信号Ｄ
C1によって選択された第１の抵抗ストリング２０の分圧
抵抗の値を模式的に表し、また、Ｒ22A 及びＲ22B は、
第２のディジタル制御信号ＤC2によって選択された第２
の抵抗ストリング２２の分圧抵抗の値を模式的に表して
いる。これら分圧抵抗と各電圧ＶIN、ＶA1、ＶOUT の関
係から、次式、が導き出される。
る。Ｒ20A 及びＲ20B は、第１のディジタル制御信号Ｄ
C1によって選択された第１の抵抗ストリング２０の分圧
抵抗の値を模式的に表し、また、Ｒ22A 及びＲ22B は、
第２のディジタル制御信号ＤC2によって選択された第２
の抵抗ストリング２２の分圧抵抗の値を模式的に表して
いる。これら分圧抵抗と各電圧ＶIN、ＶA1、ＶOUT の関
係から、次式、が導き出される。
【００１３】 ＶA1／ＶIN＝｛Ｒ20B （Ｒ22A ＋Ｒ22B ）｝ ／｛Ｒ20A （Ｒ20B ＋Ｒ22A ＋Ｒ22B ） ＋Ｒ20B （Ｒ22A ＋Ｒ22B ）｝ …… ＶOUT ／ＶIN＝｛Ｒ22B ／（Ｒ22A ＋Ｒ22B ）｝ＶA1／ＶIN ＝Ｒ20B ×Ｒ22B ／｛Ｒ20A （Ｒ20B ＋Ｒ22A ＋Ｒ22B ） ＋Ｒ20B （Ｒ22A ＋Ｒ22B ）｝ …… 式から理解されるように、電圧ＶA1は、第２の抵抗ス
トリング２２の総抵抗値（Ｒ22A ＋Ｒ22B ）には依存す
るが、同第２の抵抗ストリング２２の分圧比には依存し
ない。すなわち、互いに関与しない独立の分圧比を第１
及び第２の抵抗ストリングの双方に設定できる。従っ
て、双方の分圧数の積に相当する多段階の電圧可変ステ
ップ数を得ることができ、回路規模を増大することなく
制御分解能を向上することができる。
トリング２２の総抵抗値（Ｒ22A ＋Ｒ22B ）には依存す
るが、同第２の抵抗ストリング２２の分圧比には依存し
ない。すなわち、互いに関与しない独立の分圧比を第１
及び第２の抵抗ストリングの双方に設定できる。従っ
て、双方の分圧数の積に相当する多段階の電圧可変ステ
ップ数を得ることができ、回路規模を増大することなく
制御分解能を向上することができる。
【００１４】図４は、請求項１記載の発明の作用説明図
である。Ｒ30A 及びＲ30B は、第１のディジタル制御信
号ＤC11 によって選択された抵抗ストリング３０の分圧
抵抗の値を模式的に表し、また、Ｒ32は、オペアンプ３
３の入力抵抗の値を模式的に表し、さらに、Ｒ34は、第
２のディジタル制御信号ＤC12によって選択されたオペ
アンプ３３のフィードバック抵抗の値を模式的に表して
いる。これらの各抵抗と各電圧ＶIN、ＶA11 、ＶOUT の
関係から、次式、が導き出される。
である。Ｒ30A 及びＲ30B は、第１のディジタル制御信
号ＤC11 によって選択された抵抗ストリング３０の分圧
抵抗の値を模式的に表し、また、Ｒ32は、オペアンプ３
３の入力抵抗の値を模式的に表し、さらに、Ｒ34は、第
２のディジタル制御信号ＤC12によって選択されたオペ
アンプ３３のフィードバック抵抗の値を模式的に表して
いる。これらの各抵抗と各電圧ＶIN、ＶA11 、ＶOUT の
関係から、次式、が導き出される。
【００１５】 ＶA／ＶIN＝Ｒ30B ×Ｒ32 ／｛Ｒ30A （Ｒ30B ＋Ｒ32）＋Ｒ30B ×Ｒ32｝ …… ＶOUT ／ＶIN＝−（Ｒ34／Ｒ32）ＶA／ＶIN ＝−Ｒ30B ×Ｒ34 ／｛Ｒ30A （Ｒ30B ＋Ｒ32）＋Ｒ30B ×Ｒ32｝ …… 式から理解されるように、電圧ＶA11 は、オペアンプ
３３の入力抵抗３２の値（Ｒ32）には依存するが、同オ
ペアンプ３３のフィードバック抵抗３４の値（Ｒ34）に
は依存しない。すなわち、互いに関与しない独立の分圧
比を抵抗ストリング３０とフィードバック抵抗３４の双
方に設定できる。従って、双方の分圧数の積に相当する
多段階の電圧可変ステップ数を得ることができ、回路規
模を増大することなく制御分解能を向上することができ
る。しかも、この請求項２記載の発明では、オペアンプ
３３の動作点が、電源電圧＋Ｖ、−Ｖの中間電位に相当
する基準電圧ＶR で与えられるため、低電圧電源で動作
させた場合の動作可能範囲（狭い）から外れることはな
い。
３３の入力抵抗３２の値（Ｒ32）には依存するが、同オ
ペアンプ３３のフィードバック抵抗３４の値（Ｒ34）に
は依存しない。すなわち、互いに関与しない独立の分圧
比を抵抗ストリング３０とフィードバック抵抗３４の双
方に設定できる。従って、双方の分圧数の積に相当する
多段階の電圧可変ステップ数を得ることができ、回路規
模を増大することなく制御分解能を向上することができ
る。しかも、この請求項２記載の発明では、オペアンプ
３３の動作点が、電源電圧＋Ｖ、−Ｖの中間電位に相当
する基準電圧ＶR で与えられるため、低電圧電源で動作
させた場合の動作可能範囲（狭い）から外れることはな
い。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図５〜図７は請求項１の発明に係るディジタル制
御可変利得回路の一実施例を示す図である。まず、構成
を説明する。図５において、４０は第１の抵抗ストリン
グ、５０は第１のスイッチ群、６０は第２の抵抗ストリ
ング、７０は第２のスイッチ群である。
する。図５〜図７は請求項１の発明に係るディジタル制
御可変利得回路の一実施例を示す図である。まず、構成
を説明する。図５において、４０は第１の抵抗ストリン
グ、５０は第１のスイッチ群、６０は第２の抵抗ストリ
ング、７０は第２のスイッチ群である。
【００１７】第１の抵抗ストリング４０は、８個の抵抗
Ｒ41、Ｒ42、……、Ｒ48を直列に接続してその両端にア
ナログ入力電圧ＶINを与えて構成し、第１のスイッチ群
５０は、８個のスイッチＳ51、Ｓ52、……、Ｓ58のそれ
ぞれの一端を上記第１の抵抗ストリング４０の各部に接
続すると共に、それぞれの他端を共通に接続して構成す
る。
Ｒ41、Ｒ42、……、Ｒ48を直列に接続してその両端にア
ナログ入力電圧ＶINを与えて構成し、第１のスイッチ群
５０は、８個のスイッチＳ51、Ｓ52、……、Ｓ58のそれ
ぞれの一端を上記第１の抵抗ストリング４０の各部に接
続すると共に、それぞれの他端を共通に接続して構成す
る。
【００１８】また、第２の抵抗ストリング６０は、８個
の抵抗Ｒ61、Ｒ62、……、Ｒ68を直列に接続してその両
端に、上記第１のスイッチ群５０で選択された第１の抵
抗ストリング４０からの電圧ＶA41 を与えて構成し、第
２のスイッチ群７０は、８個のスイッチＳ71、Ｓ72、…
…、Ｓ78のそれぞれの一端を上記第２の抵抗ストリング
６０の各部に接続すると共に、それぞれの他端を共通に
接続して構成する。
の抵抗Ｒ61、Ｒ62、……、Ｒ68を直列に接続してその両
端に、上記第１のスイッチ群５０で選択された第１の抵
抗ストリング４０からの電圧ＶA41 を与えて構成し、第
２のスイッチ群７０は、８個のスイッチＳ71、Ｓ72、…
…、Ｓ78のそれぞれの一端を上記第２の抵抗ストリング
６０の各部に接続すると共に、それぞれの他端を共通に
接続して構成する。
【００１９】ここで、第１のスイッチ群５０を構成する
８個のスイッチは、第１のデコーダ回路８０からの信号
（８ビットのデコード信号）によって何れか１個だけが
オンするようにコントロールされ、同様に、第２のスイ
ッチ群７０を構成する８個のスイッチは、第２のデコー
ダ回路８１からの信号（８ビットのデコード信号）によ
って何れか１個だけがオンするようにコントロールされ
る。
８個のスイッチは、第１のデコーダ回路８０からの信号
（８ビットのデコード信号）によって何れか１個だけが
オンするようにコントロールされ、同様に、第２のスイ
ッチ群７０を構成する８個のスイッチは、第２のデコー
ダ回路８１からの信号（８ビットのデコード信号）によ
って何れか１個だけがオンするようにコントロールされ
る。
【００２０】なお、第１及び第２のデコーダ回路８０、
８１には、８ビットのデコード信号を作るのに必要な３
ビットずつのディジタル制御信号（Ｄ0 〜Ｄ2 、Ｄ3 〜
Ｄ5）が与えられている。Ｄ3 からＤ5 までのディジタ
ル制御信号（以下、第１のディジタル制御信号）及びＤ
0 からＤ2 までのディジタル制御信号（以下、第２のデ
ィジタル制御信号）は、例えば図外のコントロール回路
から与えられる。
８１には、８ビットのデコード信号を作るのに必要な３
ビットずつのディジタル制御信号（Ｄ0 〜Ｄ2 、Ｄ3 〜
Ｄ5）が与えられている。Ｄ3 からＤ5 までのディジタ
ル制御信号（以下、第１のディジタル制御信号）及びＤ
0 からＤ2 までのディジタル制御信号（以下、第２のデ
ィジタル制御信号）は、例えば図外のコントロール回路
から与えられる。
【００２１】図６は、第１及び第２のデコーダ回路８
０、８１に共通の回路図である。この図において、
Ｄi 、Ｄi+1 、Ｄi+2 は第１または第２のディジタル制
御信号の各ビットに対応している。すなわち、ｉ＝３と
すれば、第１のディジタル制御信号になり、ｉ＝０とす
れば、第２のディジタル制御信号になる。また、ＳX 、
ＳX+ 1 、ＳX+2 、……、ＳX+7 は、８ビットデコード信
号によってオン／オフされる各スイッチの符号に対応し
ている。すなわち、Ｘ＝５１とすれば、第１のスイッチ
群５０の各スイッチの符号（Ｓ51、Ｓ52、……）にな
り、Ｘ＝７１とすれば、第２のスイッチ群７０の各スイ
ッチの符号（Ｓ71、Ｓ72、……）になる。
０、８１に共通の回路図である。この図において、
Ｄi 、Ｄi+1 、Ｄi+2 は第１または第２のディジタル制
御信号の各ビットに対応している。すなわち、ｉ＝３と
すれば、第１のディジタル制御信号になり、ｉ＝０とす
れば、第２のディジタル制御信号になる。また、ＳX 、
ＳX+ 1 、ＳX+2 、……、ＳX+7 は、８ビットデコード信
号によってオン／オフされる各スイッチの符号に対応し
ている。すなわち、Ｘ＝５１とすれば、第１のスイッチ
群５０の各スイッチの符号（Ｓ51、Ｓ52、……）にな
り、Ｘ＝７１とすれば、第２のスイッチ群７０の各スイ
ッチの符号（Ｓ71、Ｓ72、……）になる。
【００２２】８２〜８４はＤi 、Ｄi+1 、Ｄi+2 の論理
を反転するインバータゲート、８５〜９２はＤi 、Ｄ
i+1 、Ｄi+2 やこれらの反転信号を所定の組み合せで入
力し、全ての入力がＨ論理のときに出力をＨ論理とする
３入力アンドゲートである。すなわち、図６の回路構成
によれば、Ｄi 、Ｄi+1 、Ｄi+2 が［１１１(2)］＝７
(10)のときにアンドゲート８５の出力がＨ論理になり
（ＳX がオン）、［１１０(2) ］＝６(10)のときにアン
ドゲート８６の出力がＨ論理になり（ＳX+1 がオン）、
［１０１(2) ］＝５(10)のときにアンドゲート８７の出
力がＨ論理になり（ＳX+2 がオン）、……、［０００
(2) ］＝５(10)のときにアンドゲート９２の出力がＨ論
理になる（ＳX+7 がオン）、といったデコード動作が得
られる。
を反転するインバータゲート、８５〜９２はＤi 、Ｄ
i+1 、Ｄi+2 やこれらの反転信号を所定の組み合せで入
力し、全ての入力がＨ論理のときに出力をＨ論理とする
３入力アンドゲートである。すなわち、図６の回路構成
によれば、Ｄi 、Ｄi+1 、Ｄi+2 が［１１１(2)］＝７
(10)のときにアンドゲート８５の出力がＨ論理になり
（ＳX がオン）、［１１０(2) ］＝６(10)のときにアン
ドゲート８６の出力がＨ論理になり（ＳX+1 がオン）、
［１０１(2) ］＝５(10)のときにアンドゲート８７の出
力がＨ論理になり（ＳX+2 がオン）、……、［０００
(2) ］＝５(10)のときにアンドゲート９２の出力がＨ論
理になる（ＳX+7 がオン）、といったデコード動作が得
られる。
【００２３】次に、作用を説明する。今、第１の抵抗ス
トリング４０と第２の抵抗ストリング６０の各抵抗の値
を以下の通りに設定したとする。 ---------------------------------- Ｒ41 → ３．５５ＫΩ Ｒ42 → ２．３７ＫΩ Ｒ43 → １．５２ＫΩ Ｒ44 → ０．９５ＫΩ Ｒ45 → ０．６０ＫΩ Ｒ46 → ０．３８ＫΩ Ｒ47 → ０．２３ＫΩ Ｒ48 → ０．４０ＫΩ ----------------------------------- Ｒ61 → ５．６０ＫΩ Ｒ62 → ５．３０ＫΩ Ｒ63 → ５．００ＫΩ Ｒ64 → ４．７０ＫΩ Ｒ65 → ４．４０ＫΩ Ｒ66 → ４．２０ＫΩ Ｒ67 → ４．００ＫΩ Ｒ68 →６６．８０ＫΩ ----------------------------------- 上記のように設定すると、第１の抵抗ストリング４０と
第２の抵抗ストリング６０の各抵抗値を対数的に配列す
ることができ、これにより、アナログ入力電圧ＶINとア
ナログ出力電圧ＶOUT の間に、０．５ｄＢステップ幅で
０ｄＢから−３１．５ｄＢまでの範囲の減衰を与えるこ
とができる。なお、単調増加性を保証するためには、第
１の抵抗ストリング４０の抵抗の一端の電圧と該抵抗を
介した他端の電圧との比が所定値となるように設定し、
且つ、第２の抵抗ストリング６０の両端の電圧の比が前
記所定値で、抵抗の一端の電圧と抵抗を介した他端の電
圧との比が等しくなるように設定すればよい。
トリング４０と第２の抵抗ストリング６０の各抵抗の値
を以下の通りに設定したとする。 ---------------------------------- Ｒ41 → ３．５５ＫΩ Ｒ42 → ２．３７ＫΩ Ｒ43 → １．５２ＫΩ Ｒ44 → ０．９５ＫΩ Ｒ45 → ０．６０ＫΩ Ｒ46 → ０．３８ＫΩ Ｒ47 → ０．２３ＫΩ Ｒ48 → ０．４０ＫΩ ----------------------------------- Ｒ61 → ５．６０ＫΩ Ｒ62 → ５．３０ＫΩ Ｒ63 → ５．００ＫΩ Ｒ64 → ４．７０ＫΩ Ｒ65 → ４．４０ＫΩ Ｒ66 → ４．２０ＫΩ Ｒ67 → ４．００ＫΩ Ｒ68 →６６．８０ＫΩ ----------------------------------- 上記のように設定すると、第１の抵抗ストリング４０と
第２の抵抗ストリング６０の各抵抗値を対数的に配列す
ることができ、これにより、アナログ入力電圧ＶINとア
ナログ出力電圧ＶOUT の間に、０．５ｄＢステップ幅で
０ｄＢから−３１．５ｄＢまでの範囲の減衰を与えるこ
とができる。なお、単調増加性を保証するためには、第
１の抵抗ストリング４０の抵抗の一端の電圧と該抵抗を
介した他端の電圧との比が所定値となるように設定し、
且つ、第２の抵抗ストリング６０の両端の電圧の比が前
記所定値で、抵抗の一端の電圧と抵抗を介した他端の電
圧との比が等しくなるように設定すればよい。
【００２４】図７は、第１及び第２のディジタル制御信
号の内容、その内容に応じてオンするスイッチ、及び、
各抵抗ストリング段による減衰量の対応表である。同図
（ａ）に示すように、第１のディジタル制御信号によっ
て選択される減衰量は、４ｄＢの大きなステップ幅で０
ｄＢから−２８ｄＢまでの範囲である。また、同図
（ｂ）に示すように、第２のディジタル制御信号によっ
て選択される減衰量は、０．５ｄＢの小さなステップ幅
で０ｄＢから−３．５ｄＢまでの範囲である。従って、
ＶINとＶOUT の間では、これらを合わせた０ｄＢから−
３１．５ｄＢまでの範囲の減衰量が得られる。しかも、
第１のディジタル制御信号による調整幅は４ｄＢと大き
く、一方、第２のディジタル制御信号による調整幅は
０．５ｄＢと小さいから、前者を減衰量の粗調整用に、
後者を減衰量の微調整用に使用することができる。
号の内容、その内容に応じてオンするスイッチ、及び、
各抵抗ストリング段による減衰量の対応表である。同図
（ａ）に示すように、第１のディジタル制御信号によっ
て選択される減衰量は、４ｄＢの大きなステップ幅で０
ｄＢから−２８ｄＢまでの範囲である。また、同図
（ｂ）に示すように、第２のディジタル制御信号によっ
て選択される減衰量は、０．５ｄＢの小さなステップ幅
で０ｄＢから−３．５ｄＢまでの範囲である。従って、
ＶINとＶOUT の間では、これらを合わせた０ｄＢから−
３１．５ｄＢまでの範囲の減衰量が得られる。しかも、
第１のディジタル制御信号による調整幅は４ｄＢと大き
く、一方、第２のディジタル制御信号による調整幅は
０．５ｄＢと小さいから、前者を減衰量の粗調整用に、
後者を減衰量の微調整用に使用することができる。
【００２５】なお、図５の第１のデコーダ回路８０に与
えるデータをＤ0 〜Ｄ2 とすると共に、第２のデコーダ
回路８１に与えるデータをＤ3 〜Ｄ5 とし、さらに、図
７（ａ）に記載のスイッチ番号（Ｓ51〜Ｓ58）と同図
（ｂ）に記載のスイッチ番号（Ｓ71〜Ｓ78）をそっくり
入れ替えれば、第１の抵抗ストリング４０および第１の
スイッチ群５０が０．５ｄＢステップの微調整用として
動作し、第２の抵抗ストリング６０および第２のスイッ
チ群７０が４ｄＢステップの粗調整用として動作する。
すなわち、この場合の微調整幅は、２０ｌｏｇ10（ＶA
／ＶIN ）で与えられ、粗調整幅は、２０ｌｏｇ10（Ｖ
OUT／ＶA）で与えられる。
えるデータをＤ0 〜Ｄ2 とすると共に、第２のデコーダ
回路８１に与えるデータをＤ3 〜Ｄ5 とし、さらに、図
７（ａ）に記載のスイッチ番号（Ｓ51〜Ｓ58）と同図
（ｂ）に記載のスイッチ番号（Ｓ71〜Ｓ78）をそっくり
入れ替えれば、第１の抵抗ストリング４０および第１の
スイッチ群５０が０．５ｄＢステップの微調整用として
動作し、第２の抵抗ストリング６０および第２のスイッ
チ群７０が４ｄＢステップの粗調整用として動作する。
すなわち、この場合の微調整幅は、２０ｌｏｇ10（ＶA
／ＶIN ）で与えられ、粗調整幅は、２０ｌｏｇ10（Ｖ
OUT／ＶA）で与えられる。
【００２６】以上のように、本実施例によれば、第１及
び第２のディジタル制御信号によって得られる減衰量
（アナログ信号に対するゲイン）を組み合せて使用でき
るため、回路規模を増大することなく、広範囲でしかも
高分解能のアナログ電圧可変制御を実現できる。なお、
第２の抵抗ストリング６０の総抵抗値は、入力インピー
ダンスの面から大き目に設定するのが望ましい。実施例
では、第１の抵抗ストリング４０の総抵抗値（１０Ｋ
Ω）の１０倍（１００ＫΩ）に設定している。この設定
例によれば、第１の抵抗群５０の一番上のスイッチＳ51
がオンしたときの入力インピーダンスは約９．１ｋΩと
なり、また、一番下のスイッチＳ58がオンしたときの入
力インピーダンスは約１０ＫΩとなる。すなわち、ゲイ
ン切り換えに伴う入力インピーダンスの変動を１０％程
度に抑えることができる。
び第２のディジタル制御信号によって得られる減衰量
（アナログ信号に対するゲイン）を組み合せて使用でき
るため、回路規模を増大することなく、広範囲でしかも
高分解能のアナログ電圧可変制御を実現できる。なお、
第２の抵抗ストリング６０の総抵抗値は、入力インピー
ダンスの面から大き目に設定するのが望ましい。実施例
では、第１の抵抗ストリング４０の総抵抗値（１０Ｋ
Ω）の１０倍（１００ＫΩ）に設定している。この設定
例によれば、第１の抵抗群５０の一番上のスイッチＳ51
がオンしたときの入力インピーダンスは約９．１ｋΩと
なり、また、一番下のスイッチＳ58がオンしたときの入
力インピーダンスは約１０ＫΩとなる。すなわち、ゲイ
ン切り換えに伴う入力インピーダンスの変動を１０％程
度に抑えることができる。
【００２７】図８〜図９は請求項２の発明に係るディジ
タル制御可変利得回路の一実施例を示す図である。ま
ず、構成を説明する。図８において、１００は第１の抵
抗ストリング、１１０は第１のスイッチ群、１２０はオ
ペアンプ１２１の入力抵抗、１３０は第２の抵抗ストリ
ング、１４０は第２のスイッチ群、１５０は第１のデコ
ーダ回路、１５１は第２のデコーダ回路である。
タル制御可変利得回路の一実施例を示す図である。ま
ず、構成を説明する。図８において、１００は第１の抵
抗ストリング、１１０は第１のスイッチ群、１２０はオ
ペアンプ１２１の入力抵抗、１３０は第２の抵抗ストリ
ング、１４０は第２のスイッチ群、１５０は第１のデコ
ーダ回路、１５１は第２のデコーダ回路である。
【００２８】第１の抵抗ストリング１００は、８個の抵
抗Ｒ101 、Ｒ102 、……、Ｒ108 を直列に接続してその
両端にアナログ入力電圧ＶINを与えて構成する。第１の
スイッチ群１１０は、８個のスイッチＳ111 、Ｓ112 、
……、Ｓ118 のそれぞれの一端を上記第１の抵抗ストリ
ング１００の各部に接続すると共に、それぞれの他端を
共通に接続し、さらに、入力抵抗１２０を介してオペア
ンプ１２１の反転入力（−入力）に接続して構成する。
オペアンプ１２１は高電位側電源＋Ｖと低電位側電源−
Ｖの２電源で動作し、これらの２電源のほぼ中間電位に
相当する基準電圧ＶR （例えば０Ｖ）が非反転入力（＋
入力）に与えられている。すなわち、オペアンプ１２１
は、電源電圧に拘らずその動作点を常に基準電圧ＶR に
維持する。
抗Ｒ101 、Ｒ102 、……、Ｒ108 を直列に接続してその
両端にアナログ入力電圧ＶINを与えて構成する。第１の
スイッチ群１１０は、８個のスイッチＳ111 、Ｓ112 、
……、Ｓ118 のそれぞれの一端を上記第１の抵抗ストリ
ング１００の各部に接続すると共に、それぞれの他端を
共通に接続し、さらに、入力抵抗１２０を介してオペア
ンプ１２１の反転入力（−入力）に接続して構成する。
オペアンプ１２１は高電位側電源＋Ｖと低電位側電源−
Ｖの２電源で動作し、これらの２電源のほぼ中間電位に
相当する基準電圧ＶR （例えば０Ｖ）が非反転入力（＋
入力）に与えられている。すなわち、オペアンプ１２１
は、電源電圧に拘らずその動作点を常に基準電圧ＶR に
維持する。
【００２９】第２の抵抗ストリング１３０は、８個の抵
抗Ｒ131 、Ｒ132 、……、Ｒ138 を直列に接続し、その
両端をオペアンプ１２１の入出力に接続して構成する。
第２のスイッチ群１４０は、８個のスイッチＳ141 、Ｓ
142 、……、Ｓ148 のそれぞれの一端を上記第２の抵抗
ストリング１３０の各部に接続すると共に、それぞれの
他端を共通に接続して構成する。従って、第１の抵抗ス
トリング１３０は、オペアンプ１２１のフィードバック
抵抗（帰還抵抗）そのものであり、また、第２のスイッ
チ群１４０は、該フィードバック抵抗の値を変更するた
めの手段である。
抗Ｒ131 、Ｒ132 、……、Ｒ138 を直列に接続し、その
両端をオペアンプ１２１の入出力に接続して構成する。
第２のスイッチ群１４０は、８個のスイッチＳ141 、Ｓ
142 、……、Ｓ148 のそれぞれの一端を上記第２の抵抗
ストリング１３０の各部に接続すると共に、それぞれの
他端を共通に接続して構成する。従って、第１の抵抗ス
トリング１３０は、オペアンプ１２１のフィードバック
抵抗（帰還抵抗）そのものであり、また、第２のスイッ
チ群１４０は、該フィードバック抵抗の値を変更するた
めの手段である。
【００３０】第１のスイッチ群１１０を構成する８個の
スイッチは、第１のデコーダ回路１５０からの信号（８
ビットのデコード信号）によって何れか１個だけがオン
するようにコントロールされる。同様に、第２のスイッ
チ群１４０を構成する８個のスイッチは、第２のデコー
ダ回路１５１からの信号（８ビットのデコード信号）に
よって何れか１個だけがオンするようにコントロールさ
れる。なお、第１及び第２のデコーダ回路１５０、１５
１は、前述のデコーダ回路８０、８１と同様の構成を有
しているため、デコーダ回路に関する説明は省略する。
スイッチは、第１のデコーダ回路１５０からの信号（８
ビットのデコード信号）によって何れか１個だけがオン
するようにコントロールされる。同様に、第２のスイッ
チ群１４０を構成する８個のスイッチは、第２のデコー
ダ回路１５１からの信号（８ビットのデコード信号）に
よって何れか１個だけがオンするようにコントロールさ
れる。なお、第１及び第２のデコーダ回路１５０、１５
１は、前述のデコーダ回路８０、８１と同様の構成を有
しているため、デコーダ回路に関する説明は省略する。
【００３１】このような構成において、第１のスイッチ
群１１０を構成する８個のスイッチは、第１のディジタ
ル制御信号Ｄ3 〜Ｄ5 に応じた８ビットデコード信号に
従って１個がオンし、これにより、入力アナログ信号Ｖ
INに所定の減衰量が与えられる。今、第１の抵抗ストリ
ング１００の各抵抗の値を以下のとおりとすると、４ｄ
Ｂの大きなステップ幅で０ｄＢから−２８ｄＢまでの範
囲の減衰量を与えることができる（図９（ａ）参照）。 ---------------------------------- Ｒ101 → ３．５５ＫΩ Ｒ102 → ２．３７ＫΩ Ｒ103 → １．５２ＫΩ Ｒ104 → ０．９５ＫΩ Ｒ105 → ０．６０ＫΩ Ｒ106 → ０．３８ＫΩ Ｒ107 → ０．２３ＫΩ Ｒ108 → ０．４０ＫΩ ----------------------------------- 減衰量が与えられたＶIN（図では電圧ＶA100 ）は、さ
らに、オペアンプ１２１によって所定の増幅率が与えら
れた後、アナログ出力電圧ＶOUT として取り出される。
オペアンプ１２１の増幅率は、第２のスイッチ群１４０
を構成する８個のスイッチを第２のディジタル制御信号
Ｄ0 〜Ｄ2 に応じた８ビットデコード信号に従って選択
的にオンさせることにより、多段階に変更することがで
きる。
群１１０を構成する８個のスイッチは、第１のディジタ
ル制御信号Ｄ3 〜Ｄ5 に応じた８ビットデコード信号に
従って１個がオンし、これにより、入力アナログ信号Ｖ
INに所定の減衰量が与えられる。今、第１の抵抗ストリ
ング１００の各抵抗の値を以下のとおりとすると、４ｄ
Ｂの大きなステップ幅で０ｄＢから−２８ｄＢまでの範
囲の減衰量を与えることができる（図９（ａ）参照）。 ---------------------------------- Ｒ101 → ３．５５ＫΩ Ｒ102 → ２．３７ＫΩ Ｒ103 → １．５２ＫΩ Ｒ104 → ０．９５ＫΩ Ｒ105 → ０．６０ＫΩ Ｒ106 → ０．３８ＫΩ Ｒ107 → ０．２３ＫΩ Ｒ108 → ０．４０ＫΩ ----------------------------------- 減衰量が与えられたＶIN（図では電圧ＶA100 ）は、さ
らに、オペアンプ１２１によって所定の増幅率が与えら
れた後、アナログ出力電圧ＶOUT として取り出される。
オペアンプ１２１の増幅率は、第２のスイッチ群１４０
を構成する８個のスイッチを第２のディジタル制御信号
Ｄ0 〜Ｄ2 に応じた８ビットデコード信号に従って選択
的にオンさせることにより、多段階に変更することがで
きる。
【００３２】今、第２の抵抗ストリング１３０の各抵抗
の値を以下のとおりとすると、上記増幅率を、０．５ｄ
Ｂの小さなステップ幅で０ｄＢから−３．５ｄＢまでの
範囲で変化させることができる（図９（ｂ）参照）。 ----------------------------------- Ｒ131 → ５．６０ＫΩ Ｒ132 → ５．３０ＫΩ Ｒ133 → ５．００ＫΩ Ｒ134 → ４．７０ＫΩ Ｒ135 → ４．４０ＫΩ Ｒ136 → ４．２０ＫΩ Ｒ137 → ４．００ＫΩ Ｒ138 →６６．８０ＫΩ ----------------------------------- 従って、以上の構成によれば、ＶINとＶOUT の間に、
０．５ｄＢステップ幅で０ｄＢから−３１．５ｄＢまで
の大きな範囲の減衰量が得られる他、オペアンプ１２１
の動作点が２電源電圧＋Ｖ、−Ｖの中間電位に相当する
基準電圧ＶR に維持されるので、例えば低電源電圧で動
作させる場合の動作許容問題、すなわち狭い動作範囲か
ら外れやすくなるといった問題を解決でき、低電圧動作
時におけるオペアンプの動作安定性を保証することがで
きる。
の値を以下のとおりとすると、上記増幅率を、０．５ｄ
Ｂの小さなステップ幅で０ｄＢから−３．５ｄＢまでの
範囲で変化させることができる（図９（ｂ）参照）。 ----------------------------------- Ｒ131 → ５．６０ＫΩ Ｒ132 → ５．３０ＫΩ Ｒ133 → ５．００ＫΩ Ｒ134 → ４．７０ＫΩ Ｒ135 → ４．４０ＫΩ Ｒ136 → ４．２０ＫΩ Ｒ137 → ４．００ＫΩ Ｒ138 →６６．８０ＫΩ ----------------------------------- 従って、以上の構成によれば、ＶINとＶOUT の間に、
０．５ｄＢステップ幅で０ｄＢから−３１．５ｄＢまで
の大きな範囲の減衰量が得られる他、オペアンプ１２１
の動作点が２電源電圧＋Ｖ、−Ｖの中間電位に相当する
基準電圧ＶR に維持されるので、例えば低電源電圧で動
作させる場合の動作許容問題、すなわち狭い動作範囲か
ら外れやすくなるといった問題を解決でき、低電圧動作
時におけるオペアンプの動作安定性を保証することがで
きる。
【００３３】
【発明の効果】請求項１記載の発明によれば、回路規模
を増大することなく制御分解能を向上することができ、
また、請求項２記載の発明によれば、低電圧電源で動作
させた場合のオペアンプの動作安定性を保証することが
できる。
を増大することなく制御分解能を向上することができ、
また、請求項２記載の発明によれば、低電圧電源で動作
させた場合のオペアンプの動作安定性を保証することが
できる。
【図１】請求項１記載の発明の原理図である。
【図２】請求項２記載の発明の原理図である。
【図３】請求項１記載の発明の作用説明図である。
【図４】請求項２記載の発明の作用説明図である。
【図５】請求項１記載の発明の一実施例構成図である。
【図６】第１及び第２のデコーダ回路の構成図である。
【図７】第１及び第２のディジタル制御信号の内容、そ
の内容に応じてオンするスイッチ及び各抵抗ストリング
段による減衰量の対応図である。
の内容に応じてオンするスイッチ及び各抵抗ストリング
段による減衰量の対応図である。
【図８】請求項２記載の発明の一実施例構成図である。
【図９】第１及び第２のディジタル制御信号の内容、そ
の内容に応じてオンするスイッチ及び各抵抗ストリング
段による減衰量の対応図である。
の内容に応じてオンするスイッチ及び各抵抗ストリング
段による減衰量の対応図である。
【図１０】ディジタル制御可変利得回路の一般的な使用
例を示す図である。
例を示す図である。
【図１１】ディジタル制御可変利得回路の第１の従来構
成図である。
成図である。
【図１２】ディジタル制御可変利得回路の第２の従来構
成図である。
成図である。
ＶIN：アナログ入力電圧 ＶOUT ：アナログ出力電圧 ＤC1：第１のディジタル制御信号 ＤC2：第２のディジタル制御信号 ２０：第１の抵抗ストリング ２１：第１のスイッチ群 ２２：第２の抵抗ストリング ２３：第２のスイッチ群 ３０：抵抗ストリング ＋Ｖ、−Ｖ：電源電圧 ＶR ：基準電圧 ＤC11 ：第１のディジタル制御信号 ＤC12 ：第２のディジタル制御信号 ３１：スイッチ群 ３２：入力抵抗 ３３：オペアンプ ３４：フィードバック抵抗
Claims (3)
- 【請求項１】第１の抵抗ストリングの両端にアナログ入
力電圧を与え、 該第１の抵抗ストリングの各部に生じた電圧を第１のデ
ィジタル制御信号に応じて選択的に取り出し、 該取り出した電圧を第２の抵抗ストリングの両端に与
え、 該第２の抵抗ストリングの各部に生じた電圧を第２のデ
ィジタル制御信号に応じて選択的に取り出してアナログ
出力電圧とすることを特徴とするディジタル制御可変利
得回路。 - 【請求項２】抵抗ストリングの両端にアナログ入力電圧
を与え、 該抵抗ストリングの各部に生じた電圧を第１のディジタ
ル制御信号に応じて選択的に取り出し、 該取り出した電圧を入力抵抗を通してオペアンプの反転
入力に与え、 該オペアンプの出力からアナログ出力電圧を取り出すと
共に、 該オペアンプの非反転入力に電源電圧の中間電位に相当
する基準電圧を与え、 且つ、該オペアンプのフィードバック抵抗の値を第２の
ディジタル制御信号に応じて変更し得るように構成した
ことを特徴とするディジタル制御可変利得回路。 - 【請求項３】請求項１記載の第１の抵抗ストリングまた
は請求項２記載の抵抗ストリングは、抵抗の一端の電圧
と該抵抗を介した他端の電圧との比が所定値となるよう
に設定され、かつ請求項１記載の第２の抵抗ストリング
または請求項２記載のフィードバック抵抗は、その両端
の電圧の比が前記所定値で、抵抗の一端の電圧と抵抗を
介した他端の電圧との比が等しくなるように設定されて
いることを特徴とするディジタル制御可変利得回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127285A JPH05327376A (ja) | 1992-05-20 | 1992-05-20 | ディジタル制御可変利得回路 |
| US08/395,199 US5523721A (en) | 1992-05-20 | 1995-02-27 | Digitally controlled variable gain circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127285A JPH05327376A (ja) | 1992-05-20 | 1992-05-20 | ディジタル制御可変利得回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327376A true JPH05327376A (ja) | 1993-12-10 |
Family
ID=14956193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4127285A Pending JPH05327376A (ja) | 1992-05-20 | 1992-05-20 | ディジタル制御可変利得回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5523721A (ja) |
| JP (1) | JPH05327376A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006185930A (ja) * | 2003-12-24 | 2006-07-13 | Oki Electric Ind Co Ltd | 抵抗分割回路及びその製造方法 |
| JP2007158771A (ja) * | 2005-12-06 | 2007-06-21 | Denso Corp | 演算増幅回路 |
| KR100891221B1 (ko) * | 2001-11-16 | 2009-04-01 | 파나소닉 주식회사 | 가변이득 증폭기 및 필터회로 |
| JP2013187750A (ja) * | 2012-03-08 | 2013-09-19 | Asahi Kasei Electronics Co Ltd | 電子ボリューム回路及びその設計方法 |
| JP2016181579A (ja) * | 2015-03-24 | 2016-10-13 | 三菱電機株式会社 | 抵抗調整装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FR2749453B1 (fr) * | 1996-05-31 | 1998-09-04 | Sgs Thomson Microelectronics | Filtre audio analogique pour frequences aigues |
| DE19630393C2 (de) * | 1996-07-26 | 2000-05-11 | Sgs Thomson Microelectronics | Elektrische Signalverarbeitungsschaltung |
| US6259957B1 (en) * | 1997-04-04 | 2001-07-10 | Cirrus Logic, Inc. | Circuits and methods for implementing audio Codecs and systems using the same |
| JP3653171B2 (ja) * | 1998-03-09 | 2005-05-25 | 株式会社リコー | 可変ゲイン増幅装置 |
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