JP2016181579A - 抵抗調整装置 - Google Patents
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Abstract
【解決手段】L個の抵抗素子が直列に接続され、Lビットデジタル信号に対応して、直列抵抗値が可変される第1直列可変抵抗体と、M個の抵抗素子が直列に接続され、同様に直列抵抗値が可変される第2直列可変抵抗体を有し、第1直列可変抵抗体と第2直列可変抵抗体とが並列接続され、所望の抵抗値の入力に対して、第1直列可変抵抗体及び第2直列可変抵抗体用のデジタル信号を生成して、得られた並列抵抗体の並列合成抵抗値がフィードバックされるデジタル制御部を備え、前記デジタル制御部は、所望の抵抗値と前記並列合成抵抗値との差に基づき、前記第2直列可変抵抗体用のデジタル信号の下位ビット側から調整して所望の抵抗値を得るようにした。
【選択図】図1
Description
dc12を生成出力する。rv1、δrv1からdc11およびdc12を変換生成する方法として、所定の演算式に依る演算手段を用いるか、所定の係数変換値をルックアップテーブルに記憶させたアドレス参照手段が用いられる。
抵抗体の並列合成抵抗値が、前記所望の抵抗値を上回る最小の抵抗値となるように、前記第2直列可変抵抗体の抵抗値を可変させて保持させ、前記第2直列可変抵抗体の抵抗値を可変さて保持させた状態で、前記並列合成抵抗値がフィードバックされ、前記第1直列可変抵抗体の抵抗値の設定値を、前記第1直列可変抵抗体用のLビットデジタル信号の下位ビット側から調整して、前記並列抵抗体の並列合成抵抗値を前記所望の抵抗値に近づけるように構成したものである。
前記第1直列可変抵抗体の抵抗値をその取りうる最大の抵抗値に設定し、前記第1直列可変抵抗体の抵抗値をその取りうる最大の抵抗値に設定した状態で、前記直並列抵抗体の直並列合成抵抗値が、前記所望の抵抗値を上回る最小の抵抗値となるように、前記第2直列可変抵抗体の抵抗値を可変させて保持させ、前記第2直列可変抵抗体の抵抗値を可変さて保持させた状態で、前記直並列合成抵抗値がフィードバックされ、前記第1直列可変抵抗体の抵抗値の設定値を、前記第1直列可変抵抗体用のLビットデジタル信号の下位ビット側から調整して、前記直並列抵抗体の直並列合成抵抗値を前記所望の抵抗値に近づけるように構成したものである。
実施に当たって、所望の抵抗値を目指して微小調整時を行うとき、入力設定値r−reqに対して一意的に並列合成出力抵抗値が決定できるように、HRDRVの設定の入力方法を改善する。その手段として、HRDRV1の2つのDRV(DRV11,DRV12)に対して、同時に両DRVの抵抗値を変化させない方法・手段を採ることとする。具体的な手段としては以下の手順1、2による手段をとる。
手順2、手順1で決定した第2のDRVの抵抗値を変えずに、フィードバックされる並列合成抵抗値を見ながら第1のDRVの設定値を下位ビット側から1ずつ減少させ、前記並列合成抵抗値が所望の抵抗値に対して許容される誤差範囲内に到達するまで手順2を繰り返す。
定回路CNV10は、所望の抵抗値に対応する入力設定値r−reqと、端子T11−T12間の抵抗値を抵抗測定装置R−METERによって実測した抵抗実測値r−measを入力として、2つのDRVの設定値(dc11およびdc12)を生成出力する。
(a) 所望抵抗値に対応する入力設定値r−reqを設定する。
(b) DRV11の抵抗値rv11を設定可能な最大抵抗値rv11maxに定めた後、DRV12の抵抗値rv12を、フィードバックされた抵抗値を見ながら、前記rv
11maxとの並列合成抵抗値が入力設定値r−reqを超える最小値となるよう算出し設定する。以降、rv12は同一の設定値が選択される。
(c1・c2) ステップ(b)で算出したrv11とrv12を用いて2個のDRV(DRV11、DRV12)の抵抗値を設定する。
(d) 抵抗設定値の変更によりHRDRV1の出力抵抗値r−sysが変化する
(e) HRDRV1の出力抵抗値r−sysを抵抗測定装置R−METERを用いて実測し、抵抗実測値r−measを得る。
(f) 前記抵抗実測値r−measと入力設定値r−reqを比較し、調整が収束したか判定する。ここで△rは出力抵抗値r−sysの許容誤差である。
(g) (f)で収束しなかった場合、DRV11の直列抵抗値rv11をデジタル信号の下位ビット側から△rv11(例えば1ビット)減少させ、(c)に戻る。
この動作フローでは(b)で記したように、rv12は同一の設定値が選択され、rv11の変化によって出力抵抗値r−sysの微小変化を実現する。
rv11:DRV11の直列抵抗値
rv12:DRV12の直列抵抗値
△rv11 :rv11を1bit変化させた時の変化量
△r−sys :△rv11に対応する出力抵抗値r−sysの変化量
△r :rv11、rv12の並列合成抵抗値に対する所望の分解能
であれば良い。
に変形できる。これにより、rv12について、(11)式、(12)式の条件を得る。
図5は、この発明の実施の形態2に基づく抵抗調整装置を示す図である。図において、入力設定回路CNV20は、所望の設定信号r−reqを受けて,生成した2つのDRVの設定値(dc11およびdc12)を次のHRDRV1に伝える。同様に、生成した設定値dc13を、粗調整部RV20に伝える。HRDRV1は、実施の形態1と同様に、第1の直列可変抵抗体DRV11および第2の直列可変抵抗体DRV12の並列接続による出力抵抗値r−sysを生成する。次いで粗抵抗回路部RV20では、設定値dc13による粗抵抗値r−coarseが生成される。結局、HRDRV1と粗調整部RV20が直列接続されて直並列抵抗体を形成し、端子T22およびT12における、出力抵抗値は、Rsys+Rcoarseとなる。
って確保できることを示している。
SW11〜SW18:要素スイッチ
R11〜R18:要素抵抗
AR:アナログ回路部
DC:デジタル回路部
T11,T12:端子
HRDRV:高分解能デジタル入力並列可変抵抗体
HRDRV1:高分解能デジタル入力並列可変抵抗体(HRDRV)
DRV11:直列可変抵抗体
DRV12:直列可変抵抗体
CNV1, CNV10, CNV20:入力設定部
R-METER:抵抗測定装置
UL:上限線
LL:下限線
GR:左限境界線
RY:領域
r-meas:抵抗測定値
r−req:入力設定値
r−sys:出力抵抗値
rv11:DRV11の直列抵抗値
rv12:DRV12の直列抵抗値
rv11max:rv11の最大値
△rv11:rv11を1bit変化させた時の変化量
△rv12:rv12を1bit変化させた時の変化量
rv(a), rv(b) 並列合成抵抗値
rv1:並列合成抵抗値
dc11,dc12:設定値信号
δrv1:rv1の誤差
δrv11、δrv12:rv11,rv12の誤差
Claims (4)
- Lは正整数であり、L個の抵抗素子が直列に接続され、各抵抗素子には、それぞれ並列にスイッチが接続され、Lビットデジタル信号に対応して、前記スイッチがオンオフされて直列抵抗値が可変される第1直列可変抵抗体と、
Mは正整数であり、M個の抵抗素子が直列に接続され、各抵抗素子には、それぞれ並列にスイッチが接続され、Mビットデジタル信号に対応して、前記スイッチがオンオフされて直列抵抗値が可変される第2直列可変抵抗体とを有し、
前記第1直列可変抵抗体と前記第2直列可変抵抗体とが並列接続され、並列合成抵抗値を得る並列抵抗体、及び、
所望の抵抗値の入力に対して、
前記第1直列可変抵抗体用のLビットデジタル信号を生成し、このLビットデジタル信号を前記第1直列可変抵抗体に入力して、前記第1直列可変抵抗体の直列抵抗値を設定すると共に、
前記第2直列可変抵抗体用のMビットデジタル信号を生成し、このMビットデジタル信号を前記第2直列可変抵抗体に入力して、前記第2直列可変抵抗体の直列抵抗値を設定することにより、得られた前記並列抵抗体の並列合成抵抗値がフィードバックされるデジタル制御部を備え、
前記デジタル制御部は、前記所望の抵抗値の入力に対して、
前記第1直列可変抵抗体の抵抗値をその取りうる最大の抵抗値に設定し、
前記第1直列可変抵抗体の抵抗値をその取りうる最大の抵抗値に設定した状態で、前記並列抵抗体の並列合成抵抗値が、前記所望の抵抗値を上回る最小の抵抗値となるように、前記第2直列可変抵抗体の抵抗値を可変させて保持させ、
前記第2直列可変抵抗体の抵抗値を可変さて保持させた状態で、前記並列合成抵抗値がフィードバックされ、前記第1直列可変抵抗体の抵抗値の設定値を、前記第1直列可変抵抗体用のLビットデジタル信号の下位ビット側から調整して、前記並列抵抗体の並列合成抵抗値を前記所望の抵抗値に近づけるように構成した抵抗調整装置。 - 前記第1直列可変抵抗体の直列抵抗値をrv11とし、前記第2直列可変抵抗体の直列抵抗値をrv12とし、前記rv11を1bit変化させた時の変化量が△rv11であり、前記rv11の取りうる最大値がrv11maxであり、前記rv12を1bit変化させた時の変化量が△rv12であり、前記並列抵抗体の並列合成抵抗値に対する所望の分解能が△rである時、数式イは
- Lは正整数であり、L個の抵抗素子が直列に接続され、各抵抗素子には、それぞれ並列にスイッチが接続され、Lビットデジタル信号に対応して、対応する前記スイッチがオンオフされて直列抵抗値が可変される第1直列可変抵抗体と、
Mは正整数であり、M個の抵抗素子が直列に接続され、各抵抗素子には、それぞれ並列にスイッチが接続され、Mビットデジタル信号に対応して、対応する前記スイッチがオンオフされて直列抵抗値が可変される第2直列可変抵抗体とを有し、
前記第1直列可変抵抗体と前記第2直列可変抵抗体とが並列接続され、並列合成抵抗値を得る並列抵抗体、
Nは正整数であり、N個の抵抗素子が直列に接続され、各抵抗素子には、それぞれ並列にスイッチが接続され、Nビットデジタル信号に対応して、対応する前記スイッチがオンオフされて直列抵抗値が可変される第3直列可変抵抗体を備え、
前記第3直列可変抵抗体は前記並列抵抗体に直列接続され、直並列合成抵抗値を得る直並列抵抗体、及び
所望の抵抗値の入力に対して、
前記第1直列可変抵抗体用のLビットデジタル信号を生成し、このLビットデジタル信号を前記第1直列可変抵抗体に入力して、前記第1直列可変抵抗体の直列抵抗値を設定し、前記第2直列可変抵抗体用のMビットデジタル信号を生成し、このMビットデジタル信号を前記第2直列可変抵抗体に入力して、前記第2直列可変抵抗体の直列抵抗値を設定し、前記第3直列可変抵抗体用のNビットデジタル信号を生成し、このNビットデジタル信号を前記第3直列可変抵抗体に入力して、前記第3直列可変抵抗体の直列抵抗値を設定し、得られた前記直並列抵抗体の直並列合成抵抗値がフィードバックされるデジタル制御部を備え、
前記デジタル制御部は、前記所望の抵抗値の入力に対して、
前記並列抵抗体の並列合成抵抗値で調整され得る抵抗値を差し引いた残りの抵抗値に近い抵抗値となるように前記第3直列可変抵抗体の抵抗値を設定し、
前記第3直列可変抵抗体の抵抗値を設定した状態で、かつ
前記第1直列可変抵抗体の抵抗値をその取りうる最大の抵抗値に設定し、
前記第1直列可変抵抗体の抵抗値をその取りうる最大の抵抗値に設定した状態で、
前記直並列抵抗体の直並列合成抵抗値が、前記所望の抵抗値を上回る最小の抵抗値となるように、前記第2直列可変抵抗体の抵抗値を可変させて保持させ、
前記第2直列可変抵抗体の抵抗値を可変さて保持させた状態で、前記直並列合成抵抗値がフィードバックされ、前記第1直列可変抵抗体の抵抗値の設定値を、前記第1直列可変抵抗体用のLビットデジタル信号の下位ビット側から調整して、前記直並列抵抗体の直並列合成抵抗値を前記所望の抵抗値に近づけるように構成した抵抗調整装置。 - 前記第1直列可変抵抗体の直列抵抗値をrv11とし、前記第2直列可変抵抗体の直列抵抗値をrv12とし、前記rv11を1bit変化させた時の変化量が△rv11であり、前記rv11の取りうる最大値がrv11maxであり、前記rv12を1bit変化させた時の変化量が△rv12であり、前記並列抵抗体の並列合成抵抗値に対する所望の分解能が△rである時、数式ヘは
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