JP2020096233A - 可変抵抗回路 - Google Patents

Abstract

【課題】高精度かつ省面積な可変抵抗回路を提供する。【解決手段】可変抵抗回路１０は、ノード１１及び１２と；両ノード間でｎ列並列（ｎ≧３）に接続されており、それぞれ２ｉ−１ｒ（ｉ＝１、２、…、ｎ）のオン抵抗値を持つＳＷ１（１）〜（ｎ）と；ＳＷ１（１）〜（ｎ）とノード１２との間に接続されており、それぞれ２ｉ−１ｒのオン抵抗値を持つＳＷ２（１）〜（ｎ）と；ＳＷ１及び２に挟まれた位置で第ｊ列と第ｊ＋１列（ｊ＝１、２、…、ｎ−１）との間に接続されており、それぞれ２ｊｒ＋２ｊ−１ｒのオン抵抗値を持つＳＷ３（１）〜（ｎ−１）と；ＳＷ１及び２に挟まれた位置で第ｋ列と第ｋ＋１列（ただしｋ＝２、３、…、ｎ−１）との間に接続されており、それぞれ２ｋ−１ｒのオン抵抗値を持つスイッチＳＷ４（２）〜（ｎ−１）と；ｎビットのデジタル入力信号ＤＩＮに応じてＳＷ１〜４をオン／オフさせる制御部５を有する。【選択図】図３

Description

本明細書中に開示されている発明は、可変抵抗回路に関する。

従来、デジタル信号に応じて抵抗値を任意に調整することのできる可変抵抗回路が種々提案されている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１６−１８１５７９号公報

しかしながら、従来の可変抵抗回路では、精度や面積について改善の余地があった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、高精度かつ省面積な可変抵抗回路を提供することを目的とする。

そこで本明細書中に開示されている可変抵抗回路は、第１ノード及び第２ノードと；前記第１ノードと前記第２ノードとの間でｎ列並列（ただしｎは３以上の整数）に接続されており、それぞれ、２^ｉ−１ｒ（ただしｉ＝１、２、…、ｎ）のオン抵抗値を持つ第１列〜第ｎ列の第１スイッチと；第１列〜第ｎ列の第１スイッチと前記第２ノードとの間にそれぞれ接続されており、それぞれ、２^ｉ−１ｒのオン抵抗値を持つ第１列〜第ｎ列の第２スイッチと；前記第１スイッチと前記第２スイッチに挟まれた位置で、第ｊ列と第ｊ＋１列（ただしｊ＝１、２、…、ｎ−１）との間に接続されており、それぞれ、２^ｊｒ＋２^ｊ−１ｒのオン抵抗値を持つ第３スイッチと；前記第１スイッチと前記第２スイッチに挟まれた位置で、第ｋ列と第ｋ＋１列（ただしｋ＝２、３、…、ｎ−１）との間に接続されており、それぞれ、２^ｋ−１ｒのオン抵抗値を持つ第４スイッチと；ｎビットのデジタル入力信号に応じて前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、及び、前記第４スイッチをそれぞれオン／オフさせる制御部と；を有する構成（第１の構成）とされている。

また、上記第１の構成から成る可変抵抗回路において、前記制御部は、前記デジタル入力信号の第Ｐビットが第１論理値を取る最上位のビットであるとき、第Ｐ列の第１スイッチをオンして他列の第１スイッチをいずれもオフする構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る可変抵抗回路において、前記制御部は、前記デジタル入力信号の第Ｑビットが第１論理値を取る最下位のビットであるとき、第Ｑ列の第２スイッチをオンして他列の第２スイッチをいずれもオフする構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る可変抵抗回路において、前記制御部は、第ｊ列と第ｊ＋１列との間に接続された第３スイッチを、前記デジタル入力信号の第ｊビットが第１論理値を取るときにオンして第２論理値を取るときにオフする構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る可変抵抗回路において、前記制御部は、第ｋ列と第ｋ＋１列との間に接続された第４スイッチを、前記デジタル入力信号の第ｋビットが第１論理値を取るときにオフして第２論理値を取るときにオンする構成（第５の構成）にするとよい。

また、上記第１〜第５いずれかの構成から成る可変抵抗回路において、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、並びに、前記第４スイッチは、いずれもトランジスタである構成（第６の構成）にするとよい。

また、上記第１〜第６いずれかの構成から成る可変抵抗回路において、前記第１ノードと前記第２ノード相互間の総抵抗値は、前記デジタル入力信号のビット切替毎に２ｒ刻みで変化する構成（第７の構成）にするとよい。

また、上記第１〜第６いずれかの構成から成る可変抵抗回路は、第１列〜第ｎ列の第１スイッチ及び第２スイッチ相互間にそれぞれ接続されており、それぞれ、２^ｉ−１Ｒの抵抗値を持つ第１列〜第ｎ列の抵抗をさらに有し、第ｊ列と第ｊ＋１列との間に接続された第３スイッチは、第ｊ列の抵抗の高電位端と第ｊ＋１列の抵抗の低電位端との間に接続されており、第ｋ列と第ｋ＋１列との間に接続された第４スイッチは、第ｋ列の抵抗の低電位端と第ｋ＋１列の抵抗の低電位端との間に接続された構成（第８の構成）にするとよい。

また、上記第８の構成から成る可変抵抗回路において、前記第１ノードと前記第２ノード相互間の総抵抗値は、前記デジタル入力信号のビット切替毎にＲ＋２ｒ刻みで変化する構成（第９の構成）にするとよい。

また、本明細書中に開示されているオフセット設定回路は、オフセットリペア用の可変抵抗として、上記第１〜第９いずれかの構成から成る可変抵抗回路を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、高精度かつ省面積な可変抵抗回路を提供することが可能となる。

可変抵抗回路の比較例を示す図 比較例におけるデジタル入力信号と総抵抗値との関係を示す図 可変抵抗回路の第１実施形態を示す図 第１実施形態におけるデジタル入力信号とスイッチ状態との関係を示す図 第１実施形態におけるデジタル入力信号と総抵抗値との関係を示す図 可変抵抗回路の第２実施形態を示す図 第２実施形態におけるデジタル入力信号とスイッチ状態との関係を示す図 第２実施形態におけるデジタル入力信号と総抵抗値との関係を示す図 オフセット設定回路の一構成例を示す図

＜比較例＞
まず、可変抵抗回路の新規な実施形態の説明に先立ち、これと対比される比較例について簡単に説明しておく。図１は、可変抵抗回路の比較例を示す図である。本比較例の可変抵抗回路１００は、スイッチ１１０及び抵抗１１１を並列接続した第１並列段と、スイッチ１２０及び抵抗１２１〜１２２を並列接続した第２並列段と、スイッチ１３０及び抵抗１３１〜１３４を並列接続した第３並列段と、スイッチ１４０及び抵抗１４１〜１４８を並列接続した第４並列段と、を有し、これらをノード１０１とノード１０２との間に直列接続して成る。

なお、抵抗１１１、抵抗１２１〜１２２、抵抗１３１〜１３４、及び、抵抗１４１〜１４８は、いずれも同一の抵抗値（８Ｒ）を持つ。従って、抵抗１２１〜１２２の合成抵抗値は４Ｒ（＝８Ｒ／／２）であり、抵抗１３１〜１３４の合成抵抗値は２Ｒ（＝８Ｒ／／４）であり、抵抗１４１〜１４８の合成抵抗値はＲ（＝８Ｒ／／８）である。

また、可変抵抗回路１００は、４ビットのデジタル入力信号ＤＩＮに応じて、スイッチ１１０〜１４０をそれぞれオン／オフさせる制御部１５０を有する。例えば、ＤＩＮ＝１ｄ（０００１ｂ）であるときには、スイッチ１４０がオフされて他のスイッチがいずれもオンされる。このとき、各スイッチのオン抵抗値を０Ωと仮定すると、可変抵抗回路１００の合成抵抗値Ｒｔｏｔａｌ（＝ノード１０１及び１０２相互間の合成抵抗値）は、Ｒｔｏｔａｌ＝Ｒとなる。また、例えば、ＤＩＮ＝７ｄ（０１１１ｂ）であるときには、スイッチ１１０がオンされて他のスイッチがいずれもオフされる。このとき、Ｒｔｏｔａｌ＝７Ｒとなる。このようなスイッチ制御により、合成抵抗値Ｒｔｏｔａｌを１５段階に切り替えることが可能となる。

ただし、スイッチ１１０〜１４０それぞれのオン抵抗値は、実際には０Ωでない。そのため、合成抵抗値Ｒｔｏｔａｌには、図２のように、スイッチ１１０〜１４０それぞれのオン抵抗値に応じた誤差Δ（＝実際値（実線）と理想値（破線）との乖離）が生じる。誤差Δは、スイッチ１１０〜１４０それぞれのオン／オフ状態に応じて変動するので、デジタル入力信号ＤＩＮに対する合成抵抗値Ｒｔｏｔａｌの線形性を悪化させる要因となる。

なお、スイッチ１１０〜１４０として用いられるトランジスタを大型化すれば、それぞれのオン抵抗値を下げられるが、背反として可変抵抗回路１００の面積が大きくなってしまう。以下では、このような課題を解消することのできる新規な実施形態を提案する。

＜第１実施形態＞
図３は、可変抵抗回路の第１実施形態を示す図である。本実施形態の可変抵抗回路１０は、ノード１１と、ノード１２と、スイッチ１（１）〜１（ｎ）（ただしｎは３以上の整数）と、スイッチ２（１）〜２（ｎ）と、スイッチ３（１）〜３（ｎ−１）と、スイッチ４（２）〜４（ｎ−１）と、制御部５と、を有する。

スイッチ１（１）〜１（ｎ）それぞれの第１端は、いずれも、ノード１１に接続されている。スイッチ１（１）〜１（ｎ）それぞれの第２端は、それぞれ、スイッチ２（１）〜２（ｎ）それぞれの第１端に接続されている。スイッチ２（１）〜２（ｎ）それぞれの第２端は、いずれも、ノード１２に接続されている。

上記したスイッチ１（１）〜１（ｎ）は、ノード１１とノード１２との間でｎ列並列に接続された第１列〜第ｎ列の第１スイッチに相当する。なお、第ｉ列（ただし、ｉ＝１、２、…、ｎ）のスイッチ１（ｉ）は、２^ｉ−１ｒのオン抵抗値を持つ。例えば、スイッチ１（１）、１（２）及び１（３）のオン抵抗値は、それぞれ、１ｒ、２ｒ及び４ｒである。

また、スイッチ２（１）〜２（ｎ）は、スイッチ１（１）〜１（ｎ）とノード１２との間にそれぞれ接続された第１列〜第ｎ列の第２スイッチに相当する。なお、第ｉ列のスイッチ２（ｉ）は、２^ｉ−１ｒのオン抵抗値を持つ。例えば、スイッチ２（１）、２（２）及び２（３）のオン抵抗値は、それぞれ、１ｒ、２ｒ及び４ｒである。

スイッチ３（１）の第１端は、スイッチ１（２）及び２（２）相互間の接続ノードに接続されており、スイッチ３（１）の第２端は、スイッチ１（１）及び２（１）相互間の接続ノードに接続されている。スイッチ３（２）〜スイッチ３（ｎ−１）についても、これと同様である。

より一般化して述べると、スイッチ３（ｊ）（ただしｊ＝１、２、…、ｎ−１）の第１端は、スイッチ１（ｊ＋１）及び２（ｊ＋１）相互間の接続ノードに接続されており、スイッチ３（ｊ）の第２端は、スイッチ１（ｊ）及び２（ｊ）相互間の接続ノードに接続されている。

このスイッチ３（ｊ）は、スイッチ１及び２に挟まれた位置で、第ｊ列と第ｊ＋１列との間に接続された第３スイッチに相当する。なお、スイッチ３（ｊ）は、２^ｊｒ＋２^ｊ−１ｒのオン抵抗値を持つ。例えば、スイッチ３（１）、３（２）及び３（３）のオン抵抗値は、それぞれ、３ｒ（＝２ｒ＋１ｒ）、６ｒ（＝４ｒ＋２ｒ）、及び、１２ｒ（＝８ｒ＋４ｒ）である。

スイッチ４（２）の第１端は、スイッチ１（３）及び２（３）相互間の接続ノードに接続されており、スイッチ４（２）の第２端は、スイッチ１（２）及び２（２）相互間の接続ノードに接続されている。スイッチ４（３）〜スイッチ４（ｎ−１）についても、これと同様である。

より一般化して述べると、スイッチ４（ｋ）（ただしｋ＝２、３、…、ｎ−１）の第１端は、スイッチ１（ｋ＋１）及び２（ｋ＋１）相互間の接続ノードに接続されており、スイッチ４（ｋ）の第２端は、スイッチ１（ｋ）及び２（ｋ）相互間の接続ノードに接続されている。

このスイッチ４（ｋ）は、スイッチ１及び２に挟まれた位置で、第ｋ列と第ｋ＋１列との間に接続された第４スイッチに相当する。なお、スイッチ４（ｋ）は、２^ｋ−１ｒのオン抵抗値を持つ。例えば、スイッチ４（２）及び４（３）のオン抵抗値は、それぞれ、２ｒ及び４ｒである。

なお、スイッチ３及び４のペア性を鑑み、第１列と第２列との間にダミーのスイッチ４（１）を設けておき、これを常時オフとしてもよい。

上記のスイッチ１（１）〜１（ｎ）、スイッチ２（１）〜２（ｎ）、スイッチ３（１）〜３（ｎ−１）、並びに、スイッチ４（２）〜４（ｎ−１）は、いずれもトランジスタを用いて構成すればよい。

制御部５は、ｎビットのデジタル入力信号ＤＩＮに応じて、制御信号Ｓ１（１）〜Ｓ１（ｎ）、制御信号Ｓ２（１）〜Ｓ２（ｎ）、制御信号Ｓ３（１）〜Ｓ３（ｎ−１）、並びに、制御信号Ｓ４（２）〜Ｓ４（ｎ−１）を生成し、スイッチ１（１）〜１（ｎ）、スイッチ２（１）〜２（ｎ）、スイッチ３（１）〜３（ｎ−１）、並びに、スイッチ４（２）〜４（ｎ−１）をそれぞれオン／オフさせる。

以下、デジタル入力信号ＤＩＮのＬＳＢ［least significant bit］を第１ビットと定義し、ＭＳＢ［most significant bit］を第ｎビットと定義した上で、制御部５のスイッチ制御アルゴリズムについて詳述する。

スイッチ１（１）〜１（ｎ）のオン／オフ制御に着目すると、制御部５は、デジタル入力信号ＤＩＮの第Ｐビット（ただしＰは１、２、…、ｎのいずれか）が第１論理値（例えば論理値「１」）を取る最上位のビットであるとき、第Ｐ列のスイッチ１（Ｐ）をオンして他列のスイッチ１をいずれもオフする。

スイッチ２（１）〜２（ｎ）のオン／オフ制御に着目すると、制御部５は、デジタル入力信号ＤＩＮの第Ｑビット（ただしＱは１、２、…、ｎのいずれか）が第１論理値（例えば論理値「１」）を取る最下位のビットであるとき、第Ｑ列のスイッチ２（Ｑ）をオンして他列のスイッチ２をいずれもオフする。

スイッチ３（１）〜３（ｎ−１）のオン／オフ制御に着目すると、制御部５は、デジタル入力信号ＤＩＮの第ｊビットが第１論理値（例えば論理値「１」）を取るときにスイッチ３（ｊ）をオンし、第２論理値（例えば論理値「０」）を取るときにスイッチ３（ｊ）をオフする。

スイッチ４（２）〜４（ｎ−１）のオン／オフ制御に着目すると、制御部５は、デジタル入力信号ＤＩＮの第ｋビットが第１論理値（例えば論理値「１））を取るときにスイッチ４（ｋ）をオフし、第２論理値（例えば論理値「０」）を取るときにスイッチ４（ｋ）をオンする。

図４は、第１実施形態におけるデジタル入力信号ＤＩＮとスイッチ１〜４それぞれのオン／オフ状態及び合成抵抗値Ｒｔｏｔａｌとの関係を示す図である。なお、本図では、デジタル入力信号ＤＩＮを３ビットとし、スイッチ１（１）〜１（３）、スイッチ２（１）〜２（３）、スイッチ３（１）及び３（２）、並びに、スイッチ４（２）のオン／オフ状態が示されている。

ＤＩＮ＝１ｄ（００１ｂ）である場合、論理値「１」を取る最上位のビットは、第１ビットである。従って、制御部５は、スイッチ１（１）をオンしてスイッチ１（２）及び１（３）をいずれもオフする。また、ＤＩＮ＝１ｄ（００１ｂ）である場合、論理値「１」を取る最下位のビットは、第１ビットである。従って、制御部５は、スイッチ２（１）をオンしてスイッチ２（２）及び２（３）をいずれもオフする。従って、ノード１１及び１２相互間は、スイッチ１（１）及び２（１）を介して導通される。その結果、ノード１１及び１２相互間の合成抵抗値Ｒｔｏｔａｌは、２ｒ（＝１ｒ＋１ｒ）となる。なお、この場合、スイッチ３（１）及び３（２）、並びに、スイッチ４（２）のオン／オフ状態は不問であるが、先のスイッチ制御アルゴリズムに従うと、スイッチ３（１）及び４（２）がオンされ、スイッチ３（２）がオフされる。

ＤＩＮ＝２ｄ（０１０ｂ）である場合、論理値「１」を取る最上位のビットは、第２ビットである。従って、制御部５は、スイッチ１（２）をオンしてスイッチ１（１）及び１（３）をいずれもオフする。また、ＤＩＮ＝２ｄ（０１０ｂ）である場合、論理値「１」を取る最下位のビットは、第２ビットである。従って、制御部５は、スイッチ２（２）をオンしてスイッチ２（１）及び２（３）をいずれもオフする。従って、ノード１１及び１２相互間は、スイッチ１（２）及び２（２）を介して導通される。その結果、ノード１１及び１２相互間の合成抵抗値Ｒｔｏｔａｌは、４ｒ（＝２ｒ＋２ｒ）となる。なお、この場合、スイッチ３（１）及び３（２）、並びに、スイッチ４（２）のオン／オフ状態は不問であるが、先のスイッチ制御アルゴリズムに従うと、スイッチ３（２）がオンされ、スイッチ３（１）及び４（２）がオフされる。

ＤＩＮ＝３ｄ（０１１ｂ）である場合、論理値「１」を取る最上位のビットは、第２ビットである。従って、制御部５は、スイッチ１（２）をオンしてスイッチ１（１）及び１（３）をいずれもオフする。また、ＤＩＮ＝３ｄ（０１１ｂ）である場合、論理値「１」を取る最下位のビットは、第１ビットである。従って、制御部５は、スイッチ２（１）をオンして、スイッチ２（２）及び２（３）をいずれもオフする。また、デジタル入力信号ＤＩＮの第１ビットが論理値「１」なので、制御部５は、スイッチ３（１）をオンする。従って、ノード１１及び１２相互間は、スイッチ１（２）、３（１）及び２（１）を介して導通される。その結果、ノード１１及び１２相互間の合成抵抗値Ｒｔｏｔａｌは、６ｒ（＝２ｒ＋３ｒ＋１ｒ）となる。なお、この場合、スイッチ３（２）及び４（２）のオン／オフ状態は不問であるが、先のスイッチ制御アルゴリズムに従うと、スイッチ３（２）がオンされ、スイッチ４（２）がオフされる。

ＤＩＮ＝４ｄ（１００ｂ）である場合、論理値「１」を取る最上位のビットは、第３ビットである。従って、制御部５は、スイッチ１（３）をオンしてスイッチ１（１）及び１（２）をいずれもオフする。また、ＤＩＮ＝４ｄ（１００ｂ）である場合、論理値「１」を取る最下位のビットは、第３ビットである。従って、制御部５は、スイッチ２（３）をオンしてスイッチ２（１）及び２（２）をいずれもオフする。従って、ノード１１及び１２相互間は、スイッチ１（３）及び２（３）を介して導通される。その結果、ノード１１及び１２相互間の合成抵抗値Ｒｔｏｔａｌは、８ｒ（＝４ｒ＋４ｒ）となる。なお、この場合、スイッチ３（１）及び３（２）、並びに、スイッチ４（２）のオン／オフ状態は不問であるが、先のスイッチ制御アルゴリズムに従うと、スイッチ４（２）がオンされ、スイッチ３（１）及び３（２）がオフされる。

ＤＩＮ＝５ｄ（１０１ｂ）である場合、論理値「１」を取る最上位のビットは、第３ビットである。従って、制御部５は、スイッチ１（３）をオンしてスイッチ１（１）及び１（２）をいずれもオフする。また、ＤＩＮ＝５ｄ（１０１ｂ）である場合、論理値「１」を取る最下位のビットは、第１ビットである。従って、制御部５は、スイッチ２（１）をオンしてスイッチ２（２）及び２（３）をいずれもオフする。また、デジタル入力信号ＤＩＮの第１ビットが論理値「１」であり、第２ビットが論理値「０」であるので、制御部５は、スイッチ３（１）及び４（２）をオンしてスイッチ３（２）をオフする。従って、ノード１１及び１２相互間は、スイッチ１（３）、４（２）、３（１）及び２（１）を介して導通される。その結果、ノード１１及び１２相互間の合成抵抗値Ｒｔｏｔａｌは、１０ｒ（＝４ｒ＋２ｒ＋３ｒ＋１ｒ）となる。

ＤＩＮ＝６ｄ（１１０ｂ）である場合、論理値「１」を取る最上位のビットは、第３ビットである。従って、制御部５は、スイッチ１（３）をオンしてスイッチ１（１）及び１（２）をいずれもオフする。また、ＤＩＮ＝６ｄ（１１０ｂ）である場合、論理値「１」を取る最下位のビットは、第２ビットである。従って、制御部５は、スイッチ２（２）をオンして、スイッチ２（１）及び２（３）をいずれもオフする。また、デジタル入力信号ＤＩＮの第２ビットが論理値「１」なので、制御部５は、スイッチ３（２）をオンしてスイッチ４（２）をオフする。従って、ノード１１及び１２相互間は、スイッチ１（３）、３（２）及び２（２）を介して導通される。その結果、ノード１１及び１２相互間の合成抵抗値Ｒｔｏｔａｌは、１２ｒ（＝４ｒ＋６ｒ＋２ｒ）となる。なお、この場合、スイッチ３（１）のオン／オフ状態は不問であるが、先のスイッチ制御アルゴリズムに従うと、スイッチ３（１）がオフされる。

ＤＩＮ＝７ｄ（１１１ｂ）である場合、論理値「１」を取る最上位のビットは、第３ビットである。従って、制御部５は、スイッチ１（３）をオンしてスイッチ１（１）及び１（２）をいずれもオフする。また、ＤＩＮ＝７ｄ（１１１ｂ）である場合、論理値「１」を取る最下位のビットは、第１ビットである。従って、制御部５は、スイッチ２（１）をオンして、スイッチ２（２）及び２（３）をいずれもオフする。また、デジタル入力信号ＤＩＮの第１ビット及び第２ビットがいずれも論理値「１」なので、制御部５は、スイッチ３（１）及び３（２）をオンしてスイッチ４（２）をオフする。従って、ノード１１及び１２相互間は、スイッチ１（３）、３（２）、３（１）及び２（１）を介して導通される。その結果、ノード１１及び１２相互間の合成抵抗値Ｒｔｏｔａｌは、１４ｒ（＝４ｒ＋６ｒ＋３ｒ＋１ｒ）となる。

図５は、第１実施形態におけるデジタル入力信号ＤＩＮと合成抵抗値Ｒｔｏｔａｌとの関係を示す図である。本図で示したように、ノード１１及び１２相互間の合成抵抗値Ｒｔｏｔａｌは、先の比較例（図２）と異なり、デジタル入力信号ＤＩＮのビット切替毎（インクリメント毎）に、２ｒ刻みで誤差なく均一に変化する。このように、第１実施形態の可変抵抗回路１０であれば、合成抵抗値Ｒｔｏｔａｌの精度を高めることが可能となる。

また、第１実施形態の可変抵抗回路１０において、スイッチ１（１）〜１（ｎ）、スイッチ２（１）〜２（ｎ）、スイッチ３（１）〜３（ｎ−１）、及び、スイッチ４（２）〜４（ｎ−１）は、比較例（図２）のスイッチ１１０〜１４０と異なり、それぞれのオン抵抗値を下げる必要がなく、むしろ、所望の合成抵抗値Ｒｔｏｔａｌを得るべく、それぞれに適切なオン抵抗値が設定されている。そのため、各スイッチとして用いられるトランジスタのサイズについては、これを大幅に縮小することができる。さらに、第１実施形態の可変抵抗回路１０であれば、比較例（図２）で用いられていた多数の抵抗１１０、１２１〜１２２、１３１〜１３４、及び、１４１〜１４８も不要となる。以上より、可変抵抗回路１０の省面積化を実現することが可能となる。

＜第２実施形態＞
図６は、可変抵抗回路の第２実施形態を示す図である。本実施形態の可変抵抗回路１０は、先出の第１実施形態（図３）をベースとしつつ、スイッチ１（１）〜１（ｎ）とスイッチ２（１）〜２（ｎ）との相互間に、抵抗６（１）〜６（ｎ）がそれぞれ挿入されている。なお、第ｉ列の抵抗６（ｉ）は、２^ｉ−１Ｒの抵抗値を持つ。例えば、抵抗６（１）、６（２）及び６（３）の抵抗値は、それぞれ、１Ｒ、２Ｒ及び４Ｒである。抵抗６（１）〜６（ｎ）としては、ゲートに一定のバイアス電圧（＝オン電圧）が印加されたトランジスタを用いてもよいし、或いは、ポリシリコン抵抗などの抵抗素子を用いてもよい。

次に、抵抗６（１）〜６（ｎ）とスイッチ３（１）〜３（ｎ−１）、及び、スイッチ４（２）〜スイッチ４（ｎ−１）との接続関係について述べる。

スイッチ３（ｊ）は、抵抗６（ｊ）の高電位端（＝スイッチ１（ｊ）との接続ノード）と、抵抗６（ｊ＋１）の低電位端（＝スイッチ２（ｊ＋１）との接続ノード）との間に接続されている。

スイッチ４（ｋ）は、抵抗６（ｋ）の低電位端（＝スイッチ２（ｋ）との接続ノード）と、抵抗６（ｋ＋１）の低電位端（＝スイッチ２（ｋ＋１）との接続ノード）との間に接続されている。

図７は、第２実施形態におけるデジタル入力信号ＤＩＮとスイッチ１〜４それぞれのオン／オフ状態及び合成抵抗値Ｒｔｏｔａｌとの関係を示す図である。本図では、先の図４と同じく、デジタル入力信号ＤＩＮを３ビットとし、スイッチ１（１）〜１（３）、スイッチ２（１）〜２（３）、スイッチ３（１）及び３（２）、並びに、スイッチ４（２）のオン／オフ状態が示されている。ただし、各スイッチのオン／オフ状態自体は、先の図４と何ら変わらないので、重複した説明を割愛し、以下では、抵抗６（１）〜６（３）の挿入に伴う合成抵抗値Ｒｔｏｔｏａｌの変化について、重点的に説明する。

ＤＩＮ＝１ｄ（００１ｂ）である場合、ノード１１とノード１２との間は、スイッチ１（１）、抵抗６（１）、及び、スイッチ２（１）を介して導通される。その結果、合成抵抗値Ｒｔｏｔａｌは、Ｒ＋２ｒ（＝１ｒ＋１Ｒ＋１ｒ）となる。

ＤＩＮ＝２ｄ（０１０ｂ）である場合、ノード１１とノード１２との間は、スイッチ１（２）、抵抗６（２）、及び、スイッチ２（２）を介して導通される。その結果、合成抵抗値Ｒｔｏｔａｌは、２（Ｒ＋２ｒ）（＝２ｒ＋２Ｒ＋２ｒ）となる。

ＤＩＮ＝３ｄ（０１１ｂ）である場合、ノード１１とノード１２との間は、スイッチ１（２）、抵抗６（２）、スイッチ３（１）、抵抗６（１）、及び、スイッチ２（１）を介して導通される。その結果、合成抵抗値Ｒｔｏｔａｌは、３（Ｒ＋２ｒ）（＝２ｒ＋２Ｒ＋３ｒ＋１Ｒ＋１ｒ）となる。

ＤＩＮ＝４ｄ（１００ｂ）である場合、ノード１１とノード１２との間は、スイッチ１（３）、抵抗６（３）、及び、スイッチ２（３）を介して導通される。その結果、合成抵抗値Ｒｔｏｔａｌは、４（Ｒ＋２ｒ）（＝４ｒ＋４Ｒ＋４ｒ）となる。

ＤＩＮ＝５ｄ（１０１ｂ）である場合、ノード１１とノード１２との間は、スイッチ１（３）、抵抗６（３）、スイッチ４（２）、スイッチ３（１）、抵抗６（１）、及び、スイッチ２（１）を介して導通される。その結果、合成抵抗値Ｒｔｏｔａｌは、５（Ｒ＋２ｒ）（＝４ｒ＋４Ｒ＋２ｒ＋３ｒ＋１Ｒ＋１ｒ）となる。

ＤＩＮ＝６ｄ（１１０ｂ）である場合、ノード１１とノード１２との間は、スイッチ１（３）、抵抗６（３）、スイッチ３（２）、抵抗６（２）、及び、スイッチ２（２）を介して導通される。その結果、合成抵抗値Ｒｔｏｔａｌは、６（Ｒ＋２ｒ）（＝４ｒ＋４Ｒ＋６ｒ＋２Ｒ＋２ｒ）となる。

ＤＩＮ＝７ｄ（１１１ｂ）である場合、ノード１１とノード１２との間は、スイッチ１（３）、抵抗６（３）、スイッチ３（２）、抵抗６（２）、スイッチ３（１）、抵抗６（１）、及び、スイッチ２（１）を介して導通される。その結果、合成抵抗値Ｒｔｏｔａｌは、７（Ｒ＋２ｒ）（＝４ｒ＋４Ｒ＋６ｒ＋２Ｒ＋３ｒ＋１Ｒ＋１ｒ）となる。

図８は、第２実施形態におけるデジタル入力信号ＤＩＮと合成抵抗値Ｒｔｏｔａｌとの関係を示す図である。本図で示したように、ノード１１及び１２相互間の合成抵抗値Ｒｔｏｔａｌは、デジタル入力信号ＤＩＮのビット切替毎（インクリメント毎）に、Ｒ＋２ｒ刻みで誤差なく均一に変化する。このように、先の第１実施形態と同様、第２実施形態の可変抵抗回路１０においても、合成抵抗値Ｒｔｏｔａｌの精度を高めることができる。

＜オフセット設定回路＞
図９は、これまでに説明してきた可変抵抗回路１０が適用されるオフセット設定回路の一構成例を示す図である。本図のオフセット設定回路２０は、電流源２１及び２２と、可変抵抗２３及び２４（それぞれ、抵抗値Ｒ１及びＲ２）と、ＰＭＯＳＦＥＴ［P-channel type metal-oxide-semiconductor field effect transistor］２５及び２６と、オペアンプ３０（またはコンパレータと理解してもよい）と、を有する。

ＰＭＯＳＦＥＴ２５のゲートには入力信号ＩＮ１が入力される。ＰＭＯＳＦＥＴ２６のゲートには入力信号ＩＮ２が入力される。ＰＭＯＳＦＥＴ２５及び２６それぞれのドレインは、接地端に接続されている。ＰＭＯＳＦＥＴ２５のソースは、可変抵抗２３の第１端に接続されている。ＰＭＯＳＦＥＴ２６のソースは、可変抵抗２４の第１端に接続されている。電流源２１及び２２それぞれの第１端は、電源端に接続されている。電流源２１及び可変抵抗２３それぞれの第２端は、オペアンプ３０の非反転入力端（＋）に接続されている。電流源２２の及び可変抵抗２４それぞれの第２端は、オペアンプ３０の反転入力端（−）に接続されている。オペアンプ３０の出力端から出力信号ＯＵＴが出力される。

可変抵抗２３の両端間には、電流源２１から供給される電流Ｉ１に応じたオフセット電圧Ｖ１（＝Ｉ１×Ｒ１）が生じる。従って、オペアンプ３０の非反転入力端（＋）には、ＩＮ１＋Ｖｔｈ１＋Ｖ１（ただしＶｔｈ１はＰＭＯＳＦＥＴ２５のオンスレッショルド電圧）が入力される。

また、可変抵抗２４の両端間には、電流源２２から供給される電流Ｉ２に応じたオフセット電圧Ｖ２（＝Ｉ２×Ｒ２）が生じる。従って、オペアンプ３０の反転入力端（−）には、ＩＮ２＋Ｖｔｈ２＋Ｖ２（ただしＶｔｈ２はＰＭＯＳＦＥＴ２６のオンスレッショルド電圧）が入力される。

ここで、Ｖｔｈ１＝Ｖｔｈ２である場合、オペアンプ３０には、オフセット電圧Ｖ１及びＶ２に応じた入力オフセット（＝Ｖ１−Ｖ２）が与えられることになる。このようにして付与されるオペアンプ３０の入力オフセットは、可変抵抗２３及び２４それぞれの抵抗値Ｒ１及びＲ２に応じて、任意に調整（リペア）することができる。特に、可変抵抗２３及び２４として、これまでに説明してきた可変抵抗回路１０を適用することにより、オフセットリペアの線形性を高めることが可能となる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている可変抵抗回路は、例えば、オフセットリペア用の可変抵抗として利用することが可能である。

１（１）〜１（ｎ） 第１スイッチ
２（１）〜２（ｎ） 第２スイッチ
３（１）〜３（ｎ−１） 第３スイッチ
４（２）〜４（ｎ−１） 第４スイッチ
５ 制御部
６（１）〜６（ｎ） 抵抗
１０ 可変抵抗回路
１１ 第１ノード
１２ 第２ノード
２０ オフセット設定回路
２１、２２ 電流源
２３、２４ 可変抵抗
２５、２６ ＮＭＯＳＦＥＴ
３０ オペアンプ（またはコンパレータ）

Claims (10)

1. 第１ノード及び第２ノードと；
   前記第１ノードと前記第２ノードとの間でｎ列並列（ただしｎは３以上の整数）に接続されており、それぞれ、２^ｉ−１ｒ（ただしｉ＝１、２、…、ｎ）のオン抵抗値を持つ第１列〜第ｎ列の第１スイッチと；
   第１列〜第ｎ列の第１スイッチと前記第２ノードとの間にそれぞれ接続されており、それぞれ、２^ｉ−１ｒのオン抵抗値を持つ第１列〜第ｎ列の第２スイッチと；
   前記第１スイッチと前記第２スイッチに挟まれた位置で、第ｊ列と第ｊ＋１列（ただしｊ＝１、２、…、ｎ−１）との間に接続されており、それぞれ、２^ｊｒ＋２^ｊ−１ｒのオン抵抗値を持つ第３スイッチと；
   前記第１スイッチと前記第２スイッチに挟まれた位置で、第ｋ列と第ｋ＋１列（ただしｋ＝２、３、…、ｎ−１）との間に接続されており、それぞれ、２^ｋ−１ｒのオン抵抗値を持つ第４スイッチと；
   ｎビットのデジタル入力信号に応じて前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、及び、前記第４スイッチをそれぞれオン／オフさせる制御部と；
   を有することを特徴とする可変抵抗回路。
2. 前記制御部は、前記デジタル入力信号の第Ｐビットが第１論理値を取る最上位のビットであるとき、第Ｐ列の第１スイッチをオンして他列の第１スイッチをいずれもオフすることを特徴とする請求項１に記載の可変抵抗回路。
3. 前記制御部は、前記デジタル入力信号の第Ｑビットが第１論理値を取る最下位のビットであるとき、第Ｑ列の第２スイッチをオンして他列の第２スイッチをいずれもオフすることを特徴とする請求項１または請求項２に記載の可変抵抗回路。
4. 前記制御部は、第ｊ列と第ｊ＋１列との間に接続された第３スイッチを、前記デジタル入力信号の第ｊビットが第１論理値を取るときにオンして第２論理値を取るときにオフすることを特徴とする請求項１〜請求項３のいずれか一項に記載の可変抵抗回路。
5. 前記制御部は、第ｋ列と第ｋ＋１列との間に接続された第４スイッチを、前記デジタル入力信号の第ｋビットが第１論理値を取るときにオフして第２論理値を取るときにオンすることを特徴とする請求項１〜請求項４のいずれか一項に記載の可変抵抗回路。
6. 前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、並びに、前記第４スイッチは、いずれもトランジスタであることを特徴とする請求項１〜請求項５のいずれか一項に記載の可変抵抗回路。
7. 前記第１ノードと前記第２ノード相互間の合成抵抗値は、前記デジタル入力信号のビット切替毎に２ｒ刻みで変化することを特徴とする請求項１〜請求項６のいずれか一項に記載の可変抵抗回路。
8. 第１列〜第ｎ列の第１スイッチ及び第２スイッチ相互間にそれぞれ接続されており、それぞれ、２^ｉ−１Ｒの抵抗値を持つ第１列〜第ｎ列の抵抗をさらに有し、
   第ｊ列と第ｊ＋１列との間に接続された第３スイッチは、第ｊ列の抵抗の高電位端と第ｊ＋１列の抵抗の低電位端との間に接続されており、
   第ｋ列と第ｋ＋１列との間に接続された第４スイッチは、第ｋ列の抵抗の低電位端と第ｋ＋１列の抵抗の低電位端との間に接続されている、
   ことを特徴とする請求項１〜請求項６のいずれか一項に記載の可変抵抗回路。
9. 前記第１ノードと前記第２ノード相互間の合成抵抗値は、前記デジタル入力信号のビット切替毎にＲ＋２ｒ刻みで変化することを特徴とする請求項８に記載の可変抵抗回路。
10. オフセットリペア用の可変抵抗として、請求項１〜請求項９のいずれか一項に記載の可変抵抗回路を有することを特徴とするオフセット設定回路。

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