JP4600167B2 - 差動増幅回路 - Google Patents
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Description
本発明は、オフセット電圧の補正機能を有した差動増幅回路の構成に関する。
差動増幅回路としては、例えば図４に示すような、ＣＭＯＳ差動増幅回路が用いられることがある。
この差動増幅回路においては、＋入力端子と−入力端子とに、それぞれ等しい電位が入力されたときに、出力端子における出力電圧は中点電位、すなわち１/２Ｖｃｃとなるべきであるが、実際には素子Ｐ１００およびＰ１０１の製造ばらつき等により出力オフセット電圧が生じる。
この、出力オフセット電圧は、等価的に、入力端子に微少な電圧が入力されているものとみなすことができ、この入力電圧を入力換算オフセット電圧という。
この差動増幅回路においては、＋入力端子と−入力端子とに、それぞれ等しい電位が入力されたときに、出力端子における出力電圧は中点電位、すなわち１/２Ｖｃｃとなるべきであるが、実際には素子Ｐ１００およびＰ１０１の製造ばらつき等により出力オフセット電圧が生じる。
この、出力オフセット電圧は、等価的に、入力端子に微少な電圧が入力されているものとみなすことができ、この入力電圧を入力換算オフセット電圧という。
ここで、差動増幅回路においては、素子Ｎ１００および素子Ｎ１０１によりカレントミラーを構成しているため、−入力端子と＋入力端子とに、それぞれ等しい電位が入力されたときには、理想的には、−入力側の差動増幅部の電流パスに流れる電流量と、＋入力側の差動増幅部の電流パスに流れる電流量とに、等しい電流が流れるはずである。
しかし、入力素子である素子Ｐ１００およびＰ１０１や負荷素子である素子Ｎ１００および素子Ｎ１０１の特性に、これらの素子の製造工程であるフォトリソ工程やイオン注入工程等での製造ばらつきが生じるため、−入力側の電流パスの電流量と、＋入力側の電流パスの電流量との間に差が生じることとなり、出力端子に出力オフセット電圧として現れる。
しかし、入力素子である素子Ｐ１００およびＰ１０１や負荷素子である素子Ｎ１００および素子Ｎ１０１の特性に、これらの素子の製造工程であるフォトリソ工程やイオン注入工程等での製造ばらつきが生じるため、−入力側の電流パスの電流量と、＋入力側の電流パスの電流量との間に差が生じることとなり、出力端子に出力オフセット電圧として現れる。
このように、差動増幅回路に生じるオフセット電圧は、当該回路の精度を低下させる主要因となるため、オフセット電圧を補正する技術が、種々考案されている。
例えば、特許文献１に示すように、入力段としてＭＯＳトランジスタを用いた差動増幅回路において、該ＭＯＳトランジスタのバックゲートに電圧を供給して、前記入力換算オフセット電圧をキャンセルする補正技術が考案されている。
特開２００４−２００８６７号公報
例えば、特許文献１に示すように、入力段としてＭＯＳトランジスタを用いた差動増幅回路において、該ＭＯＳトランジスタのバックゲートに電圧を供給して、前記入力換算オフセット電圧をキャンセルする補正技術が考案されている。
しかし、前述の特許文献１に記載されているような入力換算オフセット電圧の補正技術では、補正動作を行っている間は通常の差動増幅動作を行うことができないので、補正動作を行う時期が電源投入時や一定のインターバル期間等に限られてしまう。
また、差動増幅回路の入力換算オフセット電圧は、温度変動に強く依存することが知られている。
従って、電源投入時等に実行した補正動作により入力換算オフセット電圧を補正したとしても、その後に長時間経過した状態では、温度変動により入力換算オフセット電圧が増大してしまうという問題がある。
また、前述のようにＭＯＳトランジスタのバックゲートに与える電圧を制御する補正では、電流特性が制御電圧に対応してそのまま表れないのでリニアリティがなく、補正の分解能も低かった。
また、差動増幅回路の入力換算オフセット電圧は、温度変動に強く依存することが知られている。
従って、電源投入時等に実行した補正動作により入力換算オフセット電圧を補正したとしても、その後に長時間経過した状態では、温度変動により入力換算オフセット電圧が増大してしまうという問題がある。
また、前述のようにＭＯＳトランジスタのバックゲートに与える電圧を制御する補正では、電流特性が制御電圧に対応してそのまま表れないのでリニアリティがなく、補正の分解能も低かった。
上記課題を解決する差動増幅回路は、以下の特徴を有する。
即ち、請求項１記載のごとく、２つの入力信号が入力される入力部と、該入力信号によって制御され、差動増幅機能を有する少なくとも２つの差動増幅部と、各差動増幅部に入力される入力信号をそれぞれ選択する入力信号選択スイッチ部と、差動増幅部からの出力信号を出力する出力部と、各差動増幅部におけるオフセット電圧を、前記差動増幅部からの出力信号に基づいて補正する補正部と、前記補正部およびスイッチ部とを制御する制御部とを備え、前記少なくとも２つの差動増幅部は、一方の入力信号が入力される第１の差動増幅段、および他方の入力信号が入力される第２の差動増幅段にて構成される第１の差動増幅部と、第１の差動増幅段および第２の差動増幅段の何れか一方の差動増幅段、および第１の差動増幅段および第２の差動増幅段の何れか他方と冗長な機能を有する冗長差動増幅段にて構成される第２差動増幅部とを備え、前記補正部は、第１の差動増幅部および第２の差動増幅部における冗長側の差動増幅段にそれぞれ接続され、スイッチング手段によりオン・オフが切り換えられる、複数の補正用トランジスタを有する補正用トランジスタ群を備えている。
これにより、差動増幅回路においては、何れか一方の差動増幅部で、常に通常の差動増幅動作を行うとともに、何れか他方の差動増幅部で、常に補正動作を行うことが可能となり、該差動増幅回路は、通常動作を中断することなく入力換算オフセット電圧の補正動作を行うことができて、通常動作が実行できない期間を無くすることができる。
また、リアルタイムに補正動作を実行することができるので、温度変化等の外部環境が変化した場合でも、発生した入力換算オフセット電圧の補正を逐次行うことができ、常に入力換算オフセット電圧をキャンセルすることができる。
また、本差動増幅回路では、第１差動増幅部および第２差動増幅部において、一方の入力信号が流れる側の電流パスに流れる電流量と、他方の入力信号が流れる側の電流パスに流れる電流量とのずれに起因して生じる、入力換算オフセット電圧を、補正用トランジスタを用いて、各差動増幅部におけるトランジスタの実効サイズをそれぞれ調整することで補正している。
一方の入力信号が流れる差動増幅部の電流パス、および他方の入力信号が流れる差動増幅部の電流パスに流れる電流量は、差動増幅部におけるトランジスタのトランジスタサイズに比例するため、リニアリティの高い高精度の補正を行うことが可能となる。
また、入力換算オフセット電圧の補正に不揮発性メモリ等の特殊なプロセスを用いていないため、差動増幅回路を安価に構成することができる。
即ち、請求項１記載のごとく、２つの入力信号が入力される入力部と、該入力信号によって制御され、差動増幅機能を有する少なくとも２つの差動増幅部と、各差動増幅部に入力される入力信号をそれぞれ選択する入力信号選択スイッチ部と、差動増幅部からの出力信号を出力する出力部と、各差動増幅部におけるオフセット電圧を、前記差動増幅部からの出力信号に基づいて補正する補正部と、前記補正部およびスイッチ部とを制御する制御部とを備え、前記少なくとも２つの差動増幅部は、一方の入力信号が入力される第１の差動増幅段、および他方の入力信号が入力される第２の差動増幅段にて構成される第１の差動増幅部と、第１の差動増幅段および第２の差動増幅段の何れか一方の差動増幅段、および第１の差動増幅段および第２の差動増幅段の何れか他方と冗長な機能を有する冗長差動増幅段にて構成される第２差動増幅部とを備え、前記補正部は、第１の差動増幅部および第２の差動増幅部における冗長側の差動増幅段にそれぞれ接続され、スイッチング手段によりオン・オフが切り換えられる、複数の補正用トランジスタを有する補正用トランジスタ群を備えている。
これにより、差動増幅回路においては、何れか一方の差動増幅部で、常に通常の差動増幅動作を行うとともに、何れか他方の差動増幅部で、常に補正動作を行うことが可能となり、該差動増幅回路は、通常動作を中断することなく入力換算オフセット電圧の補正動作を行うことができて、通常動作が実行できない期間を無くすることができる。
また、リアルタイムに補正動作を実行することができるので、温度変化等の外部環境が変化した場合でも、発生した入力換算オフセット電圧の補正を逐次行うことができ、常に入力換算オフセット電圧をキャンセルすることができる。
また、本差動増幅回路では、第１差動増幅部および第２差動増幅部において、一方の入力信号が流れる側の電流パスに流れる電流量と、他方の入力信号が流れる側の電流パスに流れる電流量とのずれに起因して生じる、入力換算オフセット電圧を、補正用トランジスタを用いて、各差動増幅部におけるトランジスタの実効サイズをそれぞれ調整することで補正している。
一方の入力信号が流れる差動増幅部の電流パス、および他方の入力信号が流れる差動増幅部の電流パスに流れる電流量は、差動増幅部におけるトランジスタのトランジスタサイズに比例するため、リニアリティの高い高精度の補正を行うことが可能となる。
また、入力換算オフセット電圧の補正に不揮発性メモリ等の特殊なプロセスを用いていないため、差動増幅回路を安価に構成することができる。
また、請求項２記載のごとく、前記制御部は、前記一方の差動増幅部からの出力信号と、予め設定される基準電圧とを逐次比較し、逐次比較結果に基づいて、前記一方の差動増幅部に接続される補正用トランジスタ群が有する各補正用トランジスタのスイッチング手段のオン・オフ切換制御を行う。
これにより、差動増幅部からの出力信号と基準電圧とを、高精度に等しくすることができる。
これにより、差動増幅部からの出力信号と基準電圧とを、高精度に等しくすることができる。
本発明によれば、リニアリティの高い高精度の補正を行うことが可能となる。
また、差動増幅回路において、通常動作を中断することなく入力換算オフセット電圧の補正動作を行うことができ、温度変化等の外部環境が変化した場合でも、常に入力換算オフセット電圧をキャンセルすることができる。
また、差動増幅回路において、通常動作を中断することなく入力換算オフセット電圧の補正動作を行うことができ、温度変化等の外部環境が変化した場合でも、常に入力換算オフセット電圧をキャンセルすることができる。
次に、本発明を実施するための形態を、添付の図面を用いて説明する。
図１に示すように、本発明にかかる差動増幅回路は、＋側および−側の２つの入力信号がそれぞれ入力される入力部である、＋入力端子Ｔｉ１および−入力端子Ｔｉ２と、ＰＭＯＳトランジスタにて構成される入力トランジスタＰ０・Ｐ１およびＮＭＯＳトランジスタにて構成されるカレントミラー負荷トランジスタＮ０・Ｎ１を備え、差動増幅機能を有する差動増幅部１と、該差動増幅部１における＋入力差動段の入力トランジスタＰ１のゲート電極の前段に設けられる入力切換スイッチＳＷ１と、差動増幅部１からの増幅信号を出力する出力部２と、差動増幅部１に生じたオフセット電圧を、前記差動増幅部１からの出力信号に基づいて補正する補正部３と、前記補正部３および入力切換スイッチＳＷ１を制御する制御部５とを備える。
図１に示すように、本発明にかかる差動増幅回路は、＋側および−側の２つの入力信号がそれぞれ入力される入力部である、＋入力端子Ｔｉ１および−入力端子Ｔｉ２と、ＰＭＯＳトランジスタにて構成される入力トランジスタＰ０・Ｐ１およびＮＭＯＳトランジスタにて構成されるカレントミラー負荷トランジスタＮ０・Ｎ１を備え、差動増幅機能を有する差動増幅部１と、該差動増幅部１における＋入力差動段の入力トランジスタＰ１のゲート電極の前段に設けられる入力切換スイッチＳＷ１と、差動増幅部１からの増幅信号を出力する出力部２と、差動増幅部１に生じたオフセット電圧を、前記差動増幅部１からの出力信号に基づいて補正する補正部３と、前記補正部３および入力切換スイッチＳＷ１を制御する制御部５とを備える。
差動増幅部１における入力トランジスタＰ１およびカレントミラー負荷トランジスタＮ１にて＋入力差動段を構成し、入力トランジスタＰ０およびカレントミラー負荷トランジスタＮ０にて−入力差動段を構成している。
また、カレントミラー負荷トランジスタＮ０およびカレントミラー負荷トランジスタＮ１にてカレントミラー回路を構成している。
また、カレントミラー負荷トランジスタＮ０およびカレントミラー負荷トランジスタＮ１にてカレントミラー回路を構成している。
また、入力切換スイッチＳＷ１は、＋入力差動段の入力トランジスタＰ１への入力信号を、＋入力端子Ｔｉ１からの入力信号および−入力端子Ｔｉ２からの入力信号の何れかに切り換え可能としている。該入力切換スイッチＳＷ１がＡ側へ切り換えられると、入力トランジスタＰ１へは＋入力端子Ｔｉ１からの入力信号が入力され、入力切換スイッチＳＷ１がＢ側へ切り換えられると、入力トランジスタＰ１へは−入力端子Ｔｉ２からの入力信号が入力されるように構成されている。
前記補正部３は、切換スイッチ群ＳＷ５の各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・により、それぞれオン・オフが切り換えられる複数の補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・を備えた補正用トランジスタ群Ｎ５にて構成されており、該各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・は、＋入力差動段の前記カレントミラー負荷トランジスタＮ１と並列に接続されている。
また、各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・は、カレントミラー回路を構成するカレントミラー負荷トランジスタＮ０・Ｎ１の制御端子に接続されている。
前記制御部５は、前記入力切換スイッチＳＷ１、および切換スイッチ群ＳＷ５の各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・の切り換え動作の制御を行うものであり、該各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・のオン・オフ切り換えは、制御部５内に設けられたＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｐｒｉａｔｅ Ｒｅｇｉｓｔｅｒ）により制御される。
また、各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・は、カレントミラー回路を構成するカレントミラー負荷トランジスタＮ０・Ｎ１の制御端子に接続されている。
前記制御部５は、前記入力切換スイッチＳＷ１、および切換スイッチ群ＳＷ５の各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・の切り換え動作の制御を行うものであり、該各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・のオン・オフ切り換えは、制御部５内に設けられたＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｐｒｉａｔｅ Ｒｅｇｉｓｔｅｒ）により制御される。
このように構成される差動増幅回路においては、入力切換スイッチＳＷ１がＡ側へ切り換えられているときには、入力トランジスタＰ１へ＋入力端子Ｔｉ１からの入力信号が入力されるとともに、入力トランジスタＰ０へ−入力端子Ｔｉ２からの入力信号が入力され、通常の差動増幅動作が行われて、差動増幅部１からの差動増幅出力信号が出力端子Ｔｏから出力される。
一方、入力切換スイッチＳＷ１がＢ側へ切り換えられているときには、入力トランジスタＰ１へ−入力端子Ｔｉ１からの入力信号が入力されるとともに、入力トランジスタＰ０へ−入力端子Ｔｉ２からの入力信号が入力されて、入力トランジスタＰ０および入力トランジスタＰ１の入力信号の電位を同電位として、差動増幅部１にて発生する入力換算オフセット電圧の補正動作が行われるように構成している。
一方、入力切換スイッチＳＷ１がＢ側へ切り換えられているときには、入力トランジスタＰ１へ−入力端子Ｔｉ１からの入力信号が入力されるとともに、入力トランジスタＰ０へ−入力端子Ｔｉ２からの入力信号が入力されて、入力トランジスタＰ０および入力トランジスタＰ１の入力信号の電位を同電位として、差動増幅部１にて発生する入力換算オフセット電圧の補正動作が行われるように構成している。
この入力オフセット電圧の補正は、＋入力補正段のカレントミラー負荷トランジスタＮ１の実効サイズを調整することで行われる。
すなわち、カレントミラー負荷トランジスタＮ１の実行サイズを調整するために、該カレントミラー負荷トランジスタＮ１のソース電位およびドレイン電位と、補正用トランジスタ群Ｎ５の各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のソース電位およびドレイン電位とをそれぞれ共通にするとともに、該補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のゲートに、切換スイッチ群ＳＷ５の各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・をそれぞれ接続して、該オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・により、補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のゲートの接続先を、カレントミラー負荷トランジスタＮ１のゲート側とグランド電位側とに切り換えることができるように構成している。
すなわち、カレントミラー負荷トランジスタＮ１の実行サイズを調整するために、該カレントミラー負荷トランジスタＮ１のソース電位およびドレイン電位と、補正用トランジスタ群Ｎ５の各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のソース電位およびドレイン電位とをそれぞれ共通にするとともに、該補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のゲートに、切換スイッチ群ＳＷ５の各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・をそれぞれ接続して、該オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・により、補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のゲートの接続先を、カレントミラー負荷トランジスタＮ１のゲート側とグランド電位側とに切り換えることができるように構成している。
各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・は、（チャネル幅Ｗ／チャネル長Ｌ）で表わされるトランジスタサイズが、それぞれ異なっており、該各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のトランジスタサイズは、２のべき乗に重み付けされている。
例えば、補正用トランジスタＮ５（０）のトランジスタサイズを（Ｗ0／Ｌ0）（＝２0・（Ｗ0／Ｌ0））とした場合、補正用トランジスタＮ５（１）のトランジスタサイズは２・（Ｗ0／Ｌ0）（＝２1・（Ｗ0／Ｌ0））となる。
さらに、補正用トランジスタＮ５（ｎ−１）のトランジスタサイズは２n-1・（Ｗ0／Ｌ0）となり、補正用トランジスタＮ５（ｎ−２）のトランジスタサイズは２n-2・（Ｗ0／Ｌ0）となる。
さらに、補正用トランジスタＮ５（ｎ−１）のトランジスタサイズは２n-1・（Ｗ0／Ｌ0）となり、補正用トランジスタＮ５（ｎ−２）のトランジスタサイズは２n-2・（Ｗ0／Ｌ0）となる。
次に、本差動増幅回路により行われる、差動増幅部１にて発生する入力換算オフセット電圧の補正動作について説明する。
まず、前提として、補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のうち、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側の補正用トランジスタＮ５（ｎ−１）のみオン・オフ切換スイッチＳＷ５（ｎ−１）をオンして、他の補正用トランジスタＮ５（ｎ−２）・Ｎ５（ｎ−３）・・・はオン・オフ切換スイッチＳＷ５（ｎ−２）・ＳＷ５（ｎ−３）・・・をオフした状態のときに、−入力側のカレントミラー負荷トランジスタＮ０と＋入力側のカレントミラー負荷トランジスタＮ１とのトランジスタサイズの実効値が等しくなるように設計しておく。
まず、前提として、補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のうち、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側の補正用トランジスタＮ５（ｎ−１）のみオン・オフ切換スイッチＳＷ５（ｎ−１）をオンして、他の補正用トランジスタＮ５（ｎ−２）・Ｎ５（ｎ−３）・・・はオン・オフ切換スイッチＳＷ５（ｎ−２）・ＳＷ５（ｎ−３）・・・をオフした状態のときに、−入力側のカレントミラー負荷トランジスタＮ０と＋入力側のカレントミラー負荷トランジスタＮ１とのトランジスタサイズの実効値が等しくなるように設計しておく。
すなわち、−入力側のカレントミラー負荷トランジスタＮ０のトランジスタサイズを（Ｗ0／Ｌ0）とし、補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・の最小サイズを（Ｗd／Ｌd）とし、補正ビット数をｎとしたときに、＋入力側のカレントミラー負荷トランジスタＮ１のトランジスタサイズが、（Ｗ0／Ｌ0）−２n-1×（Ｗd／Ｌd）となるように設定しておく。
なお、実際に差動増幅回路を構成する際には、−入力側のカレントミラー負荷トランジスタＮ０のトランジスタサイズと、＋入力側のカレントミラー負荷トランジスタＮ１のトランジスタサイズとを同一に構成しておき、−入力側のカレントミラー負荷トランジスタＮ０に、２n-1×（Ｗd／Ｌd）のサイズに相当するトランジスタを並列接続するのが好ましい。
なお、実際に差動増幅回路を構成する際には、−入力側のカレントミラー負荷トランジスタＮ０のトランジスタサイズと、＋入力側のカレントミラー負荷トランジスタＮ１のトランジスタサイズとを同一に構成しておき、−入力側のカレントミラー負荷トランジスタＮ０に、２n-1×（Ｗd／Ｌd）のサイズに相当するトランジスタを並列接続するのが好ましい。
以下に、補正動作を具体的に説明する。
まず、補正動作が開始されると、入力切換スイッチＳＷ１がＢ側へ切り換えられ、＋入力差動段の入力トランジスタＰ１のゲート電極に、−入力差動段の入力トランジスタＰ０のゲート電極と同電位が印加される。
補正動作が開始されたときのＳＡＲの初期値は２n-1に設定されている（例えば、８ビットのときは１２８に設定されている）。
まず、補正動作が開始されると、入力切換スイッチＳＷ１がＢ側へ切り換えられ、＋入力差動段の入力トランジスタＰ１のゲート電極に、−入力差動段の入力トランジスタＰ０のゲート電極と同電位が印加される。
補正動作が開始されたときのＳＡＲの初期値は２n-1に設定されている（例えば、８ビットのときは１２８に設定されている）。
この場合、各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のうち、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側の補正用トランジスタＮ５（ｎ−１）のゲート電極のみが、オン・オフ切換スイッチＳＷ５（ｎ−１）により、カレントミラー負荷トランジスタＮ１のゲート側に接続される。
また、他の各補正用トランジスタＮ５（ｎ−２）・・・Ｎ５（０）は、各オン・オフ切換スイッチＳＷ５（ｎ−２）・・・ＳＷ５（０）により、グランド電位に接続される。
また、他の各補正用トランジスタＮ５（ｎ−２）・・・Ｎ５（０）は、各オン・オフ切換スイッチＳＷ５（ｎ−２）・・・ＳＷ５（０）により、グランド電位に接続される。
なお、以降、各オン・オフ切換スイッチＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・により、各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のゲート電極を、カレントミラー負荷トランジスタＮ１のゲート側に接続することを、「各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・を各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・によりオンする」といい、各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のゲート電極をグランド電位に接続することを、「各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・を各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・によりオフする」という。
このように、ＭＳＢ側の補正用トランジスタＮ５（ｎ−１）のみをオンさせた状態として、差動増幅部１からの出力信号が"１"であるか"０"であるかの判定を制御部５にて行い、該出力信号が１／２Ｖｃｃよりも高いか低いかを判断する。
この判定の結果、出力信号が"１"であった場合は、差動増幅部１からの出力信号が１／２Ｖｃｃよりも高いことを示している。
従って、出力信号が"１"であった場合は、ＭＳＢにあたる補正用トランジスタＮ５（ｎ−１）をオンしたまま、ＭＳＢ−１に相当する補正用トランジスタＮ５（ｎ−２）を、オン・オフ切換スイッチＳＷ５（ｎ−２）によりオンする。
この判定の結果、出力信号が"１"であった場合は、差動増幅部１からの出力信号が１／２Ｖｃｃよりも高いことを示している。
従って、出力信号が"１"であった場合は、ＭＳＢにあたる補正用トランジスタＮ５（ｎ−１）をオンしたまま、ＭＳＢ−１に相当する補正用トランジスタＮ５（ｎ−２）を、オン・オフ切換スイッチＳＷ５（ｎ−２）によりオンする。
逆に、判定の結果、出力信号が"０"であった場合は、差動増幅部１からの出力信号が１／２Ｖｃｃよりも低い状態にあることを示している。
従って、出力信号が"０"であった場合は、ＭＳＢにあたる補正用トランジスタＮ５（ｎ−１）をオフするとともに、ＭＳＢ−１に相当する補正用トランジスタＮ５（ｎ−２）を、オン・オフ切換スイッチＳＷ５（ｎ−２）によりオンする。
従って、出力信号が"０"であった場合は、ＭＳＢにあたる補正用トランジスタＮ５（ｎ−１）をオフするとともに、ＭＳＢ−１に相当する補正用トランジスタＮ５（ｎ−２）を、オン・オフ切換スイッチＳＷ５（ｎ−２）によりオンする。
このように、差動増幅部１からの出力信号の高さに応じて、ＭＳＢ側の補正用トランジスタＮ５（ｎ−１）およびＭＳＢ−１に相当する補正用トランジスタＮ５（ｎ−２）をオン・オフさせた状態では、該補正用トランジスタＮ５（ｎ−１）のオン・オフが、差動増幅部１からの出力信号の高さが１／２Ｖｃｃに近づく側で確定され、補正用トランジスタＮ５（ｎ−２）のオン・オフは未だ確定されていない。
次に、この状態で、再度差動増幅部１からの出力信号の判定を制御部５にて行い、ＭＳＢ−１に相当する補正用トランジスタＮ５（ｎ−２）およびＭＳＢ−２に相当する補正用トランジスタＮ５（ｎ−３）をオン・オフさせて、補正用トランジスタＮ５（ｎ−２）のオン・オフを確定する。
次に、この状態で、再度差動増幅部１からの出力信号の判定を制御部５にて行い、ＭＳＢ−１に相当する補正用トランジスタＮ５（ｎ−２）およびＭＳＢ−２に相当する補正用トランジスタＮ５（ｎ−３）をオン・オフさせて、補正用トランジスタＮ５（ｎ−２）のオン・オフを確定する。
以降も同様にして、補正用トランジスタＮ５（ｎ−３）・Ｎ５（ｎ−４）・・・Ｎ５（０）のオン・オフを確定させていく。
この補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のオン・オフの確定は、ＭＳＢ側からＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側へ向って順次行っていき、補正用トランジスタＮ５（０）のオン・オフが確定されるまで継続される。
この補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のオン・オフの確定は、ＭＳＢ側からＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側へ向って順次行っていき、補正用トランジスタＮ５（０）のオン・オフが確定されるまで継続される。
すなわち、本電圧比較回路では、Ａ/Ｄコンバータ等で用いられている逐次比較シーケンスを用いて、差動増幅部１からの出力信号が、限りなく１／２Ｖｃｃへ近づくように補正している。
そして、全ての補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のオン・オフが確定された後は、入力切換スイッチＳＷ１がＡ側へ切り換えられて補正処理が終了し、差動増幅回路は通常動作に戻る。
そして、全ての補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のオン・オフが確定された後は、入力切換スイッチＳＷ１がＡ側へ切り換えられて補正処理が終了し、差動増幅回路は通常動作に戻る。
以上のごとく、制御部５により、差動増幅部１からの出力信号に応じて、該出力信号の高さと基準電圧となる１／２Ｖｃｃの高さとを逐次比較するとともに、該制御部５による比較結果に基づいて、各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・のオン・オフを切り換える補正を行うことにより、差動増幅部１からの出力信号と１／２Ｖｃｃとを、量子化誤差により発生する電位差の範囲内にまで高精度に等しくすることができる。
このように、本差動増幅回路では、＋入力側の差動増幅部の電流パスに流れる電流量と、−入力側の差動増幅部の電流パスに流れる電流量とのずれを、補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・を用いて、カレントミラー負荷トランジスタＮ１の実効サイズを調整することで補正している。＋入力側および−入力側の差動増幅部の電流パスに流れる電流量は、カレントミラー負荷トランジスタＮ０・Ｎ１のトランジスタサイズに比例するため、ＳＡＲのデジタルコードに比例したリニアリティの高い補正を行うことが可能となっている。
前述の図１に示した差動増幅回路では、カレントミラー負荷トランジスタＮ１の実効サイズを調整して、差動増幅回路の入力換算オフセット電圧の補正を行うことにより、リニアリティの高い補正を行うことが可能となっているが、補正動作を行っている間は、該差動増幅回路で通常動作を行うことができないため、該差動増幅回路での補正動作は、電源投入直後や、差動増幅回路が組み込まれるシステムが回路動作を停止しても問題ない区間でのみ行うことが可能となっている。
従って、補正動作を行った後に温度等の外部環境が変化した場合は、入力換算オフセット電圧が再度生じてしまうこととなってしまう。
従って、補正動作を行った後に温度等の外部環境が変化した場合は、入力換算オフセット電圧が再度生じてしまうこととなってしまう。
そこで、補正動作を随時行うことができ、差動増幅回路がリアルタイムに補正された状態で動作することができる差動増幅回路について説明する。
図２に示す差動増幅回路は、２つの入力信号がそれぞれ入力される入力部である、＋入力端子Ｔｉ１および−入力端子Ｔｉ２と、ＰＭＯＳトランジスタにて構成される入力トランジスタＰ０・Ｐ１およびＮＭＯＳトランジスタにて構成されるカレントミラー負荷トランジスタＮ０・Ｎ１を備え、差動増幅機能を有する第１差動増幅部１１と、ＰＭＯＳトランジスタにて構成される入力トランジスタＰ０・Ｐ２およびＮＭＯＳトランジスタにて構成されるカレントミラー負荷トランジスタＮ０・Ｎ２を備え、差動増幅機能を有する第２差動増幅部１２と、該第１差動増幅部１１および第２差動増幅部１２における＋入力差動段の入力トランジスタＰ１・Ｐ２のゲート電極の前段にそれぞれ設けられる入力切換スイッチＳＷ１・ＳＷ２と、第１差動増幅部１１および第２差動増幅部１２からの増幅信号を出力する出力部２と、該出力部２に備えられる出力切換スイッチＳＷ３・ＳＷ４と、第１差動増幅部１１および第２差動増幅部１２に生じたオフセット電圧を、前記増幅出力信号に基づいて補正する補正部３と、前記補正部３、入力切換スイッチＳＷ１・ＳＷ２および出力切換スイッチＳＷ３・ＳＷ４を制御する制御部５とを備える。
図２に示す差動増幅回路は、２つの入力信号がそれぞれ入力される入力部である、＋入力端子Ｔｉ１および−入力端子Ｔｉ２と、ＰＭＯＳトランジスタにて構成される入力トランジスタＰ０・Ｐ１およびＮＭＯＳトランジスタにて構成されるカレントミラー負荷トランジスタＮ０・Ｎ１を備え、差動増幅機能を有する第１差動増幅部１１と、ＰＭＯＳトランジスタにて構成される入力トランジスタＰ０・Ｐ２およびＮＭＯＳトランジスタにて構成されるカレントミラー負荷トランジスタＮ０・Ｎ２を備え、差動増幅機能を有する第２差動増幅部１２と、該第１差動増幅部１１および第２差動増幅部１２における＋入力差動段の入力トランジスタＰ１・Ｐ２のゲート電極の前段にそれぞれ設けられる入力切換スイッチＳＷ１・ＳＷ２と、第１差動増幅部１１および第２差動増幅部１２からの増幅信号を出力する出力部２と、該出力部２に備えられる出力切換スイッチＳＷ３・ＳＷ４と、第１差動増幅部１１および第２差動増幅部１２に生じたオフセット電圧を、前記増幅出力信号に基づいて補正する補正部３と、前記補正部３、入力切換スイッチＳＷ１・ＳＷ２および出力切換スイッチＳＷ３・ＳＷ４を制御する制御部５とを備える。
差動増幅部１における入力トランジスタＰ１およびカレントミラー負荷トランジスタＮ１にて＋入力第１差動段を構成し、入力トランジスタＰ２およびカレントミラー負荷トランジスタＮ２にて＋入力第２差動段を構成し、入力トランジスタＰ０およびカレントミラー負荷トランジスタＮ０にて−入力差動段を構成している。
＋入力第１差動段と＋入力第２差動段とは同じ機能を有した差動段であり、＋入力第２差動段は＋入力第１差動段に対して冗長な機能を有する冗長差動増幅段となっている。
そして、＋入力第１差動段および＋入力第２差動段は、それぞれ第１差動増幅部１１および第２差動増幅部１２における冗長側の差動増幅段となっている。
また、カレントミラー負荷トランジスタＮ０とカレントミラー負荷トランジスタＮ１とで、および、カレントミラー負荷トランジスタＮ１とカレントミラー負荷トランジスタＮ２とで、カレントミラー回路を構成している。
＋入力第１差動段と＋入力第２差動段とは同じ機能を有した差動段であり、＋入力第２差動段は＋入力第１差動段に対して冗長な機能を有する冗長差動増幅段となっている。
そして、＋入力第１差動段および＋入力第２差動段は、それぞれ第１差動増幅部１１および第２差動増幅部１２における冗長側の差動増幅段となっている。
また、カレントミラー負荷トランジスタＮ０とカレントミラー負荷トランジスタＮ１とで、および、カレントミラー負荷トランジスタＮ１とカレントミラー負荷トランジスタＮ２とで、カレントミラー回路を構成している。
また、入力切換スイッチＳＷ１は、＋入力第１差動段の入力トランジスタＰ１への入力信号を、＋入力端子Ｔｉ１からの入力信号および−入力端子Ｔｉ２からの入力信号の何れかに切り換え可能とし、入力切換スイッチＳＷ２は、＋入力第２差動段の入力トランジスタＰ２への入力信号を、＋入力端子Ｔｉ１からの入力信号および−入力端子Ｔｉ２からの入力信号の何れかに切り換え可能としている。
該入力切換スイッチＳＷ１・ＳＷ２がＡ側へ切り換えられると、入力トランジスタＰ１・Ｐ２へは＋入力端子Ｔｉ１からの入力信号が入力され、入力切換スイッチＳＷ１・ＳＷ２がＢ側へ切り換えられると、入力トランジスタＰ１・Ｐ２へは−入力端子Ｔｉ２からの入力信号が入力されるように構成されている。
該入力切換スイッチＳＷ１・ＳＷ２がＡ側へ切り換えられると、入力トランジスタＰ１・Ｐ２へは＋入力端子Ｔｉ１からの入力信号が入力され、入力切換スイッチＳＷ１・ＳＷ２がＢ側へ切り換えられると、入力トランジスタＰ１・Ｐ２へは−入力端子Ｔｉ２からの入力信号が入力されるように構成されている。
前記補正部３は、第１差動増幅部１１の冗長側の差動増幅段である＋入力第１差動段の前記カレントミラー負荷トランジスタＮ１と並列に接続され、切換スイッチ群ＳＷ５の各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・により、それぞれオン・オフが切り換えられる複数の補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・を備えた補正用トランジスタ群Ｎ５、および、第２差動増幅部１２の冗長側の差動増幅段である＋入力第２差動段の前記カレントミラー負荷トランジスタＮ２と並列に接続され、切換スイッチ群ＳＷ６の各オン・オフ切換スイッチＳＷ６（ｎ−１）・ＳＷ６（ｎ−２）・・・により、それぞれオン・オフが切り換えられる複数の補正用トランジスタＮ６（ｎ−１）・Ｎ６（ｎ−２）・・・を備えた補正用トランジスタ群Ｎ６にて構成されている。
また、各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・、および各オン・オフ切換スイッチＳＷ６（ｎ−１）・ＳＷ６（ｎ−２）・・・は、カレントミラー回路を構成するカレントミラー負荷トランジスタＮ０・Ｎ１・Ｎ２の制御端子に接続されている。
また、各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・、および各オン・オフ切換スイッチＳＷ６（ｎ−１）・ＳＷ６（ｎ−２）・・・は、カレントミラー回路を構成するカレントミラー負荷トランジスタＮ０・Ｎ１・Ｎ２の制御端子に接続されている。
前記制御部５は、前記入力切換スイッチＳＷ１・ＳＷ２、切換スイッチ群ＳＷ５の各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・、および切換スイッチ群ＳＷ６の各オン・オフ切換スイッチＳＷ６（ｎ−１）・ＳＷ６（ｎ−２）・・・の切り換え動作の制御を行うものであり、該各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・および各オン・オフ切換スイッチＳＷ６（ｎ−１）・ＳＷ６（ｎ−２）・・・のオン・オフ切り換えは、それぞれ制御部５内に設けられたＳＡＲ１およびＳＡＲ２により制御される。
このように構成される本例の差動増幅回路は、第１差動増幅部１１の＋入力第１差動段と第２差動増幅部１２の＋入力第２差動段との２系統の＋入力差動段を備えており、前記入力切換スイッチＳＷ１・ＳＷ２は、＋入力第１差動段側の入力切換スイッチＳＷ１がＡ側に切り換えられると、＋入力第２差動段側の入力切換スイッチＳＷ２がＢ側に切り換えられ、＋入力第１差動段側の入力切換スイッチＳＷ１がＢ側に切り換えられると、＋入力第２差動段側の入力切換スイッチＳＷ２がＡ側に切り換えられるように、制御部５により制御されている。
そして、入力切換スイッチＳＷ１がＡ側へ切り換えられるとともに、入力切換スイッチＳＷ２がＢ側へ切り換えられているときには、入力トランジスタＰ１へ＋入力端子Ｔｉ１からの入力信号が入力されるとともに、入力トランジスタＰ０・Ｐ２へ−入力端子Ｔｉ２からの入力信号が入力されて、＋入力第１差動段にて通常の差動増幅動作が行われ、＋入力第２差動段にて入力換算オフセット電圧の補正動作が行われる。
逆に、入力切換スイッチＳＷ１がＢ側へ切り換えられるとともに、入力切換スイッチＳＷ２がＡ側へ切り換えられているときには、入力トランジスタＰ０・Ｐ１へ−入力端子Ｔｉ２からの入力信号が入力されるとともに、入力トランジスタＰ２へ＋入力端子Ｔｉ１からの入力信号が入力されて、＋入力第１差動段にて入力オフセット電圧の補正動作が行われ、＋入力第２差動段にて通常の差動増幅動作が行われる。
逆に、入力切換スイッチＳＷ１がＢ側へ切り換えられるとともに、入力切換スイッチＳＷ２がＡ側へ切り換えられているときには、入力トランジスタＰ０・Ｐ１へ−入力端子Ｔｉ２からの入力信号が入力されるとともに、入力トランジスタＰ２へ＋入力端子Ｔｉ１からの入力信号が入力されて、＋入力第１差動段にて入力オフセット電圧の補正動作が行われ、＋入力第２差動段にて通常の差動増幅動作が行われる。
また、出力部２に備えられる出力切換スイッチＳＷ３は、Ａ側に切り換えられると＋入力第１差動段からの出力を出力端子Ｔｏへ出力し、Ｂ側へ切り換えられると＋入力第２差動段からの出力を出力端子Ｔｏへ出力するように構成されており、同じく出力切換スイッチＳＷ４は、Ａ側に切り換えられると＋入力第２差動段からの出力を制御部５へ出力し、Ｂ側へ切り換えられると＋入力第１差動段からの出力を制御部５へへ出力するように構成されている。
そして、出力切換スイッチＳＷ３がＡ側に切り換えられるときには出力切換スイッチＳＷ４はＢ側に切り換えられ、出力切換スイッチＳＷ３がＢ側に切り換えられるときには出力切換スイッチＳＷ４はＡ側に切り換えられるように、制御部５により制御されている。
そして、出力切換スイッチＳＷ３がＡ側に切り換えられるときには出力切換スイッチＳＷ４はＢ側に切り換えられ、出力切換スイッチＳＷ３がＢ側に切り換えられるときには出力切換スイッチＳＷ４はＡ側に切り換えられるように、制御部５により制御されている。
この入力換算オフセット電圧の補正は、＋入力補正段のカレントミラー負荷トランジスタＮ１またはカレントミラー負荷トランジスタＮ２の実効サイズを調整することで行われる。
すなわち、カレントミラー負荷トランジスタＮ１の実行サイズを調整するために、該カレントミラー負荷トランジスタＮ１のソース電位およびドレイン電位と、補正用トランジスタ群Ｎ５の各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のソース電位およびドレイン電位とをそれぞれ共通にするとともに、該補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のゲートに、切換スイッチ群ＳＷ５の各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・をそれぞれ接続して、該オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・により、補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のゲートの接続先を、カレントミラー負荷トランジスタＮ１のゲート側とグランド電位側とに切り換えることができるように構成している。
すなわち、カレントミラー負荷トランジスタＮ１の実行サイズを調整するために、該カレントミラー負荷トランジスタＮ１のソース電位およびドレイン電位と、補正用トランジスタ群Ｎ５の各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のソース電位およびドレイン電位とをそれぞれ共通にするとともに、該補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のゲートに、切換スイッチ群ＳＷ５の各オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・をそれぞれ接続して、該オン・オフ切換スイッチＳＷ５（ｎ−１）・ＳＷ５（ｎ−２）・・・により、補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・のゲートの接続先を、カレントミラー負荷トランジスタＮ１のゲート側とグランド電位側とに切り換えることができるように構成している。
同様に、カレントミラー負荷トランジスタＮ２の実行サイズを調整するために、該カレントミラー負荷トランジスタＮ２のソース電位およびドレイン電位と、補正用トランジスタ群Ｎ６の各補正用トランジスタＮ６（ｎ−１）・Ｎ６（ｎ−２）・・・のソース電位およびドレイン電位とをそれぞれ共通にするとともに、該補正用トランジスタＮ６（ｎ−１）・Ｎ６（ｎ−２）・・・のゲートに、切換スイッチ群ＳＷ６の各オン・オフ切換スイッ
チＳＷ６（ｎ−１）・ＳＷ６（ｎ−２）・・・をそれぞれ接続して、該オン・オフ切換スイッチＳＷ６（ｎ−１）・ＳＷ６（ｎ−２）・・・により、補正用トランジスタＮ６（ｎ−１）・Ｎ６（ｎ−２）・・・のゲートの接続先を、カレントミラー負荷トランジスタＮ６のゲート側とグランド電位側とに切り換えることができるように構成している。
チＳＷ６（ｎ−１）・ＳＷ６（ｎ−２）・・・をそれぞれ接続して、該オン・オフ切換スイッチＳＷ６（ｎ−１）・ＳＷ６（ｎ−２）・・・により、補正用トランジスタＮ６（ｎ−１）・Ｎ６（ｎ−２）・・・のゲートの接続先を、カレントミラー負荷トランジスタＮ６のゲート側とグランド電位側とに切り換えることができるように構成している。
各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・および補正用トランジスタＮ６（ｎ−１）・Ｎ６（ｎ−２）・・・は、図１に示した差動増幅回路の場合と同様に、（チャネル幅Ｗ／チャネル長Ｌ）で表わされるトランジスタサイズが、それぞれ異なっており、該各補正用トランジスタＮ５（ｎ−１）・Ｎ５（ｎ−２）・・・および補正用トランジスタＮ６（ｎ−１）・Ｎ６（ｎ−２）・・・のトランジスタサイズは、それぞれ２のべき乗に重み付けされている。
このように構成される差動補正回路では、次のような回路動作が行われる。
まず、例えば、入力切換スイッチＳＷ１および出力切換スイッチＳＷ３がＡ側に切り換えられるとともに、入力切換スイッチＳＷ２および出力切換スイッチＳＷ４がＢ側に切り換えられ、＋入力第１差動段にて通常の差動増幅動作が行われ、＋入力第２差動段にて補正動作が行われる。
まず、例えば、入力切換スイッチＳＷ１および出力切換スイッチＳＷ３がＡ側に切り換えられるとともに、入力切換スイッチＳＷ２および出力切換スイッチＳＷ４がＢ側に切り換えられ、＋入力第１差動段にて通常の差動増幅動作が行われ、＋入力第２差動段にて補正動作が行われる。
＋入力第２差動段にて行われる補正動作は、補正用トランジスタ群Ｎ６、切換スイッチ群ＳＷ６、およびＳＡＲ２により、図１の差動増幅回路の場合と同様に逐次比較シーケンスを用いて行われる。
この場合、出力切換スイッチＳＷ３・ＳＷ４により、＋入力第２差動段からの出力信号が制御部５へ入力され、該制御部５にて、入力された＋入力第２差動段からの出力信号が１／２Ｖｃｃよりも高いか低いかの判断がなされる。
一方、通常の差動増幅動作が行われている＋入力第１差動段からの出力信号は、出力切換スイッチＳＷ３・ＳＷ４により、出力端子Ｔｏへ出力される。
この場合、出力切換スイッチＳＷ３・ＳＷ４により、＋入力第２差動段からの出力信号が制御部５へ入力され、該制御部５にて、入力された＋入力第２差動段からの出力信号が１／２Ｖｃｃよりも高いか低いかの判断がなされる。
一方、通常の差動増幅動作が行われている＋入力第１差動段からの出力信号は、出力切換スイッチＳＷ３・ＳＷ４により、出力端子Ｔｏへ出力される。
次に、制御部５により、入力切換スイッチＳＷ１および出力切換スイッチＳＷ３がＢ側に切り換えられるとともに、入力切換スイッチＳＷ２および出力切換スイッチＳＷ４がＡ側に切り換えられて、＋入力第１差動段にて補正動作が行われ、＋入力第２差動段にて通常の差動増幅動作が行われる。
＋入力第１差動段にて行われる補正動作は、補正用トランジスタ群Ｎ５、切換スイッチ群ＳＷ５、およびＳＡＲ１により、図１の差動増幅回路の場合と同様に逐次比較シーケンスを用いて行われる。
この場合、出力切換スイッチＳＷ３・ＳＷ４により、＋入力第１差動段からの出力信号が制御部５へ入力され、該制御部５にて、入力された＋入力第１差動段からの出力信号が１／２Ｖｃｃよりも高いか低いかの判断がなされる。
一方、通常の差動増幅動作が行われている＋入力第２差動段からの出力信号は、出力切換スイッチＳＷ３・ＳＷ４により、出力端子Ｔｏへ出力される。
この場合、出力切換スイッチＳＷ３・ＳＷ４により、＋入力第１差動段からの出力信号が制御部５へ入力され、該制御部５にて、入力された＋入力第１差動段からの出力信号が１／２Ｖｃｃよりも高いか低いかの判断がなされる。
一方、通常の差動増幅動作が行われている＋入力第２差動段からの出力信号は、出力切換スイッチＳＷ３・ＳＷ４により、出力端子Ｔｏへ出力される。
この後さらに、制御部５により、入力切換スイッチＳＷ１および出力切換スイッチＳＷ３がＡ側に切り換えられるとともに、入力切換スイッチＳＷ２および出力切換スイッチＳＷ４がＢ側に切り換えられて、＋入力第１差動段にて通常の差動増幅動作が行われ、＋入力第２差動段にて補正動作が行われる。
このように、図２に示す差動増幅回路においては、図３に示すように、＋入力第１差動段と＋入力第２差動段との間で、通常動作と補正動作とが交互に行われており、補正動作が行われている補正用トランジスタ群Ｎ５・Ｎ６およびオン・オフ切換スイッチ群ＳＷ５・ＳＷ６では逐次比較が行われ、通常動作が行われている補正用トランジスタ群Ｎ６・Ｎ
５およびオン・オフ切換スイッチ群ＳＷ６・ＳＷ５では、前回の補正動作結果が保持されている。
すなわち、差動増幅回路においては、＋入力第１差動段および＋入力第２差動段の何れか一方で、常に通常の差動増幅動作が行われているとともに、
＋入力第１差動段および＋入力第２差動段の何れか他方で常に補正動作が行われていることになる。
５およびオン・オフ切換スイッチ群ＳＷ６・ＳＷ５では、前回の補正動作結果が保持されている。
すなわち、差動増幅回路においては、＋入力第１差動段および＋入力第２差動段の何れか一方で、常に通常の差動増幅動作が行われているとともに、
＋入力第１差動段および＋入力第２差動段の何れか他方で常に補正動作が行われていることになる。
これにより、差動増幅回路は、通常動作を中断することなく入力換算オフセット電圧の補正動作を行うことができ、通常動作が実行できない期間を無くすることができる。
また、リアルタイムに補正動作を実行することができるので、温度変化等の外部環境が変化した場合でも、発生した入力換算オフセット電圧の補正を逐次行うことができ、常に入力オフセット電圧をキャンセルすることができる。
さらに、入力換算オフセット電圧の補正に不揮発性メモリ等の特殊なプロセスを用いていないため、差動増幅回路を安価に構成することができる。
また、リアルタイムに補正動作を実行することができるので、温度変化等の外部環境が変化した場合でも、発生した入力換算オフセット電圧の補正を逐次行うことができ、常に入力オフセット電圧をキャンセルすることができる。
さらに、入力換算オフセット電圧の補正に不揮発性メモリ等の特殊なプロセスを用いていないため、差動増幅回路を安価に構成することができる。
２ 出力部
３ 補正部
５ 制御部
１１ 第１差動増幅部
１２ 第２差動増幅部
Ｎ５・Ｎ６ 補正用トランジスタ
ＳＷ５・ＳＷ６ 切換スイッチ群
３ 補正部
５ 制御部
１１ 第１差動増幅部
１２ 第２差動増幅部
Ｎ５・Ｎ６ 補正用トランジスタ
ＳＷ５・ＳＷ６ 切換スイッチ群
Claims (2)
- ２つの入力信号が入力される入力部と、
該入力信号によって制御され、差動増幅機能を有する少なくとも２つの差動増幅部と、
各差動増幅部に入力される入力信号をそれぞれ選択する入力信号選択スイッチ部と、
差動増幅部からの出力信号を出力する出力部と、
各差動増幅部におけるオフセット電圧を、前記差動増幅部からの出力信号に基づいて補正する補正部と、
前記補正部およびスイッチ部とを制御する制御部とを備え、
前記少なくとも２つの差動増幅部は、
一方の入力信号が入力される第１の差動増幅段、および他方の入力信号が入力される第２の差動増幅段にて構成される第１の差動増幅部と、
第１の差動増幅段および第２の差動増幅段の何れか一方の差動増幅段、および第１の差動増幅段および第２の差動増幅段の何れか他方と冗長な機能を有する冗長差動増幅段にて構成される第２差動増幅部とを備え、
前記補正部は、
第１の差動増幅部および第２の差動増幅部における冗長側の差動増幅段にそれぞれ接続され、スイッチング手段によりオン・オフが切り換えられる、複数の補正用トランジスタを有する補正用トランジスタ群を備えている、
ことを特徴とする差動増幅回路。 - 前記制御部は、
前記一方の差動増幅部からの出力信号と、予め設定される基準電圧とを逐次比較し、
逐次比較結果に基づいて、前記一方の差動増幅部に接続される補正用トランジスタ群が有する各補正用トランジスタのスイッチング手段のオン・オフ切換制御を行う、
ことを特徴とする請求項１に記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006352326A JP2006352326A (ja) | 2006-12-28 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
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Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7719343B2 (en) | 2003-09-08 | 2010-05-18 | Peregrine Semiconductor Corporation | Low noise charge pump method and apparatus |
| JP4661777B2 (ja) | 2006-12-27 | 2011-03-30 | ブラザー工業株式会社 | コードレス通信システム |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US8816659B2 (en) | 2010-08-06 | 2014-08-26 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US9030248B2 (en) | 2008-07-18 | 2015-05-12 | Peregrine Semiconductor Corporation | Level shifter with output spike reduction |
| EP2421132A2 (en) | 2008-07-18 | 2012-02-22 | Peregrine Semiconductor Corporation | Charge pump with a plurality of transfer control switches |
| US9413362B2 (en) | 2011-01-18 | 2016-08-09 | Peregrine Semiconductor Corporation | Differential charge pump |
| US8686787B2 (en) | 2011-05-11 | 2014-04-01 | Peregrine Semiconductor Corporation | High voltage ring pump with inverter stages and voltage boosting stages |
| JP6370647B2 (ja) * | 2014-09-08 | 2018-08-08 | ラピスセミコンダクタ株式会社 | 差動増幅器及び差動増幅器を含む表示ドライバ |
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| JP2000036718A (ja) * | 1998-07-17 | 2000-02-02 | Nec Corp | 差動増幅回路のオフセット電圧補償方法及び回路 |
| JP2005033541A (ja) * | 2003-07-14 | 2005-02-03 | Yamaha Corp | オフセット補正方法、オフセット補正回路及び電子ボリューム |
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2005
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| JPS60145710A (ja) * | 1984-01-10 | 1985-08-01 | Matsushita Electric Ind Co Ltd | ドリフト補正増幅装置 |
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| JP2006352326A (ja) | 2006-12-28 |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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