JP2000036718A - 差動増幅回路のオフセット電圧補償方法及び回路 - Google Patents
差動増幅回路のオフセット電圧補償方法及び回路Info
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Abstract
(57)【要約】
【課題】差動増幅回路におけるオフセット電圧を製造プ
ロセスを追加することなく補償可能としたオフセット補
償回路及び方法の提供。 【解決手段】差動増幅回路のオフセット電圧補償時に差
動増幅回路の正転及び反転入力端子を同電位に切り替
え、差動増幅回路の出力の変化を監視して、差動増幅回
路の入力段をなす差動増幅段への１又は複数の補償回路
の接続の有無を制御することで、差動増幅回路のオフセ
ット電圧が最小となるようにしオフセット電圧が最小と
なった時点でオフセット補償動作を停止し、オフセット
電圧が最小の状態となる補償回路の差動増幅段への接続
状態を維持したまま、オフセット電圧補償動作を解除す
る。
ロセスを追加することなく補償可能としたオフセット補
償回路及び方法の提供。 【解決手段】差動増幅回路のオフセット電圧補償時に差
動増幅回路の正転及び反転入力端子を同電位に切り替
え、差動増幅回路の出力の変化を監視して、差動増幅回
路の入力段をなす差動増幅段への１又は複数の補償回路
の接続の有無を制御することで、差動増幅回路のオフセ
ット電圧が最小となるようにしオフセット電圧が最小と
なった時点でオフセット補償動作を停止し、オフセット
電圧が最小の状態となる補償回路の差動増幅段への接続
状態を維持したまま、オフセット電圧補償動作を解除す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅回路に関
し、特に入力オフセット電圧の補償回路及び方法に関す
る。
し、特に入力オフセット電圧の補償回路及び方法に関す
る。
【０００２】
【従来の技術】差動増幅回路のオフセット電圧の補償方
法として、例えば特開平09-298428号公報には、プログ
ラム可能なＦＥＴ素子を用いるオフセット電圧の補償を
行う構成が提案されている。すなわち、ＭＯＳ差動入力
段が、少なくとも一つの、しきい値がプログラム可能な
フローティングゲートトランジスタを有し、差動入力段
の差動入力に平衡入力電圧を印可し、プログラム電圧を
フローティングゲートトランジスタに印可し、差動入力
段がスイッチするまで設定されたしきい値を修正し、次
にプログラム電圧を直ちに遮断し、それにより、平衡入
力電圧により差動入力段が平衡するのに必要な電荷がプ
ログラム可能なフローティングゲートトランジスタに記
憶されるように構成されている。
法として、例えば特開平09-298428号公報には、プログ
ラム可能なＦＥＴ素子を用いるオフセット電圧の補償を
行う構成が提案されている。すなわち、ＭＯＳ差動入力
段が、少なくとも一つの、しきい値がプログラム可能な
フローティングゲートトランジスタを有し、差動入力段
の差動入力に平衡入力電圧を印可し、プログラム電圧を
フローティングゲートトランジスタに印可し、差動入力
段がスイッチするまで設定されたしきい値を修正し、次
にプログラム電圧を直ちに遮断し、それにより、平衡入
力電圧により差動入力段が平衡するのに必要な電荷がプ
ログラム可能なフローティングゲートトランジスタに記
憶されるように構成されている。
【０００３】
【発明が解決しようとする課題】この従来の回路の場
合、差動入力段に、通常の差動増幅回路では必要としな
い、フローティングゲートトランジスタが必要とされて
おり、通常のＦＥＴプロセスで製造される差動増幅回路
のオフセット電圧補償に適用できない。
合、差動入力段に、通常の差動増幅回路では必要としな
い、フローティングゲートトランジスタが必要とされて
おり、通常のＦＥＴプロセスで製造される差動増幅回路
のオフセット電圧補償に適用できない。
【０００４】また、通常のＦＥＴプロセスに対してしき
い値がプログラム可能なフローティングゲートトランジ
スタを作るための製造プロセスが追加されることから、
製造プロセスが複雑となり、製造コストも高価となって
いた。
い値がプログラム可能なフローティングゲートトランジ
スタを作るための製造プロセスが追加されることから、
製造プロセスが複雑となり、製造コストも高価となって
いた。
【０００５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、電気的にプログ
ラム可能なＦＥＴといった特殊な素子を用いることな
く、通常のＦＥＴプロセスで製造される差動増幅回路に
おけるオフセット電圧を、製造プロセスを追加すること
なく補償することを可能としたオフセット補償回路及び
方法を提供することにある。
てなされたものであって、その目的は、電気的にプログ
ラム可能なＦＥＴといった特殊な素子を用いることな
く、通常のＦＥＴプロセスで製造される差動増幅回路に
おけるオフセット電圧を、製造プロセスを追加すること
なく補償することを可能としたオフセット補償回路及び
方法を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成する本発
明に係る差動増幅回路のオフセット補償方法は、差動増
幅回路のオフセット電圧補償時に、前記差動増幅回路の
非反転び反転入力端子を同電位に切り替え、前記差動増
幅回路の出力の変化を監視して、前記差動増幅回路の入
力段をなす差動増幅段への１又は複数の補償回路の接続
の有無を制御することで、前記差動増幅回路のオフセッ
ト電圧が最小となるようにし、前記オフセット電圧が最
小となった時点でオフセット補償動作を停止し、前記差
動増幅回路のオフセット電圧が最小の状態となる前記補
償回路の差動増幅段への接続状態を維持したまま、オフ
セット電圧補償動作を解除する。
明に係る差動増幅回路のオフセット補償方法は、差動増
幅回路のオフセット電圧補償時に、前記差動増幅回路の
非反転び反転入力端子を同電位に切り替え、前記差動増
幅回路の出力の変化を監視して、前記差動増幅回路の入
力段をなす差動増幅段への１又は複数の補償回路の接続
の有無を制御することで、前記差動増幅回路のオフセッ
ト電圧が最小となるようにし、前記オフセット電圧が最
小となった時点でオフセット補償動作を停止し、前記差
動増幅回路のオフセット電圧が最小の状態となる前記補
償回路の差動増幅段への接続状態を維持したまま、オフ
セット電圧補償動作を解除する。
【０００７】また、本発明に係る差動増幅回路のオフセ
ット電圧補償回路は、差動増幅回路のオフセット電圧を
補償するオフセット電圧補償手段と、オフセット電圧補
償時に、前記差動増幅回路の非反転及び反転入力端子を
同電位に切り替える入力切り換え手段と、オフセット電
圧補償時に、前記差動増幅回路の出力の変化を監視し
て、前記入力切り換え手段及び前記オフセット電圧補償
手段を制御することで、前記差動増幅回路のオフセット
電圧が最小となるようにし、前記オフセット電圧が最小
となった時点で、オフセット電圧補償動作を停止し、前
記差動増幅回路のオフセット電圧が最小の状態を維持し
たまま、オフセット電圧補償動作を解除するように、前
記入力切り換え手段及び前記オフセット電圧補償手段を
制御する制御手段と、を備えている。
ット電圧補償回路は、差動増幅回路のオフセット電圧を
補償するオフセット電圧補償手段と、オフセット電圧補
償時に、前記差動増幅回路の非反転及び反転入力端子を
同電位に切り替える入力切り換え手段と、オフセット電
圧補償時に、前記差動増幅回路の出力の変化を監視し
て、前記入力切り換え手段及び前記オフセット電圧補償
手段を制御することで、前記差動増幅回路のオフセット
電圧が最小となるようにし、前記オフセット電圧が最小
となった時点で、オフセット電圧補償動作を停止し、前
記差動増幅回路のオフセット電圧が最小の状態を維持し
たまま、オフセット電圧補償動作を解除するように、前
記入力切り換え手段及び前記オフセット電圧補償手段を
制御する制御手段と、を備えている。
【０００８】本発明において、前記オフセット電圧補償
手段が、オフセット電圧補償時以外には、前記差動増幅
回路の入力段をなす差動増幅段と非接続状態とされ、オ
フセット電圧補償時に、前記制御手段からの制御信号に
より前記差動増幅段に選択的に接続される１又は複数の
補償回路を備える。
手段が、オフセット電圧補償時以外には、前記差動増幅
回路の入力段をなす差動増幅段と非接続状態とされ、オ
フセット電圧補償時に、前記制御手段からの制御信号に
より前記差動増幅段に選択的に接続される１又は複数の
補償回路を備える。
【０００９】本発明において、前記補償回路が、前記制
御信号によりオン・オフするスイッチと、前記スイッチ
がオン状態のときに前記差動増幅段の差動対の負荷に並
列に接続される負荷素子と、を含む。
御信号によりオン・オフするスイッチと、前記スイッチ
がオン状態のときに前記差動増幅段の差動対の負荷に並
列に接続される負荷素子と、を含む。
【００１０】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明を適用した一実施の形態は、図１を参照す
ると、差動増幅回路（１）に対して製造バラツキに起因
し発生するオフセット電圧を補償するためにオフセット
電圧補償回路（１９）を備え、オフセット電圧補償時
に、差動増幅回路（１）の非反転入力端子（Ｖｉｎ
＋′）及び反転入力端子（Ｖｉｎ−′）を同電位にする
ための入力切り換え回路（１３）と、オフセット電圧補
償時に、入力切り換え回路（１３）及びオフセット電圧
補償回路（１９）を制御し、差動増幅回路（１）のオフ
セット電圧が最小になるように制御するものであり、差
動増幅回路（１）の出力の変化を監視し、オフセット電
圧が最小になった時点で、オフセット補償動作を停止
し、差動増幅回路（１）のオフセット電圧が最小の状態
を維持したまま、オフセット電圧補償動作を解除する制
御回路（３５）と、を備えている。
する。本発明を適用した一実施の形態は、図１を参照す
ると、差動増幅回路（１）に対して製造バラツキに起因
し発生するオフセット電圧を補償するためにオフセット
電圧補償回路（１９）を備え、オフセット電圧補償時
に、差動増幅回路（１）の非反転入力端子（Ｖｉｎ
＋′）及び反転入力端子（Ｖｉｎ−′）を同電位にする
ための入力切り換え回路（１３）と、オフセット電圧補
償時に、入力切り換え回路（１３）及びオフセット電圧
補償回路（１９）を制御し、差動増幅回路（１）のオフ
セット電圧が最小になるように制御するものであり、差
動増幅回路（１）の出力の変化を監視し、オフセット電
圧が最小になった時点で、オフセット補償動作を停止
し、差動増幅回路（１）のオフセット電圧が最小の状態
を維持したまま、オフセット電圧補償動作を解除する制
御回路（３５）と、を備えている。
【００１１】オフセット電圧補償回路（１９）は、オフ
セット電圧補償前には、差動増幅回路の入力段をなす差
動増幅段（２）に電気的に接続されないが、オフセット
電圧補償時に、制御回路からの制御信号（Ｃ２）によ
り、電気的に差動増幅段２に接続され、その補償量は、
制御回路（３５）からの信号に基づき、１段階あるいは
多段階に、変更可能とされる。
セット電圧補償前には、差動増幅回路の入力段をなす差
動増幅段（２）に電気的に接続されないが、オフセット
電圧補償時に、制御回路からの制御信号（Ｃ２）によ
り、電気的に差動増幅段２に接続され、その補償量は、
制御回路（３５）からの信号に基づき、１段階あるいは
多段階に、変更可能とされる。
【００１２】すなわちオフセット電圧補償回路（１９）
は、制御信号によりオン・オフするスイッチ（２４、２
６）と、スイッチがオン状態のときに、差動増幅段
（２）の差動対の負荷素子（６、７）に並列に接続され
る負荷素子（２０、２２）と、を含む補償回路（２８、
３０）を、差動増幅段の負荷素子（６、７）に対して備
えてwおり、この補償回路は複数段（２８、２９、３
０、３１）を備えた構成としてもよい。
は、制御信号によりオン・オフするスイッチ（２４、２
６）と、スイッチがオン状態のときに、差動増幅段
（２）の差動対の負荷素子（６、７）に並列に接続され
る負荷素子（２０、２２）と、を含む補償回路（２８、
３０）を、差動増幅段の負荷素子（６、７）に対して備
えてwおり、この補償回路は複数段（２８、２９、３
０、３１）を備えた構成としてもよい。
【００１３】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例の構成を
示す図である。本発明の一実施例において、電気的にプ
ログラム可能なＦＥＴ等の特殊な素子を用いることな
く、通常の集積回路用ＦＥＴプロセスを用いて構成され
た差動増幅回路１を有する。
詳細に説明すべく本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例の構成を
示す図である。本発明の一実施例において、電気的にプ
ログラム可能なＦＥＴ等の特殊な素子を用いることな
く、通常の集積回路用ＦＥＴプロセスを用いて構成され
た差動増幅回路１を有する。
【００１４】差動増幅回路１の入力端子Ｖｉｎ＋′、Ｖ
ｉｎ−′は、入力切り換え回路１３に接続されている。
ｉｎ−′は、入力切り換え回路１３に接続されている。
【００１５】入力切り換え回路１３は、制御回路３５か
らオフセット電圧補償状態あるいは非オフセット電圧補
償状態を識別する信号を受け、Ｖｉｎ＋端子とＶｉｎ
＋′端子との導通状態を制御し、Ｖｉｎ−端子とＶｉｎ
−′端子との導通状態を制御し、Ｖｉｎ＋′端子とＶｉ
ｎ−′端子、及び基準電位１８の導通状態を制御する。
らオフセット電圧補償状態あるいは非オフセット電圧補
償状態を識別する信号を受け、Ｖｉｎ＋端子とＶｉｎ
＋′端子との導通状態を制御し、Ｖｉｎ−端子とＶｉｎ
−′端子との導通状態を制御し、Ｖｉｎ＋′端子とＶｉ
ｎ−′端子、及び基準電位１８の導通状態を制御する。
【００１６】オフセット電圧補償回路１９は、オフセッ
ト電圧補償前では、電気的に差動増幅段２に非接続であ
るが、制御回路３５の信号に従い、オフセット電圧補償
時に、電気的に差動増幅段２接続され、その補償量は、
制御回路３５からの信号に基づき、１段階あるいは多段
階に、変更することが可能である。
ト電圧補償前では、電気的に差動増幅段２に非接続であ
るが、制御回路３５の信号に従い、オフセット電圧補償
時に、電気的に差動増幅段２接続され、その補償量は、
制御回路３５からの信号に基づき、１段階あるいは多段
階に、変更することが可能である。
【００１７】制御回路３５は、入力切り換え回路１３を
制御し、オフセット電圧補償回路１９の状態を制御し、
差動増幅回路１の出力の変化を監視し、予め定められた
条件に達した場合に、オフセット電圧補償回路１９の状
態を保持し、入力切り換え回路１３の状態を制御する。
制御し、オフセット電圧補償回路１９の状態を制御し、
差動増幅回路１の出力の変化を監視し、予め定められた
条件に達した場合に、オフセット電圧補償回路１９の状
態を保持し、入力切り換え回路１３の状態を制御する。
【００１８】差動増幅回路１は、差動増幅段２を入力段
回路とする差動増幅回路の基本的な回路構成よりなり、
差動増幅回路１は、差動増幅段２と、位相補償回路を構
成するＦＥＴ８及び容量９、出力段を構成するＦＥＴ１
０及びＦＥＴ１１と、を備えて構成されている。
回路とする差動増幅回路の基本的な回路構成よりなり、
差動増幅回路１は、差動増幅段２と、位相補償回路を構
成するＦＥＴ８及び容量９、出力段を構成するＦＥＴ１
０及びＦＥＴ１１と、を備えて構成されている。
【００１９】差動増幅段２は、Nch型ＦＥＴよりなるカ
レントミラー回路を負荷とする差動対（Pch型ＦＥＴ）
とその電流源よりなる。より詳細には、ソース端子をＶ
ＤＤ電源に接続しゲート端子をバイアス回路１２に接続
しドレイン端子をＦＥＴ４およびＦＥＴ５のソース端子
に接続し電流源として機能するＦＥＴ３と、ソース端子
をＦＥＴ３のドレイン端子に接続しゲート端子をＶｉｎ
＋′端子に接続しドレイン端子をＦＥＴ７のドレイン端
子に接続したＦＥＴ５と、ソース端子をＦＥＴ３のドレ
イン端子に接続しゲート端子をＶｉｎ−′端子に接続し
ドレイン端子をＦＥＴ６のドレイン端子に接続するＦＥ
Ｔ４と、ドレイン端子とゲート端子をＦＥＴ４のドレイ
ン端子と接続しソース端子をＶＳＳ電源に接続するＦＥ
Ｔ６と、ドレイン端子をＦＥＴ５のドレイン端子に接続
しゲート端子をＦＥＴ６のゲート端子に接続しソース端
子をＶＳＳ電源に接続するＦＥＴ７により構成される。
レントミラー回路を負荷とする差動対（Pch型ＦＥＴ）
とその電流源よりなる。より詳細には、ソース端子をＶ
ＤＤ電源に接続しゲート端子をバイアス回路１２に接続
しドレイン端子をＦＥＴ４およびＦＥＴ５のソース端子
に接続し電流源として機能するＦＥＴ３と、ソース端子
をＦＥＴ３のドレイン端子に接続しゲート端子をＶｉｎ
＋′端子に接続しドレイン端子をＦＥＴ７のドレイン端
子に接続したＦＥＴ５と、ソース端子をＦＥＴ３のドレ
イン端子に接続しゲート端子をＶｉｎ−′端子に接続し
ドレイン端子をＦＥＴ６のドレイン端子に接続するＦＥ
Ｔ４と、ドレイン端子とゲート端子をＦＥＴ４のドレイ
ン端子と接続しソース端子をＶＳＳ電源に接続するＦＥ
Ｔ６と、ドレイン端子をＦＥＴ５のドレイン端子に接続
しゲート端子をＦＥＴ６のゲート端子に接続しソース端
子をＶＳＳ電源に接続するＦＥＴ７により構成される。
【００２０】位相補償回路を構成するＦＥＴ８はゲート
端子をＶＤＤ電源に接続しソース端子（あるいはドレイ
ン端子）をＦＥＴ７のドレイン端子に接続しドレイン端
子（あるいはソース端子）をコンデンサ９の第１の端子
と接続し、コンデンサ９の第２の端子はＦＥＴ１０およ
びＦＥＴ１１のドレイン端子と接続する。
端子をＶＤＤ電源に接続しソース端子（あるいはドレイ
ン端子）をＦＥＴ７のドレイン端子に接続しドレイン端
子（あるいはソース端子）をコンデンサ９の第１の端子
と接続し、コンデンサ９の第２の端子はＦＥＴ１０およ
びＦＥＴ１１のドレイン端子と接続する。
【００２１】出力段を構成するＦＥＴ１０はソース端子
をＶＤＤ電源に接続しゲート端子をバイアス回路１２に
接続しドレイン端子をＦＥＴ１１のドレイン端子と接続
し、ＦＥＴ１１のゲート端子をＦＥＴ７のドレイン端子
と接続しソース端子をＶＳＳ電源と接続する。ＦＥＴ１
１のドレイン端子が差動増幅回路１の出力端子ＯＵＴと
なる。
をＶＤＤ電源に接続しゲート端子をバイアス回路１２に
接続しドレイン端子をＦＥＴ１１のドレイン端子と接続
し、ＦＥＴ１１のゲート端子をＦＥＴ７のドレイン端子
と接続しソース端子をＶＳＳ電源と接続する。ＦＥＴ１
１のドレイン端子が差動増幅回路１の出力端子ＯＵＴと
なる。
【００２２】入力切り換え回路１３は、制御回路３５か
らの信号Ｃ１に従い、Ｖｉｎ＋端子とＶｉｎ＋′端子間
を導通状態又は非導通状態に切り換えるスイッチ回路１
４と、制御回路３５からの信号Ｃ１に従いＶｉｎ−端子
とＶｉｎ−′端子間を導通状態又は非導通状態に切り換
えるスイッチ回路１５と、制御回路３５からの信号Ｃ１
Ｂに従いＶｉｎ＋′端子と基準電位端子１８間を導通状
態又は非導通状態に切り換えるスイッチ回路１７と、制
御回路３５からの信号Ｃ１Ｂに従いＶｉｎ−′端子と基
準電位端子１８間を導通状態あるいは非導通状態に切り
換えるスイッチ回路１６と、を備えて構成されている。
らの信号Ｃ１に従い、Ｖｉｎ＋端子とＶｉｎ＋′端子間
を導通状態又は非導通状態に切り換えるスイッチ回路１
４と、制御回路３５からの信号Ｃ１に従いＶｉｎ−端子
とＶｉｎ−′端子間を導通状態又は非導通状態に切り換
えるスイッチ回路１５と、制御回路３５からの信号Ｃ１
Ｂに従いＶｉｎ＋′端子と基準電位端子１８間を導通状
態又は非導通状態に切り換えるスイッチ回路１７と、制
御回路３５からの信号Ｃ１Ｂに従いＶｉｎ−′端子と基
準電位端子１８間を導通状態あるいは非導通状態に切り
換えるスイッチ回路１６と、を備えて構成されている。
【００２３】オフセット電圧補償回路１９は、ドレイン
端子とゲート端子が接続されＦＥＴ６のゲート端子に接
続されたＦＥＴ２０と、制御回路３５からの制御信号Ｃ
２に基づき、ＦＥＴ２０のソース端子とＶＳＳ電源間
を、導通状態又は非導通状態状態に切り換えるスイッチ
回路２４とからなる第１補償回路２８と、ドレイン端子
がＦＥＴ７のドレイン端子に接続されゲート端子がＦＥ
Ｔ６のゲート端子に接続されたＦＥＴ２２と、制御回路
３５からの制御信号Ｃ２に基づきＦＥＴ２２のソース端
子とＶＳＳ電源間を導通状態あるいは非導通状態状態に
切り換えるスイッチ回路２６とからなる第２補償回路３
０と、を備えている。
端子とゲート端子が接続されＦＥＴ６のゲート端子に接
続されたＦＥＴ２０と、制御回路３５からの制御信号Ｃ
２に基づき、ＦＥＴ２０のソース端子とＶＳＳ電源間
を、導通状態又は非導通状態状態に切り換えるスイッチ
回路２４とからなる第１補償回路２８と、ドレイン端子
がＦＥＴ７のドレイン端子に接続されゲート端子がＦＥ
Ｔ６のゲート端子に接続されたＦＥＴ２２と、制御回路
３５からの制御信号Ｃ２に基づきＦＥＴ２２のソース端
子とＶＳＳ電源間を導通状態あるいは非導通状態状態に
切り換えるスイッチ回路２６とからなる第２補償回路３
０と、を備えている。
【００２４】ここで、第１補償回路２８と第２補償回路
３０を複数備えて構成してもよい。図１では、単に、図
の簡略化のため、第１補償回路２８と第１補償回路２
９、及び、第２補償回路３０と第２補償回路３１の２段
構成の場合を示している。
３０を複数備えて構成してもよい。図１では、単に、図
の簡略化のため、第１補償回路２８と第１補償回路２
９、及び、第２補償回路３０と第２補償回路３１の２段
構成の場合を示している。
【００２５】制御回路３５は、クロック信号ＣＬＫ１と
制御信号Ｃ３とを受け、制御信号Ｃ１、Ｃ１ＢおよびＣ
２を出力する順序回路３２と、クロック信号ＣＬＫと入
力信号ＯＵＴ１とを入力としＣ３とＣＬＫ１を出力とす
るラッチ回路３３と、差動増幅回路１の出力を入力とし
ＯＵＴ１を出力とするエッジ検出回路３４と、を備えて
構成されている。
制御信号Ｃ３とを受け、制御信号Ｃ１、Ｃ１ＢおよびＣ
２を出力する順序回路３２と、クロック信号ＣＬＫと入
力信号ＯＵＴ１とを入力としＣ３とＣＬＫ１を出力とす
るラッチ回路３３と、差動増幅回路１の出力を入力とし
ＯＵＴ１を出力とするエッジ検出回路３４と、を備えて
構成されている。
【００２６】本発明の一実施例の動作について説明す
る。
る。
【００２７】差動増幅回路１の入力端子Ｖｉｎ＋′およ
びＶｉｎ−′は入力切り換え回路１３に接続されてい
る。
びＶｉｎ−′は入力切り換え回路１３に接続されてい
る。
【００２８】入力切り換え回路１３は、制御回路３５か
らオフセット電圧補償状態／非オフセット電圧補償状態
を識別する信号を受け、オフセット電圧補償状態以外は
Ｖｉｎ＋端子とＶｉｎ＋′端子が非導通状態となり、Ｖ
ｉｎ−端子とＶｉｎ−′端子が非導通状態となるように
設定し、Ｖｉｎ＋′端子とＶｉｎ−′端子が基準電位１
８と導通状態となり、Ｖｉｎ＋端子およびＶｉｎ−端子
とがそれぞれ非道通状態となるように動作する。
らオフセット電圧補償状態／非オフセット電圧補償状態
を識別する信号を受け、オフセット電圧補償状態以外は
Ｖｉｎ＋端子とＶｉｎ＋′端子が非導通状態となり、Ｖ
ｉｎ−端子とＶｉｎ−′端子が非導通状態となるように
設定し、Ｖｉｎ＋′端子とＶｉｎ−′端子が基準電位１
８と導通状態となり、Ｖｉｎ＋端子およびＶｉｎ−端子
とがそれぞれ非道通状態となるように動作する。
【００２９】ＶＤＤ電源に正電位、ＶＳＳ電源に負電位
がそれぞれ与えられ、基準電位１８はＶＤＤ電源電位と
ＶＳＳ電源電位の間のＧＮＤ電位が与えられる場合につ
いて説明する。図２は、この状態における、図１の回路
を等価回路で示したものである。差動増幅回路１は、入
力オフセット電圧３６と、入力オフセット電圧を持たな
い理想差動増幅回路３７にて構成されているものとみな
すことができる。
がそれぞれ与えられ、基準電位１８はＶＤＤ電源電位と
ＶＳＳ電源電位の間のＧＮＤ電位が与えられる場合につ
いて説明する。図２は、この状態における、図１の回路
を等価回路で示したものである。差動増幅回路１は、入
力オフセット電圧３６と、入力オフセット電圧を持たな
い理想差動増幅回路３７にて構成されているものとみな
すことができる。
【００３０】入力オフセット電圧３６が零の場合には差
動増幅回路１の出力ＯＵＴはＧＮＤ電位となるが、正あ
るいは負の電位を持った入力オフセット電圧３６の存在
により、差動増幅回路１の出力ＯＵＴは、ＧＮＤ電位と
ならず、ＶＤＤ電源電位側あるいはＶＳＳ電源電位側に
偏った電位となる。
動増幅回路１の出力ＯＵＴはＧＮＤ電位となるが、正あ
るいは負の電位を持った入力オフセット電圧３６の存在
により、差動増幅回路１の出力ＯＵＴは、ＧＮＤ電位と
ならず、ＶＤＤ電源電位側あるいはＶＳＳ電源電位側に
偏った電位となる。
【００３１】制御回路３５は、クロック信号ＣＬＫによ
り動作し、差動増幅回路１の出力ＯＵＴを監視しなが
ら、オフセット電圧補償回路１９を制御し、入力オフセ
ット電圧３６の値を変更する。その過程において、差動
増幅回路１の出力ＯＵＴがＶＤＤ電源電位側又はＶＳＳ
電源電位側に偏った電位からＧＮＤ電位に変化した時点
で、オフセット電圧補償回路１９の状態を保持し、等価
的に、入力オフセット電圧３６の値を零とする。
り動作し、差動増幅回路１の出力ＯＵＴを監視しなが
ら、オフセット電圧補償回路１９を制御し、入力オフセ
ット電圧３６の値を変更する。その過程において、差動
増幅回路１の出力ＯＵＴがＶＤＤ電源電位側又はＶＳＳ
電源電位側に偏った電位からＧＮＤ電位に変化した時点
で、オフセット電圧補償回路１９の状態を保持し、等価
的に、入力オフセット電圧３６の値を零とする。
【００３２】これ以降、制御回路３５はオフセット電圧
補償回路１９の状態を保持し、入力切り換え回路１３
を、制御信号Ｃ１、及びＣ１Ｂにより制御して、Ｖｉｎ
＋端子とＶｉｎ＋′端子が導通状態、Ｖｉｎ−端子とＶ
ｉｎ−′端子が導通状態、Ｖｉｎ＋′端子、およびＶｉ
ｎ−′端子をともに基準電位１８と非導通状態とする。
図３は、この状態での、図１の回路を等価回路で示した
ものである。
補償回路１９の状態を保持し、入力切り換え回路１３
を、制御信号Ｃ１、及びＣ１Ｂにより制御して、Ｖｉｎ
＋端子とＶｉｎ＋′端子が導通状態、Ｖｉｎ−端子とＶ
ｉｎ−′端子が導通状態、Ｖｉｎ＋′端子、およびＶｉ
ｎ−′端子をともに基準電位１８と非導通状態とする。
図３は、この状態での、図１の回路を等価回路で示した
ものである。
【００３３】図３に示した等価回路からもわかるよう
に、入力をＶｉｎ＋端子およびＶｉｎ−端子とし、出力
をＯＵＴ端子とし、入力オフセット電圧が補償された差
動増幅回路３８が構成される。
に、入力をＶｉｎ＋端子およびＶｉｎ−端子とし、出力
をＯＵＴ端子とし、入力オフセット電圧が補償された差
動増幅回路３８が構成される。
【００３４】図１を参照すると、入力切り換え回路１３
は、制御回路３５からの制御信号Ｃ１を受け、オフセッ
ト電圧補償動作時には、スイッチ回路１４およびスイッ
チ回路１５を非導通状態とし、非オフセット電圧補償動
作時にはスイッチ回路１４およびスイッチ回路１５を導
通状態とする。
は、制御回路３５からの制御信号Ｃ１を受け、オフセッ
ト電圧補償動作時には、スイッチ回路１４およびスイッ
チ回路１５を非導通状態とし、非オフセット電圧補償動
作時にはスイッチ回路１４およびスイッチ回路１５を導
通状態とする。
【００３５】また、制御回路３５からの制御信号Ｃ１Ｂ
を受けオフセット電圧補償動作時にには、スイッチ回路
１６およびスイッチ回路１７を導通状態とし、Ｖｉｎ
＋′端子およびＶｉｎ−′端子を基準電位１８と導通状
態とする。
を受けオフセット電圧補償動作時にには、スイッチ回路
１６およびスイッチ回路１７を導通状態とし、Ｖｉｎ
＋′端子およびＶｉｎ−′端子を基準電位１８と導通状
態とする。
【００３６】差動増幅回路１に発生するオフセット電圧
の補償は、差動増幅段２を調整することにより行う。オ
フセット電圧補償回路１９において、制御回路３５から
の制御信号Ｃ２により、１又は複数の第１補償回路を構
成するスイッチ回路を導通状態とし、第２補償回路を構
成するスイッチ回路は全て非導通状態とすることによ
り、差動増幅段２のＦＥＴ６に、オフセット電圧補償回
路１９のＦＥＴが並列接続されることにより、差動増幅
段２は調整される。
の補償は、差動増幅段２を調整することにより行う。オ
フセット電圧補償回路１９において、制御回路３５から
の制御信号Ｃ２により、１又は複数の第１補償回路を構
成するスイッチ回路を導通状態とし、第２補償回路を構
成するスイッチ回路は全て非導通状態とすることによ
り、差動増幅段２のＦＥＴ６に、オフセット電圧補償回
路１９のＦＥＴが並列接続されることにより、差動増幅
段２は調整される。
【００３７】あるいは、制御回路３５からの制御信号Ｃ
２により、１又は複数の第２補償回路を構成するスイッ
チ回路を導通状態とし、第１補償回路を構成するスイッ
チ回路は全て非導通状態とすることにより、差動増幅段
２のＦＥＴ７に、オフセット電圧補償回路１９のＦＥＴ
が並列接続されることにより、差動増幅段２は調整され
る。
２により、１又は複数の第２補償回路を構成するスイッ
チ回路を導通状態とし、第１補償回路を構成するスイッ
チ回路は全て非導通状態とすることにより、差動増幅段
２のＦＥＴ７に、オフセット電圧補償回路１９のＦＥＴ
が並列接続されることにより、差動増幅段２は調整され
る。
【００３８】図１には、オフセット電圧補償回路１９に
おいて、第１補償回路および第２補償回路はそれぞれ２
段の場合が示されており、制御信号Ｃ２により、スイッ
チ回路２４とスイッチ回路２５のうち、１つあるいは２
つが導通状態となり、これに応じて、ＦＥＴ２０および
ＦＥＴ２１が、差動段２を構成するＦＥＴ６に、並列接
続される。
おいて、第１補償回路および第２補償回路はそれぞれ２
段の場合が示されており、制御信号Ｃ２により、スイッ
チ回路２４とスイッチ回路２５のうち、１つあるいは２
つが導通状態となり、これに応じて、ＦＥＴ２０および
ＦＥＴ２１が、差動段２を構成するＦＥＴ６に、並列接
続される。
【００３９】または、制御信号Ｃ２に応じて、スイッチ
回路２６とスイッチ回路２７のうち１つあるいは２つが
導通状態となり、これに応じてＦＥＴ２２およびＦＥＴ
２３が差動段２を構成するＦＥＴ７に接続される。
回路２６とスイッチ回路２７のうち１つあるいは２つが
導通状態となり、これに応じてＦＥＴ２２およびＦＥＴ
２３が差動段２を構成するＦＥＴ７に接続される。
【００４０】制御回路３５を構成するラッチ回路３３
は、オフセット電圧補償状態完了前では、クロック信号
ＣＬＫを、順序回路３２に、ＣＬＫ１信号として送る。
は、オフセット電圧補償状態完了前では、クロック信号
ＣＬＫを、順序回路３２に、ＣＬＫ１信号として送る。
【００４１】順序回路３２は、オフセット電圧補償完了
前に入力切り換え回路１３を、オフセット電圧補償状態
とし、オフセット電圧補償回路１９のスイッチ回路を、
予め定められた順序に従い、導通状態あるいは非導通状
態に、オン・オフ制御する。その過程で、差動増幅回路
１の出力が変化する時点を、検出回路３４で検出し、ラ
ッチ回路３３は、その時点でのＣＬＫ１信号をラッチし
て、順序回路３２のＣ２信号の状態が変化しないように
保持する。
前に入力切り換え回路１３を、オフセット電圧補償状態
とし、オフセット電圧補償回路１９のスイッチ回路を、
予め定められた順序に従い、導通状態あるいは非導通状
態に、オン・オフ制御する。その過程で、差動増幅回路
１の出力が変化する時点を、検出回路３４で検出し、ラ
ッチ回路３３は、その時点でのＣＬＫ１信号をラッチし
て、順序回路３２のＣ２信号の状態が変化しないように
保持する。
【００４２】同時に、ラッチ回路３３は、Ｃ３信号を発
生し、順序回路３２を介して入力切り換え回路１３を、
非オフセット電圧補償状態とし、入力端子をＶｉｎ＋お
よびＶｉｎ−出力端子をＯＵＴとするオフセット電圧が
補償された差動増幅回路が構成されオフセット電圧補償
完了状態となる。
生し、順序回路３２を介して入力切り換え回路１３を、
非オフセット電圧補償状態とし、入力端子をＶｉｎ＋お
よびＶｉｎ−出力端子をＯＵＴとするオフセット電圧が
補償された差動増幅回路が構成されオフセット電圧補償
完了状態となる。
【００４３】次に本発明の第２の実施例について説明す
る。本発明の第２の実施例においては、図１に示したス
イッチ回路１４、スイッチ回路１５、スイッチ回路１６
およびスイッチ回路１７として、図４に示した、相補型
ＦＥＴスイッチ３８を使用し、オフセット電圧補償回路
１９のスイッチ回路として、図５に示すＮch型ＦＥＴス
イッチを用いる。
る。本発明の第２の実施例においては、図１に示したス
イッチ回路１４、スイッチ回路１５、スイッチ回路１６
およびスイッチ回路１７として、図４に示した、相補型
ＦＥＴスイッチ３８を使用し、オフセット電圧補償回路
１９のスイッチ回路として、図５に示すＮch型ＦＥＴス
イッチを用いる。
【００４４】図４に示した相補型ＦＥＴスイッチは、Ｃ
端子に入力端を接続したインバータ回路36と、インバー
タ３６の出力及びＣ端子をゲートに接続したＮch型ＦＥ
Ｔ３７およびＰch型ＦＥＴ３８にて構成され、Ｃ端子の
印可電圧によりＡ端子とＢ端子間の導通・非導通状態を
切り替える。
端子に入力端を接続したインバータ回路36と、インバー
タ３６の出力及びＣ端子をゲートに接続したＮch型ＦＥ
Ｔ３７およびＰch型ＦＥＴ３８にて構成され、Ｃ端子の
印可電圧によりＡ端子とＢ端子間の導通・非導通状態を
切り替える。
【００４５】スイッチ回路１４の代わりに、相補型ＦＥ
ＴスイッチのＣ端子をＣ１端子に接続し、Ａ端子（ある
いはＢ端子）をＶｉｎ＋端子に接続しＢ端子（あるいは
Ａ端子）をＶｉｎ＋′端子に接続する。
ＴスイッチのＣ端子をＣ１端子に接続し、Ａ端子（ある
いはＢ端子）をＶｉｎ＋端子に接続しＢ端子（あるいは
Ａ端子）をＶｉｎ＋′端子に接続する。
【００４６】スイッチ回路１５の代わりに、相補型ＦＥ
ＴスイッチのＣ端子をＣ１端子に接続しＡ端子（あるい
はＢ端子）をＶｉｎ＋端子に接続しＢ端子（あるいはＡ
端子）をＶｉｎ−端子に接続する。
ＴスイッチのＣ端子をＣ１端子に接続しＡ端子（あるい
はＢ端子）をＶｉｎ＋端子に接続しＢ端子（あるいはＡ
端子）をＶｉｎ−端子に接続する。
【００４７】スイッチ回路１６の代わりに、相補型ＦＥ
ＴスイッチのＣ端子をＣ１Ｂ端子に接続しＡ端子（ある
いはＢ端子）をＶｉｎ−端子に接続しＢ端子（あるいは
Ａ端子）を基準電位１８に接続する。
ＴスイッチのＣ端子をＣ１Ｂ端子に接続しＡ端子（ある
いはＢ端子）をＶｉｎ−端子に接続しＢ端子（あるいは
Ａ端子）を基準電位１８に接続する。
【００４８】スイッチ回路１７の代わりに、相補型ＦＥ
ＴスイッチのＣ端子をＣ１Ｂ端子に接続しＡ端子（ある
いはＢ端子）をＶｉｎ＋′に接続しＢ端子（あるいはＡ
端子）を基準電位１８に接続する。
ＴスイッチのＣ端子をＣ１Ｂ端子に接続しＡ端子（ある
いはＢ端子）をＶｉｎ＋′に接続しＢ端子（あるいはＡ
端子）を基準電位１８に接続する。
【００４９】図５のＦＥＴスイッチは、第１補償回路２
８のスイッチ回路２４の代わりに、ソース端子をＶＳＳ
に接続しドレイン端子をＦＥＴ２６のソース端子に接続
しゲート端子を制御回路３５からの信号Ｃ２に接続す
る。
８のスイッチ回路２４の代わりに、ソース端子をＶＳＳ
に接続しドレイン端子をＦＥＴ２６のソース端子に接続
しゲート端子を制御回路３５からの信号Ｃ２に接続す
る。
【００５０】同様にして、第２補償回路３０のスイッチ
回路２６の代わりに、ソース端子をＶＳＳに接続しドレ
イン端子をＦＥＴ２２のソース端子に接続しゲート端子
を制御回路３５からの信号Ｃ２に接続する。
回路２６の代わりに、ソース端子をＶＳＳに接続しドレ
イン端子をＦＥＴ２２のソース端子に接続しゲート端子
を制御回路３５からの信号Ｃ２に接続する。
【００５１】次に本発明の第３の実施例について説明す
る。図６は、本発明の第３の実施例の構成を示す図であ
り、差動増幅回路の入力段差動対をＮch型ＦＥＴで構成
し、負荷となるカレントミラーがＰch型ＦＥＴとなり、
これに伴いオフセット電圧補償電圧回路としてPch型Ｆ
ＥＴとなっっている点が図１に示した構成と相違してい
る。
る。図６は、本発明の第３の実施例の構成を示す図であ
り、差動増幅回路の入力段差動対をＮch型ＦＥＴで構成
し、負荷となるカレントミラーがＰch型ＦＥＴとなり、
これに伴いオフセット電圧補償電圧回路としてPch型Ｆ
ＥＴとなっっている点が図１に示した構成と相違してい
る。
【００５２】図６を参照すると、本発明の第３の実施例
は、差動増幅回路４０に発生するオフセット電圧を補償
するものであり、差動増幅回路４０は、差動増幅段４１
と、位相補償回路を構成するＦＥＴ４７およびコンデン
サ４８と、出力段を構成するＦＥＴ４９とＦＥＴ５０よ
り構成される。
は、差動増幅回路４０に発生するオフセット電圧を補償
するものであり、差動増幅回路４０は、差動増幅段４１
と、位相補償回路を構成するＦＥＴ４７およびコンデン
サ４８と、出力段を構成するＦＥＴ４９とＦＥＴ５０よ
り構成される。
【００５３】入力段をなす差動増幅段４１は、Ｐch型Ｆ
ＥＴよりなるカレントミラー回路を負荷とするＮch型の
差動トランジスタ対と、電流源とからなり、より詳細に
は、ソース端子をＶＳＳ電源に接続しゲート端子をバイ
アス回路５１に接続しドレイン端子をＦＥＴ４３および
ＦＥＴ４４のソース端子に接続するＦＥＴ４２と、ソー
ス端子をＦＥＴ４２のドレイン端子に接続しゲート端子
をＶｉｎ＋′端子に接続しドレイン端子をＦＥＴ４５の
ドレイン端子に接続するＦＥＴ４３と、ソース端子をＦ
ＥＴ４２のドレイン端子に接続しゲート端子をＶｉｎ
−′端子に接続しドレイン端子をＦＥＴ４６のドレイン
端子に接続するＦＥＴ４４と、ドレイン端子とゲート端
子をＦＥＴ４３のドレイン端子と接続しソース端子をＶ
ＤＤ電源に接続するＦＥＴ４５と、ドレイン端子をＦＥ
Ｔ４４のドレイン端子に接続しゲート端子をＦＥＴ４５
のゲート端子に接続しソース端子をＶＤＤ電源に接続す
るＦＥＴ４６により構成される。
ＥＴよりなるカレントミラー回路を負荷とするＮch型の
差動トランジスタ対と、電流源とからなり、より詳細に
は、ソース端子をＶＳＳ電源に接続しゲート端子をバイ
アス回路５１に接続しドレイン端子をＦＥＴ４３および
ＦＥＴ４４のソース端子に接続するＦＥＴ４２と、ソー
ス端子をＦＥＴ４２のドレイン端子に接続しゲート端子
をＶｉｎ＋′端子に接続しドレイン端子をＦＥＴ４５の
ドレイン端子に接続するＦＥＴ４３と、ソース端子をＦ
ＥＴ４２のドレイン端子に接続しゲート端子をＶｉｎ
−′端子に接続しドレイン端子をＦＥＴ４６のドレイン
端子に接続するＦＥＴ４４と、ドレイン端子とゲート端
子をＦＥＴ４３のドレイン端子と接続しソース端子をＶ
ＤＤ電源に接続するＦＥＴ４５と、ドレイン端子をＦＥ
Ｔ４４のドレイン端子に接続しゲート端子をＦＥＴ４５
のゲート端子に接続しソース端子をＶＤＤ電源に接続す
るＦＥＴ４６により構成される。
【００５４】位相補償回路を構成するＦＥＴ４７はゲー
ト端子をＶＳＳ電源に接続しソースで端子（あるいはド
レイン端子）をＦＥＴ４６のドレイン端子に接続しＦＥ
Ｔ４６のドレイン端子（あるいはソース端子）をコンデ
ンサ４８の第１の端子と接続し、コンデンサ４８の第２
の端子をＦＥＴ４９およびＦＥＴ５０のドレイン端子と
接続する。
ト端子をＶＳＳ電源に接続しソースで端子（あるいはド
レイン端子）をＦＥＴ４６のドレイン端子に接続しＦＥ
Ｔ４６のドレイン端子（あるいはソース端子）をコンデ
ンサ４８の第１の端子と接続し、コンデンサ４８の第２
の端子をＦＥＴ４９およびＦＥＴ５０のドレイン端子と
接続する。
【００５５】出力段を構成するＦＥＴ４９はソース端子
をＶＳＳ電源に接続し、ＦＥＴ５０のゲート端子をＦＥ
Ｔ４６のドレイン端子と接続しソース端子をＶＤＤ電源
と接続する。ＦＥＴ５０のドレイン端子が差動増幅回路
４０の出力端子ＯＵＴとなる。
をＶＳＳ電源に接続し、ＦＥＴ５０のゲート端子をＦＥ
Ｔ４６のドレイン端子と接続しソース端子をＶＤＤ電源
と接続する。ＦＥＴ５０のドレイン端子が差動増幅回路
４０の出力端子ＯＵＴとなる。
【００５６】図６を参照すると、入力切り換え回路５２
は、制御回路７６からの信号Ｃ１に従いＶｉｎ＋端子と
Ｖｉｎ＋′端子間を導通状態あるいは非導通状態に切り
換えるスイッチ回路５３と、制御回路７６からの信号Ｃ
１に従いＶｉｎ−端子とＶｉｎ−′端子間を導通状態あ
るいは非導通状態に切り換えるスイッチ回路５４と、制
御回路７６からの信号Ｃ１Ｂに従いＶｉｎ＋′端子と基
準電位端子５７間を導通状態あるいは非導通状態に切り
換えるスイッチ回路５６と、制御回路７６からの信号Ｃ
１Ｂに従いＶｉｎ−′端子と基準電位端子５７間を導通
状態あるいは非導通状態に切り換えるスイッチ回路５５
と、を備えて構成されている。
は、制御回路７６からの信号Ｃ１に従いＶｉｎ＋端子と
Ｖｉｎ＋′端子間を導通状態あるいは非導通状態に切り
換えるスイッチ回路５３と、制御回路７６からの信号Ｃ
１に従いＶｉｎ−端子とＶｉｎ−′端子間を導通状態あ
るいは非導通状態に切り換えるスイッチ回路５４と、制
御回路７６からの信号Ｃ１Ｂに従いＶｉｎ＋′端子と基
準電位端子５７間を導通状態あるいは非導通状態に切り
換えるスイッチ回路５６と、制御回路７６からの信号Ｃ
１Ｂに従いＶｉｎ−′端子と基準電位端子５７間を導通
状態あるいは非導通状態に切り換えるスイッチ回路５５
と、を備えて構成されている。
【００５７】オフセット電圧補償回路５８は、ドレイン
端子とゲート端子が接続されＦＥＴ４５のゲート端子に
接続されたＦＥＴ５９と、制御信号Ｃ２に従いＦＥＴ５
９のソース端子とＶＤＤ電源間を導通状態あるいは非導
通状態に切り換えるスイッチ回路６３、ドレイン端子が
ＦＥＴ４６のドレイン端子に接続されゲート端子がＦＥ
Ｔ４５のゲート端子に接続されたＦＥＴ６１と、制御回
路７６からの信号Ｃ２に基づきＦＥＴ６１のソース端子
とＶＳＳ電源間を導通状態あるいは非導通状態に切り換
えるスイッチ回路６７とからなる第２補償回路７１と、
を備えている。
端子とゲート端子が接続されＦＥＴ４５のゲート端子に
接続されたＦＥＴ５９と、制御信号Ｃ２に従いＦＥＴ５
９のソース端子とＶＤＤ電源間を導通状態あるいは非導
通状態に切り換えるスイッチ回路６３、ドレイン端子が
ＦＥＴ４６のドレイン端子に接続されゲート端子がＦＥ
Ｔ４５のゲート端子に接続されたＦＥＴ６１と、制御回
路７６からの信号Ｃ２に基づきＦＥＴ６１のソース端子
とＶＳＳ電源間を導通状態あるいは非導通状態に切り換
えるスイッチ回路６７とからなる第２補償回路７１と、
を備えている。
【００５８】ここで、第１補償回路６９と第２補償回路
７１を複数構成することも可能であり、図６は、第１補
償回路６９と第１補償回路７０、および第２補償回路７
１と第２補償回路７２の２段構成を示している。
７１を複数構成することも可能であり、図６は、第１補
償回路６９と第１補償回路７０、および第２補償回路７
１と第２補償回路７２の２段構成を示している。
【００５９】制御回路７６は、クロック信号ＣＬＫ１を
受け制御信号Ｃ１、Ｃ１ＢおよびＣ２を出力する順序回
路７３と、クロック信号ＣＬＫと入力信号ＯＵＴ１を入
力としＣＬＫ１を出力とするラッチ回路７４と、差動増
幅回路４０の出力端子ＯＵＴからの出力電圧を入力と
し、ＯＵＴ１を出力とするエッジ検出回路７５と、を備
えて構成されている。
受け制御信号Ｃ１、Ｃ１ＢおよびＣ２を出力する順序回
路７３と、クロック信号ＣＬＫと入力信号ＯＵＴ１を入
力としＣＬＫ１を出力とするラッチ回路７４と、差動増
幅回路４０の出力端子ＯＵＴからの出力電圧を入力と
し、ＯＵＴ１を出力とするエッジ検出回路７５と、を備
えて構成されている。
【００６０】本発明の第４の実施例では、図６に示した
スイッチ回路５３、スイッチ回路５４、スイッチ回路５
５およびスイッチ回路５６の代わりとして、図４に示す
既知の相補型ＦＥＴスイッチを用い、オフセット電圧補
償回路５８のスイッチ回路として図７に示すＰch型ＦＥ
Ｔスイッチを用いる。
スイッチ回路５３、スイッチ回路５４、スイッチ回路５
５およびスイッチ回路５６の代わりとして、図４に示す
既知の相補型ＦＥＴスイッチを用い、オフセット電圧補
償回路５８のスイッチ回路として図７に示すＰch型ＦＥ
Ｔスイッチを用いる。
【００６１】図４に示した相補型ＦＥＴスイッチは、Ｃ
端子に入力端を接続したインバータ回路36と、インバー
タ３６の出力及びＣ端子をゲートに接続したＮch型ＦＥ
Ｔ３７およびＰch型ＦＥＴ３８にて構成され、Ｃ端子の
印可電圧によりＡ端子とＢ端子間の導通・非導通状態を
切り替える。
端子に入力端を接続したインバータ回路36と、インバー
タ３６の出力及びＣ端子をゲートに接続したＮch型ＦＥ
Ｔ３７およびＰch型ＦＥＴ３８にて構成され、Ｃ端子の
印可電圧によりＡ端子とＢ端子間の導通・非導通状態を
切り替える。
【００６２】スイッチ回路５３の代わりに、図４に示し
た相補型ＦＥＴスイッチのＣ端子をＣ１端子に接続しＡ
端子（あるいはＢ端子）をＶｉｎ＋端子に接続しＢ端子
（あるいはＡ端子）をＶｉｎ＋′端子に接続する。
た相補型ＦＥＴスイッチのＣ端子をＣ１端子に接続しＡ
端子（あるいはＢ端子）をＶｉｎ＋端子に接続しＢ端子
（あるいはＡ端子）をＶｉｎ＋′端子に接続する。
【００６３】スイッチ回路５５の代わりに、図４に示し
た相補型ＦＥＴスイッチのＣ端子をＣ１端子に接続しＡ
端子（あるいはＢ端子）をＶｉｎ＋端子に接続しＢ端子
（あるいはＡ端子）をＶｉｎ−端子に接続する。
た相補型ＦＥＴスイッチのＣ端子をＣ１端子に接続しＡ
端子（あるいはＢ端子）をＶｉｎ＋端子に接続しＢ端子
（あるいはＡ端子）をＶｉｎ−端子に接続する。
【００６４】スイッチ回路５５の代わりに、図４に示し
た相補型ＦＥＴスイッチのＣ端子をＣ１Ｂ端子に接続し
Ａ端子（あるいはＢ端子）をＶｉｎ−端子に接続しＢ端
子（あるいはＡ端子）を基準電位１８に接続する。
た相補型ＦＥＴスイッチのＣ端子をＣ１Ｂ端子に接続し
Ａ端子（あるいはＢ端子）をＶｉｎ−端子に接続しＢ端
子（あるいはＡ端子）を基準電位１８に接続する。
【００６５】スイッチ回路５６の代わりに、図４に示し
た相補型ＦＥＴスイッチのＣ端子をＣ１Ｂ端子に接続し
Ａ端子（あるいはＢ端子）をＶｉｎ＋′に接続しＢ端子
（あるいはＡ端子）を基準電位１８に接続する。
た相補型ＦＥＴスイッチのＣ端子をＣ１Ｂ端子に接続し
Ａ端子（あるいはＢ端子）をＶｉｎ＋′に接続しＢ端子
（あるいはＡ端子）を基準電位１８に接続する。
【００６６】図７のＦＥＴスイッチは第１補償回路６９
のスイッチ回路６３の代わりにソース端子をＶＤＤに接
続しドレイン端子をＦＥＴ５９のソース端子に接続しゲ
ート端子を制御回路７６からの信号Ｃ２に接続する。同
様に第２補償回路７１のスイッチ回路６７の代わりにソ
ース端子をＶＤＤに接続しドレイン端子をＦＥＴ６１の
ソース端子に接続しゲート端子を制御回路７６からの信
号Ｃ２に接続する。
のスイッチ回路６３の代わりにソース端子をＶＤＤに接
続しドレイン端子をＦＥＴ５９のソース端子に接続しゲ
ート端子を制御回路７６からの信号Ｃ２に接続する。同
様に第２補償回路７１のスイッチ回路６７の代わりにソ
ース端子をＶＤＤに接続しドレイン端子をＦＥＴ６１の
ソース端子に接続しゲート端子を制御回路７６からの信
号Ｃ２に接続する。
【００６７】上記実施例においてＦＥＴ素子がＭＯＳＦ
ＥＴとしてもよい。また電源ＶＳＳをＧＮＤ電位とし基
準電位１８をＶＤＤ／２としてもよい。
ＥＴとしてもよい。また電源ＶＳＳをＧＮＤ電位とし基
準電位１８をＶＤＤ／２としてもよい。
【００６８】
【発明の効果】以上説明したように、本発明によれば、
電気的にプログラム可能なＦＥＴを用いることなく、通
常のＦＥＴプロセスを用い構成された差動増幅回路にお
いて、製造バラツキが原因で発生するオフセット電圧を
補償する事ができる、という効果を奏する。
電気的にプログラム可能なＦＥＴを用いることなく、通
常のＦＥＴプロセスを用い構成された差動増幅回路にお
いて、製造バラツキが原因で発生するオフセット電圧を
補償する事ができる、という効果を奏する。
【００６９】最近の微細化されたＦＥＴプロセスにおい
ては回路部分の面積が小さくなるため、製造プロセスを
追加した従来の回路構成と比べ、本発明は差動増幅回路
のオフセット電圧補償を安価に行うことができる、とい
う利点を有する。
ては回路部分の面積が小さくなるため、製造プロセスを
追加した従来の回路構成と比べ、本発明は差動増幅回路
のオフセット電圧補償を安価に行うことができる、とい
う利点を有する。
【図１】本発明の一実施例の構成を示す図である。
【図２】図１に示した回路の等価回路を示す図である。
【図３】図１に示した回路の等価回路を示す図である。
【図４】本発明の第２、第４の実施例におけるスイッチ
の構成の一例を示す図である。
の構成の一例を示す図である。
【図５】本発明の第２の実施例におけるスイッチの構成
の一例を示す図である。
の一例を示す図である。
【図６】本発明の第３の実施例の構成の一例を示す図で
ある。
ある。
【図７】本発明の第４の実施例におけるスイッチの構成
の一例を示す図である。
の一例を示す図である。
１、４０ 差動増幅回路 ２、４１ 差動増幅段 ３−８、１０、１１、２０−２３、４３−４７、４９、
５０、５１、５９−６２ ＦＥＴ ９、４８ キャパシタ １２、５１ バイアス回路 １３、５２ 入力切り換え回路 １４−１７、２４−２７、５３−５６、６３、６５、６
７、６８ スイッチ回路 １８、５７ グランド １９、５８ オフセット補償回路 ２８、２９、６９、７０ 第１補償回路 ３０、３１、７１、７２ 第２補償回路 ３２、７３ 順序回路 ３３、７４ ラッチ回路 ３４、７５ エッジ検出回路 ３５、７６ 制御回路 ３６ インバータ ３７、３８、３９ ＦＥＴ
５０、５１、５９−６２ ＦＥＴ ９、４８ キャパシタ １２、５１ バイアス回路 １３、５２ 入力切り換え回路 １４−１７、２４−２７、５３−５６、６３、６５、６
７、６８ スイッチ回路 １８、５７ グランド １９、５８ オフセット補償回路 ２８、２９、６９、７０ 第１補償回路 ３０、３１、７１、７２ 第２補償回路 ３２、７３ 順序回路 ３３、７４ ラッチ回路 ３４、７５ エッジ検出回路 ３５、７６ 制御回路 ３６ インバータ ３７、３８、３９ ＦＥＴ
Claims (7)
- 【請求項１】差動増幅回路のオフセット電圧補償時に、
前記差動増幅回路の非反転及び反転入力端子を同電位に
切り替え、前記差動増幅回路の出力の変化を監視して、
前記差動増幅回路の入力段をなす差動増幅段への１又は
複数の補償回路の接続の有無を制御することで、前記差
動増幅回路のオフセット電圧が最小となるようにし、前
記オフセット電圧が最小となった時点でオフセット電圧
補償動作を停止し、前記差動増幅回路のオフセット電圧
が最小の状態となる前記補償回路の前記差動増幅段への
接続状態を維持したまま、オフセット電圧補償動作を解
除する、ことを特徴とする、差動増幅回路のオフセット
電圧補償方法。 - 【請求項２】前記補償回路が、前記制御信号によりオン
・オフ制御されるスイッチと、前記スイッチがオン状態
のときに前記差動増幅段の差動対の負荷に並列に接続さ
れる負荷素子と、を含むことを特徴とする、請求項１記
載の差動増幅回路のオフセット電圧補償方法。 - 【請求項３】差動増幅回路のオフセット電圧を補償する
オフセット電圧補償手段と、 オフセット電圧補償時に、前記差動増幅回路の非反転及
び反転入力端子を同電位に切り替える入力切り換え手段
と、 オフセット電圧補償時に、前記差動増幅回路の出力の変
化を監視して、前記入力切り換え手段及び前記オフセッ
ト電圧補償手段を制御することで、前記差動増幅回路の
オフセット電圧が最小となるようにし、前記オフセット
電圧が最小となった時点で、オフセット補償動作を停止
し、前記差動増幅回路のオフセット電圧が最小の状態を
維持したまま、オフセット電圧補償動作を解除するよう
に、前記入力切り換え手段及び前記オフセット電圧補償
手段を制御する制御手段と、 を備えていることを特徴とする、差動増幅回路のオフセ
ット電圧補償回路。 - 【請求項４】前記オフセット電圧補償手段が、オフセッ
ト電圧未補償時以外には、前記差動増幅回路の入力段を
なす差動増幅段と非接続状態とされ、オフセット電圧補
償時に、前記制御手段からの制御信号により、前記差動
増幅段に選択的に接続される１又は複数の補償回路を備
えたことを特徴とする、請求項１記載の差動増幅回路の
オフセット電圧補償回路。 - 【請求項５】前記オフセット電圧補償手段が、前記制御
信号によりオン・オフ制御されるスイッチと、前記スイ
ッチがオン状態のときに前記差動増幅段の差動対の負荷
に並列に接続される負荷素子と、を含む補償回路を１又
は複数備えてなる、ことを特徴とする、請求項１記載の
差動増幅回路のオフセット電圧補償回路。 - 【請求項６】前記補償回路の負荷素子が能動素子よりな
る、ことを特徴とする、請求項１記載の差動増幅回路の
オフセット電圧補償回路。 - 【請求項７】前記制御手段が、前記１又は複数の補償回
路のスイッチに所定の順で制御信号を供給する第１の回
路と、 前記差動増幅回路の出力電圧を入力し該出力電圧の変化
を検出する第２の回路と、 オフセット電圧補償完了前には、前記第１の回路にクロ
ック信号を供給し、前記第２の回路において前記差動増
幅回路の出力電圧の変化を検出時、前記第１の回路の前
記制御信号の状態をそのまま保持させるとともに、前記
入力切り換え手段に対して、前記差動増幅回路の非反転
び反転入力端子に入力信号を接続するように切り換える
信号を出力する第３の回路と、 を備えたことを特徴とする、請求項３記載の差動増幅回
路のオフセット電圧補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10202563A JP2000036718A (ja) | 1998-07-17 | 1998-07-17 | 差動増幅回路のオフセット電圧補償方法及び回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10202563A JP2000036718A (ja) | 1998-07-17 | 1998-07-17 | 差動増幅回路のオフセット電圧補償方法及び回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000036718A true JP2000036718A (ja) | 2000-02-02 |
Family
ID=16459574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10202563A Pending JP2000036718A (ja) | 1998-07-17 | 1998-07-17 | 差動増幅回路のオフセット電圧補償方法及び回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000036718A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352326A (ja) * | 2005-06-14 | 2006-12-28 | Toyota Motor Corp | 差動増幅回路 |
| KR100699582B1 (ko) | 2005-07-11 | 2007-03-23 | 삼성전기주식회사 | 출력 버퍼회로 |
| JP2016096453A (ja) * | 2014-11-14 | 2016-05-26 | 富士電機株式会社 | 増幅装置およびオフセット電圧補正方法 |
-
1998
- 1998-07-17 JP JP10202563A patent/JP2000036718A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352326A (ja) * | 2005-06-14 | 2006-12-28 | Toyota Motor Corp | 差動増幅回路 |
| JP4600167B2 (ja) * | 2005-06-14 | 2010-12-15 | トヨタ自動車株式会社 | 差動増幅回路 |
| KR100699582B1 (ko) | 2005-07-11 | 2007-03-23 | 삼성전기주식회사 | 출력 버퍼회로 |
| JP2016096453A (ja) * | 2014-11-14 | 2016-05-26 | 富士電機株式会社 | 増幅装置およびオフセット電圧補正方法 |
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