KR100544014B1

KR100544014B1 - 직류 오프셋 전압을 제거할 수 있는 반도체 집적회로

Info

Publication number: KR100544014B1
Application number: KR1020030007217A
Authority: KR
Inventors: 김진욱
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-02-05
Filing date: 2003-02-05
Publication date: 2006-01-20
Also published as: KR20040070970A

Abstract

본 발명은 DC 오프셋 전압을 제거할 수 있는 반도체 집적회로를 제공하기 위한 것으로, 이를 위해 본 발명은, 차동 입력단과 제1출력 노드 및 제2출력 노드를 갖으며 피드백 루프를 통해 그 부입력단과 출력단이 서로 접속된 증폭부; 상기 증폭부의 상기 차동 입력단에서의 오프셋 전압에 해당하는 전압차를 샘플링하여 저장하고, 상기 차동 입력단에서 상기 저장된 전압차 만큼 보상하여 상기 오프셋 전압을 제거하기 위한 오프셋 제거부; 및 상기 증폭부와 상기 오프셋 제거부 사이를 선택적으로 스위칭하여 상기 오프셋 전압을 샘플링하는 모드와 상기 오프셋 전압을 보상하는 모드를 전환하기 위한 스위칭부를 포함하는 반도체 집적회로를 제공한다.

DC 오프셋(Offset), 오프셋 제거부, 연산증폭기, 샘플링 모드, 보상 모드.

Description

직류 오프셋 전압을 제거할 수 있는 반도체 집적회로{SEMICONDUCTOR INTEGRATED CHIP FOR CANCELLATION OF DIRECT CURRENT OFFSET VOLTAGE}

도 1은 본 발명의 일실시예에 따른 DC 오프셋이 제거된 반도체 집적회로를 도시한 상세회로도.

도 2는 도 1의 동작을 나타내는 타이밍도.

도 3은 도 2를 실제 연산증폭기에 적용한 일예를 도시한 블럭도.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 증폭부 200 : 오프셋 제거부

300 : 스위칭부 110 : 제2전류원

120 : 차동입력부 130 : 로드부

140 : 출력부 210 : 제1전류원

220 : 샘플링부 221 : 저장부

230 : 보상부 310 : 제1스위칭부

320 : 제2스위칭부

본 발명은 반도체 집적회로에 관한 것으로 특히, 연산증폭기(Operational amplifier) 등의 DC(Direct current) 오프셋(Offset) 제거(Cancellation)가 가능한 반도체 집적회로에 관한 것이다.

주지된 바와 같이 신호를 소정의 이득으로 증폭시키기 위해 연산증폭기를 이용하고 있다. 이러한 연산증폭기는 차동증폭기(Differential amplifier)와 피드백 증폭기(Feedback amplifier)를 결합시킨 형태로, 연산증폭기에 입력되는 입력신호의 차등성분이 증폭된다는 것과 이득이 매우 크다는 것의 크게 두가지의 특징이 있다.

한편, 출력에서의 오프셋이란 입력전압에 대해 독립적으로 존재하는 출력측의 전압차를 이르는 것으로, 이러한 오프셋은 신호의 증폭도를 크게 하면 할수록 출력전압의 변동률을 크게 함으로써 신호의 왜곡을 초래한다.

전술한 연산증폭기는 입력단의 회로 또는 공정상의 오정합(Mismatch)으로 인해 오프셋이 주로 발생한다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, DC 오프셋 전압을 제거할 수 있는 반도체 집적회로를 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은, 제1 및 제2 차동 입력단과 제1 및 제2 출력 노드를 가지며, 피드백 루프를 통해 출력단이 부입력단인 상기 제1 차동 입력단과 접속되어 출력신호가 피드백되는 증폭수단과, 상기 증폭수단의 상기 제1 및 제2 차동 입력단으로 입력되는 제1 및 제2 신호를 제3 및 제4 차동 입력단으로 입력받아 상기 제1 및 제2 신호의 오프셋 전압에 해당하는 전압차를 샘플링하여 저장하고, 저장된 상기 전압차값을 상기 증폭수단의 상기 제1 및 제2 출력 노드로 공급하여 상기 오프셋 전압을 제거하는 오프셋 제거수단과, 상기 증폭수단과 상기 오프셋 제거수단 사이를 선택적으로 스위칭하여 상기 오프셋 전압을 샘플링하는 모드와 상기 오프셋 전압을 보상하는 모드를 전환하는 스위칭수단을 포함하되, 상기 오프셋 제거수단은, 전원전압단과 상기 제3 및 제4 차동 입력단 사이에 접속되어 상기 제3 및 제4 차동 입력단과 각각 접속된 제1 및 제2 노드로 일정한 전류를 공급하는 제1 전류원과, 샘플링 모드시 상기 제3 및 제4 차동 입력단으로 입력되는 상기 제1 및 제2 신호의 오프셋 전압에 해당하는 전압차를 상기 제1 및 제2 노드 사이에 접속된 캐패시터를 통해 저장하여 상기 제1 및 제2 신호의 전압차를 샘플링하는 샘플링부와, 상기 제1 및 제2 노드와 상기 제1 및 제2 출력 노드 사이에 각각 접속되어, 보상 모드시 상기 캐패시터에 저장된 상기 전압차에 대응하는 값을 상기 제1 및 제2 출력 노드로 공급하여 상기 증폭수단에서 발생되는 오프셋 전압을 보상하는 보상부를 포함하는 반도체 집적회로를 제공한다.

본 발명은 연산증폭기 등의 DC 오프셋 전압을 오프셋 제거부에서 샘플링하여 오프셋 전압에 해당하는 전류를 연산증폭기의 출력 노드에 인가하여 보상함으로써 오프셋 전압을 보상한다.

이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

도 1은 본 발명의 일실시예에 따른 DC 오프셋이 제거된 반도체 집적회로를 도시한 상세회로도이며, 도 2는 도 1의 동작을 나타내는 타이밍도이다.

도 1을 참조하면, 본 발명의 반도체 집적회로는 차동 입력단(V1, V2)과 제1 출력 노드(A) 및 제2출력 노드(B)를 갖으며 피드백 루프를 통해 그 부입력단(V1)과 출력단(VOUT)이 서로 접속된 증폭부(100)와, 증폭부(100)의 차동 입력단(V1, V2)에서의 오프셋 전압(Voff)에 해당하는 전압차를 샘플링하여 저장하고, 차동 입력단(V1, V2)에서 저장된 전압차 만큼 보상하여 오프셋 전압(Voff)을 제거하기 위한 오프셋 제거부(200)와, 증폭부(100)와 오프셋 제거부(200) 사이를 선택적으로 스위칭하여 오프셋 전압(Voff)을 샘플링하는 모드와 오프셋 전압을 보상하는 모드를 전환하기 위한 스위칭부(300)를 구비하여 구성된다.

구체적으로, 오프셋 제거부(200)는 그 출력측에 제1노드(N1) 및 제2노드(N2)를 갖는 제1전류원(210)과, 제1노드(N1) 및 제2노드(N2)와 접지전원단(VSS) 사이에 접속되며, 샘플링 모드시 증폭부(100)의 차동입력단(V1, V2)으로부터 오프셋 전압(Voff)을 샘플링하여 제1노드(N1) 및 제2노드(N2) 사이에 접속된 저장부(221)를 통해 저장하는 샘플링부(220)와, 제1노드(N1) 및 제2노드(N2)와 제1출력 노드(V1) 및 제2출력 노드(V2) 사이에 각각 접속되어, 보상 모드시 저장부(221)에 저장된 오프셋 전압(Voff)에 해당하는 만큼 증폭부(100)에서의 오프셋을 보상하기 위한 보상부(230)를 포함한다.

스위칭부(300)는 샘플링부(220)의 제1노드(N1) 및 제2노드(N2)와 증폭부(100)의 차동입력단(V1, V2) 사이에 접속된 제1스위칭부(310)와, 보상부(230)와 증폭부(100)의 제1출력 노드(V1) 및 제2출력 노드(V2) 사이에 접속된 제2스위칭부(320)를 포함한다.

증폭부(100)는 전류 미러형의 제2전류원(110)과, 제2전류원(110)과 그 일측 이 접속되며 제1스위칭부(310)를 통해 샘플링부(220)와 접속되어 제어되는 차동입력부(120)와, 차동입력부(120)의 타측에 해당하는 제1출력 노드(V1) 및 제2출력 노드(V2)와 각각 접속된 로드부(130)와, 제2출력 노드(V2) 및 제2전류원(110)과 접속된 출력부(140)를 포함하며, 제1출력 노드(V1) 및 제2출력 노드(V2)는 각각 제2스위칭부(320)과 접속되어 있다.

전술한 저장부(221)는 캐패시터(C1)이며, 저장하는 자신의 양단의 전압차가 오프셋 전압(Voff)에 해당하는 전압이다.

샘플링부(220)는 자신의 게이트가 제1스위칭부(310)의 제1스위치(SW1)를 매개로 증폭부(100)의 정입력단(V2)과 접속되며, 제1노드(N1)에 드레인이 접속되고 접지전압단(VSS)에 소스가 접속된 제1NMOS 트랜지스터(M1)와, 자신의 게이트가 제1스위칭부(310)의 제2스위치(SW2)를 매개로 증폭부(100)의 부입력단(V1)과 접속되며, 제2노드(N2)에 드레인이 접속되고 접지전압단(VSS)에 소스가 접속된 제2NMOS 트랜지스터(M2)를 포함한다.

보상부(230)는 자신의 드레인이 제2스위칭부(320)의 제3스위치(SW3)를 매개로 증폭부(100)의 제1출력 노드(A)와 접속되며, 제1노드(N1)에 게이트가 접속되고 전원전압단(VDD)에 소스가 접속된 제1PMOS 트랜지스터(M5)와, 자신의 드레인이 제2스위칭부(320)의 제4스위치(SW4)를 매개로 증폭부(100)의 제2출력 노드(B)와 접속되며, 제2노드(N2)에 게이트가 접속되고 전원전압단(VDD)에 소스가 접속된 제2PMOS 트랜지스터(M6)를 포함한다.

여기서, 제1스위치(SW1)와 제2스위치(SW2)는 동일 값을 갖도록 동작하고, 제3스위치(SW3)와 제4스위치(SW4)는 동일 값을 갖도록 동작한다. 또한, 제1스위치(SW1) 및 제2스위치(SW2)와 제3스위치(SW3) 및 제4스위치(SW4)는 서로 상보적인 값을 갖도록 동작한다.

즉, 제1스위치(SW1)는 샘플링 모드시 제1NMOS 트랜지스터(M1)의 게이트와 정입력단(V2)을 전기적으로 도통시키며, 제2스위치(SW2)는 샘플링 모드시 제2NMOS 트랜지스터(M2)의 게이트와 부입력단(V1)을 전기적으로 도통시킨다.

제3스위치(SW3)는 보상 모드시 제1PMOS 트랜지스터(M5)의 드레인과 제1출력 노드(A)를 전기적으로 도통시키며, 보상 모드시 제2PMOS 트랜지스터(M6)의 드레인과 제2출력 노드(B)를 전기적으로 도통시킨다.

전술한 구성을 갖는 반도체 집적회로의 동작을 도 2를 참조하여 상세히 살펴 보는 바, 각 개별 소자의 경우 그 기호로서 약칭하여 나타낸다.

SW1, SW2는 증폭부(100)의 입력신호와 출력신호를 오프셋 제거부(200)에 샘플링하기 위한 스위치이다. SW1을 통하여 증폭부(100)의 V2 입력신호(정입력신호)가 전달되고 SW2를 통하여 증폭부(100)의 VOUT 신호가 전달된다. 이 때, 두 신호의 DC 오프셋 전압차가 생길 경우 트랜지스터 M1의 전류는 트랜지스터 M2의 전류보다 많게 되며, 트랜지스터 M3, M4에서 흐르는 전류는 동일하다.

트랜지스터 M1과 M2의 전류차 만큼 트랜지스터 M4의 전류가 캐패시터 C1을 통해서 트랜지스터 M1 쪽으로 흐르게 되며, 이 때 트랜지스터 M2의 드레인에 연결된 캐패시터 C1의 노드 전압보다 높아지게 된다. 따라서, 트랜지스터 M5의 게이트에 연결된 노드 전압이 감소하고 트랜지스터 M6의 게이트에 연결된 노드 전압은 상 대적으로 증가한다.

만약, VOUT(V1과 피드백 루프를 통해 연결되어 있으므로 V1과 사실상 동일하다고 간주함)의 전압이 높을 경우는 전술한 동작과 반대로 이루어진다. 즉, 트랜지스터 M1의 드레인에 연결된 캐패시터 C1의 노드 전압이 트랜지스터 M2의 드레인에 연결된 캐패시터 C1의 노드 전압보다 상대적으로 높아지게 된다. 이렇듯, 캐패시터 C1의 전압차는 증폭부(100)의 DC 오프셋 전압(Voff)에 비례함을 알 수 있다.

다음으로, 오프셋 제거부(200)의 캐패시터 C1에 샘플링된 DC 오프셋 전압(Voff)이 증폭부(100)에서 보상되는 동작(보상 모드)을 살펴 본다.

SW1과 SW2는 오프되며, 이 때 트랜지스터 M1과 M2 역시 턴-오프된다. 한편, 캐패시터 C1의 양단의 전압은 트랜지스터 M3와 M4가 오프된 상태에서 계속 샘플링된 값을 유지하게 된다.

보상 모드시 SW3와 SW4는 온된다. 이 때, 트랜지스터 M5는 증폭부(100)의 입력단의 제1출력 노드 A에 연결되고 트랜지스터 M6는 제2출력 노드 B에 연결된다. V2의 전압이 높을 경우 트랜지스터 M6의 게이트 전압이 트랜지스터 M5의 게이트 전압 보다 높게 되어 결국 트랜지스터 M5의 전류는 트랜지스터 M6의 전류보다 증가하게 된다.

트랜지스터 M5의 증가된 전류는 SW3를 통해 증폭부(100)의 트랜지스터 M9의 전류에 더해지게 된다. 결국 증폭부(100)의 입력 트랜지스터 M7과 M8에 오정합에 의해 차이가 발생한 전류에 의해 나타난 DC 오프셋 전압은 오프셋 제거부(200)를 통해 전류를 상대적으로 보상하게 됨으로써, DC 오프셋 전압을 줄이는 효과를 나타 낸다.

한편, 증폭부(100)의 V1 전압이 높은 경우는 전술한 동작과 반대로 동작하므로 이에 대한 설명은 생략한다.

도 3은 도 2를 실제 연산증폭기에 적용한 일예를 도시한 블럭도이다.

도 3을 참조하면, 부입력단(V1)과 출력단(VOUT) 사이에 피드백 루프를 갖는 연산증폭기(100)가 배치되어 있고, 연산증폭기(100)와 오프셋 제거부(200)는 스위칭부(300)의 각 스위치(SW1, SW2, SW3, SW4)를 통해 연결되는 구조를 갖는다.

한편, 도 3의 동작은 도 2와 동일하므로 그 동작에 대한 설명은 생략한다.

전술한 본 발명에서는 연산증폭기를 그 일예로 하여 설명하였으나, 이러한 형태 이외에 오프셋 제거부를 별도로 이용하여 전술한 샘플링부의 트랜지스터 M1과 M2의 두 입력에 특정 신호를 인가하여 두 신호의 차를 샘플링하는 회로에도 응용이 가능하다.

전술한 바와 같이 이루어지는 본 발명은, 연산증폭기 등의 특성 저하의 원인이 되는 DC 오프셋 전압을 샘플링과 보상이라는 두가지의 동작 모드를 갖는 간단한 오프셋 제거부 회로를 이용하여 쉽게 보상하여 증폭기의 특성을 향상시킬 수 있음을 실시예를 통해 알아 보았다.

이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사 상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 연산증폭기 등의 직류 오프셋 전압을 제거할 수 있어 궁극적으로, 반도체 집적회로의 성능을 크게 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims

삭제
제1 및 제2 차동 입력단과 제1 및 제2 출력 노드를 가지며, 피드백 루프를 통해 출력단이 부입력단인 상기 제1 차동 입력단과 접속되어 출력신호가 피드백되는 증폭수단;

상기 증폭수단의 상기 제1 및 제2 차동 입력단으로 입력되는 제1 및 제2 신호를 제3 및 제4 차동 입력단으로 입력받아 상기 제1 및 제2 신호의 오프셋 전압에 해당하는 전압차를 샘플링하여 저장하고, 저장된 상기 전압차값을 상기 증폭수단의 상기 제1 및 제2 출력 노드로 공급하여 상기 오프셋 전압을 제거하는 오프셋 제거수단; 및

상기 증폭수단과 상기 오프셋 제거수단 사이를 선택적으로 스위칭하여 상기 오프셋 전압을 샘플링하는 모드와 상기 오프셋 전압을 보상하는 모드를 전환하는 스위칭수단을 포함하되,

상기 오프셋 제거수단은,

전원전압단과 상기 제3 및 제4 차동 입력단 사이에 접속되어 상기 제3 및 제4 차동 입력단과 각각 접속된 제1 및 제2 노드로 일정한 전류를 공급하는 제1 전류원;

샘플링 모드시 상기 제3 및 제4 차동 입력단으로 입력되는 상기 제1 및 제2 신호의 오프셋 전압에 해당하는 전압차를 상기 제1 및 제2 노드 사이에 접속된 캐패시터를 통해 저장하여 상기 제1 및 제2 신호의 전압차를 샘플링하는 샘플링부; 및

상기 제1 및 제2 노드와 상기 제1 및 제2 출력 노드 사이에 각각 접속되어, 보상 모드시 상기 캐패시터에 저장된 상기 전압차에 대응하는 값을 상기 제1 및 제2 출력 노드로 공급하여 상기 증폭수단에서 발생되는 오프셋 전압을 보상하는 보상부

를 포함하는 반도체 집적회로.
제 2 항에 있어서, 상기 스위칭수단은,

상기 증폭수단의 상기 제1 및 제2 차동 입력단과 상기 오프셋수단의 상기 제3 및 제4 차동 입력단 사이에 각각 접속된 제1 스위칭부; 및

상기 보상부와 상기 증폭수단의 상기 제1 및 제2 출력 노드 사이에 각각 접속된 제2 스위칭부

를 포함하는 반도체 집적회로.
제 2 항에 있어서, 상기 증폭수단은,

전류 미러형의 제2 전류원;

상기 제1 및 제2 차동 입력단으로 입력되는 상기 제1 및 제2 신호를 입력받는 차동 입력부;

상기 출력단과 접지전압단 사이에 접속되어 상기 제2 출력 노드의 전위에 따라 동작되는 출력부; 및

상기 제1 및 제2 출력 노드와 접지전압단 사이에 접속된 제3 전류원

을 포함하는 반도체 집적회로.
삭제
제 4 항에 있어서, 상기 샘플링부는,

자신의 게이트가 상기 제1 스위칭부의 제1 스위치를 매개로 상기 제3 차동 입력단과 접속되고, 상기 제1 노드에 드레인이 접속되며, 접지전압단에 소스가 접속된 제1 NMOS 트랜지스터; 및

자신의 게이트가 상기 제2 스위칭부의 제2 스위치를 매개로 상기 제4 차동 입력단과 접속되고, 상기 제2 노드에 드레인이 접속되며, 접지전압단에 소스가 접속된 제2 NMOS 트랜지스터

를 포함하는 반도체 집적회로.
제 4 항에 있어서, 상기 보상부는,

자신의 드레인이 상기 제2 스위칭부의 제3 스위치를 매개로 상기 제1 출력 노드와 접속되고, 상기 제1 노드에 게이트가 접속되며, 전원전압단에 소스가 접속된 제1 PMOS 트랜지스터; 및

자신의 드레인이 상기 제2 스위칭부의 제4 스위치를 매개로 상기 제2 출력 노드와 접속되고, 상기 제2 노드에 게이트가 접속되며, 전원전압단에 소스가 접속된 제 2PMOS 트랜지스터

를 포함하는 반도체 집적회로.
제 6 항 또는 제 7 항에 있어서,

상기 제1 스위치와 상기 제2 스위치는 동일 값을 갖도록 동작하고, 상기 제3 스위치와 상기 제4 스위치는 동일 값을 갖도록 동작하는 반도체 집적회로.
제 8 항에 있어서,

상기 제1 및 제2 스위치와 상기 제3 및 제4스위치는 서로 상보적인 값을 갖도록 동작하는 반도체 집적회로.
제 9 항에 있어서,

상기 제1 스위치는 상기 샘플링 모드시 상기 제1 NMOS 트랜지스터의 게이트와 상기 제3 차동 입력단을 전기적으로 도통시키며, 상기 제2 스위치는 상기 샘플링 모드시 상기 제2 NMOS 트랜지스터의 게이트와 상기 제4 차동 입력단을 전기적으로 도통시키는 반도체 집적회로.
제 9 항에 있어서,

상기 제3 스위치는 상기 보상 모드시 상기 제1 PMOS 트랜지스터의 드레인과 상기 제1 출력 노드를 전기적으로 도통시키며, 상기 보상 모드시 상기 제2 PMOS 트랜지스터의 드레인과 상기 제2 출력 노드를 전기적으로 도통시키는 반도체 집적회로.