JP3936952B2 - Ａｂ級ｃｍｏｓ出力回路 - Google Patents

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Description

本発明は、半導体基板上のＣＭＯＳ回路で形成されるＡＢ級ＣＭＯＳ出力回路に関する。
ＣＭＯＳ演算増幅回路の出力回路にはソースフォロワー回路やＡ級出力回路があるが、出力ダイナミックレンジが狭い、大きな定常電流による消費電力増加などの問題がある。従って、広い出力ダイナミックレンジで小さな定常電流、大きな出力電流を実現できるＡＢ級出力回路が現在広く用いられている（例えば、非特許文献１の図１６参照。）。
非特許文献１の「３．５出力バッファ」の段落では、以下のように開示されている。ここで、非特許文献１の図１６を本願図３に示す。
抵抗負荷を駆動する場合は高インピーダンスの電圧をバッファするバッファ回路が必要である。最も簡単な電圧バッファはソースフォロワー回路であるが、ソースフォロワー回路ではＶｇｓの電圧シフトを生じ、出力ダイナミックレンジが狭くなり、近年標準になっている３Ｖ程度の低電圧回路には用いにくいことと、大きな定常電流が流れて消費電力が増大するため、定常電流が小さく、ほぼフルスケールの出力電圧が得られるＡＢ級バッファ回路が広く用いられている。
図３にコモンゲートレベルシフトを用いたＡＢ級バッファを示す。図３に示したように各トランジスタのＷ／Ｌ比を設定するとトランジスタＭ５に電流２Ｉｂが流れるバイアス条件においては、電圧Ｖ２＝Ｖ３、電圧Ｖ１＝Ｖ４となって、トランジスタＭ１、Ｍ２にバイアス電流ＩＯが流れることは容易に理解できるものと思われる。次に、このバイアス状態から電圧Ｖｉｎが下がるとトランジスタＭ５を流れる電流は増加し、電圧Ｖ１、Ｖ２は上昇する。従って、トランジスタＭ４はカットオフし、電流はすべてトランジスタＭ３を流れ、Ｖ１はＶｄｄ近くまで上昇して、トランジスタＭ１はカットオフされるとともに、トランジスタＭ２のゲート電圧Ｖ２もＶｄｄ近くまで上昇してトランジスタＭ２の引込み電流は急増する。これとは逆に、バイアス状態から電圧Ｖｉｎが上がると、トランジスタＭ３、Ｍ２がカットオフし、電圧Ｖ１は接地電圧近傍まで下がり、トランジスタＭ１の電流は急増する。このようにバイアス時の少ないバイアス電流から、動作時の大きな駆動電流を引き出すことができるほか、接地電位からＶｄｄまでの広い出力ダイナミックレンジを得ることができる。この回路はトランジスタＭ３、Ｍ４を１段の贈幅回路の出力側の電流パスに挿入するなどして用いられる。
松澤昭，"ＣＭＯＳ演算増幅器"，電子情報通信学会論文誌Ｃ，Ｖｏｌ．Ｊ８４−Ｃ，Ｎｏ．５，ｐｐ．３５７−３７３，２００１年５月（図１６）。
電源電圧Ｖｄｄが例えば１Ｖであり、Ｐチャンネル金属酸化半導体電界効果トランジスタ（以下、金属酸化半導体電界効果トランジスタを「ＭＯＳＦＥＴ」という。）やＮチャンネルＭＯＳＦＥＴのしきい値電圧Ｖｔｈが例えば０．５Ｖである低電圧回路においては、演算増幅回路でトランジスタの多段積み上げが困難であり、図３に示す従来技術に係るＡＢ級ＣＭＯＳ出力回路のバイアス回路を実現できないという問題点があった。
本発明の目的は以上の問題点を解決し、低電圧回路において、演算増幅回路でトランジスタの多段積み上げができ、ＡＢ級ＣＭＯＳ出力回路のバイアス回路を実現できるＡＢ級ＣＭＯＳ出力回路を提供することにある。
本発明に係るＡＢ級ＣＭＯＳ出力回路は、第１のＰチャンネルトランジスタと、第１のＮチャンネルトランジスタとからなり、所定の半導体基板上に形成され、所定の動作電流Ｉ０により動作させるＣＭＯＳ回路を備えたＣＭＯＳ出力回路において、
上記半導体基板上において、上記第１のＰチャンネルトランジスタと実質的に同一又は相似のサイズを有する第２のＰチャンネルトランジスタと、上記第１のＮチャンネルトランジスタと実質的に同一又は相似のサイズを有する第２のＮチャンネルトランジスタとを形成してなるレプリカ回路と、
上記レプリカ回路の上記第２のＰチャンネルトランジスタ及び上記第２のＮチャンネルトランジスタを、上記動作電流Ｉ０に対応した基準電流Ｉｒｅｆに基づいて動作させ、上記第２のＰチャンネルトランジスタのゲートに印加される第１のバイアス電圧を上記第１のＰチャンネルトランジスタのゲートに印加するとともに、上記第２のＮチャンネルトランジスタのゲートに印加される第２のバイアス電圧を上記第１のＮチャンネルトランジスタのゲートに印加するバイアス電圧供給手段とを備えたことを特徴とする。
上記ＡＢ級ＣＭＯＳ出力回路において、上記第１のＰチャンネルトランジスタと電源電圧源Ｖｄｄとの間に、動作切り換え用の第３のＰチャンネルトランジスタを挿入し、上記第１のＮチャンネルトランジスタと接地電圧Ｖｓｓとの間に、動作切り換え用の第３のＮチャンネルトランジスタを挿入したことを特徴とする。
また、上記ＡＢ級ＣＭＯＳ出力回路において、上記ＡＢ級ＣＭＯＳ出力回路の前段に設けられた演算増幅回路をさらに備えたことを特徴とする。
さらに、上記ＡＢ級ＣＭＯＳ出力回路において、上記演算増幅回路と、上記ＡＢ級ＣＭＯＳ出力回路との間に設けられた、レベルシフタ回路をさらに備えたことを特徴とする。
従って、本発明に係るＡＢ級ＣＭＯＳ出力回路によれば、上記レプリカによってＣＭＯＳ出力回路のバイアス電圧を供給するＡＢ級ＣＭＯＳ出力回路を構成することができる。トランジスタの多段積み上げによってバイアス回路を実現できない低電圧回路においても、ＡＢ級ＣＭＯＳ出力回路を実現できるという特有の作用効果を有する。すなわち、本発明に係るＡＢ級ＣＭＯＳ出力回路は、例えば１Ｖ以下の低い電源電圧で動作し、ＡＢ級ＣＭＯＳ出力回路の定常電流を外部回路から任意に設定できる。
以下、本発明に係る実施形態について図面を参照して説明する。なお、同様の構成要素については同一の符号を付している。
図１は本発明の一実施形態に係るＡＢ級ＣＭＯＳ出力回路３を含む増幅回路の構成を示す回路図であり、図２は図１のＣＭＯＳ出力回路３に対してバイアス電圧を供給するレプリカ回路４の構成を示す回路図である。
本実施形態に係る増幅回路は、図１に示すように、演算増幅回路１と、レベルシフタ回路２と、ＣＭＯＳ出力回路３と、レプリカ回路４とを、同一の半導体基板上で形成してなり、ＣＭＯＳ出力回路３のバイアス電圧Ｖｂｐ０及びＶｂｎ０を、ＣＭＯＳ出力回路３と実質的に同様又は相似なサイズを有する各ＭＯＳＦＥＴからなるレプリカ回路４により発生して供給したことを特徴としている。
図１において、演算増幅回路１は、６個のＰチャンネルＭＯＳＦＥＴＰ１乃至Ｐ６及び６個のＮチャンネルＭＯＳＦＥＴＮ１乃至Ｎ６とを備えて、多段で積み上げられた公知の差動増幅式の演算増幅回路であり、電源電圧Ｖｄｄと、接地電圧Ｖｓｓとの間に接続されたＣＭＯＳ回路で形成される。入力端子Ｔ１１及びＴ１２に入力される差動入力信号Ｖｉｐ，Ｖｉｎは、演算増幅回路１により増幅された後、レベルシフタ回路２に出力される。ここで、初段のＰチャンネルＭＯＳＦＥＴＰ１のゲートに接続されたバイアス入力端子Ｔ２１にはバイアス電圧Ｖｂｐ１が印加される一方、初段のＮチャンネルＭＯＳＦＥＴＮ１のゲートに接続されたバイアス入力端子Ｔ２２にはバイアス電圧Ｖｂｎ１が印加される。
レベルシフタ回路２は、２個のＰチャンネルＭＯＳＦＥＴＰ７及びＰ８と、２個のＮチャンネルＭＯＳＦＥＴＮ７及びＮ８とを備えて構成され、ＰチャンネルＭＯＳＦＥＴＰ８のゲートに接続されたバイアス入力端子Ｔ３１に印加されるバイアス電圧Ｖｂｐ２と、ＮチャンネルＭＯＳＦＥＴＮ８のゲートに接続されたバイアス入力端子Ｔ３２に印加されるバイアス電圧Ｖｂｎ２に印加されるバイアス電圧Ｖｂｎ０とを変化することにより、演算増幅回路１から出力される差動出力電圧信号のレベルをシフトさせた後、バイアス電圧を分離するための結合用キャパシタＣ１，Ｃ２を介して、ＣＭＯＳ出力回路３に出力する。レベルシフタ回路２において、電源電圧源Ｖｄｄは、ＰチャンネルＭＯＳＦＥＴＰ７のソース及びドレインを介して端子Ｔ７１に接続され、端子Ｔ７１はＰチャンネルＭＯＳＦＥＴＰ８のソース及びドレインを介して端子Ｔ７２に接続される。また、端子Ｔ７２は、ＮチャンネルＭＯＳＦＥＴＮ７のドレイン及びソースを介して接地される。さらに、端子Ｔ７１は、ＮチャンネルＭＯＳＦＥＴＮ８のドレイン及びソースを介して端子Ｔ７２に接続される。
ＣＭＯＳ出力回路３は、２個のＰチャンネルＭＯＳＦＥＴＰ９及びＰ１０と、２個のＮチャンネルＭＯＳＦＥＴＮ９及びＮ１０とを備えて構成される。電源電圧源Ｖｄｄは、ＰチャンネルＭＯＳＦＥＴＰ９のソース及びドレインを介してＰチャンネルＭＯＳＦＥＴＰ１０のソースに接続され、ＰチャンネルＭＯＳＦＥＴＰ１０のソースはそのドレインを介して出力端子Ｔ１３に接続される。出力端子Ｔ１３は、ＮチャンネルＭＯＳＦＥＴＮ１０のドレイン及びソースを介してＮチャンネルＭＯＳＦＥＴＮ９のドレインに接続され、ＮチャンネルＭＯＳＦＥＴＮ９のドレインはそのソースを介して接地される。また、結合用キャパシタＣ１の出力側端子は、バイアス入力端子Ｔ４１及びＰチャンネルＭＯＳＦＥＴＰ１０のゲートに接続され、結合用キャパシタＣ２の出力側端子は、バイアス入力端子Ｔ４２及びＮチャンネルＭＯＳＦＥＴＮ１０のゲートに接続される。ここで、バイアス入力端子Ｔ４１，Ｔ４２には、レプリカ回路４から所定のバイアス電圧が詳細後述するように印加される。
図１の増幅回路において、バイアス電圧Ｖｂｐ１及びＶｂｎ１はそれぞれ、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１がそれぞれ電流源として動作できるようなバイアス電圧に設定され、具体的には、次式のように設定される。
［数１］
Ｖｔｈｎ＜Ｖｂｎ１＜Ｖｄｄ （１）
［数２］
｜Ｖｔｈｐ｜＞Ｖｂｎ１＞Ｖｓｓ （２）
ここで、Ｖｄｄは電源電圧源の電圧であり、Ｖｓｓは接地電圧である。また、ＶｔｈｎはＮチャンネルＭＯＳＦＥＴＮ１のしきい値電圧であり、ＶｔｈｐはＰチャンネルＭＯＳＦＥＴＰ１のしきい値電圧である。さらに、バイアス電圧Ｖｂｐ２，Ｖｂｎ２はそれぞれＣＭＯＳ出力回路３がＡＢ級ＣＭＯＳ出力回路として動作する出力平衡時に動作電流Ｉ０が流れるように設定される。
以上のように構成されたＣＭＯＳ出力回路３において、ＰチャンネルＭＯＳＦＥＴＰ９のゲートに接続されたバイアス入力端子Ｔ５１に、ＰチャンネルＭＯＳＦＥＴＰ９のしきい値電圧Ｖｔｈｐ以上の切り換え信号Ｃｋｐが印加されてＰチャンネルＭＯＳＦＥＴＰ９をオフとし、かつ、ＮチャンネルＭＯＳＦＥＴＮ９のゲートに接続されたバイアス入力端子Ｔ５２に、ＮチャンネルＭＯＳＦＥＴＮ９のしきい値電圧Ｖｔｈｎ以下の切り換え信号Ｃｋｎが印加されてＮチャンネルＭＯＳＦＥＴＮ９をオフとしたとき、ＰチャンネルＭＯＳＦＥＴＰ１０のドレイン及びＮチャンネルＭＯＳＦＥＴＮ１０のドレインに接続された出力端子Ｔ１３はハイインピーダンスとなり、いわゆるオープン状態となる。一方、バイアス入力端子Ｔ５１に、ＰチャンネルＭＯＳＦＥＴＰ９のしきい値電圧Ｖｔｈｐ未満の切り換え信号Ｃｋｐが印加されてＰチャンネルＭＯＳＦＥＴＰ９をオンとし、かつ、バイアス入力端子Ｔ５２に、ＮチャンネルＭＯＳＦＥＴＮ９のしきい値電圧Ｖｔｈｎ以上の切り換え信号Ｃｋｎが印加されてＮチャンネルＭＯＳＦＥＴＮ９をオンとしたとき、電源電圧源Ｖｄｄから、ＰチャンネルＭＯＳＦＥＴＰ９及びＰ１０、並びに、ＮチャンネルＭＯＳＦＥＴＮ１０及びＮ９に動作電流Ｉ０が流れ、結合用キャパシタＣ１，Ｃ２を介して入力される佐道入力信号は、ＣＭＯＳ出力回路３を介して出力端子Ｔ１３から出力される。
図２のレプリカ回路４は、３個のＰチャンネルＭＯＳＦＥＴＰ１１乃至Ｐ１３と、４個のＮチャンネルＭＯＳＦＥＴＮ１１乃至Ｎ１４と、基準電流源Ｉｒｅｆとを備えて構成され、図１の増幅回路と同一の半導体基板上に形成される。
図２において、電源電圧源Ｖｄｄは、ＰチャンネルＭＯＳＦＥＴＰ１１のソース及びドレインを介してＮチャンネルＭＯＳＦＥＴＮ１２のドレインに接続され、当該ＮチャンネルＭＯＳＦＥＴＮ１２のソースは接地される。ＰチャンネルＭＯＳＦＥＴＰ１１のドレインはそのゲートに接続されるとともに、ＣＭＯＳ出力回路３のバイアス入力端子Ｔ４１に接続されたバイアス出力端子Ｔ６１に接続される。ＮチャンネルＭＯＳＦＥＴＮ１２のゲートは、ＮチャンネルＭＯＳＦＥＴＮ１４のゲート及びドレイン、並びに、ＮチャンネルＭＯＳＦＥＴＮ１３のゲートに接続される。
また、電源電圧源Ｖｄｄは、ＰチャンネルＭＯＳＦＥＴＰ１２のソース及びドレインを介してＮチャンネルＭＯＳＦＥＴＮ１２のドレイン及びゲートに接続されるとともに、ＣＭＯＳ出力回路３のバイアス入力端子Ｔ４２に接続されたバイアス出力端子Ｔ６２に接続される。ＮチャンネルＭＯＳＦＥＴＮ１２のソースは接地される。ＰチャンネルＭＯＳＦＥＴＰ１２のゲートはＰチャンネルＭＯＳＦＥＴＰ１３のゲート及びドレインに接続されるとともに、ＮチャンネルＭＯＳＦＥＴＮ１３のドレイン及びソースを介して接地される。さらに、電源電圧源Ｖｄｄは、基準電流源Ｉｒｅｆ及びＮチャンネルＭＯＳＦＥＴＮ１４のドレイン及びソースを介して接地される。
図２のレプリカ回路４において、ＰチャンネルＭＯＳＦＥＴＰ１１及びＮチャンネルＭＯＳＦＥＴＮ１２はそれぞれ、図１のＰチャンネルＭＯＳＦＥＴＰ１０及びＮチャンネルＭＯＳＦＥＴＮ１０と実質的に同一もしくは同様又は相似のサイズ（ここで、サイズは、ゲート長及びゲート幅を含み、相似のサイズは、ゲート長とゲート幅との比が実質的に同一であることを意味し、以下同様である。）を有するように、同一の半導体基板上で形成される。また、ＰチャンネルＭＯＳＦＥＴＰ１２及びＮチャンネルＭＯＳＦＥＴＮ１１はそれぞれ、図１のＰチャンネルＭＯＳＦＥＴＰ１０及びＮチャンネルＭＯＳＦＥＴＮ１０と実質的に同一もしくは同様又は相似のサイズを有するように、同一の半導体基板上で形成される。
以上のように構成されたレプリカ回路４において、図１の動作電流Ｉ０に対応する基準電流Ｉｒｅｆを流すと、当該基準電流Ｉｒｅｆに対応して、ＰチャンネルＭＯＳＦＥＴＰ１１のゲートに印加されるバイアス電圧Ｖｂｏｐ０と、ＮチャンネルＭＯＳＦＥＴＮ１１に印加されるバイアス電圧Ｖｂｎ０とが定まる。当該バイアス電圧Ｖｂｏｐ０及びＶｂｎ０をそれぞれ、ＰチャンネルＭＯＳＦＥＴＰ１０のゲート及びＮチャンネルＭＯＳＦＥＴＮ１０のゲートに印加して図１のバイアス電圧として用いることにより、基準電流Ｉｒｅｆに対応した動作電流Ｉ０に設定できる。
以上説明したように、レプリカ回路４によって図１のＣＭＯＳ出力回路３のバイアス電圧を供給するＡＢ級ＣＭＯＳ出力回路３を構成することができる。トランジスタの多段積み上げによってバイアス回路を実現できない低電圧回路においても、ＡＢ級ＣＭＯＳ出力回路３を実現できるという特有の作用効果を有する。すなわち、本実施形態に係るＡＢ級ＣＭＯＳ出力回路３は、１Ｖ以下の電源電圧で動作し、ＡＢ級出力回路３の定常電流を外部から任意に設定できる。
以上の実施形態においては、ＡＢ級ＣＭＯＳ出力回路３をオン・オフするためのスイッチ用ＭＯＳＦＥＴＰ９及びＮ９を設けているが、本発明はこれに限らず、設けなくてもよい。
以上の実施形態においては、結合用キャパシタＣ１，Ｃ２を用いて、レベルシフタ回路２及びＣＭＯＳ出力回路３を結合しているが、レベルシフタ回路２においてバイアス電圧を分離して設定する必要がないときは、結合用キャパシタＣ１，Ｃ２を挿入しなくてもよい。
また、以上の実施形態においては、レベルシフタ回路２を設けているが、信号レベルを変化させる必要がないときは、挿入しなくてもよい。
以上詳述したように、レプリカ回路４によって図１のＣＭＯＳ出力回路３のバイアス電圧を供給するＡＢ級ＣＭＯＳ出力回路３を構成することができる。トランジスタの多段積み上げによってバイアス回路を実現できない低電圧回路においても、ＡＢ級ＣＭＯＳ出力回路３を実現できるという特有の作用効果を有する。すなわち、本発明に係るＡＢ級ＣＭＯＳ出力回路３は、例えば１Ｖ以下の低い電源電圧で動作し、ＡＢ級ＣＭＯＳ出力回路３の定常電流を外部回路から任意に設定できる。
本発明の一実施形態に係るＡＢ級ＣＭＯＳ出力回路３を含む増幅回路の構成を示す回路図である。 図１のレプリカ回路４の構成を示す回路図である。 従来技術のＡＢ級ＣＭＯＳ出力回路の構成を示す回路図である。
符号の説明
１…演算増幅回路、
２…レベルシフタ回路、
３…ＣＭＯＳ出力回路、
４…レプリカ回路、
Ｃ１，Ｃ２…結合用キャパシタ、
Ｐ１乃至Ｐ１３…ＰチャンネルＭＯＳＦＥＴ、
Ｎ１乃至Ｎ１３…ＮチャンネルＭＯＳＦＥＴ、
Ｔ１１，Ｔ１２…入力端子、
Ｔ１３…出力端子、
Ｔ２１，Ｔ２２，Ｔ３１，Ｔ３２，Ｔ４１，Ｔ４２…バイアス入力端子、
Ｔ５１，Ｔ５２…切り換え信号入力端子、
Ｔ６１，Ｔ６２…バイアス出力端子、
Ｔ７１，Ｔ７２…端子。

Claims (3)

  1. 第１のＰチャンネルトランジスタと、第１のＮチャンネルトランジスタとからなり、所定の半導体基板上に形成され、所定の動作電流Ｉ０により動作させるＣＭＯＳ回路を備えたＣＭＯＳ出力回路において、
    上記半導体基板上において、上記第１のＰチャンネルトランジスタと実質的に同一又は相似のサイズを有する第２のＰチャンネルトランジスタと、上記第１のＮチャンネルトランジスタと実質的に同一又は相似のサイズを有する第２のＮチャンネルトランジスタとを形成してなるレプリカ回路と、
    上記レプリカ回路の上記第２のＰチャンネルトランジスタ及び上記第２のＮチャンネルトランジスタを、上記動作電流Ｉ０に対応した基準電流Ｉｒｅｆに基づいて動作させ、上記第２のＰチャンネルトランジスタのゲートに印加される第１のバイアス電圧を上記ＣＭＯＳ回路の第１のＰチャンネルトランジスタのゲートに印加するとともに、上記第２のＮチャンネルトランジスタのゲートに印加される第２のバイアス電圧を上記ＣＭＯＳ回路の第１のＮチャンネルトランジスタのゲートに印加するバイアス電圧供給手段とを備え、
    上記第１のＰチャンネルトランジスタと電源電圧源Ｖｄｄとの間に、動作切り換え用の第３のＰチャンネルトランジスタを挿入し、上記第１のＮチャンネルトランジスタと接地電圧Ｖｓｓとの間に、動作切り換え用の第３のＮチャンネルトランジスタを挿入したことを特徴とするＡＢ級ＣＭＯＳ出力回路。
  2. 上記ＡＢ級ＣＭＯＳ出力回路の前段に設けられた演算増幅回路をさらに備えたことを特徴とする請求項１記載のＡＢ級ＣＭＯＳ出力回路。
  3. 上記演算増幅回路と、上記ＡＢ級ＣＭＯＳ出力回路との間に設けられた、レベルシフタ回路をさらに備えたことを特徴とする請求項２記載のＡＢ級ＣＭＯＳ出力回路。
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