TWI474464B - 具有靜電防護能力的積體電路 - Google Patents

Description

具有靜電防護能力的積體電路

本發明係有關於一種積體電路，尤指一種具有較佳的靜電防護能力並且能降低電路佈局面積的積體電路。

請參考第1圖，第1圖所繪示的係為一種傳統的積體電路100之簡化方塊示意圖，其中積體電路100係應用於一通訊裝置中。如第1圖所示，積體電路100包含有：一內部電路102、一連接墊104、一第二電阻單元106以及兩個阻抗匹配單元110，其中這兩個阻抗匹配單元110係彼此並聯。第二電阻單元106係耦接於內部電路102與連接墊104之間以及並聯於這兩個阻抗匹配單元110，每一個阻抗匹配單元110均係耦接於內部電路102與連接墊104之間，並且每一個阻抗匹配單元110均包含有：一開關單元112以及一第一電阻單元114。第一電阻單元114係耦接於開關單元112與內部電路102之間，而開關單元112係直接電連接於連接墊104，因此，傳統的積體電路100具有良好的線性度，然而，當靜電打入連接墊104的時候，開關單元112會直接受到傷害。另外，當開關單元112係由一MOS開關來實現時，由於開關單元112直接電連接至連接墊104，所以需要使用符合靜電防護規則的方式來佈局，如此一來，開關單元112以MOS開關所實現時就會需要很大的面積。

請參考第2圖，第2圖所繪示的係為另一種傳統的積體電路200之簡化方塊示意圖，其中積體電路200也是應用於一通訊裝置中。如第2圖所示，積體電路200包含有：一內部電路202、一第一連接墊204、一第二連接墊206、兩個第一阻抗匹配單元210、兩個第二阻抗匹配單元220、一第三開關單元230、一第三電阻單元240以及一第四電阻單元250，其中這兩個第一阻抗匹配單元210係彼此並聯，以及這兩個第二阻抗匹配單元220係彼此並聯。每一個第一阻抗匹配單元210均係耦接於內部電路202與第一連接墊204之間，並且每一個第一阻抗匹配單元210均包含有：一第一開關單元212以及一第一電阻單元214，其中第一開關單元212係直接電連接於第一連接墊204。每一個第二阻抗匹配單元220均係耦接於內部電路202與第二連接墊206之間，並且每一個第二阻抗匹配單元220均包含有：一第二開關單元222以及一第二電阻單元224，其中第二開關單元222係直接電連接於第二連接墊206。同樣地，當靜電打入第一連接墊204的時候，第一開關單元212會直接受到傷害，而當靜電打入第二連接墊206的時候，第二開關單元222會直接受到傷害。此外，當第一開關單元212以及第二開關單元222係分別由一MOS開關來實現時，由於第一開關單元212以及第二開關單元222係分別直接電連接至第一連接墊204以及第二連接墊206，所以需要使用符合靜電防護規則的方式來佈局，如此一來，第一開關單元212以及第二開關單元222分別以MOS開關所實現時就會需要很大的面積。另外，傳統的積體電路200在某些省電模式下可以關閉內部電路202，並且利用第三開關單元230來達到校正阻抗的功能，其中第三開關單元230的耗電量比較低，然而，由於第一阻抗匹配單元210以及兩個第三電阻單元240彼此並聯之後的電阻值很小，以及第二阻抗匹配單元220以及兩個第四電阻單元250彼此並聯之後的電阻值也很小，當靜電打入第一連接墊204與/或第二連接墊206的時候，第三開關單元230很容易就會直接受到傷害。

有鑑於此，本發明的目的之一在於提供一種可以具有較佳的靜電防護能力並且能降低電路佈局面積的積體電路，以解決上述的問題。

依據本發明之申請專利範圍，其係揭露一種積體電路，該積體電路包含有：一內部電路、一第一連接墊以及至少一第一阻抗匹配單元。該第一阻抗匹配單元係耦接於該內部電路與該第一連接墊之間，並且該第一阻抗匹配單元包含有：一第一開關單元以及一第一電阻單元。該第一開關單元係耦接於該內部電路，以及該第一電阻單元係耦接於該第一開關單元與該第一連接墊之間，其中該第一電阻單元具有一第一端點及一第二端點，該第一端點係直接電連接於該第一連接墊，以及該第二端點係耦接於該第一開關單元。

綜上所述，本發明所提供的積體電路具有較佳的靜電防護能力並且能降低電路佈局面積。

在本說明書以及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件，而所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件，本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則，在通篇說明書及後續的請求項當中所提及的「包含有」係為一開放式的用語，故應解釋成「包含有但不限定於」，此外，「耦接」一詞在此係包含有任何直接及間接的電氣連接手段，因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可以直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。

請參考第3圖，第3圖所繪示的係為本發明之一第一實施例的積體電路300之簡化方塊示意圖，其中積體電路300可以應用於一通訊裝置中。如第3圖所示，積體電路300包含有：一內部電路302、一第一連接墊304以及兩個第一阻抗匹配單元310，其中這兩個第一阻抗匹配單元310係彼此並聯。每一個第一阻抗匹配單元310均係耦接於內部電路302與第一連接墊304之間，並且每一個第一阻抗匹配單元310均包含有：一第一開關單元312以及一第一電阻單元314。第一開關單元312係耦接於內部電路302，以及第一電阻單元314係耦接於第一開關單元312與第一連接墊304之間，其中第一電阻單元314具有直接電連接於第一連接墊304之一第一端點以及耦接於第一開關單元312之一第二端點，並且第一電阻單元314的電阻值可以介於10歐姆～10000歐姆之間，在此請注意，這只是本發明的舉例說明，而不是本發明的限制條件。如此一來，位於第一開關單元312與第一連接墊304之間的第一電阻單元314就可以用來防止當靜電打入第一連接墊304的時候直接傷害到第一開關單元312。另外，當第一開關單元312係由一MOS開關來實現時，由於第一開關單元312沒有直接電連接至第一連接墊304，所以不需要使用符合靜電防護規則的方式來佈局，如此一來就可以降低第一開關單元312以MOS開關所實現時所需要的面積。在此請注意，上述的實施例僅作為本發明的舉例說明，而不是本發明的限制條件，舉例來說，第一阻抗匹配單元310的數量以及第一電阻單元314的電阻值可以依據不同的設計需求而改變，例如本發明的積體電路300也可以只包含有一個第一阻抗匹配單元310。

在本發明之一第二實施例中，第3圖中的第一阻抗匹配單元310可以另包含有一第二電阻單元316，並且耦接於第一開關單元312與內部電路302之間，如第4圖所示，其中第一電阻單元314以及第二電阻單元316之間的電阻值比例可以決定第一阻抗匹配單元310之線性度以及靜電防護能力，更具體地來說，假設第一電阻單元314的電阻值為R1以及第二電阻單元316的電阻值為R2，當R1/R2較大時，第一阻抗匹配單元310會具有較差之線性度以及較佳之靜電防護能力；反之，當R1/R2較小時，第一阻抗匹配單元310會具有較佳之線性度以及較差之靜電防護能力，舉例來說，假設第一電阻單元314之電阻值R1與第二電阻單元316之電阻值R2的總和係為一固定值，例如R1+R2=1000歐姆，當R1等於100歐姆時第一阻抗匹配單元310之靜電防護能力會優於當R1等於50歐姆時第一阻抗匹配單元310之靜電防護能力，請參考第5圖，第5圖所繪示的係為本發明中第一阻抗匹配單元310之靜電防護能力以及線性度的變化與第一電阻單元314之電阻值R1以及第二電阻單元316之電阻值R2的變化之間的關係圖，如第5圖所示，當R1變大與R2變小時，第一阻抗匹配單元310之線性度會降低以及第一阻抗匹配單元310之靜電防護能力會提升；反之，當R2變大與R1變小時，第一阻抗匹配單元310之線性度會提升以及第一阻抗匹配單元310之靜電防護能力會降低。在此請注意，上述的實施例僅作為本發明的舉例說明，而不是本發明的限制條件，舉例來說，第一電阻單元314之電阻值R1與第二電阻單元316之電阻值R2的總和不一定需要是一固定值，這部分可以依據不同的設計需求而改變。此外，在本發明中，第一電阻單元314之電阻值R1通常只要超過10歐姆以上就可以使得第一阻抗匹配單元310具有基本的靜電防護能力，當然，如果其他設計需求中需要讓第一阻抗匹配單元310具有更高的靜電防護能力，本發明就可以藉由提高第一電阻單元314之電阻值R1來達到上述的目標。因此，本發明可以依據不同的設計需求來調整第一電阻單元314以及第二電阻單元316之間的電阻值比例。

接著，在本發明之一第三實施例中，第4圖中的積體電路300可以另包含有一第三電阻單元318，耦接於內部電路302與第一連接墊304之間以及並聯於第一阻抗匹配單元310，如第6圖所示；在本發明之一第四實施例中，第3圖中的積體電路300可以另包含有第三電阻單元318，耦接於內部電路302與第一連接墊304之間以及並聯於第一阻抗匹配單元310，如第7圖所示。

請參考第8圖，第8圖所繪示的係為本發明之一第五實施例的積體電路400之簡化方塊示意圖，其中積體電路400可以應用於一通訊裝置中。如第8圖所示，積體電路400包含有：一內部電路402、一第一連接墊404、一第二連接墊406、兩個第一阻抗匹配單元410、兩個第二阻抗匹配單元420、一第三開關單元430、一第四開關單元440、一第三電阻單元450、一第七電阻單元452、一第五電阻單元460以及一第六電阻單元462，其中這兩個第一阻抗匹配單元410係彼此並聯，以及這兩個第二阻抗匹配單元420係彼此並聯。每一個第一阻抗匹配單元410均係耦接於內部電路402與第一連接墊404之間，並且每一個第一阻抗匹配單元410均包含有：一第一開關單元412、一第一電阻單元414以及一第二電阻單元416。第二電阻單元416係耦接於第一開關單元412與內部電路402之間，並且第一開關單元412係耦接於第一電阻單元414與第三電阻單元416之間，以及第一電阻單元414係耦接於第一開關單元412與第一連接墊404之間，其中第一電阻單元414具有直接電連接於第一連接墊404之一第一端點A以及耦接於第一開關單元412之一第二端點B，並且第一電阻單元414的電阻值可以介於10歐姆～10000歐姆之間。如此一來，位於第一開關單元412與第一連接墊404之間的第一電阻單元414就可以用來防止當靜電打入第一連接墊404的時候直接傷害到第一開關單元412。另外，當第一開關單元412係由一MOS開關來實現時，由於第一開關單元412沒有直接電連接至第一連接墊404，所以不需要使用符合靜電防護規則的方式來佈局，如此一來就可以降低第一開關單元412以MOS開關所實現時所需要的面積。

同樣地，類似於每一個第一阻抗匹配單元410，每一個第二阻抗匹配單元420均係耦接於內部電路402與第二連接墊406之間，第二阻抗匹配單元420包含有：一第二開關單元422、一第四電阻單元424以及一第八電阻單元426。第八電阻單元426係耦接於第二開關單元422與內部電路402之間，並且第二開關單元422係耦接於第四電阻單元424與第八電阻單元426之間，以及第四電阻單元424係耦接於第二開關單元422與第二連接墊406之間，其中第四電阻單元424具有直接電連接於第一連接墊404之一第一端點C以及耦接於第一開關單元422之一第二端點D，並且第四電阻單元424的電阻值也可以介於10歐姆～10000歐姆之間。如此一來，位於第二開關單元422與第一連接墊404之間的第四電阻單元424就可以用來防止當靜電打入第一連接墊404的時候直接傷害到第二開關單元422。另外，當第二開關單元422係由一MOS開關來實現時，由於第二開關單元422沒有直接電連接至第二連接墊406，所以不需要使用符合靜電防護規則的方式來佈局，如此一來就可以降低第二開關單元422以MOS開關所實現時所需要的面積。

第三電阻單元450具有一第一端點以及一第二端點，並且第七電阻單元452具有一第一端點E以及一第二端點F，其中第三電阻單元450之第一端點係直接電連接於第一連接墊404與第一電阻單元414之第一端點A，第三電阻單元450之第二端點係耦接於第七電阻單元452之第一端點E，以及第七電阻單元之第二端點F係耦接於內部電路402與第一阻抗匹配單元410。第五電阻單元460具有一第一端點以及一第二端點，並且第六電阻單元462具有一第一端點G以及一第二端點H，其中第五電阻單元460之第一端點係直接電連接於第二連接墊406與第四電阻單元424之第一端點C，第五電阻單元460之第二端點係耦接於第六電阻單元462之第一端點G，以及第六電阻單元462之第二端點G係耦接於內部電路402與第二阻抗匹配單元420。其中，第三電阻單元450、第七電阻單元452、第五電阻單元460以及第六電阻單元462的電阻值可以介於10歐姆～10000歐姆之間。另外，本發明的積體電路400在某些省電模式下可以關閉內部電路402，並且利用第三開關單元430以及第四開關單元440來達到校正阻抗的功能，其中第三開關單元230以及第四開關單元440的耗電量都很低，並且第三開關單元430係直接電連接於第七電阻單元452之第一端點E以及第六電阻單元462之第一端點G之間，以及第四開關單元440係直接電連接於第一電阻單元414之第二端點B以及第四電阻單元424之第二端點D之間。如此一來，第三電阻單元450以及第五電阻單元460就可以用來防止當靜電打入第一連接墊404與/或第二連接墊406的時候直接傷害到第三開關單元430，並且第一電阻單元414以及第四電阻單元424可以用來防止當靜電打入第一連接墊404與/或第二連接墊406的時候直接傷害到第四開關單元440。在此請注意，上述的實施例僅作為本發明的舉例說明，而不是本發明的限制條件，舉例來說，第一阻抗匹配單元310以及第二阻抗匹配單元320的數量與第一電阻單元414、第二電阻單元416、第四電阻單元424、第八電阻單元426、第三電阻單元450、第七電阻單元452、第五電阻單元460以及第六電阻單元462的電阻值均可以依據不同的設計需求而改變。此外，第8圖中的第二電阻單元416、第八電阻單元426、第三電阻單元450、第七電阻單元452、第五電阻單元460、第六電阻單元462以及第三開關單元430的設置也可以依據不同的設計需求而改變，舉例來說，在本發明之一第六實施例中，第二電阻單元416以及第八電阻單元426可以被省略，如第9圖所示；在本發明之一第七實施例中，第三電阻單元450、第七電阻單元452、第五電阻單元460、第六電阻單元462以及第三開關單元430可以被省略，如第10圖所示；在本發明之一第八實施例中，第二電阻單元416、第八電阻單元426、第三電阻單元450、第七電阻單元452、第五電阻單元460、第六電阻單元462以及第三開關單元430可以被省略，如第11圖所示。

此外，在本發明第8～11圖中的各個實施例中，當第一阻抗匹配單元410以及第二阻抗匹配單元420的數量均為N時，第四開關單元的數量可以小於N，例如N/2，也可以達到相同的電阻值效果，不過在此同時必須將其他沒有連接到第四開關單元的第一阻抗匹配單元410以及第二阻抗匹配單元420中的第一開關單元412以及第二開關單元422關閉，以避免影響等效阻抗。為了簡要說明起見，本說明書將利用第10圖中的實施例以及先前技術中之第2圖所繪示的傳統積體電路200來解釋上述的情況，在第2圖的傳統積體電路200中，當傳統積體電路200省略第三電阻單元240以及第四電阻單元250之後，假設傳統積體電路200包含有四個電阻值均為20歐姆的第一阻抗匹配單元210以及四個電阻值均為20歐姆的第二阻抗匹配單元220，也就是每一個第一電阻單元214以及每一個第二電阻單元224的電阻值均為20歐姆，那麼第三開關單元230與第一連接墊204之間的電阻值就是5歐姆，並且第三開關單元230與第二連接墊206之間的電阻值也是5歐姆，而從第一連接墊204經由第三開關單元230到第二連接墊206的路徑上之電阻值效果就是10歐姆；另一方面，在本發明第10圖的積體電路400中，假設積體電路400同樣包含有四個電阻值均為20歐姆的第一阻抗匹配單元410以及四個電阻值均為20歐姆的第二阻抗匹配單元440，並且每一個第一電阻單元414、第二電阻單元416、第四電阻單元424以及一第八電阻單元426的電阻值均為10歐姆，在這個條件下，如果從第一連接墊404經由第四開關單元440到第二連接墊406的路徑上之電阻值效果也被要求為10歐姆時，積體電路400只需要包含有兩個第四開關單元440就可以滿足上述的需求，因為每一個第一電阻單元414以及第四電阻單元424均為10歐姆，只要分別有兩個第一電阻單元414並聯以及兩個第四電阻單元424並聯就可能得到10歐姆的電阻值效果，不過在此同時必須將其他沒有連接到第四開關單元的第一阻抗匹配單元410以及第二阻抗匹配單元420中的第一開關單元412以及第二開關單元422關閉，以避免影響等效阻抗。此外，如前面說明書所提到的，第一開關單元412與第一連接墊404之間的第一電阻單元414之電阻值通常只要超過10歐姆以上就可以使得第一阻抗匹配單元310具有基本的靜電防護能力，同樣地，第二開關單元422與第二連接墊406之間的第四電阻單元424之電阻值也只要超過10歐姆以上就可以使得第二阻抗匹配單元420具有基本的靜電防護能力，因此，在得到相同電阻值效果的條件下，本發明之積體電路中的阻抗匹配單元均可以具有基本的靜電防護能力，然而，第2圖的傳統積體電路200中，由於第一阻抗匹配單元210以及兩個第三電阻單元240彼此並聯之後的電阻值只有5歐姆，以及第二阻抗匹配單元220以及兩個第四電阻單元250彼此並聯之後的電阻值也只有5歐姆，所以當靜電打入第一連接墊204與/或第二連接墊206的時候，第三開關單元230很容易就會直接受到傷害。

綜上所述，本發明的積體電路可以在與傳統積體電路具有相同電阻值效果的條件下，提供較佳的靜電防護能力，此外，本發明的積體電路還能降低電路佈局面積。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．積體電路

102．．．內部電路

104．．．連接墊

106．．．第二電阻單元

110．．．阻抗匹配單元

112．．．開關單元

114．．．第一電阻單元

200．．．積體電路

202．．．內部電路

204．．．第一連接墊

206．．．第二連接墊

210．．．第一阻抗匹配單元

212．．．第一開關單元

214．．．第一電阻單元

220．．．第二阻抗匹配單元

222．．．第二開關單元

224．．．第二電阻單元

230．．．第三開關單元

240．．．第三電阻單元

250．．．第四電阻單元

300．．．積體電路

302．．．內部電路

304．．．第一連接墊

310．．．第一阻抗匹配單元

312．．．第一開關單元

314．．．第一電阻單元

316．．．第二電阻單元

318．．．第三電阻單元

400．．．積體電路

402．．．內部電路

404．．．第一連接墊

406．．．第二連接墊

410．．．第一阻抗匹配單元

412．．．第一開關單元

414．．．第一電阻單元

416．．．第二電阻單元

420．．．第二阻抗匹配單元

422．．．第二開關單元

424．．．第四電阻單元

426．．．第八電阻單元

430．．．第三開關單元

440．．．第四開關單元

450．．．第三電阻單元

452．．．第七電阻單元

460．．．第五電阻單元

462．．．第六電阻單元

第1圖所繪示的係為一種傳統的積體電路之簡化方塊示意圖。

第2圖所繪示的係為另一種傳統的積體電路之簡化方塊示意圖。

第3圖所繪示的係為本發明之一第一實施例的積體電路之簡化方塊示意圖。

第4圖所繪示的係為本發明之一第二實施例的積體電路之簡化方塊示意圖。

第5圖所繪示的係為第4圖中第一阻抗匹配單元之靜電防護能力以及線性度的變化與第一電阻單元之電阻值R1以及第二電阻單元之電阻值R2的變化之間的關係圖。

第6圖所繪示的係為本發明之一第三實施例的積體電路之簡化方塊示意圖。

第7圖所繪示的係為本發明之一第四實施例的積體電路之簡化方塊示意圖。

第8圖所繪示的係為本發明之一第五實施例的積體電路之簡化方塊示意圖。

第9圖所繪示的係為本發明之一第六實施例的積體電路之簡化方塊示意圖。

第10圖所繪示的係為本發明之一第七實施例的積體電路之簡化方塊示意圖。

第11圖所繪示的係為本發明之一第八實施例的積體電路之簡化方塊示意圖。

300．．．積體電路

302．．．內部電路

304．．．第一連接墊

310．．．第一阻抗匹配單元

312．．．第一開關單元

314．．．第一電阻單元

Claims (17)

1. 一種積體電路，包含有：一內部電路；一第一連接墊；至少一第一阻抗匹配單元，耦接於該內部電路與該第一連接墊之間，該第一阻抗匹配單元包含有：一第一開關單元，耦接於該內部電路；以及一第一電阻單元，耦接於該第一開關單元與該第一連接墊之間，其中該第一電阻單元具有一第一端點及一第二端點，該第一端點直接電連接於該第一連接墊，以及該第二端點耦接於該第一開關單元。
2. 如申請專利範圍第1項所述之積體電路，其中當該第一開關單元為非導通狀態時，該第一電阻單元之該第二端點沒有直接電接於該內部電路。
3. 如申請專利範圍第1項所述之積體電路，其中該第一阻抗匹配單元另包含有：一第二電阻單元，耦接於該第一開關單元與該內部電路之間。
4. 如申請專利範圍第1項所述之積體電路，其中該第一電阻單元之電阻值與該第二電阻單元之電阻值的總和係為一固定值。
5. 如申請專利範圍第4項所述之積體電路，其中該第一阻抗匹配單元之線性度以及靜電防護能力係藉由調整該第一電阻單元之電阻值與該第二電阻單元之電阻值的一比值來決定；當該比值被往上調整時，該第一阻抗匹配單元之線性度會降低以及該第一阻抗匹配單元之靜電防護能力會提升，以及當該比值被往下調整時，第一阻抗匹配單元之線性度會提升以及第一阻抗匹配單元之靜電防護能力會降低。
6. 如申請專利範圍第1項所述之積體電路，其包含有複數個第一阻抗匹配單元，其中該些第一阻抗匹配單元係彼此並聯，且每一第一阻抗匹配單元之該第一電阻單元具有相同的電阻值。
7. 如申請專利範圍第1項所述之積體電路，另包含有：一第二連接墊；至少一第二阻抗匹配單元，耦接於該內部電路與該第二連接墊之間，該第二阻抗匹配單元包含有：一第二開關單元，耦接於該內部電路；以及一第二電阻單元，耦接於該第二開關單元與該第二連接墊之間，其中該第二電阻單元具有一第一端點及一第二端點，該第一端點係直接電連接至該第二連接墊，以及該第二端點係耦接至該第二開關單元；以及一第三開關單元，直接電連接於該第一電阻單元之該第二端點以及該第二電阻單元之該第二端點之間。
8. 如申請專利範圍第7項所述之積體電路，其包含有複數個第一阻抗匹配單元以及複數個第二阻抗匹配單元，其中該些第一阻抗匹配單元係彼此並聯，以及該些第二阻抗匹配單元係彼此並聯。
9. 如申請專利範圍第7項所述之積體電路，其中該第一阻抗匹配單元另包含有一第三電阻單元，耦接於該第一開關單元與該內部電路之間；以及該第二阻抗匹配單元另包含有一第四電阻單元，耦接於該第二開關單元與該內部電路之間。
10. 如申請專利範圍第1項所述之積體電路，另包含有：一第三電阻單元，耦接於該內部電路與該第一連接墊之間以及並聯於該第一阻抗匹配單元。
11. 如申請專利範圍第10項所述之積體電路，另包含有：一第二連接墊；至少一第二阻抗匹配單元，耦接於該內部電路與該第二連接墊之間，該第二阻抗匹配單元包含有：一第二開關單元，耦接於該內部電路；以及一第四電阻單元，耦接於該第二開關單元與該第二連接墊之間，其中該第四電阻單元一第一端點及一第二端點，該第一端點係直接電連接至該第二連接墊，以及該第二端點係耦接至該第二開關單元；以及一第五電阻單元與一第六電阻單元，該第五電阻單元具有一第一端點以及一第二端點，且該第六電阻單元具有一第一端點以及一第二端點，其中該第五電阻單元之該第一端點係直接電連接於該第二連接墊與該第四電阻單元之該第一端點，該第五電阻單元之該第二端點係耦接於該第六電阻單元之該第一端點，以及該第六電阻單元之該第二端點係耦接於該內部電路與該第二阻抗匹配單元；一第七電阻單元，具有一第一端點以及一第二端點，該第三電阻單元具有一第一端點以及一第二端點，該第三電阻單元之該第一端點係直接電連接於該第一連接墊與該第一電阻單元之該第一端點，該第三電阻單元之該第二端點係耦接於該第七電阻單元之該第一端點，以及該第七電阻單元之該第二端點係耦接於該內部電路與該第一阻抗匹配單元；一第三開關單元，直接電連接於該第七電阻單元之該第一端點以及該第六電阻單元之該第一端點之間；以及一第四開關單元，直接電連接於該第一電阻單元之該第二端點以及該第四電阻單元之該第二端點之間。
12. 如申請專利範圍第11項所述之積體電路，其中該第一阻抗匹配單元另包含有：一第八電阻單元，耦接於該第一開關單元與該內部電路之間。
13. 如申請專利範圍第12項所述之積體電路，其中該第二阻抗匹配單元另包含有：一第九電阻單元，耦接於該第二開關單元與該內部電路之間。
14. 如申請專利範圍第11項所述之積體電路，其包含有複數個第一阻抗匹配單元，其中該些第一阻抗匹配單元係彼此並聯。
15. 如申請專利範圍第14項所述之積體電路，其包含有複數個第二阻抗匹配單元以及複數個第四開關單元，其中該些第二阻抗匹配單元係彼此並聯。
16. 如申請專利範圍第15項所述之積體電路，其中當該些第一阻抗匹配單元以及該些第二阻抗匹配單元的數量均為N時，該些第四開關單元的數量係小於N，並且該些第一阻抗匹配單元中沒有連接到該些第四開關單元的一部分第一阻抗匹配單元中的至少一第一開關單元以及該些第二阻抗匹配單元中沒有連接到該些第四開關單元的一部分第二阻抗匹配單元中的至少一第二開關單元係為非導通狀態。
17. 如申請專利範圍第15項所述之積體電路，其中當該些第一阻抗匹配單元以及該些第二阻抗匹配單元的數量均為N時，該些第四開關單元的數量係等於N/2，並且該些第一阻抗匹配單元中沒有連接到該些第四開關單元的一部分第一阻抗匹配單元中的至少一第一開關單元以及該些第二阻抗匹配單元中沒有連接到該些第四開關單元的一部分第二阻抗匹配單元中的至少一第二開關單元係為非導通狀態。