JP3539373B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 239000000758 substrate Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 description 23
- 239000004973 liquid crystal related substance Substances 0.000 description 18
- 238000010586 diagram Methods 0.000 description 9
- 239000010410 layer Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 6
- 238000012937 correction Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 3
- 230000007613 environmental effect Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、入力抵抗値と帰還抵抗値とをそれぞれ可変としたアンプを内蔵した半導体装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
半導体装置に内蔵されたアンプの入力端子と帰還入力端子とに、それぞれ可変抵抗器を接続するものがある。可変抵抗器は、所定の長さを持つ抵抗層途中に複数の接続ポイントを有し、いずれか一つの接続ポイントが選択されることで、抵抗値が可変される。
【０００３】
この種のアンプでは、入力抵抗値と帰還入力抵抗値とを切り換えた時に、アンプの出力電圧が許容値を外れて変動してしまい、回路機能に支障をきたすという問題があった。
【０００４】
この要因は、アンプの入力端子と帰還入力端子とに接続される可変抵抗器の抵抗値のばらつきである。
【０００５】
通常この種の可変抵抗器は、トランジスタ形成に邪魔とならない領域に抵抗層を引き回して形成している。また、アンプの入力端子に接続される抵抗器と、帰還入力端子に接続される抵抗器とは、離れた場所にそれぞれ形成されていた。
【０００６】
そこで、本発明の目的は、アンプの入力端子に接続される第１の抵抗器の一端から各接続ポイントまでの各長さとその抵抗器の全長との比である分圧比率と、アンプの帰還入力端子に接続される第２の抵抗器の一端から各接続ポイントまでの各長さとその抵抗器の全長との比である分圧比率とを、それぞれ設計通りに設定することのできる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置は、
入力端子、帰還入力端子及び出力端子を有するアンプと、
前記アンプの前記入力端子に択一的に接続される複数の第１の接続ポイントを有し、両端に電圧が印加される第１の抵抗器と、
前記アンプの前記出力端子に一端が接続され、前記アンプの前記帰還入力端子に択一的に接続される複数の第２の接続ポイントを有する第２の抵抗器と、
前記アンプの出力端子の電圧が一定となるように、前記複数の第１の接続ポイントの一つを前記入力端子に、前記複数の第２の接続ポイントの一つを前記帰還入力端子に、それぞれ接続する接続切り換え回路と、
を有し、
前記第１，第２の抵抗器の各々は、少なくとも１種の基準長さをそれぞれ有する複数の基準抵抗器を、配線により接続して形成されていることを特徴とする。
【０００８】
本発明によれば、第１，第２の抵抗器の各々は、少なくとも１種の基準長さをそれぞれ有する複数の基準抵抗器を配線により接続して形成されるので、各抵抗器の一端からいずれか一つの接続ポイントまでの抵抗長さは、すくなと１種の基準抵抗器の長さの整数倍となる。従って、第１の抵抗器の一端から各接続ポイントまでの各長さとその抵抗器の全長との比である分圧比率と、第２の抵抗器の一端から各接続ポイントまでの各長さとその抵抗器の全長との比である分圧比率とを、それぞれ設計通りに設定することができる。このため、接続切り換え回路は、アンプの出力端子の電圧が一定となるように、複数の第１の接続ポイントの一つを入力端子に、複数の第２の接続ポイントの一つを帰還入力端子に、それぞれ接続することができる。
【０００９】
本発明では、記前記第１，第２の抵抗器は、半導体基板上の一領域内にて互いに隣接して形成されていることが好ましい。
【００１０】
こうすると、第１，第２の抵抗器を作成するために必要なエッチングプロセスにて、エッチング個所に依存する不均一処理が一領域内では生じにくくなり、少なくとも一種の基準抵抗器の形状がばらつかないように加工することができる。
【００１１】
本発明では、前記複数の基準抵抗器は、前記半導体基板上の前記一領域内に規則的に配列されていることを特徴とする。
【００１２】
こうすると、第１，第２の抵抗器を作成するために必要なエッチングプロセスにて、エッチングパターンの粗密に起因して生ずる不均一処理が一領域内にて生じにくくなり、少なくとも一種の基準抵抗器の形状のばらつきをより低減することができる。
【００１３】
本発明では、前記第１，第２の抵抗器が配置される前記一領域の周囲に、複数のダミーパターンが配置されていることが好ましい。
【００１４】
こうすると、第１，第２の抵抗器を作成するために必要なエッチングプロセスにて、中央の有効抵抗領域とその周辺のダミー抵抗領域との間で不均一処理が生じたとしても、中央の有効抵抗領域内では均一処理が確保される。
【００１５】
この複数のダミーパターンは、前記複数の基準抵抗器にて形成することができ、これらのダミーパターンは配線により接続されない。
【００１６】
本発明の半導体装置は、
前記複数の第１の接続ポイントに接続された複数の第１の配線と、
前記複数の第２の接続ポイントに接続された複数の第２の配線と、
前記複数の第１の配線の一つを前記アンプの前記入力端子に択一的に接続する第１のスイッチ群と、
前記複数の第２の配線の一つを前記アンプの前記帰還入力端子に択一的に接続する第２のスイッチ群と、
をさらに有することができる。
【００１７】
こうすると、第１，第２のスイッチ群の中からのスイッチ選択によって、アンプの出力端子の電圧が一定となるように第１，第２の抵抗器の抵抗値を選択することができる。
【００１８】
本発明の半導体装置は、
前記第１の抵抗器の一端に接続され、第１の温度勾配特性を有する電圧を出力する第１の電源回路と、
前記第１の抵抗器の他端に接続され、前記第１の温度勾配特性とは異なる第２の温度勾配特性を有する電圧を出力する第２の電源回路と、
をさらに有することを特徴とする。
【００１９】
こうすると、アンプの出力端子より、第１の温度勾配特性と第２の温度勾配特性との間で変化する温度勾配特性を持つ電圧を得ることができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２１】
（半導体回路の説明）
図１は、本発明の実施形態に係る半導体装置の一部の回路図である。図１には、アンプ１０と、第１，第２の抵抗器２０，３０が示されている。
【００２２】
アンプ１０は入力端子（プラス入力端子）１２、帰還入力端子（マイナス入力端子）１４及び出力端子１６を有する。
【００２３】
第１の抵抗器２０の両端には電圧Ｖが印加されている。また、この第１の抵抗器２０は、アンプ１０の入力端子１２に択一的に接続される複数例えば４つの第１の接続ポイントＡ１〜Ａ４を有する。
【００２４】
第２の抵抗器３０の一端はアンプ１０の出力端子１６に接続され、その他端はグランド電位ＶＳＳに接地されている。また、第２の抵抗器３０は、アンプ１０の帰還入力端子１４に択一的に接続される複数の第２の接続ポイントＢ１〜Ｂ４を有する。
【００２５】
図２は、第１の接続ポイントＡ１〜Ａ４の一つを入力端子１２に、第２の接続ポイントＢ１〜Ｂ４の一つを帰還入力端子１４にそれぞれ接続する接続切り換え回路４０を示している。
【００２６】
この接続切り換え回路４０は、図１及び図２に示すように、第１の接続ポイントＡ１〜Ａ４の一つを入力端子１２に接続する第１の接続切り換え回路４２と、第２の接続ポイントＢ１〜Ｂ４の一つを帰還入力端子１４に接続する第２の接続切り換え回路４４とを有する。
【００２７】
第１の接続切り換え回路４２は、接続ポイントＡ１，Ａ２の一方を選択するスイッチ４２Ａと、接続ポイントＡ３，Ａ４の一方を選択するスイッチ４２Ｂと、スイッチ４２Ａ，４２Ｂの一方を選択するスイッチ４２Ｃとを有する。
【００２８】
同様に、第２の接続切り換え回路４４は、接続ポイントＢ１，Ｂ２の一方を選択するスイッチ４４Ａと、接続ポイントＢ３，Ｂ４の一方を選択するスイッチ４４Ｂと、スイッチ４４Ａ，４４Ｂの一方を選択するスイッチ４４Ｃとを有する。
【００２９】
この接続切り換え回路４０での接続を切り換え制御する接続制御部５０が設けられている。この接続制御部５０は、アンプ１０の出力端子の電圧が一定となるように、接続切り換え回路４０での接続を切り換え制御し、例えばレジスタにて構成される。
【００３０】
ここで、図１に示すように、第１の抵抗器２０の接続ポイントＡ１，Ａ２は、第１の抵抗器２０の例えば両端に位置するものとする。また、接続ポイントＡ３は全長Ｌ１の第１の抵抗器２０を２分する中点に位置し、接続ポイントＡ４は接続ポイントＡ１から長さ（３・Ｌ１／４）の位置にあるものとする。
【００３１】
また、第１の抵抗器２０の各接続ポイントＡ１，Ａ２の電圧を例えば、２．０Ｖ、１．０Ｖとする。その中間の各接続ポイントＡ３，Ａ４での電圧は、その接続ポイントまでの抵抗値に基づいて分圧されて、それぞれ１．５Ｖ，１．２５Ｖとなる。すなわち、１．５Ｖ＝２．０Ｖ−（２．０Ｖ−１．０Ｖ）×１／２であり、１．２５＝２．０Ｖ−（２．０Ｖ−１．０Ｖ）×３／４であり、１／２，３／４がそれぞれ、第１の抵抗器２０の一端から接続ポイントまでの長さと該第１の抵抗器２０の全長との比である分圧比率となる。．
ここで、アンプ１０の出力端子１６の電圧を３．０Ｖに保ち、かつ、接続切り換え回路４０にて選択される接続ポイントの組み合わせを、（Ａ１，Ｂ１）、（Ａ２，Ｂ２）、（Ａ３，Ｂ３）または（Ａ４，Ｂ４）とする。この場合、第２の抵抗器３０の接続ポイントＢ１，Ｂ２は、全長Ｌ２の第２の抵抗器３０を３等分する各位置に設定される。接続ポイントＢ３は接続ポイントＢ１，Ｂ２の中点となり、接続ポイントＢ４は接続ポイントＢ２，Ｂ３の中点となる。
【００３２】
アンプ１０の出力端子１６の電圧を３Ｖで一定に維持するのに重要なことは、例えば第１の抵抗器２０にて接続ポイントＡ１が選択された場合には、全長Ｌ２の第２の抵抗器３０では出力端子１６側の端部よりＬ２／３の位置にある接続ポイントＢ１が選択されることである。このとき、帰還入力端子１４の電圧は、３−３×（１／３）＝２．０Ｖとなり、接続ポイントＡ１を介して入力端子１２に入力される電圧２．０Ｖと一致するからである。もし、接続ポイントＢ１の位置がずれていると、アンプ１０の出力が３Ｖとはならない。
【００３３】
他の接続ポイントを選択するときも同様である。例えば接続ポイントＡ３，Ｂ３が選択される時には、接続ポイントＡ３が全長Ｌ１を有する第１の抵抗器２０の中点に位置し、かつ、接続ポイントＢ３が全長Ｌ２を有する第２の抵抗器３０の中点に位置することが重要である。
【００３４】
よって、全長Ｌ１，Ｌ２の長さよりも、第１の抵抗器２０の一端から各接続ポイントＡ１〜Ａ４までの長さの全長Ｌ１に対する分圧比率と、第２の抵抗器３０の一端から各接続ポイントＢ１〜Ｂ４までの長さの全長Ｌ２に対する分圧比率が重要となる。
【００３５】
（第１，第２の抵抗器の構造）
図３は、第１，第２の抵抗器２０，３０が形成されている半導体装置の一領域の平面図である。図４は図３のＩ−Ｉ断面図である。図５は、図３に示す複数の基準抵抗器を配線により接続して構成される第１，第２の抵抗器２０，３０の等価回路図である。
【００３６】
図３には、複数の第１基準抵抗器６１と、第１の基準抵抗器６０の２倍の長さをそれぞれ持つ複数の第２基準抵抗器６２とが規則的に配列されている状態が図示され、さらに、それらを接続する上層の配線層７４がハッチングにより図示されている。第１，第２基準抵抗器６２，６２は例えばポリシリコン層にて形成され、配線層７４は金属例えばアルミニウムにて形成される。なお、抵抗器は必ずしもポリシリコン層にて形成するものに限らず、他の材質例えば不純物拡散層などにて形成することもできる。
【００３７】
第１，第２の抵抗器２０，３０が形成される有効抵抗領域６０では、第１，第２の基準抵抗器６１，６２の両端は、図４に示すように、層間絶縁膜７０を介して形成された上述の配線層７４とビア７２を介してコンタクトされている。
【００３８】
ここで、図３に示す第１基準抵抗器６１の有効長さＬ３は、図５に示す接続ポイント間の最短の有効抵抗長さ、つまり接続ポイントＢ２，Ｂ４間及び接続ポイントＢ３，Ｂ４間の各有効抵抗長さに一致している。
【００３９】
また、図３に示す第２基準抵抗器６２の有効長さＬ４は、図５に示す接続ポイント間のうちの接続ポイントＢ１，Ｂ３間の有効抵抗長さに一致している。
【００４０】
図３では、２つの第１基準抵抗器６１と一つの第２基準抵抗器６２とを１組とする抵抗器が横一列に配置され、１組の抵抗器が縦方向にて繰り返し配置されている。
【００４１】
第１，第２の抵抗器２０，３０のうちの接続ポイントＢ２，Ｂ４間、Ｂ３，Ｂ４間及びＢ１，Ｂ３間以外の領域は、複数の第１基準抵抗器６１及び／または第２基準抵抗器６２を直列接続して形成されている。
【００４２】
例えば、図１において第２の抵抗器３０の接続ポイントＡ１よりもアンプ１０の出力端子１２側に位置する抵抗器は、有効抵抗領域６０内の一列に位置する２つの第１基準抵抗器６１と一つの第２基準抵抗器６２を直列接続することで構成される。第２の抵抗器３０の接続ポイントＡ２よりも接地端側に位置する抵抗器もまた同様にして形成される。
【００４３】
従って、第２の抵抗器３０を構成する複数の第１，第２の基準抵抗器６１，６２が設計値通りに構成されていれば、第２の抵抗器３０の一端から各接続ポイントＢ１〜Ｂ４まで長さの全長Ｌ２に対する分圧比率が設計通りとなる。
【００４４】
次に、第１の抵抗器２０について考察する。第１の抵抗器２０の接続ポイントＡ１，Ａ３間の抵抗器は、図３又は図４に示すように、５つの第２基準抵抗器６２を直列接続することで構成される。また、第１の抵抗器２０の接続ポイントＡ３，Ａ４間及びＡ４，Ａ２間の各抵抗器は、図３又は図４に示すように、５つの第１基準抵抗器６１を直列接続することで構成される。
【００４５】
従って、第１の抵抗器２０を構成する複数の第１，第２の基準抵抗器６１，６２が設計値通りに構成されていれば、第１の抵抗器２０の一端から各接続ポイントＡ１〜Ａ４まで長さの全長Ｌ２に対する分圧比率も設計通りとなる。
【００４６】
ここで、有効抵抗領域６０内には、第１の抵抗器２０及び第２の抵抗器３０を形成するための複数の第１，第２基準抵抗器６１，６２が、隣接して配列されている。しかもこの有効抵抗領域６０には、複数の第１，第２基準抵抗器６１，６２が規則正しく配列され、例えば領域６０内の左側の第１列には第２基準抵抗器６２が、それに隣接する第２，第３列には第１基準抵抗器６１が配列されている。また、各抵抗器間の間隔も縦、横方向でそれぞれ等しく設定されている。
【００４７】
この有効抵抗領域６０の周囲にはダミー抵抗領域８０が設けられている。このダミー抵抗領域８０にも、複数の第１，第２基準抵抗器６１，６２が配置されるが、これらには配線が施されない。
【００４８】
以上のことから、有効抵抗領域６０内の複数の第１，第２基準抵抗器６１，６２を設計通りに形成することが可能となる。この理由について以下に説明する。
【００４９】
第１，第２基準抵抗器６１，６２を微細加工プロセスにより形成する際に、考慮すべき点の一つとしてエッチングプロセスの均一性を挙げることができる。
【００５０】
エッチングプロセスの均一性が悪化する要因として、離れた２ヶ所でのエッチングの均一性が悪化したり、エッチング領域の中心と周縁とでエッチングの均一性が悪化するという位置依存性を挙げることができる。
【００５１】
また、エッチングパターンの粗密に起因して、エッチングに用いられる気体または液体が、エッチング個所に均一に接触しないことが挙げられる。
【００５２】
これらの問題は、特にウェットエッチング時に顕著となる。これらの均一性阻害原因は、エッチングプロセスの条件が、エッチング個所またはエッチングパターン形状に依存して異なるというものである。
【００５３】
本実施の形態では、まず、第１，第２の抵抗器２０，３０を構成するための第１，第２基準抵抗器６１，６２を、有効抵抗領域６０内に隣接して配置している。このため、エッチング個所の位置に依存したばらつきが低減する。
【００５４】
次に、有効抵抗領域６０には、複数の第１，第２基準抵抗器６１，６２が規則正しく配列され、領域６０内にエッチングパターンの密度がほぼ均一に配列されている。このため、エッチングパターンの粗密の配置に起因したエッチングの不均一を防止することができる。
【００５５】
さらに、有効抵抗領域６０の周囲にはダミー抵抗領域８０が形成されている。このため、エッチング領域の中心と周縁とでエッチングの均一性が悪化したとしても、中央領域の有効抵抗領域６０での面内均一性を確保できる。
【００５６】
（半導体装置の適用例）
図６は、図１に示すアンプ１０及び第１，第２の抵抗器２０，３０を含んで構成される温度補償回路を内蔵した表示用ドライバＩＣ例えば液晶ドライバＩＣの回路図である。
【００５７】
図６において、液晶ドライバＩＣに内蔵される主な機能ブロックとして、下記の各機能ブロックが設けられている。電源回路１００は、液晶駆動に必要な基準電圧を生成する。電圧生成回路１１０は、電源回路１００からの出力に基づいて液晶駆動に必要な電圧ＶLCD，Ｖ１〜Ｖ４を生成する。液晶駆動回路１５０は、画素信号に基づいて電圧値ＶLCD，Ｖ１〜Ｖ４またはグランド電圧ＶGNDの中から電圧を選択して信号電極に供給する。
【００５８】
図７は、液晶駆動回路１７０より信号電極に供給される信号電位を示している。図７は液晶に印加される電圧がフレーム毎に極性反転される場合の波形を示している。図７に示す「１Ｈ」は一水平走査期間である。第１フレームでは１Ｈに対して電圧がＶLCDとなるパルス幅Ｗの割合（デューティ比）によって階調値が決定される。同様に、第２フレームでは１Ｈの期間に対して電圧がＶGNDとなるパルス幅Ｗの割合（デューティ比）によって階調値が決定される。
【００５９】
本実施の形態では、液晶パネルの特性に応じて、図７に示す電圧ＶLCD，Ｖ１〜Ｖ４の各電圧値の補正が可能となっている。
【００６０】
図６に示す電源回路１００は、第１の温度−電圧特性を有する第１の電源回路１００Ａと、第２の温度−電圧特性を有する第１の電源回路１００Ｂと、第１，第２の電源回路１００Ａ，１００Ｂからの出力電圧に基づいて、所望の温度勾配を有する電圧特性に従った電圧を出力する温度勾配選択回路１０６とを有する。
【００６１】
第１の電源回路１００Ａは、図８に示す第１の温度勾配（例えば−０．２％／℃）の温度−電圧特性に従って変化する電圧Ａを出力する。一方、第２の電源回路１００Ｂは、図８に示す第２の温度勾配（例えば−０．５％／℃）の温度−電圧特性に従って変化する電圧Ｂを出力する。そして、温度勾配選択回路１１０は、図８に示す第１，第２の温度勾配の電圧Ａ，Ｂ間の所望の温度勾配の電圧Ｃを選択して出力する。
【００６２】
第１の電源回路１００Ａは、第１の温度勾配特性を有する定電圧源１０２Ａからの電圧をアンプ１０４Ａにて所定のゲインにて増幅して出力する。アンプ１０４Ａの出力線とグランドとの間には抵抗器Ｒ１が接続されている。この抵抗器Ｒ１の途中位置をアンプ１０４Ａのマイナス端子に接続することで、アンプ１０４Ａの帰還経路に帰還抵抗器Ｒ１Ａが形成される。
【００６３】
第２の電源回路１００Ｂは、第２の温度勾配特性を有する定電圧源１０２Ｂからの電圧をアンプ１０４Ｂにて所定のゲインにて増幅して出力する。アンプ１０４Ｂの出力線とグランドとの間には抵抗器Ｒ２が接続されている。この抵抗器Ｒ２の途中位置をアンプ１０４Ｂのマイナス端子に接続することで、アンプ１０４Ｂの帰還経路に帰還抵抗器Ｒ２Ａが形成される。
【００６４】
なお、上述した第１，第２の温度勾配は、第１の定電圧源１０２Ａ，第２の定電圧源１０２Ｂを構成するＭＯＳトランジスタのプロセス特性に依存して決定される。
【００６５】
温度勾配選択回路１０６は、図１及び図２に示す構成を含んで構成される。この温度勾配選択回路１０６は、第１，第２のアンプ１０４Ａ，１０４Ｂの出力線同士を接続する接続線途中に挿入接続された第１の抵抗器２０と、その抵抗器２０途中の任意の位置に接続される第１の接続切り換え回路４２と、第１の接続切り換え回路４２での接続を制御する接続制御部５０とを有する。この接続制御部５０は、例えば、第１の接続切り換え回路４２での接続位置情報を記憶する温度勾配選択レジスタを含んで構成することができる。
【００６６】
温度勾配選択レジスタはプログラマブルレジスタで、自由に温度勾配を選択することができる。ただし、使用される液晶パネルが特定されれば、製品出荷時にその液晶パネルに固有の温度勾配が選択され、それ以降は変更されることはない。本実施の形態では、温度勾配選択レジスタの設定により、電源回路１００からの出力電圧は、例えば図８の電圧特性Ｃを選択できる。
【００６７】
温度勾配選択回路１０６にはアンプ１０が設けられている。このアンプ１０の入力端子１２は第１の接続切り換え回路４２に接続され、その出力端子１６とグランドとの間には第２の抵抗器３０が接続されている。この第２の抵抗器３０の途中位置をアンプ１０の帰還入力端子１４に接続することで、アンプ１０の帰還経路に帰還抵抗器が接続される。
【００６８】
また、アンプ１０の帰還入力端子１４が第２の抵抗器３０に接続される位置は第２の接続切り換え回路４４により切り換え可能であり、この接続位置は接続制御部５０により上述の通り制御される。
【００６９】
従って、アンプ１０の出力端子１６からは、図４に示す温度勾配を有する電圧特性Ｃに従った電圧が出力される。
【００７０】
なお、第１，第２の抵抗器２０，３０の接続ポイントを変更することで、アンプ１０の出力端子１６から得られる電圧の温度勾配特性Ｃは、図８の特性Ａから特性Ｂの範囲で変更することができる。この変更は、図８に示すように、温度ｔ０の時にアンプ１０の出力端子１６からの電圧が一定電位を維持するようにして実施される。
【００７１】
電子ボリュームスイッチＳＷ１は、第２の抵抗器３０途中の任意位置に接続されるスイッチである。ここで、電子ボリュームスイッチＳＷ１の接続位置を変更することで、図８に示す電圧特性Ｃをさらに補正することができる。
【００７２】
この電子ボリュームスイッチＳＷ１の後段に設けられた電圧生成回路１１０は、電子ボリュームスイッチＳＷ１を介して電圧が入力されるアンプ１１２と、その出力線とグランドとの間に接続された抵抗器Ｒ３とを有する。そして、アンプ１１２の出力が電圧ＶLCDとされ、その電圧が抵抗器Ｒ３を用いて抵抗分割されることで各電圧Ｖ１〜Ｖ４が生成される。
【００７３】
本実施の形態では、環境温度に応じて、電子ボリュームスイッチＳＷ１を制御することで、図８に示す電圧特性Ｃを環境温度に応じてさらに補正している。
【００７４】
このために本実施の形態では、図８に示す２種の温度勾配特性Ａ，Ｂを利用して環境温度を検出する温度検出部１２０を備えている。この温度検出部１２０は、図６に示すように、発振回路１２１の発振出力を分周する分周回路１２２と、分周回路１２２からのクロックをカウントし、所定カウント値毎にリセットされるカウンタ１２４と、第１の電源回路１００Ａ内の第１のアンプ１０４Ａに接続された帰還抵抗器Ｒ１Ａに接続される温度検出用スイッチＳＷ２と、第２の電源回路１００Ｂ内の第２のアンプ１０４Ｂに接続された帰還抵抗器Ｒ２Ａに接続される温度検出用スイッチＳＷ３と、温度検出用スイッチＳＷ２，ＳＷ３を介して入力される電圧を比較する比較器１２６と、比較器１２６の出力が変化したときのカウンタ１２４の出力に基づいて、実温度に対応するデータを出力する温度設定用レジスタ１２８とを有する。
【００７５】
こうして、温度検出部１２０は、電源回路１００自体の温度勾配特性を利用して実温度を検出することが可能となる。このように、電源回路１００に２種の温度勾配を有する定電圧源１００Ａ，１００Ｂを設け、その２種の温度勾配を利用して検出された実温度に基づいて液晶印加電圧を補正しているので、より正確な補正が可能となる。
【００７６】
次に、検出された実温度に基づいて、電子ボリュームスイッチＳＷ１を制御する電子ボリュームスイッチ制御部１４０は、液晶パネルメーカの希望により補正値が設定される例えばＲＯＭ、ＰＲＯＭなどにて形成される補正テーブル１４２と、同様に液晶パネルメーカの希望により設定された電子ボリュームスイッチＳＷ１の制御基準値が格納されたレジスタ１４４と、それら両者のディジタル値を加算して出力する加算器１４６とを有する。
【００７７】
図９は、電子ボリュームスイッチ制御部１４０により制御された電子ボリュームスイッチＳＷ１からの出力に基づいて得られる液晶印加電圧ＶLCDの温度依存特性を示している。図９では、液晶印加電圧ＶLCDが低温領域Ｔａ、中間温度領域Ｔｂ，高温領域Ｔｃにて異なる温度勾配を有する温度依存特性を示している。低温領域Ｔａ及び高温領域Ｔｃは、補正テーブル１４２からの出力によって制御される電子ボリュームスイッチＳＷ１によって設定される。低温領域Ｔａは、低温になるほど、電子ボリュームスイッチＳＷ１にて選択される抵抗値が小さく設定される（接点をアンプ１０の出力側に近づける）。これに対して、高温領域Ｔｃでは、高温になるほど抵抗値が大きく設定される（接点をグランドＧＮＤ側に近づける）。
【００７８】
これにより、２種の温度勾配特性Ａ，Ｂを持つ電源回路１００の出力電圧から、液晶パネルに固有の温度依存性を有する液晶印加電圧ＶLCD，Ｖ１〜Ｖ４を生成することができる。
【００７９】
なお、図９に示す温度依存特性は、３分割領域にて異なる傾きを持つ直線補間としたが、分割数、補間形式は他に種々の変形実施が可能であり、例えば曲線補間を用いても良い。
【００８０】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上記実施形態では、第１または第２基準抵抗器を直列接続して第１，第２の抵抗器２０，３０を形成したが、一部に並列接続を用いても良い。等しい抵抗値Ｒを持つ例えば２つの基準抵抗器を並列接続すると、その等価抵抗値はＲ／２となるので、これを利用して接続ポイント間の抵抗値を設計しても良い。
【００８１】
図１０は、一種類の基準抵抗器６１のみを複数用いて、図１に示す第１，第２の抵抗器２０，３０を形成する例を示している。こうすると、基準抵抗器６１が縦、横に等間隔で規則正しく配列されるので、エッチング加工時の処理の均一性がより高く確保できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の一部を示す回路図である。
【図２】図１に示す接続切り換え回路の回路図である。
【図３】図１に示す第１，第２の抵抗器を構成する第１，第２基準抵抗器が配列された有効抵抗領域とその周囲のダミー抵抗領域を示す平面図である。
【図４】図３のＩ−Ｉ断面図である。
【図５】図３に示す有効抵抗領域内の等価回路図である。
【図６】図１の回路を用いて構成される液晶ドライバＩＣのブロック図である。
【図７】図６に示す液晶駆動回路より信号電極に供給される信号電位を示す波形図である。
【図８】図６に示す電源回路の出力電圧の温度勾配を示す特性図である。
【図９】図６に示す電子ボリュームスイッチの調整によって得られる液晶印加電圧ＶLCDの温度依存特性を示す特性図である。
【図１０】図１に示す第１，第２の抵抗器を構成する１種類の基準抵抗器が配列された有効抵抗領域を示す平面図である。
【符号の説明】
１０ アンプ
１２ 入力端子
１４ 帰還入力端子
１６ 出力端子
２０ 第１の抵抗器
３０ 第２の抵抗器
４０ 接続切り換え回路
４２ 第１の接続切り換え回路
４４ 第２の接続切り換え回路
５０ 接続制御部
６０ 有効抵抗領域
６１ 第１基準抵抗器
６２ 第２基準抵抗器
７０ 層間絶縁膜
７２ ビア
７４ 配線層
８０ ダミー抵抗領域
Ａ１〜Ａ４ 複数の第１の接続ポイント
Ｂ１〜Ｂ４ 複数の第２の接続ポイント
【発明の属する技術分野】
本発明は、入力抵抗値と帰還抵抗値とをそれぞれ可変としたアンプを内蔵した半導体装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
半導体装置に内蔵されたアンプの入力端子と帰還入力端子とに、それぞれ可変抵抗器を接続するものがある。可変抵抗器は、所定の長さを持つ抵抗層途中に複数の接続ポイントを有し、いずれか一つの接続ポイントが選択されることで、抵抗値が可変される。
【０００３】
この種のアンプでは、入力抵抗値と帰還入力抵抗値とを切り換えた時に、アンプの出力電圧が許容値を外れて変動してしまい、回路機能に支障をきたすという問題があった。
【０００４】
この要因は、アンプの入力端子と帰還入力端子とに接続される可変抵抗器の抵抗値のばらつきである。
【０００５】
通常この種の可変抵抗器は、トランジスタ形成に邪魔とならない領域に抵抗層を引き回して形成している。また、アンプの入力端子に接続される抵抗器と、帰還入力端子に接続される抵抗器とは、離れた場所にそれぞれ形成されていた。
【０００６】
そこで、本発明の目的は、アンプの入力端子に接続される第１の抵抗器の一端から各接続ポイントまでの各長さとその抵抗器の全長との比である分圧比率と、アンプの帰還入力端子に接続される第２の抵抗器の一端から各接続ポイントまでの各長さとその抵抗器の全長との比である分圧比率とを、それぞれ設計通りに設定することのできる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置は、
入力端子、帰還入力端子及び出力端子を有するアンプと、
前記アンプの前記入力端子に択一的に接続される複数の第１の接続ポイントを有し、両端に電圧が印加される第１の抵抗器と、
前記アンプの前記出力端子に一端が接続され、前記アンプの前記帰還入力端子に択一的に接続される複数の第２の接続ポイントを有する第２の抵抗器と、
前記アンプの出力端子の電圧が一定となるように、前記複数の第１の接続ポイントの一つを前記入力端子に、前記複数の第２の接続ポイントの一つを前記帰還入力端子に、それぞれ接続する接続切り換え回路と、
を有し、
前記第１，第２の抵抗器の各々は、少なくとも１種の基準長さをそれぞれ有する複数の基準抵抗器を、配線により接続して形成されていることを特徴とする。
【０００８】
本発明によれば、第１，第２の抵抗器の各々は、少なくとも１種の基準長さをそれぞれ有する複数の基準抵抗器を配線により接続して形成されるので、各抵抗器の一端からいずれか一つの接続ポイントまでの抵抗長さは、すくなと１種の基準抵抗器の長さの整数倍となる。従って、第１の抵抗器の一端から各接続ポイントまでの各長さとその抵抗器の全長との比である分圧比率と、第２の抵抗器の一端から各接続ポイントまでの各長さとその抵抗器の全長との比である分圧比率とを、それぞれ設計通りに設定することができる。このため、接続切り換え回路は、アンプの出力端子の電圧が一定となるように、複数の第１の接続ポイントの一つを入力端子に、複数の第２の接続ポイントの一つを帰還入力端子に、それぞれ接続することができる。
【０００９】
本発明では、記前記第１，第２の抵抗器は、半導体基板上の一領域内にて互いに隣接して形成されていることが好ましい。
【００１０】
こうすると、第１，第２の抵抗器を作成するために必要なエッチングプロセスにて、エッチング個所に依存する不均一処理が一領域内では生じにくくなり、少なくとも一種の基準抵抗器の形状がばらつかないように加工することができる。
【００１１】
本発明では、前記複数の基準抵抗器は、前記半導体基板上の前記一領域内に規則的に配列されていることを特徴とする。
【００１２】
こうすると、第１，第２の抵抗器を作成するために必要なエッチングプロセスにて、エッチングパターンの粗密に起因して生ずる不均一処理が一領域内にて生じにくくなり、少なくとも一種の基準抵抗器の形状のばらつきをより低減することができる。
【００１３】
本発明では、前記第１，第２の抵抗器が配置される前記一領域の周囲に、複数のダミーパターンが配置されていることが好ましい。
【００１４】
こうすると、第１，第２の抵抗器を作成するために必要なエッチングプロセスにて、中央の有効抵抗領域とその周辺のダミー抵抗領域との間で不均一処理が生じたとしても、中央の有効抵抗領域内では均一処理が確保される。
【００１５】
この複数のダミーパターンは、前記複数の基準抵抗器にて形成することができ、これらのダミーパターンは配線により接続されない。
【００１６】
本発明の半導体装置は、
前記複数の第１の接続ポイントに接続された複数の第１の配線と、
前記複数の第２の接続ポイントに接続された複数の第２の配線と、
前記複数の第１の配線の一つを前記アンプの前記入力端子に択一的に接続する第１のスイッチ群と、
前記複数の第２の配線の一つを前記アンプの前記帰還入力端子に択一的に接続する第２のスイッチ群と、
をさらに有することができる。
【００１７】
こうすると、第１，第２のスイッチ群の中からのスイッチ選択によって、アンプの出力端子の電圧が一定となるように第１，第２の抵抗器の抵抗値を選択することができる。
【００１８】
本発明の半導体装置は、
前記第１の抵抗器の一端に接続され、第１の温度勾配特性を有する電圧を出力する第１の電源回路と、
前記第１の抵抗器の他端に接続され、前記第１の温度勾配特性とは異なる第２の温度勾配特性を有する電圧を出力する第２の電源回路と、
をさらに有することを特徴とする。
【００１９】
こうすると、アンプの出力端子より、第１の温度勾配特性と第２の温度勾配特性との間で変化する温度勾配特性を持つ電圧を得ることができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２１】
（半導体回路の説明）
図１は、本発明の実施形態に係る半導体装置の一部の回路図である。図１には、アンプ１０と、第１，第２の抵抗器２０，３０が示されている。
【００２２】
アンプ１０は入力端子（プラス入力端子）１２、帰還入力端子（マイナス入力端子）１４及び出力端子１６を有する。
【００２３】
第１の抵抗器２０の両端には電圧Ｖが印加されている。また、この第１の抵抗器２０は、アンプ１０の入力端子１２に択一的に接続される複数例えば４つの第１の接続ポイントＡ１〜Ａ４を有する。
【００２４】
第２の抵抗器３０の一端はアンプ１０の出力端子１６に接続され、その他端はグランド電位ＶＳＳに接地されている。また、第２の抵抗器３０は、アンプ１０の帰還入力端子１４に択一的に接続される複数の第２の接続ポイントＢ１〜Ｂ４を有する。
【００２５】
図２は、第１の接続ポイントＡ１〜Ａ４の一つを入力端子１２に、第２の接続ポイントＢ１〜Ｂ４の一つを帰還入力端子１４にそれぞれ接続する接続切り換え回路４０を示している。
【００２６】
この接続切り換え回路４０は、図１及び図２に示すように、第１の接続ポイントＡ１〜Ａ４の一つを入力端子１２に接続する第１の接続切り換え回路４２と、第２の接続ポイントＢ１〜Ｂ４の一つを帰還入力端子１４に接続する第２の接続切り換え回路４４とを有する。
【００２７】
第１の接続切り換え回路４２は、接続ポイントＡ１，Ａ２の一方を選択するスイッチ４２Ａと、接続ポイントＡ３，Ａ４の一方を選択するスイッチ４２Ｂと、スイッチ４２Ａ，４２Ｂの一方を選択するスイッチ４２Ｃとを有する。
【００２８】
同様に、第２の接続切り換え回路４４は、接続ポイントＢ１，Ｂ２の一方を選択するスイッチ４４Ａと、接続ポイントＢ３，Ｂ４の一方を選択するスイッチ４４Ｂと、スイッチ４４Ａ，４４Ｂの一方を選択するスイッチ４４Ｃとを有する。
【００２９】
この接続切り換え回路４０での接続を切り換え制御する接続制御部５０が設けられている。この接続制御部５０は、アンプ１０の出力端子の電圧が一定となるように、接続切り換え回路４０での接続を切り換え制御し、例えばレジスタにて構成される。
【００３０】
ここで、図１に示すように、第１の抵抗器２０の接続ポイントＡ１，Ａ２は、第１の抵抗器２０の例えば両端に位置するものとする。また、接続ポイントＡ３は全長Ｌ１の第１の抵抗器２０を２分する中点に位置し、接続ポイントＡ４は接続ポイントＡ１から長さ（３・Ｌ１／４）の位置にあるものとする。
【００３１】
また、第１の抵抗器２０の各接続ポイントＡ１，Ａ２の電圧を例えば、２．０Ｖ、１．０Ｖとする。その中間の各接続ポイントＡ３，Ａ４での電圧は、その接続ポイントまでの抵抗値に基づいて分圧されて、それぞれ１．５Ｖ，１．２５Ｖとなる。すなわち、１．５Ｖ＝２．０Ｖ−（２．０Ｖ−１．０Ｖ）×１／２であり、１．２５＝２．０Ｖ−（２．０Ｖ−１．０Ｖ）×３／４であり、１／２，３／４がそれぞれ、第１の抵抗器２０の一端から接続ポイントまでの長さと該第１の抵抗器２０の全長との比である分圧比率となる。．
ここで、アンプ１０の出力端子１６の電圧を３．０Ｖに保ち、かつ、接続切り換え回路４０にて選択される接続ポイントの組み合わせを、（Ａ１，Ｂ１）、（Ａ２，Ｂ２）、（Ａ３，Ｂ３）または（Ａ４，Ｂ４）とする。この場合、第２の抵抗器３０の接続ポイントＢ１，Ｂ２は、全長Ｌ２の第２の抵抗器３０を３等分する各位置に設定される。接続ポイントＢ３は接続ポイントＢ１，Ｂ２の中点となり、接続ポイントＢ４は接続ポイントＢ２，Ｂ３の中点となる。
【００３２】
アンプ１０の出力端子１６の電圧を３Ｖで一定に維持するのに重要なことは、例えば第１の抵抗器２０にて接続ポイントＡ１が選択された場合には、全長Ｌ２の第２の抵抗器３０では出力端子１６側の端部よりＬ２／３の位置にある接続ポイントＢ１が選択されることである。このとき、帰還入力端子１４の電圧は、３−３×（１／３）＝２．０Ｖとなり、接続ポイントＡ１を介して入力端子１２に入力される電圧２．０Ｖと一致するからである。もし、接続ポイントＢ１の位置がずれていると、アンプ１０の出力が３Ｖとはならない。
【００３３】
他の接続ポイントを選択するときも同様である。例えば接続ポイントＡ３，Ｂ３が選択される時には、接続ポイントＡ３が全長Ｌ１を有する第１の抵抗器２０の中点に位置し、かつ、接続ポイントＢ３が全長Ｌ２を有する第２の抵抗器３０の中点に位置することが重要である。
【００３４】
よって、全長Ｌ１，Ｌ２の長さよりも、第１の抵抗器２０の一端から各接続ポイントＡ１〜Ａ４までの長さの全長Ｌ１に対する分圧比率と、第２の抵抗器３０の一端から各接続ポイントＢ１〜Ｂ４までの長さの全長Ｌ２に対する分圧比率が重要となる。
【００３５】
（第１，第２の抵抗器の構造）
図３は、第１，第２の抵抗器２０，３０が形成されている半導体装置の一領域の平面図である。図４は図３のＩ−Ｉ断面図である。図５は、図３に示す複数の基準抵抗器を配線により接続して構成される第１，第２の抵抗器２０，３０の等価回路図である。
【００３６】
図３には、複数の第１基準抵抗器６１と、第１の基準抵抗器６０の２倍の長さをそれぞれ持つ複数の第２基準抵抗器６２とが規則的に配列されている状態が図示され、さらに、それらを接続する上層の配線層７４がハッチングにより図示されている。第１，第２基準抵抗器６２，６２は例えばポリシリコン層にて形成され、配線層７４は金属例えばアルミニウムにて形成される。なお、抵抗器は必ずしもポリシリコン層にて形成するものに限らず、他の材質例えば不純物拡散層などにて形成することもできる。
【００３７】
第１，第２の抵抗器２０，３０が形成される有効抵抗領域６０では、第１，第２の基準抵抗器６１，６２の両端は、図４に示すように、層間絶縁膜７０を介して形成された上述の配線層７４とビア７２を介してコンタクトされている。
【００３８】
ここで、図３に示す第１基準抵抗器６１の有効長さＬ３は、図５に示す接続ポイント間の最短の有効抵抗長さ、つまり接続ポイントＢ２，Ｂ４間及び接続ポイントＢ３，Ｂ４間の各有効抵抗長さに一致している。
【００３９】
また、図３に示す第２基準抵抗器６２の有効長さＬ４は、図５に示す接続ポイント間のうちの接続ポイントＢ１，Ｂ３間の有効抵抗長さに一致している。
【００４０】
図３では、２つの第１基準抵抗器６１と一つの第２基準抵抗器６２とを１組とする抵抗器が横一列に配置され、１組の抵抗器が縦方向にて繰り返し配置されている。
【００４１】
第１，第２の抵抗器２０，３０のうちの接続ポイントＢ２，Ｂ４間、Ｂ３，Ｂ４間及びＢ１，Ｂ３間以外の領域は、複数の第１基準抵抗器６１及び／または第２基準抵抗器６２を直列接続して形成されている。
【００４２】
例えば、図１において第２の抵抗器３０の接続ポイントＡ１よりもアンプ１０の出力端子１２側に位置する抵抗器は、有効抵抗領域６０内の一列に位置する２つの第１基準抵抗器６１と一つの第２基準抵抗器６２を直列接続することで構成される。第２の抵抗器３０の接続ポイントＡ２よりも接地端側に位置する抵抗器もまた同様にして形成される。
【００４３】
従って、第２の抵抗器３０を構成する複数の第１，第２の基準抵抗器６１，６２が設計値通りに構成されていれば、第２の抵抗器３０の一端から各接続ポイントＢ１〜Ｂ４まで長さの全長Ｌ２に対する分圧比率が設計通りとなる。
【００４４】
次に、第１の抵抗器２０について考察する。第１の抵抗器２０の接続ポイントＡ１，Ａ３間の抵抗器は、図３又は図４に示すように、５つの第２基準抵抗器６２を直列接続することで構成される。また、第１の抵抗器２０の接続ポイントＡ３，Ａ４間及びＡ４，Ａ２間の各抵抗器は、図３又は図４に示すように、５つの第１基準抵抗器６１を直列接続することで構成される。
【００４５】
従って、第１の抵抗器２０を構成する複数の第１，第２の基準抵抗器６１，６２が設計値通りに構成されていれば、第１の抵抗器２０の一端から各接続ポイントＡ１〜Ａ４まで長さの全長Ｌ２に対する分圧比率も設計通りとなる。
【００４６】
ここで、有効抵抗領域６０内には、第１の抵抗器２０及び第２の抵抗器３０を形成するための複数の第１，第２基準抵抗器６１，６２が、隣接して配列されている。しかもこの有効抵抗領域６０には、複数の第１，第２基準抵抗器６１，６２が規則正しく配列され、例えば領域６０内の左側の第１列には第２基準抵抗器６２が、それに隣接する第２，第３列には第１基準抵抗器６１が配列されている。また、各抵抗器間の間隔も縦、横方向でそれぞれ等しく設定されている。
【００４７】
この有効抵抗領域６０の周囲にはダミー抵抗領域８０が設けられている。このダミー抵抗領域８０にも、複数の第１，第２基準抵抗器６１，６２が配置されるが、これらには配線が施されない。
【００４８】
以上のことから、有効抵抗領域６０内の複数の第１，第２基準抵抗器６１，６２を設計通りに形成することが可能となる。この理由について以下に説明する。
【００４９】
第１，第２基準抵抗器６１，６２を微細加工プロセスにより形成する際に、考慮すべき点の一つとしてエッチングプロセスの均一性を挙げることができる。
【００５０】
エッチングプロセスの均一性が悪化する要因として、離れた２ヶ所でのエッチングの均一性が悪化したり、エッチング領域の中心と周縁とでエッチングの均一性が悪化するという位置依存性を挙げることができる。
【００５１】
また、エッチングパターンの粗密に起因して、エッチングに用いられる気体または液体が、エッチング個所に均一に接触しないことが挙げられる。
【００５２】
これらの問題は、特にウェットエッチング時に顕著となる。これらの均一性阻害原因は、エッチングプロセスの条件が、エッチング個所またはエッチングパターン形状に依存して異なるというものである。
【００５３】
本実施の形態では、まず、第１，第２の抵抗器２０，３０を構成するための第１，第２基準抵抗器６１，６２を、有効抵抗領域６０内に隣接して配置している。このため、エッチング個所の位置に依存したばらつきが低減する。
【００５４】
次に、有効抵抗領域６０には、複数の第１，第２基準抵抗器６１，６２が規則正しく配列され、領域６０内にエッチングパターンの密度がほぼ均一に配列されている。このため、エッチングパターンの粗密の配置に起因したエッチングの不均一を防止することができる。
【００５５】
さらに、有効抵抗領域６０の周囲にはダミー抵抗領域８０が形成されている。このため、エッチング領域の中心と周縁とでエッチングの均一性が悪化したとしても、中央領域の有効抵抗領域６０での面内均一性を確保できる。
【００５６】
（半導体装置の適用例）
図６は、図１に示すアンプ１０及び第１，第２の抵抗器２０，３０を含んで構成される温度補償回路を内蔵した表示用ドライバＩＣ例えば液晶ドライバＩＣの回路図である。
【００５７】
図６において、液晶ドライバＩＣに内蔵される主な機能ブロックとして、下記の各機能ブロックが設けられている。電源回路１００は、液晶駆動に必要な基準電圧を生成する。電圧生成回路１１０は、電源回路１００からの出力に基づいて液晶駆動に必要な電圧ＶLCD，Ｖ１〜Ｖ４を生成する。液晶駆動回路１５０は、画素信号に基づいて電圧値ＶLCD，Ｖ１〜Ｖ４またはグランド電圧ＶGNDの中から電圧を選択して信号電極に供給する。
【００５８】
図７は、液晶駆動回路１７０より信号電極に供給される信号電位を示している。図７は液晶に印加される電圧がフレーム毎に極性反転される場合の波形を示している。図７に示す「１Ｈ」は一水平走査期間である。第１フレームでは１Ｈに対して電圧がＶLCDとなるパルス幅Ｗの割合（デューティ比）によって階調値が決定される。同様に、第２フレームでは１Ｈの期間に対して電圧がＶGNDとなるパルス幅Ｗの割合（デューティ比）によって階調値が決定される。
【００５９】
本実施の形態では、液晶パネルの特性に応じて、図７に示す電圧ＶLCD，Ｖ１〜Ｖ４の各電圧値の補正が可能となっている。
【００６０】
図６に示す電源回路１００は、第１の温度−電圧特性を有する第１の電源回路１００Ａと、第２の温度−電圧特性を有する第１の電源回路１００Ｂと、第１，第２の電源回路１００Ａ，１００Ｂからの出力電圧に基づいて、所望の温度勾配を有する電圧特性に従った電圧を出力する温度勾配選択回路１０６とを有する。
【００６１】
第１の電源回路１００Ａは、図８に示す第１の温度勾配（例えば−０．２％／℃）の温度−電圧特性に従って変化する電圧Ａを出力する。一方、第２の電源回路１００Ｂは、図８に示す第２の温度勾配（例えば−０．５％／℃）の温度−電圧特性に従って変化する電圧Ｂを出力する。そして、温度勾配選択回路１１０は、図８に示す第１，第２の温度勾配の電圧Ａ，Ｂ間の所望の温度勾配の電圧Ｃを選択して出力する。
【００６２】
第１の電源回路１００Ａは、第１の温度勾配特性を有する定電圧源１０２Ａからの電圧をアンプ１０４Ａにて所定のゲインにて増幅して出力する。アンプ１０４Ａの出力線とグランドとの間には抵抗器Ｒ１が接続されている。この抵抗器Ｒ１の途中位置をアンプ１０４Ａのマイナス端子に接続することで、アンプ１０４Ａの帰還経路に帰還抵抗器Ｒ１Ａが形成される。
【００６３】
第２の電源回路１００Ｂは、第２の温度勾配特性を有する定電圧源１０２Ｂからの電圧をアンプ１０４Ｂにて所定のゲインにて増幅して出力する。アンプ１０４Ｂの出力線とグランドとの間には抵抗器Ｒ２が接続されている。この抵抗器Ｒ２の途中位置をアンプ１０４Ｂのマイナス端子に接続することで、アンプ１０４Ｂの帰還経路に帰還抵抗器Ｒ２Ａが形成される。
【００６４】
なお、上述した第１，第２の温度勾配は、第１の定電圧源１０２Ａ，第２の定電圧源１０２Ｂを構成するＭＯＳトランジスタのプロセス特性に依存して決定される。
【００６５】
温度勾配選択回路１０６は、図１及び図２に示す構成を含んで構成される。この温度勾配選択回路１０６は、第１，第２のアンプ１０４Ａ，１０４Ｂの出力線同士を接続する接続線途中に挿入接続された第１の抵抗器２０と、その抵抗器２０途中の任意の位置に接続される第１の接続切り換え回路４２と、第１の接続切り換え回路４２での接続を制御する接続制御部５０とを有する。この接続制御部５０は、例えば、第１の接続切り換え回路４２での接続位置情報を記憶する温度勾配選択レジスタを含んで構成することができる。
【００６６】
温度勾配選択レジスタはプログラマブルレジスタで、自由に温度勾配を選択することができる。ただし、使用される液晶パネルが特定されれば、製品出荷時にその液晶パネルに固有の温度勾配が選択され、それ以降は変更されることはない。本実施の形態では、温度勾配選択レジスタの設定により、電源回路１００からの出力電圧は、例えば図８の電圧特性Ｃを選択できる。
【００６７】
温度勾配選択回路１０６にはアンプ１０が設けられている。このアンプ１０の入力端子１２は第１の接続切り換え回路４２に接続され、その出力端子１６とグランドとの間には第２の抵抗器３０が接続されている。この第２の抵抗器３０の途中位置をアンプ１０の帰還入力端子１４に接続することで、アンプ１０の帰還経路に帰還抵抗器が接続される。
【００６８】
また、アンプ１０の帰還入力端子１４が第２の抵抗器３０に接続される位置は第２の接続切り換え回路４４により切り換え可能であり、この接続位置は接続制御部５０により上述の通り制御される。
【００６９】
従って、アンプ１０の出力端子１６からは、図４に示す温度勾配を有する電圧特性Ｃに従った電圧が出力される。
【００７０】
なお、第１，第２の抵抗器２０，３０の接続ポイントを変更することで、アンプ１０の出力端子１６から得られる電圧の温度勾配特性Ｃは、図８の特性Ａから特性Ｂの範囲で変更することができる。この変更は、図８に示すように、温度ｔ０の時にアンプ１０の出力端子１６からの電圧が一定電位を維持するようにして実施される。
【００７１】
電子ボリュームスイッチＳＷ１は、第２の抵抗器３０途中の任意位置に接続されるスイッチである。ここで、電子ボリュームスイッチＳＷ１の接続位置を変更することで、図８に示す電圧特性Ｃをさらに補正することができる。
【００７２】
この電子ボリュームスイッチＳＷ１の後段に設けられた電圧生成回路１１０は、電子ボリュームスイッチＳＷ１を介して電圧が入力されるアンプ１１２と、その出力線とグランドとの間に接続された抵抗器Ｒ３とを有する。そして、アンプ１１２の出力が電圧ＶLCDとされ、その電圧が抵抗器Ｒ３を用いて抵抗分割されることで各電圧Ｖ１〜Ｖ４が生成される。
【００７３】
本実施の形態では、環境温度に応じて、電子ボリュームスイッチＳＷ１を制御することで、図８に示す電圧特性Ｃを環境温度に応じてさらに補正している。
【００７４】
このために本実施の形態では、図８に示す２種の温度勾配特性Ａ，Ｂを利用して環境温度を検出する温度検出部１２０を備えている。この温度検出部１２０は、図６に示すように、発振回路１２１の発振出力を分周する分周回路１２２と、分周回路１２２からのクロックをカウントし、所定カウント値毎にリセットされるカウンタ１２４と、第１の電源回路１００Ａ内の第１のアンプ１０４Ａに接続された帰還抵抗器Ｒ１Ａに接続される温度検出用スイッチＳＷ２と、第２の電源回路１００Ｂ内の第２のアンプ１０４Ｂに接続された帰還抵抗器Ｒ２Ａに接続される温度検出用スイッチＳＷ３と、温度検出用スイッチＳＷ２，ＳＷ３を介して入力される電圧を比較する比較器１２６と、比較器１２６の出力が変化したときのカウンタ１２４の出力に基づいて、実温度に対応するデータを出力する温度設定用レジスタ１２８とを有する。
【００７５】
こうして、温度検出部１２０は、電源回路１００自体の温度勾配特性を利用して実温度を検出することが可能となる。このように、電源回路１００に２種の温度勾配を有する定電圧源１００Ａ，１００Ｂを設け、その２種の温度勾配を利用して検出された実温度に基づいて液晶印加電圧を補正しているので、より正確な補正が可能となる。
【００７６】
次に、検出された実温度に基づいて、電子ボリュームスイッチＳＷ１を制御する電子ボリュームスイッチ制御部１４０は、液晶パネルメーカの希望により補正値が設定される例えばＲＯＭ、ＰＲＯＭなどにて形成される補正テーブル１４２と、同様に液晶パネルメーカの希望により設定された電子ボリュームスイッチＳＷ１の制御基準値が格納されたレジスタ１４４と、それら両者のディジタル値を加算して出力する加算器１４６とを有する。
【００７７】
図９は、電子ボリュームスイッチ制御部１４０により制御された電子ボリュームスイッチＳＷ１からの出力に基づいて得られる液晶印加電圧ＶLCDの温度依存特性を示している。図９では、液晶印加電圧ＶLCDが低温領域Ｔａ、中間温度領域Ｔｂ，高温領域Ｔｃにて異なる温度勾配を有する温度依存特性を示している。低温領域Ｔａ及び高温領域Ｔｃは、補正テーブル１４２からの出力によって制御される電子ボリュームスイッチＳＷ１によって設定される。低温領域Ｔａは、低温になるほど、電子ボリュームスイッチＳＷ１にて選択される抵抗値が小さく設定される（接点をアンプ１０の出力側に近づける）。これに対して、高温領域Ｔｃでは、高温になるほど抵抗値が大きく設定される（接点をグランドＧＮＤ側に近づける）。
【００７８】
これにより、２種の温度勾配特性Ａ，Ｂを持つ電源回路１００の出力電圧から、液晶パネルに固有の温度依存性を有する液晶印加電圧ＶLCD，Ｖ１〜Ｖ４を生成することができる。
【００７９】
なお、図９に示す温度依存特性は、３分割領域にて異なる傾きを持つ直線補間としたが、分割数、補間形式は他に種々の変形実施が可能であり、例えば曲線補間を用いても良い。
【００８０】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上記実施形態では、第１または第２基準抵抗器を直列接続して第１，第２の抵抗器２０，３０を形成したが、一部に並列接続を用いても良い。等しい抵抗値Ｒを持つ例えば２つの基準抵抗器を並列接続すると、その等価抵抗値はＲ／２となるので、これを利用して接続ポイント間の抵抗値を設計しても良い。
【００８１】
図１０は、一種類の基準抵抗器６１のみを複数用いて、図１に示す第１，第２の抵抗器２０，３０を形成する例を示している。こうすると、基準抵抗器６１が縦、横に等間隔で規則正しく配列されるので、エッチング加工時の処理の均一性がより高く確保できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の一部を示す回路図である。
【図２】図１に示す接続切り換え回路の回路図である。
【図３】図１に示す第１，第２の抵抗器を構成する第１，第２基準抵抗器が配列された有効抵抗領域とその周囲のダミー抵抗領域を示す平面図である。
【図４】図３のＩ−Ｉ断面図である。
【図５】図３に示す有効抵抗領域内の等価回路図である。
【図６】図１の回路を用いて構成される液晶ドライバＩＣのブロック図である。
【図７】図６に示す液晶駆動回路より信号電極に供給される信号電位を示す波形図である。
【図８】図６に示す電源回路の出力電圧の温度勾配を示す特性図である。
【図９】図６に示す電子ボリュームスイッチの調整によって得られる液晶印加電圧ＶLCDの温度依存特性を示す特性図である。
【図１０】図１に示す第１，第２の抵抗器を構成する１種類の基準抵抗器が配列された有効抵抗領域を示す平面図である。
【符号の説明】
１０ アンプ
１２ 入力端子
１４ 帰還入力端子
１６ 出力端子
２０ 第１の抵抗器
３０ 第２の抵抗器
４０ 接続切り換え回路
４２ 第１の接続切り換え回路
４４ 第２の接続切り換え回路
５０ 接続制御部
６０ 有効抵抗領域
６１ 第１基準抵抗器
６２ 第２基準抵抗器
７０ 層間絶縁膜
７２ ビア
７４ 配線層
８０ ダミー抵抗領域
Ａ１〜Ａ４ 複数の第１の接続ポイント
Ｂ１〜Ｂ４ 複数の第２の接続ポイント
Claims (6)
- 入力端子、帰還入力端子及び出力端子を有するアンプと、
前記アンプの前記入力端子に択一的に接続される複数の第１の接続ポイントを有し、両端に電圧が印加される第１の抵抗器と、
前記アンプの前記出力端子に一端が接続され、前記アンプの前記帰還入力端子に択一的に接続される複数の第２の接続ポイントを有する第２の抵抗器と、
前記アンプの出力端子の電圧が一定となるように、前記複数の第１の接続ポイントの一つを前記入力端子に、前記複数の第２の接続ポイントの一つを前記帰還入力端子に、それぞれ接続する接続切り換え回路と、
を有し、
前記第１，第２の抵抗器は、半導体基板上の一領域内にて互いに隣接して形成され、
前記第１，第２の抵抗器の各々は、少なくとも１種の基準長さをそれぞれ有する複数の基準抵抗器を、配線により接続して形成されていることを特徴とする半導体装置。 - 請求項１において、
前記複数の基準抵抗器は、前記半導体基板上の前記一領域内に規則的に配列されていることを特徴とする半導体装置。 - 請求項１または２において、
前記第１，第２の抵抗器が配置される前記一領域の周囲に、複数のダミーパターンが配置されていることを特徴とする半導体装置。 - 請求項３において、
前記複数のダミーパターンは、配線により接続されない前記複数の基準抵抗器にて形成されていることを特徴とする半導体装置。 - 請求項１乃至４のいずれかにおいて、
前記複数の第１の接続ポイントに接続された複数の第１の配線と、
前記複数の第２の接続ポイントに接続された複数の第２の配線と、
前記複数の第１の配線の一つを前記アンプの前記入力端子に択一的に接続する第１のスイッチ群と、
前記複数の第２の配線の一つを前記アンプの前記帰還入力端子に択一的に接続する第２のスイッチ群と、
をさらに有することを特徴とする半導体装置。 - 請求項１乃至５のいずれかにおいて、
前記第１の抵抗器の一端に接続され、第１の温度勾配特性を有する電圧を出力する第１の電源回路と、
前記第１の抵抗器の他端に接続され、前記第１の温度勾配特性とは異なる第２の温度勾配特性を有する電圧を出力する第２の電源回路と、
をさらに有することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000270443A JP3539373B2 (ja) | 2000-09-06 | 2000-09-06 | 半導体装置 |
| US09/930,885 US6534804B2 (en) | 2000-09-06 | 2001-08-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000270443A JP3539373B2 (ja) | 2000-09-06 | 2000-09-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002083932A JP2002083932A (ja) | 2002-03-22 |
| JP3539373B2 true JP3539373B2 (ja) | 2004-07-07 |
Family
ID=18756880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000270443A Expired - Fee Related JP3539373B2 (ja) | 2000-09-06 | 2000-09-06 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6534804B2 (ja) |
| JP (1) | JP3539373B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462878B1 (ko) * | 2002-03-22 | 2004-12-17 | 삼성전자주식회사 | 길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법 |
| JP2004085806A (ja) | 2002-08-26 | 2004-03-18 | Nec Yamagata Ltd | 表示パネルの駆動装置 |
| US7518196B2 (en) * | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| KR100859832B1 (ko) * | 2006-09-21 | 2008-09-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 내부전위 모니터 장치 및 모니터방법 |
| WO2012073307A1 (ja) | 2010-11-29 | 2012-06-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6504345B2 (ja) * | 2015-02-04 | 2019-04-24 | セイコーエプソン株式会社 | Ｄ／ａ変換回路、発振器、電子機器及び移動体 |
| JP2016188825A (ja) * | 2015-03-30 | 2016-11-04 | ルネサスエレクトロニクス株式会社 | 半導体装置及びシステム |
| JP2018170457A (ja) * | 2017-03-30 | 2018-11-01 | エイブリック株式会社 | 抵抗分圧回路を有する半導体装置 |
| CN109302164B (zh) * | 2017-07-25 | 2022-03-01 | 深圳市中兴微电子技术有限公司 | 一种滤波器带宽校准方法和装置 |
| JP7286498B2 (ja) * | 2019-09-24 | 2023-06-05 | ラピスセミコンダクタ株式会社 | レベル電圧生成回路、データドライバ及び表示装置 |
| JP7556682B2 (ja) * | 2019-10-31 | 2024-09-26 | ソニーセミコンダクタソリューションズ株式会社 | 電子機器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03154394A (ja) | 1989-11-13 | 1991-07-02 | Matsushita Electric Ind Co Ltd | 電子回路モジュール |
| JPH03257986A (ja) | 1990-03-08 | 1991-11-18 | Matsushita Electric Ind Co Ltd | 電子回路装置 |
| JPH05327376A (ja) * | 1992-05-20 | 1993-12-10 | Fujitsu Ltd | ディジタル制御可変利得回路 |
| JP2000340529A (ja) * | 1999-05-31 | 2000-12-08 | Mitsubishi Electric Corp | 半導体装置 |
-
2000
- 2000-09-06 JP JP2000270443A patent/JP3539373B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-14 US US09/930,885 patent/US6534804B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6534804B2 (en) | 2003-03-18 |
| US20020066912A1 (en) | 2002-06-06 |
| JP2002083932A (ja) | 2002-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040302 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040315 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140402 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |