JPH03257986A - 電子回路装置 - Google Patents
電子回路装置Info
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- JPH03257986A JPH03257986A JP2057123A JP5712390A JPH03257986A JP H03257986 A JPH03257986 A JP H03257986A JP 2057123 A JP2057123 A JP 2057123A JP 5712390 A JP5712390 A JP 5712390A JP H03257986 A JPH03257986 A JP H03257986A
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- electronic circuit
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高精度特性を表現する電子回路装置に関するも
のである。
のである。
従来の技術
従来、この種の高精度電子回路装置は、第３図に示すよ
うな構成であった。第３図１こおいて、１はオペアンプ
、Ｒ１−Ｒ４は抵抗、３は回路基板４上に設けられた所
定のパターンの導体である。
うな構成であった。第３図１こおいて、１はオペアンプ
、Ｒ１−Ｒ４は抵抗、３は回路基板４上に設けられた所
定のパターンの導体である。
ところで、第３図すの回路においては、チャンネルＡの
利得Ａｖａ及びチャンネルＢの利得Ａｖｂは、それぞれ
独立に作られた抵抗Ｒ１，Ｒ２Ｒ３，Ｒ４の比によって
決定される。周知のように、この増幅回路の利得Ａｖは
次式で現される。
利得Ａｖａ及びチャンネルＢの利得Ａｖｂは、それぞれ
独立に作られた抵抗Ｒ１，Ｒ２Ｒ３，Ｒ４の比によって
決定される。周知のように、この増幅回路の利得Ａｖは
次式で現される。
チャンネルＡ； Ａｖａ＝Ｒ２／Ｒ１チャンネルＢ；
Ｂｖｂ＝Ｒ４／Ｒ３上式のごとく、チャンネルＡ、
Ｂとも、利得は抵抗比のみで定まる。
Ｂｖｂ＝Ｒ４／Ｒ３上式のごとく、チャンネルＡ、
Ｂとも、利得は抵抗比のみで定まる。
このような従来の電子回路装置では、第３図（ａ）に示
すように、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４がそれぞれ個別
の抵抗で構成されるため、各々の抵抗比Ｒ２／Ｒ１，Ｒ
４／Ｒ３の精度は、５％か１０％で、いかに高価で精度
の高い抵抗を使用しても、たかだか数％が限度であった
。さらに決定的なことは、これらの抵抗比は、もともと
材料、製造プロセスも異なる個別、独立の抵抗で構成さ
れているため、温度変化に対して個々の抵抗はそれぞれ
異なる濃度特性をもって変動するため、温度変化に対し
て、各々の抵抗比Ｒ２／Ｒ１，Ｒ４／Ｒ３は、その大き
さ、極性共不安定で、また大きく変動し、到底高精度、
高安定な回路動作を得ることは不可、能であった。
すように、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４がそれぞれ個別
の抵抗で構成されるため、各々の抵抗比Ｒ２／Ｒ１，Ｒ
４／Ｒ３の精度は、５％か１０％で、いかに高価で精度
の高い抵抗を使用しても、たかだか数％が限度であった
。さらに決定的なことは、これらの抵抗比は、もともと
材料、製造プロセスも異なる個別、独立の抵抗で構成さ
れているため、温度変化に対して個々の抵抗はそれぞれ
異なる濃度特性をもって変動するため、温度変化に対し
て、各々の抵抗比Ｒ２／Ｒ１，Ｒ４／Ｒ３は、その大き
さ、極性共不安定で、また大きく変動し、到底高精度、
高安定な回路動作を得ることは不可、能であった。
このため、チャンネルＡ及びチャンネル８間の利得の比
及び利得の絶対値自体、温度変化に対して不安定で、安
定な利得を得ることは不可能で、高精度特性は得られな
いという大きな欠点を有していた。
及び利得の絶対値自体、温度変化に対して不安定で、安
定な利得を得ることは不可能で、高精度特性は得られな
いという大きな欠点を有していた。
発明が解決しようとする課題
本発明は、このような問題点を解決するもので、電子回
路の各々の特性を決定している抵抗比の温度特性のよう
な、インピーダンス素子主要特性のマツチングを大幅に
改善することにより、実用上、温度特性や経時変化にと
もなう特性変化を伴わない安定な高精度の電子回路装置
を実現するものである。
路の各々の特性を決定している抵抗比の温度特性のよう
な、インピーダンス素子主要特性のマツチングを大幅に
改善することにより、実用上、温度特性や経時変化にと
もなう特性変化を伴わない安定な高精度の電子回路装置
を実現するものである。
ｔＪ題を解決するための手段
この課題を解決するために本発明は、半導体素子と複数
個のインピーダンス素子とを互いに接続することにより
構成され、かつ前記複数個のインピーダンス素子を同一
材料、同一製造方法により作られた素子で構成したもの
である。
個のインピーダンス素子とを互いに接続することにより
構成され、かつ前記複数個のインピーダンス素子を同一
材料、同一製造方法により作られた素子で構成したもの
である。
作用
この構成により、各々の電子回路のマツチングの重要な
・インピーダンス素子について、同一基板上に、同一材
料、同一プロセスで構成することにより、電子回路の特
性を決定する抵抗比の精度安定性と温度特性による変化
を実質上無視できるレベルまで小さくできることとなり
、温度特性も含めた高精度電子回路装置の実現が可能と
なるものである。
・インピーダンス素子について、同一基板上に、同一材
料、同一プロセスで構成することにより、電子回路の特
性を決定する抵抗比の精度安定性と温度特性による変化
を実質上無視できるレベルまで小さくできることとなり
、温度特性も含めた高精度電子回路装置の実現が可能と
なるものである。
実施例
第１図は本発明の一実施例による高精度電子回路装置を
示す図で、２チャンネル増幅回路間の利得マツチング特
性を大幅に改善した例である。各々の増幅回路を構成す
る半導体素子であるオペアンプ１１を構成する２個のオ
ペアンプ○ＰＩ、○Ｐ２はシリコン基板に拡散により作
られている。このオペアンプ１１に接続されて、各々の
オペアンプＯＰＩ、ＯＰ２の利得を決定するインピーダ
ンス素子としての複数個の抵抗Ｒ１，Ｒ２及びＲ３゜Ｒ
４は、各々の抵抗値のマツチング特性が重要で、同一サ
ブストレート上に同一材料、同一製造方法で作られた抵
抗ネットワーク１２で構、威され、回路基板１４上で、
基板導体１３により各々の素子が接続されている。上記
の４個の抵抗で、その抵抗比Ｒ２／Ｒ１，Ｒ４／Ｒ３が
利得Ａｖａ、Ａｖｂを決定する重要な部分で、各々の抵
抗比の温度変化に対する安定性をよくし、各々の抵抗値
間のマツチングをよくするために、これらの抵抗を、同
一基板上に同一材料、同一製造方法で構成している。
示す図で、２チャンネル増幅回路間の利得マツチング特
性を大幅に改善した例である。各々の増幅回路を構成す
る半導体素子であるオペアンプ１１を構成する２個のオ
ペアンプ○ＰＩ、○Ｐ２はシリコン基板に拡散により作
られている。このオペアンプ１１に接続されて、各々の
オペアンプＯＰＩ、ＯＰ２の利得を決定するインピーダ
ンス素子としての複数個の抵抗Ｒ１，Ｒ２及びＲ３゜Ｒ
４は、各々の抵抗値のマツチング特性が重要で、同一サ
ブストレート上に同一材料、同一製造方法で作られた抵
抗ネットワーク１２で構、威され、回路基板１４上で、
基板導体１３により各々の素子が接続されている。上記
の４個の抵抗で、その抵抗比Ｒ２／Ｒ１，Ｒ４／Ｒ３が
利得Ａｖａ、Ａｖｂを決定する重要な部分で、各々の抵
抗比の温度変化に対する安定性をよくし、各々の抵抗値
間のマツチングをよくするために、これらの抵抗を、同
一基板上に同一材料、同一製造方法で構成している。
本発明の実施例では、電子回路特性を決定するインピー
ダンス素子が、抵抗で構成されている場合についてであ
り、この構成を中心に説明を行う。
ダンス素子が、抵抗で構成されている場合についてであ
り、この構成を中心に説明を行う。
次にこのような高精度特性を実現する抵抗の構成例を、
第２図により詳細に説明する。第２図において、１５は
シリコン基板スの基板１６はＮｉＣｒ等を蒸着した抵抗
体、１７はアルミ等を蒸着した導体、１９はシリコン基
板１５表面に設けられたシリコン熱酸化膜である。さら
に、図示の抵抗の表面はＳｉＯ２等の保護膜１８で覆わ
れている。また第２図の構成図で、抵抗体１６及び導体
１７は蒸着やスパッタ等の着膜手段で構成することによ
り、ミクロンオーダの微細加工処理され抵抗ネットワー
ク１２全体が非常に小さく構成されている。第１図ａの
本実施例の構成図では、この微細加工された抵抗ネット
ワークをベアチップの状態でワイヤボンディングなどに
より基板導体に接続している。また本実施例での４抵抗
は、全てＮｉＣｒ等の同一材料が、同一製造方法条件で
同一基板上に構成され、さらにその抵抗パターン例も第
２図０））に示すように、同一電極に接続される２つの
抵抗Ｒ１，Ｒ２及びＲ３，Ｒ４は接近して配置すること
によりその温度トラッキング特性は非常によくなり、抵
抗比Ｒ２／Ｒ１及びＲ４／Ｒ３の温度特性は、数ｐｐｍ
／”Ｃの高安定特性が容易に実現され、きわめて精度の
高い電子回路装置が構成される。また、インピーダンス
素子としての抵抗は、第２図に示したような着膜手法に
よる他、厚膜印刷でも構成される。
第２図により詳細に説明する。第２図において、１５は
シリコン基板スの基板１６はＮｉＣｒ等を蒸着した抵抗
体、１７はアルミ等を蒸着した導体、１９はシリコン基
板１５表面に設けられたシリコン熱酸化膜である。さら
に、図示の抵抗の表面はＳｉＯ２等の保護膜１８で覆わ
れている。また第２図の構成図で、抵抗体１６及び導体
１７は蒸着やスパッタ等の着膜手段で構成することによ
り、ミクロンオーダの微細加工処理され抵抗ネットワー
ク１２全体が非常に小さく構成されている。第１図ａの
本実施例の構成図では、この微細加工された抵抗ネット
ワークをベアチップの状態でワイヤボンディングなどに
より基板導体に接続している。また本実施例での４抵抗
は、全てＮｉＣｒ等の同一材料が、同一製造方法条件で
同一基板上に構成され、さらにその抵抗パターン例も第
２図０））に示すように、同一電極に接続される２つの
抵抗Ｒ１，Ｒ２及びＲ３，Ｒ４は接近して配置すること
によりその温度トラッキング特性は非常によくなり、抵
抗比Ｒ２／Ｒ１及びＲ４／Ｒ３の温度特性は、数ｐｐｍ
／”Ｃの高安定特性が容易に実現され、きわめて精度の
高い電子回路装置が構成される。また、インピーダンス
素子としての抵抗は、第２図に示したような着膜手法に
よる他、厚膜印刷でも構成される。
以上の説明では、高精度の電子回路装置の特性例として
、２チャンネル間の利得比の安定化を中心に説明したが
、その他の特性についても同様の効果が得られるもので
ある。
、２チャンネル間の利得比の安定化を中心に説明したが
、その他の特性についても同様の効果が得られるもので
ある。
発明の効果
以上のように本発明によれば、電子回路装置の特性を決
定する抵抗等のインピーダンス素子のマツチングの重要
な部分を、同一材料、同一製造方法で同一基板上に構成
することにより、電子回路装置の特性を決定する抵抗比
の経時変化や温度変化を大幅に減小させ、初期値のみで
なく温度特性や経時変化も含む電子回路特性の大幅な高
精度化と、安定化の実現が可能となる。
定する抵抗等のインピーダンス素子のマツチングの重要
な部分を、同一材料、同一製造方法で同一基板上に構成
することにより、電子回路装置の特性を決定する抵抗比
の経時変化や温度変化を大幅に減小させ、初期値のみで
なく温度特性や経時変化も含む電子回路特性の大幅な高
精度化と、安定化の実現が可能となる。
第１図ａ、ｂは本発明の一実施例による電子回路装置を
示す斜視図および回路図、第２図ａ、 ｂは抵抗素子
を説明するための斜視図および平面図、第３図ａ、ｂは
従来の電子回路装置を示す斜視図および回路図である。 １１、ＯＰＩ、 ○Ｐ２・・・・・・オペアンプ、１
２・・・・・・抵抗ネットワーク、Ｒ１，Ｒ２，Ｒ３，
Ｒ４・・・・・・抵抗、１３・・・・・・基板導体、１
４・・・・・・回路基板。
示す斜視図および回路図、第２図ａ、 ｂは抵抗素子
を説明するための斜視図および平面図、第３図ａ、ｂは
従来の電子回路装置を示す斜視図および回路図である。 １１、ＯＰＩ、 ○Ｐ２・・・・・・オペアンプ、１
２・・・・・・抵抗ネットワーク、Ｒ１，Ｒ２，Ｒ３，
Ｒ４・・・・・・抵抗、１３・・・・・・基板導体、１
４・・・・・・回路基板。
Claims (2)
- （１）半導体素子と複数個のインピーダンス素子とを互
いに接続することにより構成され、かつ前記複数個のイ
ンピーダンス素子を同一材料、同一製造方法により作ら
れた素子で構成した電子回路装置。 - （２）半導体素子は、シリコン基板への不純物拡散によ
り構成され、インピーダンス素子は、同一基板上に、蒸
着、スパッタ、厚膜印刷などにより形成した抵抗により
構成されていることを特徴とする請求項１記載の電子回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057123A JPH03257986A (ja) | 1990-03-08 | 1990-03-08 | 電子回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057123A JPH03257986A (ja) | 1990-03-08 | 1990-03-08 | 電子回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257986A true JPH03257986A (ja) | 1991-11-18 |
Family
ID=13046782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057123A Pending JPH03257986A (ja) | 1990-03-08 | 1990-03-08 | 電子回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257986A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483217A (en) * | 1992-07-15 | 1996-01-09 | Nippondenso Co., Ltd. | Electronic circuit device |
| US6534804B2 (en) | 2000-09-06 | 2003-03-18 | Seiko Epson Corporation | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230346B2 (ja) * | 1979-10-19 | 1987-07-01 | Aisin Seiki | |
| JPH0215765B2 (ja) * | 1984-11-30 | 1990-04-13 | Matsushita Electric Ind Co Ltd |
-
1990
- 1990-03-08 JP JP2057123A patent/JPH03257986A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230346B2 (ja) * | 1979-10-19 | 1987-07-01 | Aisin Seiki | |
| JPH0215765B2 (ja) * | 1984-11-30 | 1990-04-13 | Matsushita Electric Ind Co Ltd |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483217A (en) * | 1992-07-15 | 1996-01-09 | Nippondenso Co., Ltd. | Electronic circuit device |
| US6534804B2 (en) | 2000-09-06 | 2003-03-18 | Seiko Epson Corporation | Semiconductor device |
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