JP2006185930A - 抵抗分割回路及びその製造方法 - Google Patents

Abstract

【課題】 ポリシリコンを抵抗配線として用いる抵抗分割回路において、抵抗配線と接続されるコンタクトプラグに起因する抵抗値のばらつきが低減された抵抗分割回路を得る。
【解決手段】 分岐部を有する線状のポリシリコン抵抗配線の分岐部のみにシリサイド層を形成され、そのシリサイド層を介して抵抗配線と接続されたコンタクトプラグが接続を有し、さらにコンタクトプラグと接続された取り出し電極を有する。
【選択図】 図１

Description

この発明は、半導体集積回路における抵抗分割回路と、サリサイドプロセスを用いた当該抵抗分割回路の製造方法に関するものである。

抵抗分割回路とは、平面図で示すと例えば図６に示すような形状を有している。図６に示す抵抗分割回路は、ポリシリコンからなる抵抗配線の複数箇所にコンタクトプラグを接続し、このコンタクトプラグにそれぞれメタル配線を接続したものである。このメタル配線が抵抗分割回路の接続端子となる。そして、当該接続端子を選択することによって、任意の抵抗を得ることができる。このような構成の抵抗分割回路は、特公平5-30072に記載されている。
特公平５−３００７２

しかしながら、図６に開示した抵抗分割回路では、コンタクトプラグが直接ポリシリコン層に接続されている。図６に開示したような抵抗分割回路は、通常その上を絶縁層に覆われている。したがって、コンタクトプラグを形成するためには、ポリシリコン層の上にある絶縁層にコンタクトホールが必要になる。コンタクトホール開口にあたっては、絶縁層は通常SiO2であるので、ポリシリコン層とのエッチング選択比がとりにくい。そのため、コンタクトホール開口時にポリシリコン層までエッチングしてしまう恐れが高い。そうなると、コンタクトプラグとポリシリコン層との接触部分の抵抗にばらつきが生じてしまう。

この問題を解決するためには、ポリシリコン層とコンタクトプラグとをシリサイド層を介して接続すればよい。しかし、シリサイド層は抵抗率が低い材料なので、抵抗配線であるポリシリコン層の上に形成すると、シリサイド層形成部分の抵抗値が減少する。この抵抗値の減少はたとえわずかなものであったとしても、抵抗配線上にはコンタクトプラグが直列に配列されているので、抵抗値の減少が積み重なる。よって、回路全体としては抵抗値の減少が無視できないものとなってしまう。

この問題を解決するために本発明の第１の実施例である抵抗分割回路は、半導体基板上に延在する、複数の分岐部を有しポリシリコンからなる線状の抵抗配線を有する。分岐部は半導体基板上に形成されている。さらに、分岐部上に形成されたシリサイド層を備え、半導体基板、抵抗配線、シリサイド層を覆うように形成された絶縁層と、絶縁層を貫通し、シリサイド層と下端が接続されたコンタクトプラグと、コンタクトプラグの上端と接続された取り出し端子とを有する。

また、本発明の第２の実施例である抵抗分割回路の製造方法では、半導体基板上に、複数の分岐部を有しポリシリコンからなる線状の抵抗配線を形成し、分岐部上にシリサイド層を形成し、抵抗配線及びシリサイド層を含む半導体基板上に、絶縁層を形成する。さらに、絶縁層を貫通し、下面がシリサイド層に接続されたコンタクトプラグを形成し、コンタクトプラグの上面と接続された取り出し端子を形成する。

本発明の第１実施例の抵抗分割回路は、抵抗配線たるポリシリコン層の上にシリサイド層を備えるので、シリサイド層が絶縁層エッチング時のエッチングストッパになる。そのため、コンタクトホール開口時にポリシリコン層までエッチングしてしまうことがない。したがって、コンタクトプラグとポリシリコン層との接続部分の抵抗を一定にすることができる。また、そのシリサイド層は抵抗配線の分岐部上に設けるので、シリサイド層形成による抵抗配線の抵抗値減少が重積されない。したがって、抵抗値減少が回路全体として大きなものになってしまうことがない。

以下に本願発明を実施するための最良の形態を示す。

図１Ａは本発明の抵抗分割回路を示す平面図である。また、図１ａは図１Ａの点線ＸＹの切断面を示す断面図である。以下、図１Ａ及び図１ａを用いて本発明の抵抗分割回路を説明する。

本発明の抵抗分割回路20は、半導体基板10上に抵抗配線たる線状のポリシリコン層11を有する。ポリシリコン層11は各所に分岐部12を有している。分岐部12上には、シリサイド層13が形成されている。
さらに、ポリシリコン層11及びシリサイド層13を含む半導体基板10を覆うように、絶縁層14を有する。さらに絶縁層14を上下方向に貫通するようにコンタクトプラグ15が形成されている。コンタクトプラグ15の下部はシリサイド層13に接続されている。
そして、絶縁層14の上にコンタクトプラグ15に上部に接続された取り出し端子として使用されるメタル配線16が形成されている。

本発明の第１実施例の抵抗分割回路は、抵抗配線であるポリシリコン層11の上にシリサイド層13を備える。ゆえに、シリサイド層13が、コンタクトホールを開口するために絶縁層14をエッチングする時のエッチングストッパとして作用する。そのため、コンタクトホール開口時に絶縁層14のみならずポリシリコン層11までエッチングしてしまうことがない。したがって、コンタクトプラグ15とポリシリコン層との接続部分の形状をそれぞれのコンタクトプラグ15について同一にすることができる。ゆえに、各コンタクトプラグ15の抵抗値をそれぞれ一定にすることができる。

また、シリサイド層13はポリシリコン層11の分岐部12上に設け、取り出し端子と抵抗配線本体を接続する部分のみに存在する。したがって、抵抗配線本体の抵抗は減少しない。言い換えれば、一つの取り出し端子から他の取り出し端子に至るどの経路にも、シリサイド層13が２つ以上介されることがない。したがって、シリサイド層13形成による抵抗配線の抵抗値減少が重積されない。ゆえに、抵抗値減少が回路全体として大きなものになってしまうことがない。

本発明の抵抗分割回路20は、例えば図３に示したような回路、プログラマブルゲインアンプ（ＰＧＡ）に適用することができる。ＰＧＡとは、入力された信号とは位相が反転した信号を出力する回路であり、出力される信号のゲイン（増幅率）をコントロールできるものを指す。

ＰＧＡは、例えば図３または図４に示すような回路構成を有する。図３に示された回路では、オペアンプ21の出力端子に抵抗分割回路20の一端が接続されており、オペアンプ21の低電圧入力端子には抵抗分割回路20の複数の取り出し電極がそれぞれ別々のスイッチ22を介して並列接続されており、オペアンプ21の高電圧入力端子は接地されている。信号の入力は、抵抗分割回路20の他端に対して行う。

図４に示された回路では、オペアンプ21の出力端子に抵抗分割回路20の一端及び複数の取り出し電極がそれぞれ別々のスイッチ22を介して並列接続されており、オペアンプ21の低電圧入力端子には抵抗分割回路20の他端が接続されており、オペアンプ21の高電圧入力端子は接地されている。さらに、低電圧入力端子には入力抵抗23が接続されている。信号の入力は、入力抵抗23を介して低電圧入力端子に対して行う。

上記いずれの適用例も、出力される信号のゲインのコントロールはＯＮさせる複数のスイッチ22を選択することによって行う。出力される信号のゲインは、入力端子‐低電圧入力端子間の抵抗値（Ｒ１）と出力端子‐低電圧入力端子間の抵抗値（Ｒ２）との比、Ｒ２／Ｒ１で決まる。

特に、図４に示された回路に本発明の抵抗分割回路20を適用する場合、図５に示すように低電圧入力端子にそれぞれ抵抗値の異なる入力抵抗23を複数並列に接続しておけば、信号入力に用いる入力抵抗23を選択することによって、Ｒ２のみならずＲ１をもコントロールすることが可能となる。

図２Ａ〜Ｈは本発明の抵抗分割回路の製造方法を示す平面図である。また、図２ａ〜ｈは図２Ａ〜Ｈの点線ＸＹの切断面を示す断面図である。以下、図２Ａ〜Ｈ及び図２ａ〜ｈを用いて本発明の抵抗分割回路の製造方法を説明する。

まず、図２Ａ及び図２ａに示すように、半導体基板10上に抵抗配線たる線状のポリシリコン層11を形成する。このとき、ポリシリコン層11の任意の部分に分岐部12を有するように形成する。
続いて、図２Ｂ及び図２ｂに示すように、ポリシリコン層11を含む半導体基板10全体に、メタル層13aを堆積する。その後、熱処理によって、メタル層13aをポリシリコン層11と反応させ、ポリシリコン層11上に選択的にシリサイド層13を形成する（サリサイドプロセス）。
上記サリサイドプロセス後、図２Ｃ及び図２ｃに示すように、ポリシリコン層11と反応しなかったメタル層13aを除去する。
その後、図２Ｄ及び図２ｄに示すように、フォトリソグラフィ及びエッチングにより、シリサイド層13を選択的に除去し、シリサイド層13を分岐部12上のみに残存させる。
さらに、図２Ｅ及び図２ｅに示すように、ポリシリコン層11及びシリサイド層13を含む半導体基板10全体にSiO2を絶縁層14として形成する。

次に、図２Ｆ及び図２ｆに示すように、絶縁層14のシリサイド層13に対応する部分をフォトリソグラフィ及びエッチングにて開口し、シリサイド層13を露出させる。
そして、図２Ｇ及び図２ｇに示すように、開口部にドープドポリシリコンや金属からなるコンタクトプラグ15を充填する。
最後に、図２Ｈ及び図２ｈに示すように、絶縁層14上にコンタクトプラグ15に接続されたメタル配線16を形成して、本発明の抵抗分割回路は完成する。

本発明の抵抗分割回路を示す平面図及び断面図である。 本発明の抵抗分割回路の製造方法を示す平面図及び断面図である。 本発明の抵抗分割回路の製造方法を示す平面図及び断面図である。 本発明の抵抗分割回路を適用する回路を示す図である。 本発明の抵抗分割回路を適用する回路を示す図である。 本発明の抵抗分割回路を適用する回路を示す図である。 従来の抵抗分割回路の一例を示す平面図である。

符号の説明

10：半導体基板
11：ポリシリコン層
12：分岐部
13：シリサイド層
14：絶縁層
15：コンタクトプラグ
16：メタル配線

Claims (6)

1. ポリシリコンからなり、半導体基板上に延在し、前記半導体基板上に複数の分岐部を有する線状の抵抗配線と、
   前記分岐部上に形成されたシリサイド層と、
   前記半導体基板、前記抵抗配線、前記シリサイド層を覆うように形成された絶縁層と、
   前記絶縁層を貫通し、前記シリサイド層と下端が接続されたコンタクトプラグと、
   前記コンタクトプラグの上端と接続された取り出し端子とを有することを特徴とする抵抗分割回路。
2. 高電圧入力端子、低電圧入力端子、出力端子を備えたオペアンプを有し、
   前記出力端子に、請求項１記載の前記抵抗分割回路の一端が接続されており、
   前記高電圧入力端子には前記抵抗分割回路の複数の前記取り出し端子がそれぞれ別々のスイッチを介して並列接続されており、
   前記低電圧入力端子は接地されていることを特徴とするプログラマブルゲインアンプ。
3. 高電圧入力端子、低電圧入力端子、出力端子を備えたオペアンプを有し、
   前記出力端子に、請求項１記載の前記抵抗分割回路の一端及び複数の前記取り出し端子がそれぞれ別々のスイッチを介して並列接続されており、
   前記高電圧入力端子には前記抵抗分割回路の他端が接続されており、
   前記低電圧入力端子は接地されており、
   前記高電圧入力端子には、さらに入力抵抗が接続されていることを特徴とするプログラマブルゲインアンプ。
4. 前記高電圧入力端子に、それぞれ抵抗値の異なる前記入力抵抗が複数並列に接続されていることを特徴とする請求項３記載のプログラマブルゲインアンプ。
5. 半導体基板上に、複数の分岐部を有しポリシリコンからなる線状の抵抗配線を形成する工程と、
   前記分岐部上にシリサイド層を形成する工程と、
   前記抵抗配線及び前記シリサイド層を含む前記半導体基板上に、絶縁層を形成する工程と、
   前記絶縁層を貫通し、下面が前記シリサイド層に接続されたコンタクトプラグを形成する工程と、
   前記コンタクトプラグの上面と接続された取り出し端子を形成することを特徴とする抵抗分割回路の製造方法。
6. 前記シリサイド層は、前記抵抗配線を含む前記半導体基板上に、メタル層を形成し、
   前記メタル層と前記抵抗配線とを反応させることによって、前記抵抗配線層上に選択的にシリサイド層を形成し、
   反応せずに残存した前記メタル層を除去し、
   前記抵抗配線の前記分岐部のみに前記シリサイド層が残存するよう、前記シリサイド層を選択的に除去することによって形成することを特徴とする請求項５記載の抵抗分割回路の製造方法。

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