JPH1084044A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 マスキング回数を低減し、かつアンチヒュー
ズ素子および配線の特性と信頼性を損なうことのないア
ンチヒューズ素子を備えた２層配線を有する半導体装置
を提供する。 【解決手段】 半導体基板２１上の第１の配線２３はア
ンチヒューズ層２４および第３の配線２８と接続する面
に、チタン層２２ａとチタンナイトライド層２２ｂより
なる下部電極２２を備え、第２の配線２６はアルミニウ
ム合金層２６ａと、上部電極２５と接触する面にチタン
層２６ｃおよびチタンナイトライド層２６ｂとからなる
３層構造を備えてアンチヒューズ素子２７を構成し、第
３の配線２８は同じくアルミニウム合金層２８ａと、下
部電極２２と接続する面にチタン層２８ｃとチタンナイ
トライド層２８ｂよりなる３層構造を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置、特にチ
ップ上に配置した基本論理素子と配線をアンチヒューズ
等のプログラム素子で接続してユーザの必要とする回路
を実現できる半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、産業用、民生用を問わず電子機器
の開発期間が製品のライフタイムを上回り、さらに製品
に多機能化や多様化が要求されてきているため、新製品
の設計製造期間の短縮、製造コストの低減等が急務とな
っている。そのため半導体装置の製造業界においてもゲ
ートアレイのプロトタイプやその代替品として、手元で
論理をプログラミングできるＦＰＧＡ（Field-Programm
able Gate Array）が利用されてきている。ＦＰＧＡの
主たるプログラミング方式にはメモリー方式とアンチヒ
ューズ方式の２種類があり、ＦＰＧＡの高速化，高集積
化の観点から、プログラム素子としてアンチヒューズを
用いるアンチヒューズ方式が有望視されている。アンチ
ヒューズは、通常は高抵抗状態の素子であり、電気的な
プログラミング信号により低抵抗状態に変化させること
によってチップ上の基本論理素子と配線とを接続して設
計または製造現場で書き込み可能とし、ユーザの回路を
現場で実現できるようにしたものである。

【０００３】以下図面を参照しながら、上記従来のアン
チヒューズを含む半導体装置の一例について説明する。

【０００４】図３は従来のアンチヒューズ素子を備える
プログラマブル回路の構造を示す断面図である。図３に
おいて、１は半導体基板である。２はアルミニウム合金
からなる第１の配線３上に形成されたチタンナイトライ
ドからなる下部電極である。４はアモルファスシリコン
からなるアンチヒューズ層、５はチタンナイトライドか
らなる上部電極であり、前記下部電極２、アンチヒュー
ズ層４、上部電極５とからアンチヒューズ素子７が形成
されている。６はアンチヒューズ素子７上に配置されて
いるアルミニウム合金からなる第２の配線である。８も
同じくアルミニウム合金からなり、第１の配線３に直接
接続する第３の配線である。９は酸化シリコンからなる
層間絶縁膜、１０はアンチヒューズ素子が設けられてい
るホール、１１はアンチヒューズ素子７の上部電極５と
第２の配線６を接続するためのホールであり、１２は第
１の配線３と第３の配線８を接続するためのホールであ
る。

【０００５】つぎに上記従来の半導体装置の動作につい
て説明する。初期状態では上部電極５と下部電極２との
間はアンチヒューズ層４により絶縁されており、第２の
配線６と第３の配線８との間は高抵抗状態にある。すな
わち、第２の配線６と第３の配線８は閉回路となってい
る。ここで、第２の配線６と第３の配線８を通して、上
部電極５と下部電極２の間にアンチヒューズ層４に絶縁
破壊が生じるだけの電圧を外部より印加する。電圧印加
によりアンチヒューズ層４が絶縁破壊をおこし、上部電
極５と下部電極２の間が電気的に導通される。その結
果、第２の配線６と第３の配線８間が低抵抗状態とな
り、第１の配線３および第２の配線６と第３の配線８か
らなる新たな回路が形成される。

【０００６】つぎに従来のアンチヒューズ素子を含む半
導体装置の製造方法について説明する。

【０００７】図４（ａ）〜（ｈ）は従来のアンチヒュー
ズを含む２層配線構造を備える半導体装置の製造工程を
示す断面図である。

【０００８】図に示すように、半導体基板１上にスパッ
タリング法により、アルミニウム合金膜、続いてチタン
ナイトライド膜を堆積する。さらにチタンナイトライド
膜上にプラズマＣＶＤ法を用いてアモルファスシリコン
膜を一様に堆積する。続いてこのアンチヒューズ素子形
成部の上面をマスキングし、エッチングすることによっ
てアンチヒューズ層４と下部電極２を一度に形成する
（図４（ａ））。

【０００９】つぎにアルミニウム合金膜とその上部に形
成されたアンチヒューズ層４と下部電極２をマスキング
し、エッチングして第１の配線３を形成する（図４
（ｂ））。

【００１０】つぎにプラズマＣＶＤ法により、アンチヒ
ューズ層４、下部電極２、第１の配線３、半導体基板１
の全てを被覆するように酸化シリコンよりなる第１の層
間絶縁膜１３を形成する。その第１の層間絶縁膜１３に
はマスキングおよびエッチングによるホール９がアンチ
ヒューズ層４の表面の一部を露出させて設けられている
（図４（ｃ））。

【００１１】つぎに第１の層間絶縁膜１３上および、ア
ンチヒューズ層４が露出しているホール９内を含んでス
パッタリング法によりチタンナイトライド膜を堆積した
後、少なくともアンチヒューズ層４の上にチタンナイト
ライド膜が残るようにマスキングし、エッチングするこ
とにより上部電極５を形成してアンチヒューズ素子７が
形成される（図４（ｄ））。

【００１２】つぎにプラズマＣＶＤ法により、上部電極
５を含む全面に酸化シリコン膜を堆積するが、この堆積
された酸化シリコン膜の表面はアンチヒューズ素子形成
部の上面が凸部を形成して第２の配線６のパターニング
が困難になるので、酸化シリコン膜の表面を平坦化する
ためその凸部分のみをレジストエッチバック法を用いて
エッチングし、平坦化された表面を有する第２の層間絶
縁膜１４を形成する（図４（ｅ））。

【００１３】つぎに第２の層間絶縁膜１４をマスキング
し、エッチングすることによって、上部電極５と第２の
配線６を接続するためのホール１１を形成する（図４
（ｆ））。

【００１４】つぎに同様にマスキングとエッチングによ
り、第１の配線３と第３の配線８を接続するホール１２
を形成する（図４（ｇ））。

【００１５】つぎにスパッタリング法により、全面にア
ルミニウム合金膜を堆積したのち、アルミニウム合金膜
をマスキングし、エッチングすることにより、第２の配
線６および第３の配線８を形成する（図４（ｈ））。

【００１６】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、アンチヒューズ素子７を含む２層配線を形
成するために７回のマスキング工程が必要になり、多大
な製造コストが必要になるという問題点があった。

【００１７】本発明は上記課題を解決するものであり、
マスキング回数を低減でき、かつアンチヒューズ素子お
よび配線の特性と信頼性を損なうことのないアンチヒュ
ーズ素子を備えた２層配線を有する半導体装置およびそ
の製造方法を提供することを目的とする。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、アンチヒューズ素子を内蔵す
る半導体装置において、プログラマブル回路を構成する
配線が、半導体基板上に設けられた第１の配線と、その
第１の配線とアンチヒューズ層を介して形成された上部
電極上の第２の配線と、第１の配線と直接電気的に接続
する第３の配線とからなり、第１の配線がその上面に２
層の異なる材料よりなる導体層を備え、また第２の配線
が上部電極との接触面に、また第３の配線が第１の配線
との接続面にそれぞれ２層の異なる材料よりなる導体層
を備えた配線により構成されたものである。

【００１９】また本発明の半導体装置の製造方法は、半
導体基板上に第１の配線となる導体膜を堆積させる工
程、前記第１の配線上に下部電極となる２層導体膜を堆
積させる工程、前記２層導体膜上にアンチヒューズ層と
なる絶縁膜を堆積させる工程、前記絶縁膜上を選択的に
マスキングし前記絶縁膜、２層導体膜および導体膜を選
択的にエッチングしてアンチヒューズ層、下部電極およ
び第１の配線を形成する工程、アンチヒューズ層の上面
に第１の層間絶縁膜を形成したのちマスキングし、エッ
チングして第１の層間絶縁膜に第１のホールを形成する
工程、その第１のホールに上部電極を形成する工程、上
部電極とアンチヒューズ層の上部全面に第２の層間絶縁
膜を形成する工程、その第２の層間絶縁膜の上部電極の
上面に達する第２のホールと、スイッチング素子の形成
領域を除く領域で下部電極の上面に達する第３のホール
とをエッチングにより設ける工程、ならびに、少なくと
もチタン層、チタンナイトライド層およびアルミニウム
合金層の３層よりなり、第２のホール内で上部電極に接
する第２の配線と、少なくともチタン層、チタンナイト
ライド層およびアルミニウム層の３層よりなり、第３の
ホール内で下部電極に接する第３の配線とを設ける工程
を備える製造方法であり、アンチヒューズ層および下部
電極および第１の配線を一度のマスキングとエッチング
により形成することができ、その結果アンチヒューズ素
子を含む２層配線を形成するために必要とされる製造工
程を低減することができる。

【００２０】また、下部電極を、上層がチタンナイトラ
イド層、下層がチタン層という異なった材料による２層
構造とすることにより、下部電極の上層が不活性な金属
間化合物であるチタンナイトライド層であるために、ア
モルファスシリコン層よりなるアンチヒューズ層が安定
した絶縁性を備えることができる。また下部電極の下層
が活性なチタン層であるために、第１の配線との接触抵
抗を安定させ、抵抗値のばらつきを抑制することができ
る。

【００２１】さらに第２の配線が、上層からアルミニウ
ム合金層、チタンナイトライド層、チタン層という構成
をとることにより、第２の配線と上部電極との接触面が
活性なチタン層であるために、下部電極と第２の配線の
接触抵抗が安定する。また第３の配線にチタンナイトラ
イド層がない場合には、４５０℃以上の温度での熱処理
により、ホールの底側壁部において第３の配線のアルミ
ニウム合金とアンチヒューズ層のアモルファスシリコン
が反応してしまい、下部電極と第３の配線の接触抵抗特
性に充分な信頼性が得られない。第３の配線のアルミニ
ウム合金の下層にチタンナイトライド層が存在すること
により、ホールの底側壁部におけるアルミニウム合金と
アンチヒューズ層のアモルファスシリコンとの反応を防
ぐことができる。

【００２２】

【発明の実施の形態】本発明の請求項１に記載の発明
は、アンチヒューズ素子を内蔵する半導体装置におい
て、プログラマブル回路を構成する配線が、半導体基板
上に設けられた第１の配線と、第１の配線とアンチヒュ
ーズ層を介して形成された上部電極上の第２の配線と、
第１の配線と直接電気的に接続する第３の配線とからな
り、第１の配線がその上面に２層の異なる材料よりなる
導体層を備え、また第２の配線が上部電極との接触面
に、また第３の配線が第１の配線との接続面にそれぞれ
２層の異なる材料よりなる導体層を備えた配線により構
成したものであり、アンチヒューズ層および下部電極お
よび第１の配線を一度のマスキングとエッチングにより
形成することができ、その結果アンチヒューズ素子を含
む２層配線を形成するために必要とされる製造工程を低
減することができる。

【００２３】さらに第２の配線が、上層からアルミニウ
ム合金層、チタンナイトライド層、チタン層という構成
をとることにより、第２の配線と上部電極との接触面が
活性なチタンであるために、下部電極と第２の配線の接
触抵抗が安定する。なお第３の配線にチタンナイトライ
ド層がない場合には、４５０℃以上の温度での熱処理に
より、ホールの底側壁部において第３の配線のアルミニ
ウム合金とアンチヒューズ層のアモルファスシリコンが
反応してしまい、下部電極と第３の配線の接触抵抗特性
に充分な信頼性が得られない。第３の配線のアルミニウ
ム合金層の下層にチタンナイトライド層が存在すること
により、ホールの底側壁部におけるアルミニウム合金と
アンチヒューズ層のアモルファスシリコンとの反応を防
ぐことができる。

【００２４】請求項２に記載の発明は、半導体基板上に
設けられた第１の配線と、その第１の配線上に形成され
た２層構造の下部電極と、その下部電極上に設けられた
アンチヒューズ層と、そのアンチヒューズ層の上面全面
に形成された層間絶縁膜に設けられたアンチヒューズ素
子形成用の第１のホールの内部にアンチヒューズ層に接
して形成された上部電極と、その上部電極上に形成され
た３層構造の第２の配線と、同じく層間絶縁膜に設けら
れた第１の配線接続用の第２のホールの内部に直接下部
電極と電気的に接続している３層構造を有する第３の配
線とからなるプログラム回路を備えるものであり、第２
の配線が、上層からアルミニウム合金層、チタンナイト
ライド層、チタン層という構成をとることにより、第２
の配線と上部電極との接触面が活性なチタンであるため
に、下部電極と第２の配線の接触抵抗が安定する。また
第３の配線のアルミニウム合金層の下層にチタンナイト
ライド層が存在することにより、ホールの底側壁部にお
けるアルミニウム合金とアンチヒューズ層のアモルファ
スシリコンとの反応を防ぐことができる。

【００２５】請求項３に記載の発明は、請求項２記載の
２層構造よりなる下部電極をチタン層とチタンナイトラ
イド層より構成し、３層構造よりなる第２の配線と第３
の配線をともにアルミニウム合金層とチタン層およびチ
タンナイトライド層とから構成したものであり、下部電
極を上層がチタンナイトライド層、下層がチタン層とい
う異なった材料による２層構造とすることにより、下部
電極の上層が不活性な金属間化合物であるチタンナイト
ライド層であるために、アモルファスシリコンよりなる
アンチヒューズ層が安定した絶縁性を備えることができ
る。また下部電極の下層が活性なチタンであるために、
第１の配線との接触抵抗を安定させ、抵抗ばらつきを抑
制することができる。

【００２６】請求項４に記載の発明は、半導体基板上に
第１の配線となる導体膜を堆積させる工程、第１の配線
上に下部電極となる２層導体膜を堆積させる工程、２層
導体膜上にアンチヒューズ層となる絶縁膜を堆積させる
工程、絶縁膜上を選択的にマスキングし、絶縁膜、２層
導体膜および導体膜を選択的にエッチングしてアンチヒ
ューズ層、下部電極および第１の配線を形成する工程、
アンチヒューズ層の上面に第１の層間絶縁膜を形成した
のちマスキングし、エッチングして第１の層間絶縁膜に
第１のホールを形成する工程、第１のホールに上部電極
を形成する工程、上部電極とアンチヒューズ層の上部全
面に第２の層間絶縁膜を形成する工程、その第２の層間
絶縁膜の上部電極の上面に達する第２のホールと、アン
チヒューズ素子の形成領域を除く下部電極の上面に達す
る第３のホールとをエッチングにより設ける工程、なら
びに、少なくともチタン層、チタンナイトライド層およ
びアルミニウム合金層の３層よりなり、第２のホール内
で上部電極に接する第２の配線と、少なくともチタン
層、チタンナイトライド層およびアルミニウム合金層の
３層よりなり、第３のホール内で下部電極に接する第３
の配線とを設ける工程を備えた製造方法としたものであ
り、アンチヒューズ層および下部電極および第１の配線
を一度のマスキングとエッチングにより形成することが
でき、その結果アンチヒューズ素子を含む２層配線を形
成するために必要とされる製造工程を低減することがで
きる。

【００２７】以下、本発明の実施の形態について、図面
を参照しながら説明する。 （実施の形態１）図１は本発明の一実施の形態における
半導体装置のアンチヒューズ素子を含むプログラマブル
回路の部分を示す断面図であり、トランジスタ等の基本
論理素子は図示を省略してある。

【００２８】図１において、２１は半導体基板、２２は
チタンナイトライド層２２ｂの下層にチタン層２２ａが
形成された２層の導体層よりなる下部電極である。２３
はアルミニウム合金層からなる第１の配線、２４はアモ
ルファスシリコン層からなるアンチヒューズ層、２５は
チタンナイトライド層からなる上部電極であり、下部電
極２２、アンチヒューズ層２４および上部電極２５より
アンチヒューズ素子２７が構成される。２６はアルミニ
ウム合金層の下層にチタンナイトライド層、さらにその
下層にチタン層が配置された３層からなる第２の配線で
ある。２８はアルミニウム合金層の下層にチタンナイト
ライド層、さらにその下層にチタン層が配置された３層
からなる第３の配線である。２９は酸化シリコンからな
る層間絶縁膜、３０は上部電極２５を形成するための第
１のホール、３１は第２の配線２６を形成してアンチヒ
ューズ層２４の上部電極２５と接続するための第２のホ
ール、３２は下部電極２２と第３の配線２８を接続する
ための第３のホールである。なお、図において切断線は
アンチヒューズ素子２７と第３の配線２８の構成部分と
が必ずしも近接して設けられているものではないという
意味を示したものである。

【００２９】以下に本実施の形態におけるアンチヒュー
ズを含む２層配線の構成について説明する。

【００３０】図１に示すように、第１の配線２３および
第２の配線２６、第３の配線２８は半導体集積回路のプ
ログラマブル回路の構成要素であり、下部電極２２は第
１の配線２３の直上にあって第１の配線２３と電気的に
接続されている。アンチヒューズ層２４は下部電極２２
の直上にある。第１の配線２３と第３の配線２８は第３
のホール３２によって下部電極２２を介して電気的に接
続されている。第２の配線２６は第２のホール３１によ
って上部電極２５と電気的に接続されている。上部電極
２５と下部電極２２は、アンチヒューズ層２４により電
気的に絶縁されている。すなわち、第２の配線２６と第
３の配線２８とは電気的に絶縁されている。

【００３１】本実施の形態ではアンチヒューズ素子２７
を含むプログラマブル回路において、アンチヒューズ層
２４および下部電極２２および第１の配線２３を一つの
工程で形成することができ、アンチヒューズ素子２７を
含む２層配線を形成するための製造工程が削減できる。

【００３２】また、下部電極２２は２層からなり、上層
がチタンナイトライド層２２ｂ、下層がチタン層２２ａ
という構成であるために下部電極２２の上層が不活性な
金属間化合物であるチタンナイトライドであることによ
り、アンチヒューズ層２４のアモルファスシリコンが安
定した絶縁性を示すことができる。また下部電極２２の
下層が活性なチタン層２２ａであることにより、第１の
配線２３と下部電極２２の接触抵抗が安定し、絶縁破壊
後のアンチヒューズ素子の抵抗ばらつきを抑制すること
ができる。

【００３３】また、第２の配線２６と第３の配線２８は
それぞれ３層からなり、それぞれ上層から、アルミニウ
ム合金層２６ａ，２８ａ、チタンナイトライド層２６
ｂ，２８ｂ、チタン層２６ｃ、２８ｃという３層構造を
有する。第２の配線２６と上部電極２５の接触面に活性
なチタン層２６ｃが存在することにより、上部電極２５
と第２の配線２６との接触電気抵抗が安定する。なお、
第３の配線２８にチタンナイトライド層２８ｂがない場
合には、４５０℃以上の温度での熱処理により、第３の
ホール３２の底側壁部において第３の配線２８のアルミ
ニウム合金とアンチヒューズ層２４のアモルファスシリ
コンが反応してしまい、下部電極２２と第３の配線２８
との接触抵抗特性に充分な信頼性が得られない。しかし
ながら本実施の形態では、第３の配線２８のアルミニウ
ム合金層２８ａの下層にチタンナイトライド層２８ｂが
存在することにより、第３のホール３２の底側壁部にお
けるアルミニウム合金層２８ａとアンチヒューズ層２４
のアモルファスシリコンとの反応を防ぐことができる。

【００３４】（実施の形態２）図２（ａ）〜（ｇ）は本
発明の一実施の形態における半導体装置の製造工程を示
す断面図である。図２では図１に示す第２の配線と第３
の配線を分離する切断線は省略する。

【００３５】図に示すように、まず半導体基板２１上に
スパッタリング法により、第１の配線２３となるアルミ
ニウム合金膜を８００ｎｍの厚さで堆積し、その上面に
チタン膜を厚さ２０ｎｍ、チタンナイトライド膜を厚さ
２００ｎｍでこの順で堆積し、さらにそのチタンナイト
ライド膜の上にプラズマＣＶＤ法を用いてアンチヒュー
ズ層２４となるアモルファスシリコン膜を１００ｎｍの
厚さで堆積する。続いてそのアモルファスシリコン膜の
上に第１の配線２３のパターンをフォトレジストにより
形成し、アモルファスシリコン膜、チタンナイトライド
膜、チタン膜およびアルミニウム合金膜を一度でＲＩＥ
（Reactive Ion Etching）法によりエッチングし、アモ
ルファスシリコン層からなるアンチヒューズ層２４およ
び、チタンナイトライド層２２ｂとチタン層２２ａから
なる下部電極２２、アルミニウム合金層からなる第１の
配線２３を同時に形成する（ａ）。

【００３６】つぎにプラズマＣＶＤ法により、アンチヒ
ューズ層２４、下部電極２２、第１の配線２３、半導体
基板２１の全てを被覆するように酸化シリコン膜を２０
０ｎｍの厚さで堆積し、第１の層間絶縁膜２９ａを形成
する。続いて第１の層間絶縁膜２９ａをマスキングし、
エッチングして第１のホール３０を形成し、アンチヒュ
ーズ層２４の表面を一部露出させる（ｂ）。

【００３７】つぎに第１の層間絶縁膜２９ａ上およびア
ンチヒューズ層２４が露出している第１のホール３０内
にスパッタリング法により、チタンナイトライド膜を２
００ｎｍの厚さで堆積したのち、露出したアンチヒュー
ズ層２４の上部にチタンナイトライド膜が残るようにマ
スキングし、エッチングして上部電極２５を形成してア
ンチヒューズ素子２７を形成する（ｃ）。

【００３８】つぎにプラズマＣＶＤ法により、上部電極
２５を含む全面に酸化シリコン膜を２０００ｎｍの厚さ
で堆積するが、この堆積された酸化シリコン膜の表面は
アンチヒューズ素子形成部の上面が凸部を形成して第２
の配線２６のパターニングが困難になるので、酸化シリ
コン膜の表面を平坦化するためその凸部分のみをレジス
トエッチバック法を用いて酸化シリコン膜の膜厚が７０
０〜１０００ｎｍになるまでエッチグし、平坦化された
表面を有する第２の層間絶縁膜２９ｂを形成する
（ｄ）。

【００３９】つぎに第２の層間絶縁膜２９ｂをマスキン
グし、エッチングして上部電極２５の表面に達する第２
のホール３１を形成する（ｅ）。つぎに第１の層間絶縁
膜２９ａと第２の層間絶縁膜２９ｂをマスキングし、エ
ッチングして下部電極２２の上面に達する第３のホール
３２を形成する（ｆ）。

【００４０】つぎにスパッタリング法により、この第２
のホール３１の内壁および上部電極２５の上面と第３の
ホール３２の内壁および下部電極２２の上面にチタン膜
を５０ｎｍの厚さで、チタンナイトライド膜を５０ｎｍ
の厚さで、またその上にアルミニウム合金膜を８００ｎ
ｍの厚さでこの順にそれぞれ堆積する。その後、アルミ
ニウム合金膜の上に第２の配線２６および第３の配線２
８のパターンをフォトレジストにより形成し、アルミニ
ウム合金膜、チタンナイトライド膜およびチタン膜を同
時にＲＩＥ法によりエッチングしてチタン層２６ｃ、チ
タンナイトライド層２６ｂおよびアルミニウム合金層２
６ａからなる第２の配線２６、チタン層２８ｃ、チタン
ナイトライド層２８ｂおよびアルミニウム合金層２８ａ
からなる第３の配線を形成してアンチヒューズ素子２７
を備えるプログラマブル回路を有する半導体装置が構成
される（ｇ）。

【００４１】

【発明の効果】本発明によれば、アンチヒューズ層を含
む２層配線ではアンチヒューズ層、下部電極および第１
の配線を一度のマスキングとエッチングにより形成する
ことができるため、アンチヒューズ素子を形成するため
に必要とされる製造工程を低減することができる。また
下部電極の構成を上層がチタンナイトライド層、下層が
チタン層という２層構造とすることにより、アンチヒュ
ーズ素子のアモルファスシリコンが安定した絶縁性を備
えることができ、また第１の配線と下部電極との接触抵
抗が安定し、絶縁破壊後のアンチヒューズ素子の抵抗ば
らつきを抑制することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態による半導体装置の断面
図

【図２】同実施の形態の半導体装置の製造工程を示す断
面図

【図３】従来の半導体装置の断面図

【図４】同半導体装置の製造工程を示す断面図

【符号の説明】

２１ 半導体基板 ２２ 下部電極 ２３ 第１の配線 ２４ アンチヒューズ層 ２５ 上部電極 ２６ 第２の配線 ２７ アンチヒューズ素子 ２８ 第３の配線 ２９ 層間絶縁膜 ３０ 第１のホール ３１ 第２のホール ３２ 第３のホール

フロントページの続き (72)発明者 本田 浩嗣 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 アンチヒューズ素子を内蔵する半導体装
   置において、プログラマブル回路を構成する配線が、半
   導体基板上に設けられた第１の配線と、前記第１の配線
   とアンチヒューズ層を介して形成された上部電極上の第
   ２の配線と、前記第１の配線と直接電気的に接続する第
   ３の配線とからなり、前記第１の配線がその上面に２層
   の異なる材料よりなる導体層を備え、また前記第２の配
   線が前記上部電極との接触面に、また前記第３の配線が
   前記第１の配線との接続面にそれぞれ２層の異なる材料
   よりなる導体層を備えた配線により構成された半導体装
   置。
2. 【請求項２】 半導体基板上に設けられた第１の配線
   と、その第１の配線上に形成された２層構造の下部電極
   と、その下部電極上に設けられたアンチヒューズ層と、
   そのアンチヒューズ層の上面全面に塗布された層間絶縁
   膜に設けられたアンチヒューズ素子形成用の第１のホー
   ルの内部に前記アンチヒューズ層に接して形成された上
   部電極と、その上部電極上に形成された３層構造の第２
   の配線と、同じく層間絶縁膜に設けられた第１の配線接
   続用の第２のホールの内部に直接前記下部電極と電気的
   に接続している３層構造を有する第３の配線とからなる
   プログラム回路を備えた半導体装置。
3. 【請求項３】 ２層構造よりなる下部電極がチタン層と
   チタンナイトライド層よりなり、３層構造よりなる第２
   の配線と第３の配線がともにアルミニウム合金層とチタ
   ン層およびチタンナイトライド層とで構成された請求項
   ２記載の半導体装置。
4. 【請求項４】 半導体基板上に第１の配線となる導体膜
   を形成する工程、前記第１の配線上に下部電極となる２
   層導体膜を形成する工程、前記２層導体膜上にアンチヒ
   ューズ層となる絶縁膜を形成する工程、前記絶縁膜上を
   選択的にマスキングし、前記絶縁膜、２層導体膜および
   導体膜を選択的にエッチングしてアンチヒューズ層、下
   部電極および第１の配線を形成する工程、前記アンチヒ
   ューズ層の上面に第１の層間絶縁膜を形成したのちマス
   キングし、エッチングして前記第１の層間絶縁膜に第１
   のホールを形成する工程、前記第１のホールに上部電極
   を形成する工程、前記上部電極と前記アンチヒューズ層
   の上部全面に第２の層間絶縁膜を形成する工程、その第
   ２の層間絶縁膜の前記上部電極の上面に達する第２のホ
   ールとアンチヒューズ素子の形成領域を除く前記下部電
   極の上面に達する第３のホールとをエッチングにより設
   ける工程、ならびに、少なくともチタン層、チタンナイ
   トライド層およびアルミニウム合金層の３層よりなり、
   前記第２のホール内で前記上部電極に接する第２の配線
   と、少なくともチタン層、チタンナイトライド層および
   アルミニウム合金層の３層よりなり、前記第３のホール
   内で前記下部電極に接する第３の配線とを設ける工程を
   備えた半導体装置の製造方法。