JPH10150154A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10150154A JPH10150154A JP8309291A JP30929196A JPH10150154A JP H10150154 A JPH10150154 A JP H10150154A JP 8309291 A JP8309291 A JP 8309291A JP 30929196 A JP30929196 A JP 30929196A JP H10150154 A JPH10150154 A JP H10150154A
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 多結晶シリコン抵抗のコンタクト領域をシリ
サイド化することで、コンタクト抵抗の低減を図る。 【解決手段】 半導体基板１１上に形成された厚い酸化
膜１２上に所定の膜厚の多結晶シリコン膜１３を成長
し、不純物の注入、熱処理を施した後、所定の平面形状
にパターンニングし抵抗体１３を形成する。その後、半
導体基板全面に酸化膜１４を成長し、抵抗体１３のコン
タクト領域上の酸化膜を除去した上で、高融点金属を被
着させ、所定の熱処理を行うことでコンタクト領域にシ
リサイド化層１５を形成し、コンタクト孔の微細化に伴
う抵抗体１３のコンタクト抵抗の低減を図り、抵抗値の
制御性を上げ、精度の向上を図る。
サイド化することで、コンタクト抵抗の低減を図る。 【解決手段】 半導体基板１１上に形成された厚い酸化
膜１２上に所定の膜厚の多結晶シリコン膜１３を成長
し、不純物の注入、熱処理を施した後、所定の平面形状
にパターンニングし抵抗体１３を形成する。その後、半
導体基板全面に酸化膜１４を成長し、抵抗体１３のコン
タクト領域上の酸化膜を除去した上で、高融点金属を被
着させ、所定の熱処理を行うことでコンタクト領域にシ
リサイド化層１５を形成し、コンタクト孔の微細化に伴
う抵抗体１３のコンタクト抵抗の低減を図り、抵抗値の
制御性を上げ、精度の向上を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に多結晶シリコンを用いた抵抗体の製造
方法に関する。
方法に関し、特に多結晶シリコンを用いた抵抗体の製造
方法に関する。
【０００２】
【従来の技術】従来行われてきた、多結晶シリコンを用
いた抵抗体の製造方法について、図面を参照して説明す
る。図３（ａ）〜（ｃ）は、従来、通常行われてきた抵
抗体の製造方法を工程順に示す断面図である。
いた抵抗体の製造方法について、図面を参照して説明す
る。図３（ａ）〜（ｃ）は、従来、通常行われてきた抵
抗体の製造方法を工程順に示す断面図である。
【０００３】まず、図３（ａ）に示すように、半導体基
板３１上に数１０００Åの膜厚に形成したシリコン酸化
膜３２上に、多結晶シリコン膜３３を、例えば１０００
Åないし３０００Åの膜厚に成長し、多結晶シリコン膜
３３の全面にイオン注入により不純物を導入し、その
後、窒素雰囲気中で８００℃から１０００℃程度の熱処
理を行い、所望の層抵抗値を得る。
板３１上に数１０００Åの膜厚に形成したシリコン酸化
膜３２上に、多結晶シリコン膜３３を、例えば１０００
Åないし３０００Åの膜厚に成長し、多結晶シリコン膜
３３の全面にイオン注入により不純物を導入し、その
後、窒素雰囲気中で８００℃から１０００℃程度の熱処
理を行い、所望の層抵抗値を得る。
【０００４】次に図３（ｂ）に示すように、例えば、ホ
トレジストを用いたマスクを用い、所定のパターンに多
結晶シリコン膜３３を異方性のドライエッチング等でパ
ターンニングし、所望の抵抗値をもった抵抗体３３ａを
形成する。
トレジストを用いたマスクを用い、所定のパターンに多
結晶シリコン膜３３を異方性のドライエッチング等でパ
ターンニングし、所望の抵抗値をもった抵抗体３３ａを
形成する。
【０００５】次に図３（ｃ）に示すように、抵抗体３３
ａを含む半導体基板上に酸化膜等からなる絶縁膜をＣＶ
Ｄ法等により成長し、層間絶縁膜３６を形成し、層間絶
縁膜３６に形成したコンタクト孔を通してアルミ電極３
７を抵抗体３３ａに接続させる。
ａを含む半導体基板上に酸化膜等からなる絶縁膜をＣＶ
Ｄ法等により成長し、層間絶縁膜３６を形成し、層間絶
縁膜３６に形成したコンタクト孔を通してアルミ電極３
７を抵抗体３３ａに接続させる。
【０００６】尚、このとき、抵抗体３３ａとアルミ電極
３７との界面には、例えばＴｉなどの高融点金属からな
るバリアメタル層を挿入することもある（図示せず）。
３７との界面には、例えばＴｉなどの高融点金属からな
るバリアメタル層を挿入することもある（図示せず）。
【０００７】また、多結晶シリコンを用いた抵抗体の製
造方法として、本発明に関連する従来の抵抗体の製造方
法として、特開平５−２３５２７６号公報に示されてい
る製造方法に関して説明する。
造方法として、本発明に関連する従来の抵抗体の製造方
法として、特開平５−２３５２７６号公報に示されてい
る製造方法に関して説明する。
【０００８】図４（ａ）〜（ｅ）は、特開平５−２３５
２７６号公報に示されている、抵抗体の製造方法を工程
順に示す断面図である。
２７６号公報に示されている、抵抗体の製造方法を工程
順に示す断面図である。
【０００９】まず、図４（ａ）に示したように、半導体
基板４１上に形成された厚い酸化膜４２上に第１の多結
晶シリコン層４３を所定の厚さに成長し、多結晶シリコ
ン膜４３全面に対して、不純物をイオン注入し、熱処理
を施した後、所定の平面形状にパターンニングして、抵
抗体構造の主体となる抵抗体４３ａを形成する。
基板４１上に形成された厚い酸化膜４２上に第１の多結
晶シリコン層４３を所定の厚さに成長し、多結晶シリコ
ン膜４３全面に対して、不純物をイオン注入し、熱処理
を施した後、所定の平面形状にパターンニングして、抵
抗体構造の主体となる抵抗体４３ａを形成する。
【００１０】次に、図４（ｂ）に示したように、抵抗体
４３ａを含む半導体基板上に、絶縁膜４４を所要の膜厚
に成長し、絶縁膜４４の該当部分に第１のコンタクト孔
を開孔する。
４３ａを含む半導体基板上に、絶縁膜４４を所要の膜厚
に成長し、絶縁膜４４の該当部分に第１のコンタクト孔
を開孔する。
【００１１】次に、図４（ｃ）に示したように、第１の
コンタクト孔を含む第１の層間絶縁膜４４上に所要の膜
厚による第２の多結晶シリコン膜４８を成長し、コンタ
クト孔を通して、抵抗体４３ａに接続され、かつ第１の
抵抗体４３ａの形成と同様に、第２の多結晶シリコン層
４８に対して、全面に不純物を注入し、かつ熱処理を施
す。
コンタクト孔を含む第１の層間絶縁膜４４上に所要の膜
厚による第２の多結晶シリコン膜４８を成長し、コンタ
クト孔を通して、抵抗体４３ａに接続され、かつ第１の
抵抗体４３ａの形成と同様に、第２の多結晶シリコン層
４８に対して、全面に不純物を注入し、かつ熱処理を施
す。
【００１２】次に、図４（ｄ）に示したように、第２の
多結晶シリコン層４８を所定の平面形状にパターンニン
グし、第１の抵抗体４３ａのコンタクト部上に抵抗体部
４８ａをそれぞれ選択的に一部突出するように形成す
る。次いで、抵抗体部４８ａの突出部上に、ＴｉＳｉな
どのシリサイド層４５を被覆形成する。
多結晶シリコン層４８を所定の平面形状にパターンニン
グし、第１の抵抗体４３ａのコンタクト部上に抵抗体部
４８ａをそれぞれ選択的に一部突出するように形成す
る。次いで、抵抗体部４８ａの突出部上に、ＴｉＳｉな
どのシリサイド層４５を被覆形成する。
【００１３】次に、図４（ｅ）に示したように、抵抗体
４３ａのシリサイド層４５で被覆された突出部を含む絶
縁膜４４上に層間絶縁膜４６を堆積させて覆い、層間絶
縁膜４６の該当部分に第２のコンタクト孔を開口し、シ
リサイド層４５を露出させ、さらに第２のコンタクト孔
を通して、シリサイド層４５にバリアメタル膜（図示せ
ず）を介してアルミ電極４７を接続し、抵抗体構造を得
る。
４３ａのシリサイド層４５で被覆された突出部を含む絶
縁膜４４上に層間絶縁膜４６を堆積させて覆い、層間絶
縁膜４６の該当部分に第２のコンタクト孔を開口し、シ
リサイド層４５を露出させ、さらに第２のコンタクト孔
を通して、シリサイド層４５にバリアメタル膜（図示せ
ず）を介してアルミ電極４７を接続し、抵抗体構造を得
る。
【００１４】
【発明が解決しようとする課題】上述したように、従来
の多結晶シリコンを用いた抵抗体の製造方法では、コン
タクト孔の微細化が進むにつれ、アルミ電極と抵抗体を
形成する多結晶シリコンとの接触面積が減少するため、
アルミ電極と多結晶シリコンとの接触部でのコンタクト
抵抗が増大し、所望の抵抗値そのものに対するコンタク
ト抵抗成分の占める割合が増大する。一般に、コンタク
ト抵抗は、抵抗体そのものの抵抗値よりも、その制御性
が難しく、抵抗体の抵抗値を制御性良く形成しても、コ
ンタクト抵抗成分が大きくなると。結局全体の抵抗値の
制御性は改善されないという問題があった。
の多結晶シリコンを用いた抵抗体の製造方法では、コン
タクト孔の微細化が進むにつれ、アルミ電極と抵抗体を
形成する多結晶シリコンとの接触面積が減少するため、
アルミ電極と多結晶シリコンとの接触部でのコンタクト
抵抗が増大し、所望の抵抗値そのものに対するコンタク
ト抵抗成分の占める割合が増大する。一般に、コンタク
ト抵抗は、抵抗体そのものの抵抗値よりも、その制御性
が難しく、抵抗体の抵抗値を制御性良く形成しても、コ
ンタクト抵抗成分が大きくなると。結局全体の抵抗値の
制御性は改善されないという問題があった。
【００１５】従来、全体の抵抗値に対するコンタクト抵
抗の占める割合を低下させるためには、抵抗のコンタク
ト孔を通常よりも大きく開口するか、もしくは、一定サ
イズのコンタクト孔を多数コンタクト領域に配置する手
段が取られてきた。しかしながら、従来取られてきた方
法では、結局レイアウト面積に対する抵抗面積の増大を
招き、素子レイアウト面積の縮小と、素子レイアウトの
自由度を阻害する要因となってきた。
抗の占める割合を低下させるためには、抵抗のコンタク
ト孔を通常よりも大きく開口するか、もしくは、一定サ
イズのコンタクト孔を多数コンタクト領域に配置する手
段が取られてきた。しかしながら、従来取られてきた方
法では、結局レイアウト面積に対する抵抗面積の増大を
招き、素子レイアウト面積の縮小と、素子レイアウトの
自由度を阻害する要因となってきた。
【００１６】また、図４に示された特開平５−２３５２
７６号公報に示されている方法では、コンタクト抵抗の
低減には効果があるものの、抵抗値に異なった不純物濃
度を持つ２種類の多結晶シリコン層により決定されるた
め、抵抗値の制御性の点では、効果が小さい。また、１
つの抵抗体の形成に２回のコンタクト孔の形成と２回の
多結晶シリコン層の成長とを行わなければならず、製造
工程数の増大をもたらすという問題点がある。
７６号公報に示されている方法では、コンタクト抵抗の
低減には効果があるものの、抵抗値に異なった不純物濃
度を持つ２種類の多結晶シリコン層により決定されるた
め、抵抗値の制御性の点では、効果が小さい。また、１
つの抵抗体の形成に２回のコンタクト孔の形成と２回の
多結晶シリコン層の成長とを行わなければならず、製造
工程数の増大をもたらすという問題点がある。
【００１７】本発明の目的は、多結晶シリコン抵抗のコ
ンタクト領域をシリサイド化することにより、コンタク
ト抵抗を低減する半導体装置の製造方法を提供すること
にある。
ンタクト領域をシリサイド化することにより、コンタク
ト抵抗を低減する半導体装置の製造方法を提供すること
にある。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、抵抗体と外
部電極とを層間絶縁膜のコンタクト孔を通して電気的に
接続する半導体装置の製造方法であって、抵抗体の外部
電極と接続するコンタクト領域にシリサイド層を形成す
る。
め、本発明に係る半導体装置の製造方法は、抵抗体と外
部電極とを層間絶縁膜のコンタクト孔を通して電気的に
接続する半導体装置の製造方法であって、抵抗体の外部
電極と接続するコンタクト領域にシリサイド層を形成す
る。
【００１９】また抵抗体形成工程と、シリサイド化工程
と、配線工程とを有し、抵抗体形成工程は、半導体基板
面の酸化膜上に多結晶シリコン層を堆積し、多結晶シリ
コン層の抵抗体として形成する領域を含む所定の領域に
不純物をイオン注入し、かつ熱処理を施し、多結晶シリ
コン層を所定の平面形状にパターンニングし、抵抗体を
形成する処理であり、シリサイド化工程は、前記抵抗体
を含む半導体基板上に絶縁膜を堆積させ、少なくても抵
抗体のコンタクト領域となる所定の領域の多結晶シリコ
ン層のみが露出するように、絶縁膜をパターンニング
し、露出した多結晶シリコン膜を含む半導体基板上に高
融点金属を堆積し、不活性ガス等の雰囲気中で熱処理を
施し、抵抗体の酸化膜で覆われた領域以外の多結晶シリ
コン膜と高融点金属を反応させることにより、シリサイ
ド層を形成する処理であり、配線工程は、酸化膜上の未
反応の高融点金属を除去し、シリサイド層を形成した抵
抗体を含む半導体基板上に酸化膜を堆積させ、抵抗体の
シリサイド層領域にコンタクト孔を形成し、このコンタ
クト孔を通して抵抗体のシリサイド層に外部電極を接続
する処理である。
と、配線工程とを有し、抵抗体形成工程は、半導体基板
面の酸化膜上に多結晶シリコン層を堆積し、多結晶シリ
コン層の抵抗体として形成する領域を含む所定の領域に
不純物をイオン注入し、かつ熱処理を施し、多結晶シリ
コン層を所定の平面形状にパターンニングし、抵抗体を
形成する処理であり、シリサイド化工程は、前記抵抗体
を含む半導体基板上に絶縁膜を堆積させ、少なくても抵
抗体のコンタクト領域となる所定の領域の多結晶シリコ
ン層のみが露出するように、絶縁膜をパターンニング
し、露出した多結晶シリコン膜を含む半導体基板上に高
融点金属を堆積し、不活性ガス等の雰囲気中で熱処理を
施し、抵抗体の酸化膜で覆われた領域以外の多結晶シリ
コン膜と高融点金属を反応させることにより、シリサイ
ド層を形成する処理であり、配線工程は、酸化膜上の未
反応の高融点金属を除去し、シリサイド層を形成した抵
抗体を含む半導体基板上に酸化膜を堆積させ、抵抗体の
シリサイド層領域にコンタクト孔を形成し、このコンタ
クト孔を通して抵抗体のシリサイド層に外部電極を接続
する処理である。
【００２０】また抵抗体とＭＯＳＦＥＴのゲート電極を
同一の多結晶シリコン層から形成する。
同一の多結晶シリコン層から形成する。
【００２１】また多結晶シリコン膜をゲート電極として
使用するＭＯＳＦＥＴの製造工程において、抵抗体とな
る多結晶シリコンのコンタクト領域のシリサイド化とＭ
ＯＳＦＥＴのゲート電極上のシリサイド化を同時に行
う。
使用するＭＯＳＦＥＴの製造工程において、抵抗体とな
る多結晶シリコンのコンタクト領域のシリサイド化とＭ
ＯＳＦＥＴのゲート電極上のシリサイド化を同時に行
う。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００２３】（実施形態１）図１（ａ）〜（ｄ）は、本
発明の実施形態１に係る半導体装置の製造方法を工程順
に示す断面図である。
発明の実施形態１に係る半導体装置の製造方法を工程順
に示す断面図である。
【００２４】まず、図１（ａ）に示すように、半導体基
板１１上に形成したフィールド酸化膜等の厚い酸化膜１
２上に多結晶シリコン膜１３を成長させる。多結晶シリ
コン膜１３は、通常１０００Åから３０００Åの厚さを
有する。次に、多結晶シリコン膜１３にイオン注入によ
って、不純物を注入し、例えば窒素雰囲気中で８００℃
から１０００℃程度の熱処理を施す。その後、多結晶シ
リコン膜１３をフォトレジストをマスクとした異方性の
ドライエッチングにより、所定の平面形状にパターンニ
ングし、抵抗体１３を得る。
板１１上に形成したフィールド酸化膜等の厚い酸化膜１
２上に多結晶シリコン膜１３を成長させる。多結晶シリ
コン膜１３は、通常１０００Åから３０００Åの厚さを
有する。次に、多結晶シリコン膜１３にイオン注入によ
って、不純物を注入し、例えば窒素雰囲気中で８００℃
から１０００℃程度の熱処理を施す。その後、多結晶シ
リコン膜１３をフォトレジストをマスクとした異方性の
ドライエッチングにより、所定の平面形状にパターンニ
ングし、抵抗体１３を得る。
【００２５】次に、図１（ｂ）に示すように、抵抗体１
３上にシリコン酸化膜１４を５００Åから１０００Åの
厚さに成長し、さらに少なくても抵抗体１３のアルミ配
線へのコンタクト領域のみが露出するように、シリコン
酸化膜１４をフォトレジストを用いたドライエッチング
等でパターンニングする。このとき、異方性のドライエ
ッチングでシリコン酸化膜１４をパターンニングする
と、抵抗体１３の側壁にシリコン酸化膜１４の残膜が形
成されるが、抵抗体１３の側壁に残膜が形成されると不
都合な場合には、等方性のエッチング（ドライないしは
ウェット）残膜としてのシリコン酸化膜１４をパターン
ニングしてもよい。
３上にシリコン酸化膜１４を５００Åから１０００Åの
厚さに成長し、さらに少なくても抵抗体１３のアルミ配
線へのコンタクト領域のみが露出するように、シリコン
酸化膜１４をフォトレジストを用いたドライエッチング
等でパターンニングする。このとき、異方性のドライエ
ッチングでシリコン酸化膜１４をパターンニングする
と、抵抗体１３の側壁にシリコン酸化膜１４の残膜が形
成されるが、抵抗体１３の側壁に残膜が形成されると不
都合な場合には、等方性のエッチング（ドライないしは
ウェット）残膜としてのシリコン酸化膜１４をパターン
ニングしてもよい。
【００２６】次に、図１（ｃ）に示すように、Ｔｉ，Ｃ
ｏなどの高融点金属を数１００Åの厚さにスパッタ法等
で堆積させ、不活性ガス中で数１００℃の熱処理を施す
ことで、露出した抵抗体１３の部分において抵抗体１３
をなす多結晶シリコンと高融点金属とを反応させ、抵抗
体１３のコンタクト領域にシリサイド層１５を形成す
る。
ｏなどの高融点金属を数１００Åの厚さにスパッタ法等
で堆積させ、不活性ガス中で数１００℃の熱処理を施す
ことで、露出した抵抗体１３の部分において抵抗体１３
をなす多結晶シリコンと高融点金属とを反応させ、抵抗
体１３のコンタクト領域にシリサイド層１５を形成す
る。
【００２７】次に、図１（ｄ）に示すように、シリコン
酸化膜等からなる層間絶縁膜１６をＣＶＤ法等により抵
抗体１３を含む半導体基板上に成長し、抵抗体１３のコ
ンタクト領域のシリサイド層１５とアルミ電極１７とが
接続されるように、層間絶縁膜１６にコンタクト孔を形
成し、コンタクト孔を通して、アルミ電極１７をシリサ
イド層１５に接続する。なお、このとき、アルミ配線１
７と抵抗体１３との間にＴｉ等からなるバリアメタル層
を挿入してもよい（図示せず）。
酸化膜等からなる層間絶縁膜１６をＣＶＤ法等により抵
抗体１３を含む半導体基板上に成長し、抵抗体１３のコ
ンタクト領域のシリサイド層１５とアルミ電極１７とが
接続されるように、層間絶縁膜１６にコンタクト孔を形
成し、コンタクト孔を通して、アルミ電極１７をシリサ
イド層１５に接続する。なお、このとき、アルミ配線１
７と抵抗体１３との間にＴｉ等からなるバリアメタル層
を挿入してもよい（図示せず）。
【００２８】（実施形態２）図２（ａ）〜（ｅ）は、本
発明の実施形態において、多結晶シリコンを用いた抵抗
体をＭＯＳトランジスタと同時に形成する場合を工程順
に示す断面図である。
発明の実施形態において、多結晶シリコンを用いた抵抗
体をＭＯＳトランジスタと同時に形成する場合を工程順
に示す断面図である。
【００２９】まず、図２（ａ）に示すように、半導体基
板２１上に４０００Åから６０００Åの厚さのフィール
ド酸化膜２２を形成し、さらに多結晶シリコン膜２３を
成長し、イオン注入により、不純物を多結晶シリコン膜
２３中に導入し、窒素雰囲気中で熱処理を行う。なお、
特に図示しないが、ＭＯＳトランジスタのウェル等の半
導体基板内の不純物拡散層の形成及びＭＯＳトランジス
タのゲート酸化膜の形成は、多結晶シリコン層２３を成
長する前に、所定の工程で形成される必要がある。
板２１上に４０００Åから６０００Åの厚さのフィール
ド酸化膜２２を形成し、さらに多結晶シリコン膜２３を
成長し、イオン注入により、不純物を多結晶シリコン膜
２３中に導入し、窒素雰囲気中で熱処理を行う。なお、
特に図示しないが、ＭＯＳトランジスタのウェル等の半
導体基板内の不純物拡散層の形成及びＭＯＳトランジス
タのゲート酸化膜の形成は、多結晶シリコン層２３を成
長する前に、所定の工程で形成される必要がある。
【００３０】次に、図２（ｂ）に示したように、多結晶
シリコン膜２３を、ＭＯＳトランジスタのゲート電極、
及び抵抗体として形成するために、所定の平面形状に露
光したフォトレジストをマスクとして、パターンニング
を行い、抵抗体２３ａ及びゲート電極２３ｂを形成す
る。なお、抵抗体２３ａとＭＯＳトランジスタのゲート
電極２３ｂをなす多結晶シリコン中の不純物濃度を異な
った濃度にする必要がある場合には、多結晶シリコン膜
２３を成長後、フォトレジストをマスクとして、それぞ
れの領域に異なったドーズ量でイオン注入を行う必要が
ある。
シリコン膜２３を、ＭＯＳトランジスタのゲート電極、
及び抵抗体として形成するために、所定の平面形状に露
光したフォトレジストをマスクとして、パターンニング
を行い、抵抗体２３ａ及びゲート電極２３ｂを形成す
る。なお、抵抗体２３ａとＭＯＳトランジスタのゲート
電極２３ｂをなす多結晶シリコン中の不純物濃度を異な
った濃度にする必要がある場合には、多結晶シリコン膜
２３を成長後、フォトレジストをマスクとして、それぞ
れの領域に異なったドーズ量でイオン注入を行う必要が
ある。
【００３１】次に、図２（ｃ）に示すように、５００Å
から１０００Å程度のシリコン酸化膜２４を、抵抗体２
３ａ及びゲート電極２３ｂを含む半導体基板上に成長
し、ＭＯＳトランジスタのゲート電極、及び抵抗体のア
ルミ配線へのコンタクト領域、及びＭＯＳトランジスタ
の拡散層領域が露出されるように、シリコン酸化膜２４
をパターンニングする。なお、図示しないが、ＭＯＳト
ランジスタのソース，ドレインの高濃度拡散層は、この
工程の後、所定のフォトレジストマスクを用い、イオン
注入等により形成する。
から１０００Å程度のシリコン酸化膜２４を、抵抗体２
３ａ及びゲート電極２３ｂを含む半導体基板上に成長
し、ＭＯＳトランジスタのゲート電極、及び抵抗体のア
ルミ配線へのコンタクト領域、及びＭＯＳトランジスタ
の拡散層領域が露出されるように、シリコン酸化膜２４
をパターンニングする。なお、図示しないが、ＭＯＳト
ランジスタのソース，ドレインの高濃度拡散層は、この
工程の後、所定のフォトレジストマスクを用い、イオン
注入等により形成する。
【００３２】次に、図２（ｄ）に示したように、Ｔｉ，
Ｃｏなどの高融点金属をスパッタ法等により数１００Å
成長させ、不活性ガス雰囲気中で、６００℃から８００
℃程度の熱処理を施すことにより、高融点金属と抵抗体
２３ａ及びゲート電極２３ｂをなす多結晶シリコンの露
出部分及びＭＯＳトランジスタの拡散層において、シリ
サイド層２５を形成し、酸化膜２４上の未反応の高融点
金属を除去する。
Ｃｏなどの高融点金属をスパッタ法等により数１００Å
成長させ、不活性ガス雰囲気中で、６００℃から８００
℃程度の熱処理を施すことにより、高融点金属と抵抗体
２３ａ及びゲート電極２３ｂをなす多結晶シリコンの露
出部分及びＭＯＳトランジスタの拡散層において、シリ
サイド層２５を形成し、酸化膜２４上の未反応の高融点
金属を除去する。
【００３３】次に、図２（ｅ）に示すように、ＣＶＤ法
等により酸化膜等を所定の厚さ成長し、層間絶縁膜層２
６を形成し、抵抗体２３ａ及び、ＭＯＳトランジスタの
ゲート電極２３ｂ、及び拡散層に対するアルミ電極との
接続を図るため、コンタクト孔を形成し、アルミ電極２
７を形成する。
等により酸化膜等を所定の厚さ成長し、層間絶縁膜層２
６を形成し、抵抗体２３ａ及び、ＭＯＳトランジスタの
ゲート電極２３ｂ、及び拡散層に対するアルミ電極との
接続を図るため、コンタクト孔を形成し、アルミ電極２
７を形成する。
【００３４】
【発明の効果】以上説明したように本発明によれば、抵
抗体の外部電極と接続をとるコンタクト領域をシリサイ
ド化するため、コンタクト孔の微細化に伴うコンタクト
抵抗の増加を最小限に押さえることができ、抵抗値全体
に及ぼすコンタクト抵抗値の影響を制御することができ
る。
抗体の外部電極と接続をとるコンタクト領域をシリサイ
ド化するため、コンタクト孔の微細化に伴うコンタクト
抵抗の増加を最小限に押さえることができ、抵抗値全体
に及ぼすコンタクト抵抗値の影響を制御することができ
る。
【００３５】また、従来のようにコンタクト抵抗の影響
を押さえるために、抵抗体に対するコンタクト孔の面積
を増やす、或いは一定サイズのコンタクト孔を多数形成
する必要がなく、そのため抵抗体の平面上のレイアウト
面積を増大させることがないばかりでなく、レイアウト
の自由度を増やすことができる。
を押さえるために、抵抗体に対するコンタクト孔の面積
を増やす、或いは一定サイズのコンタクト孔を多数形成
する必要がなく、そのため抵抗体の平面上のレイアウト
面積を増大させることがないばかりでなく、レイアウト
の自由度を増やすことができる。
【００３６】また、本発明の抵抗体は、ＭＯＳトランジ
スタの形成工程と共通の工程で形成可能であり、ＭＯＳ
トランジスタの形成工程に特別な形成工程を付加せず
に、形成できる。
スタの形成工程と共通の工程で形成可能であり、ＭＯＳ
トランジスタの形成工程に特別な形成工程を付加せず
に、形成できる。
【図１】本発明の実施形態１を工程順に示す断面図であ
る。
る。
【図２】本発明の抵抗体をＭＯＳトランジスタの形成工
程と共通の製造工程で形成する製造工程を示す断面図で
ある。
程と共通の製造工程で形成する製造工程を示す断面図で
ある。
【図３】従来の抵抗体の製造方法を示す工程断面図であ
る。
る。
【図４】従来の抵抗体の製造方法を示す工程断面図であ
る。
る。
１１，２１，３１，４１ 半導体基板 １２，２２，３２，４２ 厚い酸化膜（フィールド酸化
膜） １３，２３，３３，４３ 多結晶シリコン １４，２４，４４ シリコン酸化膜 １５，２５，４５ シリサイド層 １６，２６，３６，４６ 層間絶縁膜 １７，２７，３７，４７ アルミ電極 ４８ 第２の多結晶シリコン層
膜） １３，２３，３３，４３ 多結晶シリコン １４，２４，４４ シリコン酸化膜 １５，２５，４５ シリサイド層 １６，２６，３６，４６ 層間絶縁膜 １７，２７，３７，４７ アルミ電極 ４８ 第２の多結晶シリコン層
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/336
Claims (4)
- 【請求項１】 抵抗体と外部電極とを層間絶縁膜のコン
タクト孔を通して電気的に接続する半導体装置の製造方
法であって、 抵抗体の外部電極と接続するコンタクト領域にシリサイ
ド層を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２】 抵抗体形成工程と、シリサイド化工程
と、配線工程とを有し、 抵抗体形成工程は、半導体基板面の酸化膜上に多結晶シ
リコン層を堆積し、多結晶シリコン層の抵抗体として形
成する領域を含む所定の領域に不純物をイオン注入し、
かつ熱処理を施し、多結晶シリコン層を所定の平面形状
にパターンニングし、抵抗体を形成する処理であり、 シリサイド化工程は、前記抵抗体を含む半導体基板上に
絶縁膜を堆積させ、少なくても抵抗体のコンタクト領域
となる所定の領域の多結晶シリコン層のみが露出するよ
うに、絶縁膜をパターンニングし、露出した多結晶シリ
コン膜を含む半導体基板上に高融点金属を堆積し、不活
性ガス等の雰囲気中で熱処理を施し、抵抗体の酸化膜で
覆われた領域以外の多結晶シリコン膜と高融点金属を反
応させることにより、シリサイド層を形成する処理であ
り、 配線工程は、酸化膜上の未反応の高融点金属を除去し、
シリサイド層を形成した抵抗体を含む半導体基板上に酸
化膜を堆積させ、抵抗体のシリサイド層領域にコンタク
ト孔を形成し、このコンタクト孔を通して抵抗体のシリ
サイド層に外部電極を接続する処理であることを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 抵抗体とＭＯＳＦＥＴのゲート電極を同
一の多結晶シリコン層から形成することを特徴とする請
求項２に記載の半導体装置の製造方法。 - 【請求項４】 多結晶シリコン膜をゲート電極として使
用するＭＯＳＦＥＴの製造工程において、抵抗体となる
多結晶シリコンのコンタクト領域のシリサイド化とＭＯ
ＳＦＥＴのゲート電極上のシリサイド化を同時に行うこ
とを特徴とする請求項２に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8309291A JP2927257B2 (ja) | 1996-11-20 | 1996-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8309291A JP2927257B2 (ja) | 1996-11-20 | 1996-11-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10150154A true JPH10150154A (ja) | 1998-06-02 |
| JP2927257B2 JP2927257B2 (ja) | 1999-07-28 |
Family
ID=17991238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8309291A Expired - Lifetime JP2927257B2 (ja) | 1996-11-20 | 1996-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927257B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6936520B2 (en) | 2002-10-31 | 2005-08-30 | Fujitsu Limited | Method for fabricating semiconductor device having gate electrode together with resistance element |
| JP2006185930A (ja) * | 2003-12-24 | 2006-07-13 | Oki Electric Ind Co Ltd | 抵抗分割回路及びその製造方法 |
| JP2007287899A (ja) * | 2006-04-17 | 2007-11-01 | Oki Electric Ind Co Ltd | 半導体装置 |
-
1996
- 1996-11-20 JP JP8309291A patent/JP2927257B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6936520B2 (en) | 2002-10-31 | 2005-08-30 | Fujitsu Limited | Method for fabricating semiconductor device having gate electrode together with resistance element |
| JP2006185930A (ja) * | 2003-12-24 | 2006-07-13 | Oki Electric Ind Co Ltd | 抵抗分割回路及びその製造方法 |
| JP2007287899A (ja) * | 2006-04-17 | 2007-11-01 | Oki Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2927257B2 (ja) | 1999-07-28 |
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