KR100674535B1 - 저항 래더 회로를 사용한 볼륨 회로 - Google Patents

저항 래더 회로를 사용한 볼륨 회로 Download PDF

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Abstract

볼륨 회로는 출력 전압(Vout)을 제공하기 위해, 희망 분압 출력(Vs)을 추출하여 증폭기(A1)에 공급하는 저항 래더 회로(R1)들을 포함한다. 저항 래더 회로는 복수 단의 직렬 저항들을 구비하며, 각 단은 다음 단과 병렬로 연결된 저항 부분 'nR'(여기서, 'n'은 분할 지수를 나타내고, 'R'은 기본 저항을 나타냄)을 포함하여, 다음 단들의 전체 저항이 기본 저항보다 '(n-1)×n'배 더 크다. 부가적으로, 저항 래더 회로들에 흐르는 과도한 전류를 흡수하는 제2 증폭기(A2)를 제어하기 위해, 제2 저항 래더 회로(R2)들이 직렬 배열될 수 있다. 제2 저항 래더 회로들은 저항 래더 회로들과 대칭으로 구성되고, 그 출력 단자들(t1 - t12)은 모두 동일한 전위로 설정된다.
볼륨 회로, 저항 래더 회로, 분압 출력, 스위치 회로, 기본 저항, 증폭기

Description

저항 래더 회로를 사용한 볼륨 회로{VOLUME CIRCUIT USING RESISTIVE LADDER CIRCUITS}
도 1은 본 발명의 제1 실시예에 따른 전자 볼륨 회로의 전체 구성을 도시하는 회로도.
도 2는 도 1에 도시된 저항 래더 회로와 스위치 회로 사이의 전기적 연결을 도시하는 회로도.
도 3의 (a)는 간단한 저항 래더 회로를 형성하는 회로 구성예를 도시하는 도면.
도 3의 (b)는 도 3의 (a)에 도시된 저항 래더 회로의 등가 회로도.
도 4의 (a)는 전개된 원래의 단일 저항 회로를 도시하는 도면.
도 4의 (b)는 도 4의 (a)에 도시된 단일 저항 회로를 기초로 전개된 병렬 회로를 도시하는 도면.
도 4의 (c)는 도 4의 (b)에 도시된 병렬 회로를 기초로 전개된 저항 래더 회로를 도시하는 도면.
도 5의 (a)는 도 4의 (c)에 도시된 저항 래더 회로를 기초로 전개된 전개형 저항 래더 회로를 도시하는 도면.
도 5의 (b)는 도 5의 (a)에 도시된 저항 래더 회로를 기초로 더 전개된 복잡 한 저항 래더 회로를 도시하는 도면.
도 6은 도 1 및 도 2에 도시된 저항 래더 회로 R1의 구체적인 예를 도시하는 도면.
도 7의 (a)는 단자 IN 측에서의 저항 래더 회로 R1의 단자부를 도시하는 도면.
도 7의 (b)는 단자 OUT 측에서의 저항 래더 회로 R1의 단자부를 도시하는 도면.
도 8은 도 6에 도시된 저항 래더 회로를 구현하기 위한 기본 저항의 배치 및 결선예를 도시하는 도면.
도 9는 본 발명의 제2 실시예에 따른 전자 볼륨 회로의 전체 구성을 도시하는 회로도.
도 10a는 배선 저항으로 인한 영향을 설명하는 데 사용되는 도 9에 도시된 저항 래더 회로 R1 및 R2의 단자부를 도시하는 도면.
도 10b는 배선 저항으로 인한 영향을 소거하도록 변경된 저항 래더 회로 R1 및 R2의 단자부를 도시하는 도면.
도 11은 제2 실시예의 전자 볼륨 회로를 구현하는 LSI 회로의 전체적인 레이아웃의 일례를 도시하는 도면.
도 12는 직렬로 연결된 저항 래더 회로 R1 및 R2의 구체예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
B1 : LSI 회로
R1, R2 : 저항 래더 회로
A1, A2 : 증폭기
T1, T2 : 입력 단자
T3 ∼ T6 : 출력 단자
SW : 스위치 회로
본 발명은 오디오 신호의 볼륨 레벨을 조정하기 위해 저항 래더 회로(resistive ladder circuit)를 사용한 볼륨 회로(volume circuit)에 관한 것이다.
오디오 장치 및 기술 분야에 있어서, 종래에는 전자 회로를 제작하기 위한 전자 볼륨 회로가 오디오 신호의 볼륨을 조정하는 데 사용되었다. 일본 특허출원 제2000-28152호(즉, 일본 비심사 특허공개 제2001-217660호 및 미국 특허출원 제09/773,646호)는 단일 전원에 의해 구동되고, LSI 회로로서 함께 제작되는 소자들을 구비하는 전자 볼륨 회로의 일례를 개시한다.
상술된 전자 볼륨 회로에서, 입력 신호의 이득(또는 감쇠)은 직렬 저항에서 탭(tap)(또는 분압점(voltage division point))을 선택함으로써 제어된다. 특히, 이득이 크게 감소되면, 저항 분압점들이 선택될 때 그 분해능이 매우 감소되어야 한다. 그러므로, 종래의 전자 볼륨 회로에서는 입력 신호의 이득을 정확하면서도 충분하게 감소시키기가 어려웠다.
본 발명의 목적은 회로 구성에서 다양한 개선을 도입함으로써 입력 신호의 이득을 제어하고 감소시킬 때 높은 분해능을 갖는 볼륨 회로를 제공하는 것이다. 즉, 볼륨 회로는 높은 분해능으로 희망하는 탭 전압을 제공할 수 있는 저항 분할형 분압 회로(resistive voltage divider circuit)를 사용한다. 또한, 저항 분할형 분압 회로와 연결된 전류 제어용 저항 회로(resistive current control circuit)는 저항 분할형 분압 회로의 출력선 저항에 원하지 않는 영향을 없애도록 설계된다.
본 발명의 제1 특성으로, 볼륨 회로는 저항 래더 회로(또는 저항망) 및 스위치 회로를 구비한다. 저항 래더 회로는 단자 IN과 단자 OUT 사이에 배치된 병렬로 배열된 단(段, line)들의 직렬 저항들을 제공하며, 각 단은 기본 저항(element resistance) 'R'보다 'n'배(여기서, 'n'은 '2' 이상의 정수) 더 큰 저항을 구현한 저항 소자를 갖는다. 여기서, 저항 'nR'을 갖는 한 단은 기본 저항 'R'보다 '(n-1)×n'배 더 큰 직렬 저항을 갖는 또 다른 단과 병렬로 연결되어, 저항 'nR'을 갖는 한 단에 대해 다음 단들의 전체 저항은 '(n-1)×nR'과 동일하다. 스위치 회로는 저항 래더 회로에 대해 선형으로 배열된 탭들 중에서 선택된 소정의 탭을 통해 저항 래더 회로에 인가되는 전체 전압 중 '희망하는' 일부를 추출하도록 동작한다.
특히, 각 단은 다음 단과 병렬로 연결되지 않은 제1 저항 소자 및 다음 단의 특정 저항 소자와 병렬로 연결된 제2 저항 소자를 포함한다. 각 단의 제1 저항 소자를 따라 여러 탭들이 배열되므로, 여러 탭들이 저항 래더 회로들의 상이한 단들을 따라 선형으로 배열된다. 그러므로, 스위치 회로는 분압 출력으로 저항 래더 회로에 인가되는 전체 전압 중 소정의 일부를 추출하도록 이 탭들 중에서 희망하는 탭을 선택한다. 또한, 각 단의 제2 저항 소자는 '공통' 단자 OUT과 연결되어 다음 단의 일부와 병렬로 연결된다. 상술된 바와 같이, 저항 래더 회로 내에는 여러 저항 소자들이 서로 직렬 및 병렬로 연결되고, 이들 각각은 기본 저항 'R'의 여러 유닛에 의해 실현된다.
증폭기는 스위치 회로에 의해 저항 래더 회로로부터 추출된 분압 출력을 증폭하는 데 사용된다. 상술된 모든 구성 요소들(즉, 저항 소자, 스위치 회로, 및 증폭기)은 반도체 기판이나 보드 상에서 함께 제작된다.
본 발명의 제2 특성으로, 볼륨 회로는 저항 래더 회로와 증폭기의 조합을 포함한다. 즉, 저항 래더 회로의 제1 유닛은 단자 IN과 단자 OUT 사이에 배열된 복수 단의 직렬 저항들에 의해 구현되고, 각 단은 '공통' 단자 OUT과 연결되어 다음 단의 일부와 병렬로 연결된다. 저항 래더 회로로부터 추출된 분압 출력은 증폭기에 공급되고, 증폭된 출력이 단자 OUT에 제공된다. 또한, 제2 증폭기의 입력 단자는 단자 OUT에 연결되고, 저항 래더 회로의 제2 유닛은 제2 증폭기의 출력 단자와 단자 OUT 사이에 삽입된다.
저항 래더 회로의 제2 유닛은 복수 단의 저항 소자에 의해 구현되고, 한 단의 저항 소자들의 전부 또는 일부는 '공통' 단자 OUT과 연결되어 다음 단과 병렬로 연결된다. 특히, 저항 래더 회로의 제2 유닛은 단자 OUT에 대해 저항 래더 회로의 제1 유닛과 비교하여 실질적으로 대칭인 회로 구성을 제공한다.
저항 래더 회로에서, 각 단은 기본 저항 'R'보다 'n'배 더 크고 다음 단과 병렬로 연결된 저항을 구비한다. 저항 'nR'을 갖는 한 단에 대해 다음 단(들)의 총 저항은 기본 저항 'R'보다 '(n-1)×n'배 더 크다. 상술된 모든 구성 성분들(즉, 저항 래더 회로 및 증폭기)은 반도체 기판 또는 보드 상에 함께 제작된다.
본 발명은 첨부된 도면을 참고로 예를 들어 보다 상세히 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 전자 볼륨 회로의 전체 구성을 도시한다. 도 1의 볼륨 회로는 저항 래더 회로(R1), 스위치 회로(SW), 단일 전원 +Vp1으로 동작하는 반전형 연산 증폭기(A1), 기준 전위를 얻기 위해 정전압원과 직렬로 연결된 일련의 저항(R31, R32, 및 R33), 및 신호를 출력하는 데 사용되는 일련의 저항(R34 및 R35)으로 구현되는 분압기를 제공하는 LSI 회로 'B1'(점선으로 둘러싸임)를 포함한다.
LSI 회로(B1)는 2개의 입력 단자(T1 및 T2)와 4개의 출력 단자(T3 내지 T6)를 갖는다. 입력 단자(T1)에는 그를 통해 흐르는 dc 전류를 차단하기 위한 캐패시터(C1)가 연결되고; 입력 단자(T2)에는 LSI 회로(B1)의 입력을 안정화시키기 위한 캐패시터(C2)가 연결된다. 따라서, LSI 회로(B1)의 입력 단자들(T1 및 T2) 사이에는 캐패시터(C1 및 C2)를 통해 입력 신호원(Si)이 연결되고, 이는 캐패시터(C2)의 한 단자와 함께 접지된다(접지 'E1'). 양방향 전원 +Vp2 및 -Vp2로 동작되는 차동 연산 증폭기(A3)는 LSI 회로(B1)의 외부에 배치되고, 반전 입력(-) 단자는 출력 단자(T4)에 연결되며, 비반전 입력 (+) 단자는 출력 단자(T5)에 연결된다. 또한, 차동 연산 증폭기(A3)의 출력 단자와 출력 단자(T6) 사이에 로드(load)(RL)가 연결되고, 출력 단자(T6)는 접지된다(접지 'E2').
입력 신호원(Si)은 입력 신호 전압(Vi)(ac 신호 성분에만 대응함)을 제공하며, 이는 캐패시터(C1 및 C2)를 통해 LSI 회로(B1)의 입력 단자들(T1 및 T2) 사이에 인가된다. LSI 회로(B1)에서, 저항 래더 회로(R1)의 한 단자 IN는 입력 단자(T1)에 연결되고, 다른 단자 OUT은 연산 증폭기(A1)의 출력 단자와 연결된다. 도 1은 저항 래더 회로(R1)의 등가 회로(즉, 직렬 저항)를 도시한다. 실제로, 저항 래더 회로(R1)는 단자 IN과 단자 OUT 사이에 복수 단의 직렬 저항들을 포함한다. 스위치 회로(SW)는 저항 래더 회로(R1)를 따라 선형으로 배치된 복수의 탭(또는 분압점) 중 하나를 선택한다.
도 2는 저항 래더 회로(R1)와 스위치 회로(SW) 사이의 관계를 도시하고, 저항 래더 회로(R1)의 등가 회로(즉, 직렬 저항)를 도시한다. 저항 래더 회로(R1)는 그 수가 'M'으로 표시되는 복수의 탭을 구비한다. 스위치 회로(SW)는 복수의 스위칭 소자 'Sm'(여기서, 'm'은 탭 또는 스위치 수를 나타내고, m=1, 2, 3, …, M-1, M)을 포함하고, 이들은 분압 출력 's'을 추출하는 데 사용되는 단과 탭들 사이에 삽입된다. 또한, 스위치 회로(SW)는 스위칭 소자(Sm)를 각각 제어하기 위한 디코더(D)를 구비한다. 외부 회로(도시되지 않음)로부터 주어지는 볼륨 제어 데이터(Sv)는 디코더(D)의 제어 단자에 공급된다. 즉, 특정 스위치 소자(Sm)는 볼륨 제어 데이터(Sv)의 값 'm'에 응답하여 온(on) 상태로 되어, 특정 스위칭 소자(Sm)에 대응하는 탭의 전압이 분압 출력 's'로서 출력된다.
스위칭 회로(SW)에 의해 선택된 탭으로부터 제공된 분압 출력 's'는 연산 증폭기(A1)의 반전 입력 단자에 공급된다. 저항 래더 회로(R1)는 볼륨 제어 데이터(Sv)에 응답하여 소정의 스위칭 소자(Sm)가 온 상태로 될 때 분압 출력(s)에 대응하는 소정의 전위(Vs)가 단자 IN 및 단자 OUT에서의 전위 Vin와 전위 Vout 사이의 값으로 설정되는 방식으로 동작한다. 여기서, 'Vin-Vout'(즉, 단자 IN과 단자 OUT 사이에서 측정된 전압차)에 대한 'Vs-Vout'(즉, 분압 출력(s)과 단자 OUT 사이에서 측정된 전압차)의 소정의 분할비 'ks'는 수학식 1로 주어진다.
Figure 112002019457495-pat00001
그러므로, 'Vin-Vs'(즉, 단자 IN와 분압 출력(s) 사이에서 측정된 전압차)에 대한 'Vs-Vout'의 비는 수학식 2로 주어진다.
Figure 112002019457495-pat00002
입력 단자(T2)와 연산 증폭기(A1)의 비반전 입력 단자는 직렬로 연결된 저항들(R31 및 R32) 사이의 연결점에 연결된다. 저항(R31)의 다른 단부에는 연산 증폭기(A1)로 공급되는 상기 전원 전압에 대응하는 전위원 +Vp1이 공급된다. 저항(R32)의 다른 단부는 저항(R33)을 통해, 접지된(접지 'E2') 출력 단자(T6)에 연결된다. 입력 단자(T2)의 전위 Vt2는 수학식 3으로 주어지고, 기호 Ra, Rb, 및 Rc는 각각 저항 R31, R32, 및 R33의 저항치를 나타낸다.
Figure 112002019457495-pat00003
Figure 112002019457495-pat00004
Ra, Rb, 및 Rc 사이의 관계가 수학식 4로 정의되면, 전위 Vt2는 '일정한' 기준 전위로 유지될 수 있고, 이는 대략적으로 연산 증폭기(A1)의 전원 전압 +Vp1의 절반에 대응한다.
입력 신호원(Si)으로부터 공급되는 입력 전압(Vi)에 대해, 연산 증폭기(A1)로부터 출력되는 출력 전압(Vout)은 수학식 5로 주어진다.
Figure 112002019457495-pat00005
연산 증폭기(A1)의 출력은 직렬로 연결된 저항(R34 및 R35)을 통해 출력 단자(T3)에 연결된다. 저항들(R34 및 R35) 사이의 연결점은 출력 단자(T4)에 연결된다. 여기서, 저항들(R34 및 R35)의 저항치는 각각 Rb 및 Rc로 설정되고, 이들은 또한 저항들(R32 및 R33)의 저항치를 나타낸다. 최대 분할비 ksmax(즉, 최대 레벨을 제공하는 스위칭 소자(S1)가 볼륨 제어 데이터(Sv)에 응답하여 온 상태로 될 때 주어지는 분할비)에 대해, 저항 Rb 및 Rc에 대해 수학식 6의 관계를 제공하는 것이 바람직하다.
Figure 112002019457495-pat00006
저항들(R32 및 R33) 사이의 연결점은 출력 단자(T5)에 연결된다. 이는 수학식 7에 따라, 저항 Ra, Rb, 및 Rc 뿐만 아니라 저항 R31, R32, 및 R33으로 구성된 직렬 회로에 인가되는 상술된 전압(+Vp)에 따른 소정의 전압(Vt5)으로 유지된다.
Figure 112002019457495-pat00007
연산 증폭기(A3)는 입력 신호(Si)의 최대 진폭을 구현하는 양방향 전원 전압들(+Vp2 및 -Vp2)을 기초로 동작한다. 도 3에 도시된 연산 증폭기(A3)와 LSI 회로(B1) 사이의 연결에 대해, 연산 증폭기(A3)의 출력은 출력 단자(T3)에 연결되고, 반전 입력 단자는 출력 단자(T4)에 연결된다.
저항들(R32 및 R34)은 모두 동일한 저항치(Rb)를 갖고, 저항들(R33 및 R35)은 모두 동일한 저항치(Rc)를 가지며, 이들 저항치는 비율 K3에 의해 서로 관계를 갖는다.
Figure 112002019457495-pat00008
연산 증폭기(A3)는 출력 단자(T3)에서 로드(RL)에 대한 로드 전압(Vo)을 출력하고, 이는 수학식 9로 표현된다.
Figure 112002019457495-pat00009
다음으로, 도 1 및 도 2에 도시된 상술된 회로 구성에 대한 구체적인 수치의 일례를 설명한다. 입력 신호(Si)는 예를 들어, ±12V의 최대 범위에서 진폭이 변동되는 오디오 신호이다. 단자 IN과 단자 OUT 사이에서 저항 래더 회로(R1)의 포괄적인 등가 저항은 대략 12㏀이다. 도 2에서, 볼륨 제어 데이터(Sv)는 8 비트로 구성되고, 이들은 M=256 단계로 볼륨 제어 레벨을 표현한다. 이들 볼륨 제어 레벨은 소정의 간격(예를 들면, 0.5dB)을 사용하여 이득(G)으로서 표현될 수 있으므로, 예를 들어 -16dB, -16.5dB, -17dB, …, -143.5dB, -∞(묵음(mute))로 표현된다. 이들 볼륨 제어 레벨에 대응하여, M=256개의 스위칭 소자(S1, S2, …, S255(SM-1), 및 S256(SM)) 뿐만 아니라 그들의 탭이 제공된다. 이득 G(dB)는 다음의 식으로 표현된다.
Figure 112002019457495-pat00010
그러므로, 저항 래더 회로(R1)의 희망하는 탭은 볼륨 제어 데이터(Sv)의 레벨에 응답하여 '희망하는' 스위칭 소자(Sm)를 온 상태로 함으로써 선택되므로, 선택된 탭의 전위가 분압 출력(s)으로서 추출된다. 예를 들어, 최대 볼륨을 구현하는 레벨 '256'을 선택하는 볼륨 제어 데이터(Sv)가 입력되면, 디코더(D)는 스위칭 회로(SW)의 스위칭 소자(S256)(SM)를 온 시키므로, 저항 래더 회로(R1)의 단자(OUT)가 분압 출력(s)을 제공한다.
연산 증폭기(A1)의 소스 전압(+Vp1)이 +5V이면, 저항들(R31, R32, 및 R33)로 구성된 직렬 회로는 +5V(또는 +Vp1)의 전압원과 접지(E2) 사이에 연결되며, 이들의 저항치가 Ra=11.59㏀, Rb=1.59㏀, 및 Rc=10㏀이 되도록 선택된다. 이 경우, 연산 증폭기(A1)의 비반전 입력 단자(입력 단자(T2)에 대응함)는 소정의 기준 전위 Vt2=+2.5V로 유지된다.
분압 출력(s)은 제256 스위칭 소자(S256)(SM)를 통해 저항 래더 회로(R1)의 단자(OUT)로부터 공급되며, 이득(G)은 -∞로 설정되었다고 가정한다. 이 경우, 분할비는 ks=ksmin=0으로서 최소화되므로, 연산 증폭기(A1)는 출력 전압 Vout=Vt2=2.5V를 제공한다. 분압 출력(s)은 제1 스위칭 소자(S1)를 온 시킴으로써 최대 이득을 구현하는 제1 레벨에 대응하는 탭으로부터 공급되며, 이득(G)은 -16dB로 설정되었다고 가정한다. 이 경우, 분할비는 ks=ksmax=0.137로 최대화되므로, 연산 증폭기(A1)는 다음과 같은 출력 전압(Vout)을 제공한다:
Figure 112002019457495-pat00011
상술된 바와 같이, 입력 전압(Vi)이 ±12V의 최대 범위 내에서 변동되더라도, 연산 증폭기(A1)의 출력에서 양의 극성을 유지하는 것이 가능하다.
Ra=11.59㏀, Rb=1.59㏀, 및 Rc=10㏀일 때, 저항들(R32 및 R33) 사이의 연결점(출력 단자(T5)에 대응함)은 소정의 전압 Vt5=2.16V로 유지된다.
±12V의 최대 범위 내에서 변동되는 입력 전압(Vi)에 대응하여, 연산 증폭기(A3)에 인가되는 양방향 전원 전압(+Vp2 및 -Vp2)은 각각 +12V 및 -12V로 설정된다. 제256 스위칭 소자(S256)가 최소 이득 G=-∞이도록 설정함으로써 온 상태로 되면(여기서, 분할비는 ks=ksmin=0으로서 최소화됨), 연산 증폭기(A3)는 로드 전압 Vo=0V를 제공한다. 제1 스위칭 소자(S1)가 최대 이득 G=-16dB이도록 설정함으로써 온 상태로 되면(여기서, 분할비는 ks=ksmax=0.137)로 최대화됨), 다음의 식이 성립된다.
Figure 112002019457495-pat00012
Figure 112002019457495-pat00013
따라서, 연산 증폭기(A3)는 상기 수학식 9에 따라 로드 전압(Vo)을 제공한다.
Figure 112002019457495-pat00014
도 2에서, 저항 래더 회로(R1)는 저항(r1, r2, r3, …, rM-1, rM)으로 구성된 직렬 회로이고, 그 연결점들은 각각이 분압 출력(s)을 제공할 때 선택될 수 있는 스위칭 소자(S1, S2, S3, …, SM-1, SM)에 각각 연결된 탭으로 동작한다. M=256인 경우, 후술되는 바와 같이 저항들(r1 내지 rM)을 소정의 저항치로 설정하는 것이 가능하다.
이득(G)은 스위칭 소자(S1 내지 SM)를 정확하게 제어함으로써 소정의 간격, 예를 들어 0.5dB를 사용하여 섬세하게 조정된다고 가정한다. 이 경우, 저항은 순차적으로 r1=10365Ω, r2=80Ω, r3=76.7Ω, 및 r4=73.4Ω 연속하여 감소되어야 한 다. 또한, 최소 이득(G)에 근접하여, 저항은 다음과 같이 크게 감소되어야 한다:
Figure 112002019457495-pat00015
Figure 112002019457495-pat00016
Figure 112002019457495-pat00017
Figure 112002019457495-pat00018
일반적으로, 수 옴 내지 수백 옴 범위의 시트 저항은 LSI 회로에서 폴리실리콘 또는 폴리사이드(polyside)를 사용함으로써 정확하게 구해질 수 있다. 그러나, 저항의 직렬 연결을 사용하여 저항 래더 회로(R1)를 형성하는 것은 실현 불가능하다.
다음으로, 도 3의 (a) 및 (b)를 참조하여 저항 래더 회로의 회로 구성에 대한 구성 원리를 설명한다. 본 발명은 저항의 병렬 연결을 이용한 저항 래더 회로를 채용하므로, 볼륨의 섬세한 조정에서 사용되는 저항의 섬세한 분리를 구현한다.
편의상, 기본 저항의 저항치를 나타내는 데 동일한 기호 'R'을 사용하고, 'n'은 '2' 이상의 자연수인 분할 지수를 나타낸다. 따라서, 'nR'은 기본 저항의 저항치 'R'보다 'n'배 더 큰 저항치를 나타낸다. 도 3의 (a)는 저항 'nR'이 저항 'nR'의 'n-1'개의 직렬 연결(이하, 간단히 저항 직렬 '(n-1)×nR'이라 칭함)에 의해 rn현되는 직렬 저항에 병렬로 연결되는 병렬 회로를 도시한다. 도 3의 (b)는 도 3의 (a)에 도시된 병렬 회로의 등가 회로를 도시하는 것으로, 이는 저항 '(n-1)R'을 갖는 간단한 저항 회로이다.
부언하면, 도 3의 (b)에 도시된 단자 IN과 단자 OUT 사이에 연결되는 것으로 가정된 포괄적인 저항 (n-1)R은 도 3의 (a)에 도시된 단자 IN과 단자 OUT 사이에 저항 nR과 직렬 저항 '(n-1)×nR'로 구성된 병렬 회로의 형태로 전개될 수 있다. 회로 구성의 이러한 전개로 인해, 단자 IN과 단자 OUT 사이에서 직렬 저항 (n-1)×nR에 의해 전체 전압을 'n'개로 세분하면서 포괄적인 저항 (n-1)R을 구현하는 것이 가능하다. 즉, 도 3의 (b)에 도시된 간단한 저항 (n-1)R의 전체 전압에 비하여 'n'배 더 작은 전압을 제공하는 것이 가능하다. 직렬 저항 (n-1)×nR 내의 단자 OUT 측에 배치된 임의의 수(< n)의 직렬 저항 '(n-1)R'에 대해 저항을 더 분할함으로써 더 세분화된 분압을 제공하는 것이 가능하며, 특정한 수의 저항은 단자 IN 측에서 더 분할되지 않고 유지된다. 상술된 저항 분할 동작을 소정의 회수만큼 반복하여 수행함으로써, 저항 래더 회로는 복잡한 회로 구성으로 더 전개될 수 있어, 단자 OUT 부근에서 더 작은 분압을 더 제공할 수 있다.
분할 지수 n은 '3'으로 설정하고, 포괄적인 저항치는 '2R'로 설정하여, 그 저항치가 '2R'인 원래의 저항 회로가 전개된 것으로 가정한다. 원래의 저항 회로는 2개의 직렬 저항 '3R'(간단히, 직렬 저항 '6R'이라 칭함)이 저항 '3R'과 병렬로 연결되는 저항 래더 회로를 만들도록 상술된 저항 분할 동작에 의해 전개된다. 직렬 저항 6R을 사용하여, 저항 2R을 갖는 원래의 저항 회로의 전체 전압과 비교하여 3배 더 작은 전압 분할을 제공하는 것이 가능하다. 상기에서는 저항 래더 회로의 2개의 직렬 저항 '3R'을 대신하여 3개의 직렬 저항 '2R'을 제공하는 것이 가능하다. 이 경우, 2개 저항 2R은 단자 IN 측에 그대로 유지되고, 단자 OUT 측에 배치 된 한 저항 2R에 대해 저항 분할 동작이 더 수행된다. 이 동작을 특정 회수만큼 반복하여 수행함으로써, 복잡한 회로 구성의 저항 래더 회로를 더 전개시키는 것이 가능하다.
저항 래더 회로는 반복하여 전개되는데, 이는 도 4의 (a) 내지 (c)와 도 5의 (a) 및 (b)를 참조로 후술될 것이다. 여기서, 분할 지수 n은 '4'로 설정되고, 도 4의 (a)에 도시된 저항 '3R'을 갖는 원래의 저항 회로가 전개된다. 즉, 제1 저항 분할 동작은 3개의 직렬 저항 '4R'(즉, 직렬 저항 '12R')이 저항 '3R'에 병렬로 연결된 병렬 회로를 만들도록 수행되며, 이 병렬 회로의 전체 저항은 '3R'로 설정된다. 상술된 직렬 저항 12R은 도 4의 (b)에 도시된 바와 같이 변경될 수 있고, 단자 IN 측에 배치된 저항 '6R'은 단자 OUT 측에 배치된 2개의 저항 '3R'과 직렬로 연결된다.
도 4의 (b)에서, 저항 6R은 전개되지 않고 그대로 유지되고, 2개의 저항 3R에 대해 제2 저항 분할 동작이 각각 수행된다. 따라서, 도 4의 (c)에 도시된 저항 래더 회로를 만드는 것이 가능하고, 저항 3R은 저항 '4R' 및 저항 '12R'로 구성된 병렬 회로의 형태로 전개되고, 다른 것은 저항 '4R'이 저항 '6R' 및 2개의 저항 '3R'로 구성된 직렬 저항에 병렬로 연결되는 병렬 회로 형태로 전개된다. 이어서, 단자 OUT 측에 배치된 2개의 저항 3R에 대해 제3 저항 분할 동작이 수행된다. 따라서, 도 5의 (a)에 도시된 '복잡한(complex)' 저항 래더 회로를 만드는 것이 가능하다. 상술된 저항 분할 동작을 특정한 회수만큼 수행함으로써, 최종적으로 도 5의 (b)에 도시된 '더 복잡한' 저항 래더 회로를 만드는 것이 가능하다. 이러한 저 항 래더 회로에서, 인접한 탭 사이에 형성된 각각의 저항으로서, (백 수십 옴에서 수백 옴 범위에 있을 수 있는) 비교적 큰 저항치을 사용하는 것이 가능하다. 그러므로, 충분히 높은 정확도로 볼륨 이득의 섬세한 분할을 제공하는 것이 가능하다.
도 6은 제1 실시예의 전자 볼륨 회로에 배치되는 수개의 저항 소자들로 구현된 저항 래더 회로(R1)(도 1 및 도 2 참고)의 상세한 회로 구성예를 도시한다. 도 7의 (a)는 단자 IN 부근에서의 저항 래더 회로의 상세한 회로 구성을 도시하고; 도 7의 (b)는 단자 OUT 부근에서의 저항 래더 회로의 상세한 회로 구성을 도시한다. 도 4의 (a) 내지 (c)와 도 5의 (a) 및 (b)와 유사하게, 도 6에 도시된 저항 래더 회로(R1)는 분할 지수 n을 '4'로 설정하고 기본 저항(R)을 632Ω으로 설정한 전제 조건 하에서 만들어지므로, 단자 IN과 단자 OUT 사이에서 저항 래더 회로(R1)의 전체 저항은 19R(=12.008㏀)이 된다.
도 6의 저항 래더 회로는 12단의 직렬 저항으로 구성되어, 저항 10R, 6R, 및 4R이 제1 단으로서 직렬로 연결되고; 저항 6R 및 2개의 저항 4R이 제2 단으로서 직렬로 연결되며; 저항 12R, 저항 6R, 및 2개의 저항 4R이 제3 단으로서 직렬로 연결되고; …, 2개의 저항 12R이 제12 단으로서 직렬로 연결된다. 탭은 제2 단에서 저항 6R을 따라 배치되고, 제3 내지 제11 단에서는 저항 12R 및 저항 6R을 따라 배치되며, 제12 단에서는 각각 2개의 저항 12R을 따라 각각 배치된다. 이들 탭은 각각 '256'개의 스위칭 소자(S1 내지 S256)와 연결된다. 스위칭 소자는 소정의 간격 0.5dB으로 분할된 이득의 '256' 단계 각각을 나타내는 볼륨 제어 데이터(Sv)에 응답하여 선택적으로 온 상태로 되고, 여기서 최대 이득은 -16dB로 설정된다. 그러 므로, 이득이 최대 이득으로부터 카운트되고, 각 간격만큼 감소될 수 있다. 분압 출력(s)은 볼륨 제어 데이터(Sv)에 응답하여 온 상태로 되는 스위칭 소자에 의해 선택된 탭에 제공된다.
도 7의 (a)를 참조하여 단자 IN 측에서 저항 래더 회로(R1)의 구성 요소에 대한 구체예를 설명한다. 단자 IN은 저항 래더 회로(R1)의 제1 단에서 저항 10R, 6R, 및 4R로 직렬 연결되고, 이 저항들의 총 저항은 10.112㏀으로 설정된다. 제2 단의 저항 6R은 저항 6R과 4R 사이에서 연결점 'A'로부터로 분기되므로, 제1 단의 저항 4R에 병렬로 연결된다. 제2 단의 저항 6R은 복수의 스위칭 소자 S1, S2, S3, S4, …와 연결된다. 즉, 저항 6R은 후술될 복수의 탭 저항 re1, re2, re3, re4, re5, …으로 분할된다.
re1 : 1012.9Ω [연결점 A와 스위칭 소자 S1 사이 (-16dB)]
re2 : 319.7Ω [스위칭 소자 S1-S2 사이 (-16.5dB)]
re3 : 306.4Ω [스위칭 소자 S2-S3 사이 (-17dB)]
re4 : 293.4Ω [스위칭 소자 S3-S4 사이 (-17.5dB)]
re5 : 280.8Ω [스위칭 소자 S4-S5 사이 (-18dB)]
구체적으로, 제2 단의 저항 6R은 11개 스위칭 소자(S1-S11)와 연결되고, 여기서 스위칭 소자(S10-S11) 사이의 탭 저항 re11은 212.8Ω으로 설정된다. 또한, 제2 단에서 저항 6R과 그에 인접한 저항 4R 사이의 연결점과 스위칭 소자(S11) 사이에 놓이는 저항 re12'는 138.6Ω이다. 제3 단의 저항 12R은 제2 단의 저항 6R과 4R 사이의 연결점(B)으로부터 분기되고, 이는 제3 단에서 저항 6R과 직렬로 연결된다. 제3 단에서, 저항 12R은 스위칭 소자(S12-S24)와 연결되고, 저항 6R은 스위칭 소자(S25-S36)과 연결된다. 연결점(B)과 스위칭 소자(S12) 사이에 놓이는 저항 re12"은 257Ω이고, 스위칭 소자(S12-S13) 사이에 놓이는 탭 저항(re13)은 772.7Ω이다. 제1 단과 유사하게, 제3 단의 다른 탭 저항(즉, re14, re15, …)은 점차적으로 감소된다.
제3 단과 유사하게, 제4 내지 제11 단은 각각 저항 12R과 6R의 직렬을 포함하고, 그 상세한 설명은 생략한다. 요약하면, 제2 내지 제12 단에서 저항 6R 및/또는 저항 12R은 각각 특정한 탭 저항으로 제한될 수 있고, 그 범위는 백 수십 옴 내지 수백 옴이다.
도 7의 (b)를 참조하여 단자 OUT 측에서 저항 래더 회로(R1)의 구성 요소에 대한 구체예를 설명한다. 제256 스위칭 소자(S256)는 저항 래더 회로(R1)의 단자 OUT과 연결된다. 저항 래더 회로(R1)의 제12 단은 2개의 저항 12R로 구성되고, 그를 따라 복수의 탭이 배치되며, 단자 OUT 측으로부터 카운트되는 스위칭 소자(S255, S254, S253, …)에 각각 연결된다. 즉, 저항 12R은 후술될 복수의 탭 저항(re256, re255, re254, re253, …)으로 분할된다.
re256 : 1470Ω [스위칭 소자 S256 (-∞)와 S255 사이 (-143.5dB)]
re255 : 199.5Ω [스위칭 소자 S255-S254 사이 (-143dB)]
re254 : 211.3Ω [스위칭 소자 S254-S253 사이 (-142.5dB)]
re253 : 223.8Ω [스위칭 소자 S253-S252 사이 (-142dB)]
상기에서, 탭 저항은 백 수십 옴 내지 수백 옴의 범위이다; 그러므로, 높은 정확도로 원하는 볼륨 이득을 구하는 것이 가능하다. 도 8은 저항 래더 회로의 형태로 함께 연결된 기본 저항들의 배치 및 결선예를 도시한다. 기본 저항의 배치 및 결선은 도 4의 (a) 내지 (c), 도 5의 (a) 및 (b), 도 6, 및 도 7의 (a) 및 (b)를 참조하여 상술된 바와 같이, 분할 지수 n을 '4'로 설정한 조건 하에서 구현된다. 복수의 기본 저항 'R'(여기서, R=632Ω)은 LSI 회로 보드(B1) 상의 폴리실리콘 저항막에 형성되며, 이들은 4개의 단에 규칙적으로 배열되고 도 6에 도시된 배선 일부를 구현하도록 리드(lead)에 의해 함께 충분히 연결된다. 기본 저항의 배치는 각각이 소정의 저항값을 구현하는 다양한 유닛(점선으로 둘러싸임)으로 분할된다. 예를 들어, 리드에 의해 함께 연결된 기본 저항의 최좌측 유닛은 저항 '10R'을 구현하고, 기본 저항의 다음 유닛은 저항 '6R'을 구현한다. 그러므로, 다양한 유닛의 단위 저항들이 10R, 6R, 4R, 및 12R과 같이 다양한 저항값을 구현하도록 배열된다. 탭(도 6에서 점선으로 표시됨)은 저항 '6R' 및 '12R'을 실현하는 소정의 단위의 기본 저항에 대해 배치된다. 이들 탭은 리드(도시되지 않음)를 통해 스위치 회로(SW)의 스위칭 소자와 상호 연결된다. 저항 래더 회로(R1)는 기본 저항(R)을 배열하고 연결함으로써 구현되므로, 쉽게 제작될 수 있다.
(제2 실시예)
도 9는 본 발명의 제2 실시예에 따른 전자 볼륨 회로의 전체 구성을 도시하고, 여기서는 도 1에 도시된 것과 동일한 부분과 구성 소자는 동일한 참조 부호 및 숫자로 나타냈다. 도 9에 도시된 제2 실시예의 전자 볼륨 회로는 저항 래더 회로(R1) 및 연산 증폭기(A1)에 부가하여, 전원 전압 +Vp1에 의해 동작되는 제2 저항 래더 회로(R2) 및 제2 반전형 연산 증폭기(A2)를 포함하는 LSI 회로(B2)를 제공한다. 제2 저항 래더 회로(R2) 및 제2 연산 증폭기(A2)의 제공으로 인하여, LSI 회로(B2)는 도 1에 도시된 LSI 회로(B1)와 비교하여 전류 제어 기능 및 배선 저항 소거 기능을 부가적으로 제공한다. 도 9는 저항 래더 회로들(R1 및 R2) 사이의 직렬 연결을 표현하는 등가 회로를 간단히 도시한다. 저항 래더 회로들(R1 및 R2)(2개의 저항이 직렬로 연결된 것과 같이 한 블록 내에 둘러싸임)은 저항 래더 회로(R1)의 입력 단자와 정합(match)하는 단자 IN, 및 저항 래더 회로들(R1 및 R2) 사이의 연결점과 정합하는 단자 OUT을 갖는다. 또한, 분압 출력(s)은 소정의 탭을 통해 저항 래더 회로(R1)로부터 추출되어, 연산 증폭기(A1)의 반전 입력 단자에 공급된다. 연산 증폭기(A2)에 대해, 반전 입력 단자는 저항 래더 회로(R1)의 소정의 지점에 대응하고; 비반전 입력 단자는 저항 래더 회로들(R1 및 R2) 사이의 연결점에 대응하며; 출력 단자는 저항 래더 회로(R2)의 다른 단부 'r'에 대응한다. n=4인 경우, (IN과 q 사이에 놓이는) 저항 래더 회로(R1)의 총 저항은 12.008㏀이고, (q와 r 사이에 놓이는) 저항 래더 회로(R2)의 총 저항은 200Ω이다.
상기에서, 연산 증폭기(A2)의 이득(Ω)은 참조 기호 Rpq 및 Rqr을 사용하여 다음의 식으로 주어지며, 여기서 'Rpq'는 p와 q 사이의 저항 래더 회로(R1)의 부분 저항을 나타내고, 'Rqr'은 q와 r 사이의 저항 래더 회로(R2)의 전체 저항을 나타낸다.
Figure 112002019457495-pat00019
입력 단자(T1)에서 저항 래더 회로(R1)로 흐르는 전류(i1)에 대해, p와 q 사이에 측정된 전압(Vpq)은 다음 수학식으로 주어진다.
Figure 112002019457495-pat00020
저항 래더 회로(R2)를 통해 연산 증폭기(A2)의 출력 단자로 흐르는 전류(i2)에 대해, r과 q 사이에 측정된 전압(Vrq)은 다음 수학식으로 주어진다.
Figure 112002019457495-pat00021
연산 증폭기(A2)의 출력 전압은 r과 q 사이에 측정된 전압(Vrq)과 정합하고, 이는 수학식 11을 이용하여 다음과 같이 계산된다:
Figure 112002019457495-pat00022
상기 수학식 12 내지 수학식 14에 의해, 다음의 관계를 만드는 것이 가능하다.
Figure 112002019457495-pat00023
즉, 'i2=i1'의 관계를 보이는 것이 가능하다.
다시 말하면, 입력 단자(T1)로부터 흐르는 전류(i1)는 연산 증폭기(A2)의 출 력 단자 쪽으로 흐를 수 있는 전류(i2)와 정합되게 한다. 따라서, 입력 단자(T1)로 흐르는 전류 대부분이 실질적으로 연산 증폭기(A)에 의해 흡수되는 방식으로 피드-포워드(feed-forward) 전류 제어를 수행하는 것이 가능하다. 이는 원하지 않는 전류가 연산 증폭기(A1)로 흐르는 것을 방지한다; 그러므로, 연산 증폭기(A1)를 사용하여 고정확도의 볼륨 레벨 제어를 수행하는 것이 가능하다.
다음으로, 도 9에 도시된 LSI 회로(B2)의 배선 저항 소거 기능을 설명한다. 상술된 저항 래더 회로(R1)는 특히 볼륨 레벨 제어에 사용되는 분압 출력(s)을 제공하는 것으로 가정한다. 도 8의 설명으로부터 저항 래더 회로(R1)의 각 단의 출력 단자(t1-t12)와 단자 OUT 사이에 비교적 긴 배선들이 결선되어야 하는 것으로 이해될 수 있다. 이는 무시할 수 없는 배선 저항(Rm)을 발생시킨다.
다음으로, 분압 출력(s)을 제공하는 저항 래더 회로(R1)(도 6 참조)에서의 배선 저항(Rm)의 영향에 대해 설명한다. 여기서, 도 10a에 도시된 바와 같이 저항 래더 회로(R1)의 제1 단의 출력 단자(t1)가 전류 흡수 제어용 저항(R2')을 통해 연산 증폭기(A2)의 출력 단자에 연결되는 해결법을 제공하는 것이 가능하다. 그러나, 이 해결법은 배선 저항(Rm)으로 인하여 인접한 출력 단자(즉, t1-t2, t2-t3, t3-t4, …) 사이에 전위차가 발생된다는 문제점을 일으킬 수 있다. 전위차는 연산 증폭기(A1)의 이득에 악영향을 줄 수 있다. 배선 저항(Rm)이 비교적 클 때, 전자 볼륨 회로는 '원하는' 최소 이득(예를 들면, -143dB)으로 이득을 정확하게 제한시킬 수 없다.
제2 실시예는 도 10b에 도시된 바와 같이 저항 래더 회로(R2)를 재구성함으 로써 특징을 이루고, 여기서 저항 래더 회로(R2)는 전류 제어 기능 뿐만 아니라 배선 저항 소거 기능을 제공할 수 있다. 즉, 분압 출력(s)을 제공할 수 있는 저항 래더 회로(R1)의 출력 단자(t1, t2, t3, …)는 각각 다른 소거 저항(Ry)으로 이어지는 소거 저항(Rx)과 연결된다. 이 저항들(Rx, Ry)은 충분히 각 출력 단자(t1, t2, t3, …)에 대해 동일한 전위를 제공하도록 설정된다. 도 10b의 회로는 도 10a의 회로에 비하여, 저항 4R 및 12R로 구성된 각 병렬 회로가 저항 3R로 대치되는 방식으로 등가 회로를 사용하여 부분적으로 변경된다.
도 10b의 회로에 대한 상세한 설명은 n=4인 조건 하에서 설명한다. 연산 증폭기(A2)의 전류 제어(또는 흡수) 기능으로 인해, 입력 단자(T1)로부터 입력되는 전류(i1)는 연산 증폭기(A2)의 출력 단자로 흐르는 전류(i2)와 정합되게 하며, 여기서 i1=i2이다. 각 출력 단자(t1, t2, t3, …)가 동일한 전위로 설정되면, 인접한 단자(즉, t1-t2, t2-t3, t3-t4, …) 사이에 성립되는 배선 저항(Rm)을 통해 전류가 흐르지 않는다. 따라서, 출력 단자(t1, t2, t3, …)를 통해 흐르는 단자 전류(ia1, ia2, ia3, …)가 소거 저항(Rx)을 통해 직접 흐르고, 이는 저항 래더 회로(R1)의 각 단에 대해 출력 단자(t1, t2, t3, …)에 연결된다.
제2 단에 대해, 직렬 저항 6R 및 9R(즉, 전체적으로 직렬 저항 '9R')은 제1 단에서 연결점(A)으로부터 유도된다. 제3 단에 대해, 직렬 저항 6R 및 3R(즉, 전체적으로 직렬 저항 '9R')은 제2 단에서 연결점(B)으로부터 유도된다. 유사하게, 제4 단에서(도시되지 않음)의 직렬 저항 '9R'은 제3 단에서 연결점(E)으로부터 유도된다. 즉, 다음 단들은 각각 선행하는 단으로부터 유도되는 직렬 저항 '9R'을 포함한다. 션트(shunt) 전류(ib1, ib2, ib3, …)는 저항 래더 회로(R1)의 각 단에서 직렬 저항 '9R'을 통해 흐르게 되고, 이들은 저항 래더 회로(R2)에서 소거 저항(Ry)을 통해 흐르는 전류와 동일하다. 단자 전류와 션트 전류 사이의 비 즉, ia1/ib1, ia2/ib2, ia3/ib3, …은 모두 '3'이다. 일반적으로, 단자 전류와 션트 전류 사이의 비는 'n-1'로 표현된다(여기서, 'n'은 분할 지수를 나타냄).
예를 들어, 저항 래더 회로의 제1 및 제2 단에 대해, 다음 식들이 성립된다.
(a) ia1=3×ib1
(b) 4R×ia1=9R×ib1+4R×ia2
(c) Rx×ia1=Rx×ia2+Ry×ib1
식 (a) 및 식 (b)로부터, 다음의 식을 만드는 것이 가능하다.
(d) ia1=4×ia2
따라서, 식 (a), 식 (c), 및 식 (d)를 기초로 다음 수학식을 만드는 것이 가능하다.
Figure 112002019457495-pat00024
도 10b의 회로 중 좌우측 부분 간을 비교함으로써, 저항 래더 회로(R2)가 출력 단자(t1-t12) 및 단자 OUT에 대해 저항 래더 회로(R1)에 비하여 대칭인 회로 구성을 갖는 것으로 확인된다. 이러한 대칭으로 인하여, 각 출력 단자(t1-t12)와 단자 OUT에 대해 동일한 전위를 제공하는 것이 가능하다; 그러므로, 그 값에 관계없 이 배선 저항(Rm)의 영향을 소거하는 것이 가능하다.
상술된 대칭으로 인해, 예를 들어 전체 저항 'R2e'을 구현하는 저항 래더 회로(R2)에 대한 회로 상수 및 매개 변수들을 용이하게 결정할 수 있다. 즉, n=4인 도 10b의 회로의 경우, 소자 저항(R)은 다음과 같이 결정된다:
Figure 112002019457495-pat00025
R2e = 200Ω일 때, 기본 저항(R)은 다음과 같이 계산된다:
Figure 112002019457495-pat00026
따라서, 소거 저항 Rx 및 Ry는 다음과 같이 계산될 수 있다:
Rx=n×R=4×66.7Ω=266.7Ω
Ry=Rx×4/9=200×3=600Ω
도 3의 (a), (b), 도 4의 (a) 내지 (c), 도 5의 (a), (b), 및 도 6과 관련하여 상술된 바와 같이, 각 단에서 소거 저항(Rx)에 대한 다음 단들의 포괄적인 등가 저항은 다음과 같이 계산될 수 있다:
n×(n-1)×R=4×3×R2e/3=800Ω
마지막 단의 출력 단자(즉, 도 6에 도시된 제12 단의 단자 t12)에 대해서는 상기의 저항 분할 동작이 더 이상 요구되지 않는다. 도 12에 도시된 바와 같이, 저항(Rx, Ryo)은 제11 단에서 소거 저항(Rx)의 다른 단부와 연결되어 직렬로 삽입되고, 저항(Ryo)은 다음과 같이 계산된다:
Ryo=800Ω-266.7Ω=533.3Ω
요약하면, n=4인 도 10b의 회로의 경우, 전체 저항 R2e를 갖는 저항 래더 회로(R2)에 대해(여기서, 'Ryo' 및 '12R'은 도 12에 도시되어 있음) 다음의 식을 제공하는 것이 가능하다.
Figure 112002019457495-pat00027
Figure 112002019457495-pat00028
Figure 112002019457495-pat00029
도 11은 제2 실시예의 전자 볼륨 회로를 나타내는 LSI 회로의 전체 배치예를 도시한다. 도 12는 제2 실시예에 따라 직렬로 연결된 저항 래더 회로(R1, R2)의 전체 구성예를 도시한다. 여기서, 저항 래더 회로(R1)의 구성은 제1 실시예의 설계에서 사용된 것과 동일한 조건 하에서 설계된다.
다음으로, 도 12를 참조하여 제2 실시예의 전자 볼륨 회로에 대한 전체 동작을 간략히 설명한다. 즉, 단자 IN에 입력되는 입력 신호 전압(Vi)은 제1 증폭기(또는 감쇠기)(A1)의 동작 하에서 저항 래더 회로(R1)의 소정의 탭으로부터 추출된 분압 출력(s)과 실질적으로 정합되는 진폭을 갖는 전압(Vout)으로 변환되므로, 전압(Vout)이 단자 OUT으로 출력된다. 도 12에서, 저항 4R은 단자 IN과 단자 OUT 사이에 놓이는 저항 래더 회로(R1)의 제2 내지 제11 단의 각각에 배치된다 (도 9 참조). 여기서, 한 단의 저항 4R은 다음 단에서의 저항 12R과 병렬로 연결된다. 각 단에서 저항 4R의 양 단부로부터 관찰되는 등가 저항은 3R이 되고, 이는 직렬 회로의 원래 저항이 된다. 여기서, 저항값들은 단의 수가 증가됨에 따라 더 증가되는 방식으로 조정된다. 따라서, '희망하는' 분압 출력에 높은 분해능을 제공하는 것이 가능하다.
제2 저항 래더 회로(R2)는 저항 래더 회로(R1)에 흐르는 전류를 흡수하도록 동작하는 제2 증폭기(A2)를 제어하도록 도입되고, 제2 저항 래더 회로(R2)는 저항 래더 회로(R1)와 대칭으로 구성된다. 이는 저항 래더 회로(R1)의 출력 단자(t1 내지 t12) 모두에 대해 동일한 전위를 제공한다; 따라서, 출력 단자(t1 내지 t12) 내에서 인접한 출력 단자들 사이에 형성되는 배선 저항(Rm)으로 인한 원하지 않는 영향을 제거하는 것이 가능하다. 즉, 제2 실시예는 분압 출력의 추출에서 사용되는 저항 래더 회로(R1)와, 전류 제어에서 사용되는 저항 래더 회로(R2)를 도입한다. 따라서, 볼륨을 섬세하게 조정하면서 높은 분해능을 갖는 전자 볼륨 회로를 제공하는 것이 가능하다.
지금까지 설명된 바와 같이, 본 발명은 후술되는 다양한 효과 및 기술적 특성을 제공한다.
(1) 본 발명의 볼륨 회로는 분압 출력(Vs)이 스위치 회로(SW)에 의해 저항 래더 회로(R1)의 소정의 탭으로부터 추출되도록 설계된다. 저항 래더 회로(R1)는 복수 단의 직렬 저항들로 구성되고, 복수의 기본 저항이 단자 IN과 단자 OUT 사이에 직렬 및 병렬로 연결된다. 각 단은 기본 저항 'R'보다 'n'배 더 큰 직렬 저항 과 병렬로 연결되어, 다음 단들의 포괄적인 전체 저항은 기본 저항 'R'보다 '(n-1)×n'배 더 크게 증가된다.
(2) 한 단에서 저항 'nR'에 대한 총 등가 저항은 기본 저항 'R'보다 '(n-1)'배 더 커진다. 그러므로, 저항 래더 회로의 제2 단은 원래 전체 저항 '(n-1)R'보다 'n'배 더 큰 직렬 저항 'n(n-1)R' 사이에 탭들을 배치한다. 따라서, 제1 단보다 'n'배 더 크고 정확도가 매우 높은 '희망' 분압 출력을 제공할 수 있다. 또한, 제3 단은 제2 단보다 'n'배 더 크고 정확도(또는 분해능)가 매우 높도록 탭들을 배치한다. 즉, 본 발명은 저항 래더 회로의 단의 수가 증가됨에 따라 분압 출력을 제공할 때(또는 소정의 탭을 선택할 때) 지수적으로 정확도(또는 분해능)를 증가시킬 수 있다.
(3) 본 발명의 볼륨 회로는 저항 래더 회로와 증폭기의 조합을 도입할 수 있고, 특히 저항 래더 회로(R1)는 분압 출력을 제공하는 데 사용되고, 다른 저항 래더 회로(R2)는 저항 래더 회로(R1)에 흐르는 전류를 제어하는 데 사용된다. 저항 래더 회로(R1)는 단자 IN과 단자 OUT 사이에 복수 단의 직렬 저항들을 구비하고, 한 단은 '공통' 단자 OUT과 연결되어 다음 단과 병렬로 부분적으로 연결된다. 저항 래더 회로(R1)로부터 추출된 분압(Vs)은 제1 증폭기(A1)에 입력되며, 제1 증폭기의 출력 단자는 단자 OUT에 연결된다. 제2 증폭기(A2)의 입력 단자 'q'는 단자 OUT에 연결된다. 또한, 저항 래더 회로(R2)는 제2 증폭기(A2)의 출력 단자 'r'과 단자 OUT 사이에 삽입된다.
(4) 제2 증폭기(A2)와 저항 래더 회로(R2)를 제공함으로 인해, 단자 IN으로 부터 저항 래더 회로(R1)로 흐르는 전류는 제2 증폭기(A2)의 출력 단자에 의해 흡수된다. 또한, 저항 래더 회로(R2)는 저항 래더 회로(R1)의 출력 단자(t1-t12)가 모두 동일한 전위로 설정되는 방식으로 전류 제어를 수행하여, 전류가 출력 단자(t1-t12)를 함께 상호연결시키는 배선들 사이에 흐르는 것을 방지한다. 따라서, 인접한 출력 단자 사이에 나타나는 배선 저항(Rm)으로 인한 원하지 않는 영향을 제거하는 것이 가능하다.
본 발명은 그 사상 및 기본적인 특징에서 벗어나지 않고도 여러 가지 형태로 구현될 수 있으므로, 본 실시예는 제한적인 것이 아니라 설명적인 것으로, 본 발명의 범위는 상술된 기재보다는 첨부된 특허청구범위에 의해 정의되고, 청구항의 경계 및 한계 내에 드는 모든 변화, 또는 이러한 경계 및 한계에 대해 동일한 것은 본 특허청구범위에 의해 포함되는 것으로 의도된다.

Claims (28)

  1. 볼륨 회로(volume circuit)에 있어서,
    입력 단자와 출력 단자 사이에 복수 단(段)의 저항열(抵抗列)을 구비하는 저항 래더 회로(resistive ladder circuit)- 각 단의 저항열은 기본 저항값 R의 2 이상의 정수배의 저항값을 가지며, 최초단의 저항열의 일부의 저항값은 기본 저항값 R의 n배(n은 2 이상의 정수)이고, 해당 최초단의 저항열의 일부에는 총 n(n-1)R의 저항값을 갖는 후속하는 복수 단의 저항열이 병렬로 접속되어 있으며, 최초단 및 최종단 이외의 각 단의 저항열의 일부의 저항값은 기본 저항값 R의 상기 n배이고, 해당 각 단의 저항의 상기 일부에는, 상기 n(n-1)R의 저항값을 갖는 다음 단의 저항열의 일부가 병렬로 접속되어 있음 -; 및
    상기 저항 래더 회로로부터 희망하는 분압 출력(fractional voltage output)을 추출하는 스위치 회로
    를 포함하는 볼륨 회로.
  2. 제1항에 있어서,
    다음 단과 병렬로 연결되지 않은 최초단 이외의 각 단의 소정의 저항 부분을 따라 탭(tap)들이 배열되어, 상기 스위치 회로가 상기 희망하는 분압 출력을 제공하도록 상기 저항 래더 회로의 최초단 이외의 각 단에 대해 상기 탭들 중 하나를 선택하는 볼륨 회로.
  3. 제1항에 있어서,
    상기 저항 래더 회로의 각 단의 저항열은 상기 출력 단자에 공통으로 접속되어 있는 볼륨 회로.
  4. 제2항에 있어서,
    상기 저항 래더 회로의 각 단의 저항열은 상기 출력 단자에 공통으로 접속되어 있는 볼륨 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 저항 래더 회로는 복수의 기본 저항 R을 배열하여 구성되는 볼륨 회로.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 스위치 회로에 의해 상기 저항 래더 회로로부터 추출된 상기 분압 출력을 증폭하는 증폭기
    를 더 포함하는 볼륨 회로.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 청구항 1 내지 4항 중 어느 한 항에 있어서,
    상기 저항 래더 회로와 상기 스위치 회로가 증폭기와 동시에 동일 반도체 기판 상에 형성되는 것을 특징으로 하는 볼륨 회로.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 볼륨 회로에 있어서,
    입력 단자와 출력 단자 사이에 복수 단의 저항열을 구비하는 제1 저항 래더 회로- 최종단 이외의 각 단의 저항의 일부에는 다음 단의 저항열이 병렬로 접속되어 있어, 그 결과, 희망하는 분압 출력이 해당 제1 저항 래더 회로로부터 추출됨 -;
    상기 제1 저항 래더 회로로부터 추출된 상기 분압 출력을 증폭하는 제1 증폭기- 상기 제1 증폭기의 출력 단자는 상기 제1 저항 래더 회로의 출력측에 접속됨 -;
    상기 제1 저항 래더 회로의 최초단의 저항열의 입력측의 소정 점에 접속된 제1 입력 단자와 상기 제1 저항 래더 회로의 최초단의 저항열의 출력측의 소정 점에 접속된 제2 입력 단자를 구비한 제2 증폭기; 및
    상기 제1 저항 래더 회로의 출력측과 상기 제2 증폭기의 출력 단자 사이에 복수 단의 저항열을 구비하고, 최종단 이외의 각 단의 저항열의 적어도 일부에는 다음 단의 저항열이 병렬로 접속된 제2 저항 래더 회로
    를 포함하는 볼륨 회로.
  18. 제17항에 있어서,
    상기 제2 저항 래더 회로를 구비한 각 단의 저항열은 상기 제1 저항 래더 회로의 각 단의 저항열의 출력측에 각각 접속되어 있고, 또한, 상기 제1 저항 래더 회로의 출력 단자에 공통으로 접속된 볼륨 회로.
  19. 제17항에 있어서, 상기 제1 저항 래더 회로에서,
    최초단의 저항열의 일부의 저항값은 기본 저항값(R)의 n배(n은 2 이상의 정수)이고, 해당 최초단의 저항열의 일부에는 총 n(n-1)R의 저항값을 갖는 후속하는 복수 단의 저항열이 병렬로 접속되어 있으며,
    최초단 및 최종단 이외의 각 단의 저항열의 일부의 저항값은 기본 저항값(R)의 상기 n배이고, 해당 각 단의 저항의 상기 일부에는 상기 n(n-1)R의 저항값을 갖는 다음 단의 저항열의 일부가 병렬로 접속된 볼륨 회로.
  20. 제18항에 있어서, 상기 제1 저항 래더 회로에서,
    최초단의 저항열의 일부의 저항값은 기본 저항값(R)의 n배(n은 2 이상의 정수)이고, 해당 최초단의 저항열의 일부에는 총 n(n-1)R의 저항값을 갖는 후속하는 복수 단의 저항열이 병렬로 접속되어 있으며,
    최초단 및 최종단 이외의 각 단의 저항열의 일부의 저항값은 기본 저항값(R)의 상기 n배이고, 해당 각 단의 저항의 상기 일부에는 상기 n(n-1)R의 저항값을 갖는 다음 단의 저항열의 일부가 병렬로 접속된 볼륨 회로.
  21. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 저항 래더 회로들 및 상기 증폭기들은 모두 동일한 반도체 기판 상에 형성되는 볼륨 회로.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 제17항에 있어서,
    상기 제2 증폭기의 상기 제1 입력 단자는 반전(inverting) 단자이고, 상기 제2 입력 단자는 비반전(noninverting) 단자인 볼륨 회로.
  26. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 저항 래더 회로에서,
    상기 최초단 및 최종단이 아닌 각 단의 저항열의 다른 일부의 저항값은 기본 저항값(R)의 상기 n배이고, 해당 각 단의 저항열의 상기 다른 일부에는 총 n(n-1)R의 저항값을 갖는 후속하는 1개 또는 복수 단의 저항열이 병렬로 접속된 볼륨 회로.
  27. 제18항에 있어서,
    상기 제1 저항 래더 회로는 상기 제2 저항 래더 회로와 상기 제1 저항 래더 회로의 출력 단자에 관하여 실질적으로 대칭적으로 구성된 볼륨 회로.
  28. 제17항 내지 제20항 중 어느 한 항에 있어서, 상기 제1 저항 래더 회로에서,
    상기 최초단 및 최종단이 아닌 각 단의 저항열의 다른 일부의 저항값은 기본 저항값(R)의 상기 n배이고, 해당 각 단의 저항열의 상기 다른 일부에는 총 n(n-1)R의 저항값을 갖는 후속하는 1개 또는 복수 단의 저항열이 병렬로 접속된 볼륨 회로.
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