JPH1168488A - 可変増幅利得回路および可変減衰利得回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体基板上で抵抗を構成する可変利得回路
において、最小抵抗に対する総抵抗の大きさを従来より
小さくし、回路の小型化を図る。 【解決手段】 演算増幅器１、第１の抵抗群を構成する
抵抗Ｒ1〜Ｒn+1、第２の抵抗群を構成する抵抗Ｒx1〜Ｒ
xm、スイッチＳＷ1〜ＳＷnおよび制御手段を構成しスイ
ッチＳＷ1〜ＳＷnを制御する制御回路２等からなる。な
お、制御回路２はスイッチＳＷ1〜ＳＷnのうち常に１つ
だけオンとなるように制御するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】本発明は、可変増幅利得回路および
可変減衰利得回路に関する。

【０００２】

【従来の技術】従来、オーディオ、テレビ、通信機器等
に用いられるアナログ音声信号のボリューム調整装置と
して、図８１に示すような可変増幅利得回路や可変減衰
利得回路が採用されている。

【０００３】同図において、Ｒ1〜Ｒn+1は抵抗、１０１
は演算増幅器、Ｓｗ1〜Ｓｗnは制御回路１０２により制
御されるトランジスタスイッチである。

【０００４】簡単に説明すると、トランジスタスイッチ
Ｓｗiがオンしている場合、演算増幅器１０１の反転入
力端子へは電流が流れないため、端子ｉは反転入力端子
と同電位となり図８２と等価な回路となる。なお、この
ときスイッチＳｗiのオン抵抗は利得と無関係となる。

【０００５】図８２のｒiとｒfはそれぞれ、ｒi＝Ｒ1＋
Ｒ2＋・・＋Ｒi、ｒf＝Ｒi+1＋・・＋Ｒn＋Ｒn+1、とな
るので、このときの入力電圧Ｖinに対する出力電圧Ｖou
tの利得Ｇi（ｄＢ）は、

【０００６】

【数１】

【０００７】で求まる。

【０００８】式（１）からＲ1〜Ｒn+1は、それぞれのス
イッチがオンすることで得ようとする増幅利得または減
衰利得によって決定される。

【０００９】なお、このような回路は小型化を図るため
半導体素子を用いて製造されている場合が多い。

【００１０】

【発明が解決しようとする課題】上記のものは、大きな
増幅利得、または大きな減衰利得を得ようとする場合や
利得ステップを小さくしようとする場合、最小抵抗に対
して総抵抗が膨大な大きさになってしまう。

【００１１】特に、半導体素子を用いて上記回路を構成
する場合、半導体製造上の抵抗素子の微細化能力、精度
獲得能力により、最小抵抗の大きさに下限が存在するこ
とが多いので、最小抵抗が大きくなるのに伴い全体の抵
抗の面積が広くなり回路規模が大きくなってしまうとい
う問題を有していた。

【００１２】また、大きな増幅利得または大きな減衰利
得を得ようとすればするほど抵抗の面積が増加するの
で、回路規模の制限から大きな増幅利得または大きな減
衰利得が得られなかった。

【００１３】以下、図８１に示した従来の回路を用いた
場合、最小抵抗に対して総抵抗がどれ程のものになるか
を増幅に用いた場合と減衰に用いた場合に分けてそれぞ
れ説明する。まず、図８１に示した回路を可変増幅利得
回路として用いた場合を説明する。

【００１４】この回路は、スイッチ数や各スイッチがオ
ンすることで得ようとする増幅利得によって、抵抗列中
の最小抵抗がＲ1〜Ｒn+1のどの抵抗になるかは異なって
くる。

【００１５】例えば、一般に用いられるような負の同一
ステップａ（ｄＢ）で利得を可変とする場合、Ｒ1また
はＲ2が最小抵抗となることが多い。以下、この場合で
説明する。

【００１６】スイッチＳＷ1 、ＳＷ2がオンすることで
得られる電圧利得をそれぞれＧ1、Ｇ2とすると（Ｇ2＝
Ｇ1＋ａ）、

【００１７】

【数２】

【００１８】

【数３】

【００１９】と表すことができる。なお、Ｇ1がこの回
路における最大増幅利得になる。

【００２０】Ｒ1が最小抵抗となるとき、総抵抗Ｒallを
最小抵抗Ｒ1で表すと、

【００２１】

【数４】

【００２２】となる。なお、

【００２３】

【数５】

【００２４】が成り立つ場合、Ｒ1が最小抵抗となる。

【００２５】また、Ｒ2が最小抵抗となるとき、総抵抗
Ｒallを最小抵抗Ｒ2で表すと、

【００２６】

【数６】

【００２７】となる。なお、

【００２８】

【数７】

【００２９】が成り立つ場合、Ｒ2が最小抵抗となる。

【００３０】例えば、Ｇ1＝５０ｄＢ、Ｇ2＝４０ｄＢ
（利得ステップ−１０ｄＢ）の場合、式（５）が成り立
つのでＲ1が最小抵抗となり、式（４）からＲall＝３１
７．２×Ｒ1となるので、総抵抗としては最小抵抗の３
１７．２倍も必要となる。

【００３１】また、Ｇ1＝６０ｄＢ、Ｇ2＝５９ｄＢ（利
得ステップ−１ｄＢ）の場合、式（７）が成り立つので
Ｒ2が最小抵抗となり、式（６）からＲall＝８２１２．
９×Ｒ2となるので、総抵抗としては最小抵抗の８２１
２．９倍も必要となる。

【００３２】このように、最小抵抗に対する総抵抗は非
常に大きくなっていた。

【００３３】ただし、一般に増幅回路設計時には理想増
幅利得に対する利得余裕を許容するため、式（４）
（６）から得られるＲallに対し誤差を持つ。

【００３４】続いて、図８１に示した回路を可変減衰利
得回路として用いた場合を説明する。

【００３５】この場合も、スイッチ数や各スイッチがオ
ンすることで得ようとする減衰利得によって、抵抗列中
の最小抵抗がＲ1〜Ｒn+1のどの抵抗になるかは異なって
くる。

【００３６】例えば、一般に用いられるような負の同一
ステップａ（ｄＢ）で利得を可変とする場合、Ｒnまた
はＲn+1が最小抵抗となることが多い。以下、この場合
で説明する。

【００３７】スイッチＳＷn-1 、ＳＷnがオンすること
で得られる電圧利得をそれぞれＧn-1、Ｇnとすると（Ｇ
n＝Ｇn-1＋ａ）、

【００３８】

【数８】

【００３９】

【数９】

【００４０】と表すことができる。なお、Ｇnがこの回
路における最大減衰利得になる。

【００４１】Ｒn+1が最小抵抗となるとき、総抵抗Ｒall
を最小抵抗Ｒn+1で表すと、

【００４２】

【数１０】

【００４３】となる。なお、

【００４４】

【数１１】

【００４５】が成り立つ場合、Ｒn+1が最小抵抗とな
る。

【００４６】また、Ｒnが最小抵抗となるとき、総抵抗
Ｒallを最小抵抗Ｒnで表すと、

【００４７】

【数１２】

【００４８】となる。なお、

【００４９】

【数１３】

【００５０】が成り立つ場合、Ｒnが最小抵抗となる。

【００５１】例えば、Ｇn-1＝−４０ｄＢ、Ｇn＝−５０
ｄＢ（利得ステップ−１０ｄＢ）の場合、式（１１）が
成り立つのでＲn+1が最小抵抗となり、式（１０）から
Ｒall＝３１７．２×Ｒn+1となるので、総抵抗としては
最小抵抗の３１７．２倍も必要となる。

【００５２】また、Ｇn-1＝−５９ｄＢ、Ｇn＝−６０ｄ
Ｂ（利得ステップ−１ｄＢ）の場合、式（１３）が成り
立つのでＲnが最小抵抗となり、式（１２）からＲall＝
８２１２．９×Ｒnとなるので、総抵抗としては最小抵
抗の８２１２．９倍も必要となる。

【００５３】このように、最小抵抗に対する総抵抗は非
常に大きくなっていた。

【００５４】ただし、一般に増幅回路設計時には理想増
幅利得に対する利得余裕を許容するため、式（１０）
（１２）から得られるＲallに対し誤差を持つ。

【００５５】なお、上記それぞれの例では同一利得ステ
ップで利得が可変のものを取り上げたが、同一利得ステ
ップでない場合も上記のような構成では最小抵抗に対す
る総抵抗は非常に大きくなっていた。

【００５６】

【課題を解決するための手段】本発明は、演算増幅器
と、半導体基板上に設けられ、直列接続された複数の抵
抗よりなり、その一端が上記演算増幅器の出力側と接続
し、その他端が信号入力端子を構成するとともに、上記
複数の抵抗の接続点がそれぞれもしくはいずれかが上記
演算増幅器の反転入力端子と接続可能な第１の抵抗群
と、上記半導体基板上に設けられた複数の抵抗からな
り、その複数の抵抗のそれぞれの一端が上記信号入力端
子と接続し、その複数の抵抗のそれぞれの他端が上記第
１の抵抗群内のそれぞれ異なる上記接続点のいずれかと
それぞれ接続する第２の抵抗群と、上記第１の抵抗群内
の抵抗の接続点のうち上記演算増幅器の反転入力端子と
接続可能なものと上記反転入力端子との接続を制御する
ことにより上記演算増幅器の利得を制御する制御手段と
を備えているので、可変増幅利得回路において大きな利
得を得ようとする場合や利得ステップを小さくしようと
する場合でも、最小抵抗に対する総抵抗の大きさを小さ
くでき、回路面積を大幅に小型化できる。

【００５７】また、演算増幅器と、半導体基板上に設け
られ、直列接続された複数の抵抗よりなり、その一端が
上記演算増幅器の出力側と接続し、その他端が信号入力
端子を構成するとともに、上記複数の抵抗の接続点がそ
れぞれもしくはいずれかが上記演算増幅器の反転入力端
子と接続可能な第１の抵抗群と、上記半導体基板上に設
けられた複数の抵抗からなり、その複数の抵抗のそれぞ
れの一端が上記演算増幅器の出力側と接続し、その複数
の抵抗のそれぞれの他端が上記第１の抵抗群内のそれぞ
れ異なる上記接続点のいずれかとそれぞれ接続する第２
の抵抗群と、上記第１の抵抗群内の抵抗の接続点のうち
上記演算増幅器の反転入力端子と接続可能なものと上記
反転入力端子との接続を制御することにより上記演算増
幅器の利得を制御する制御手段とを備えているので、可
変減衰利得回路において大きな利得を得ようとする場合
や利得ステップを小さくしようとする場合でも、最小抵
抗に対する総抵抗の大きさを小さくでき、回路面積を大
幅に小型化できる。

【００５８】

【発明の実施の形態】本願の請求項１に係る発明は、演
算増幅器と、半導体基板上に設けられ、直列接続された
複数の抵抗よりなり、その一端が上記演算増幅器の出力
側と接続し、その他端が信号入力端子を構成するととも
に、上記複数の抵抗の接続点がそれぞれもしくはいずれ
かが上記演算増幅器の反転入力端子と接続可能な第１の
抵抗群と、上記半導体基板上に設けられた複数の抵抗か
らなり、その複数の抵抗のそれぞれの一端が上記信号入
力端子と接続し、その複数の抵抗のそれぞれの他端が上
記第１の抵抗群内のそれぞれ異なる上記接続点のいずれ
かとそれぞれ接続する第２の抵抗群と、上記第１の抵抗
群内の抵抗の接続点のうち上記演算増幅器の反転入力端
子と接続可能なものと上記反転入力端子との接続を制御
することにより上記演算増幅器の利得を制御する制御手
段とを備えている。

【００５９】本願の請求項２に係る発明は、演算増幅器
と、半導体基板上に設けられ、直列接続された複数の抵
抗よりなり、その一端が上記演算増幅器の出力側と接続
し、その他端が信号入力端子を構成するとともに、上記
複数の抵抗の接続点がそれぞれもしくはいずれかが上記
演算増幅器の反転入力端子と接続可能な第１の抵抗群
と、上記半導体基板上に設けられた複数の抵抗からな
り、その複数の抵抗のそれぞれの一端が上記演算増幅器
の出力側と接続し、その複数の抵抗のそれぞれの他端が
上記第１の抵抗群内のそれぞれ異なる上記接続点のいず
れかとそれぞれ接続する第２の抵抗群と、上記第１の抵
抗群内の抵抗の接続点のうち上記演算増幅器の反転入力
端子と接続可能なものと上記反転入力端子との接続を制
御することにより上記演算増幅器の利得を制御する制御
手段とを備えている。

【００６０】

【実施例】以下、本発明を図面に示す実施例に基づいて
説明する。

【００６１】まず、可変増幅利得回路の例から示す。

【００６２】図１は、可変増幅利得回路の一般例を示し
た回路図で、演算増幅器１、第１の抵抗群を構成する抵
抗Ｒ1〜Ｒn+1、第２の抵抗群を構成する抵抗Ｒx1〜Ｒx
m、スイッチＳＷ1〜ＳＷnおよび制御手段を構成しスイ
ッチＳＷ1〜ＳＷnを制御する制御回路２等からなる。な
お、制御回路２はスイッチＳＷ1〜ＳＷnのうち常に１つ
だけオンとなるように制御するものである。また、各抵
抗Ｒx1〜Ｒxmは、半導体基板上に形成し、Poly silicon
（ポリシリコン）やThin Film Resistor（薄膜抵抗）、
拡散抵抗などの抵抗素子を用いるのが一般的である。

【００６３】この例では、スイッチＳＷ1〜ＳＷnにより
各抵抗Ｒ1〜Ｒn+1間の接続点がすべて演算増幅器１反転
入力端子と接続可能となっている。

【００６４】図２も可変増幅利得回路の一般例を示した
回路図で、演算増幅器１、第１の抵抗群を構成する抵抗
Ｒ1〜Ｒn+1、第２の抵抗群を構成する抵抗Ｒx1〜Ｒxm、
スイッチＳＷ1〜ＳＷiおよび制御手段を構成しスイッチ
ＳＷ1〜ＳＷiを制御する制御回路２等からなる。この場
合も、制御回路２はスイッチＳＷ1〜ＳＷiのうち常に１
つだけオンとなるように制御するものである。この例で
は、第２の抵抗群の一部をスイッチが接続されていない
抵抗間の接続点に接続させている。

【００６５】以下、図１、２の具体例を説明する。

【００６６】まず、図１の例を説明する。

【００６７】説明を簡単にするために第１の抵抗群とし
て３個の抵抗を用い、スイッチを２個設けた場合の例を
図３を参照して具体的に説明する。

【００６８】本例では、第１の抵抗群として直列接続す
る抵抗Ｒ1、Ｒ2、Ｒ3を備え、抵抗Ｒ3の一端は演算増幅
器１の出力側と接続し、抵抗Ｒ1の一端は信号入力端子
Ｖinと接続し、第２の抵抗群として一端が信号入力端子
Ｖinと接続し他端が抵抗Ｒ2とＲ3の接続点と接続する抵
抗Ｒx1を備え、抵抗Ｒ1とＲ2の接続点およびＲ2とＲ3の
接続点と演算増幅器１の反転入力端子との間にスイッチ
ＳＷ1、ＳＷ2を備えてある。なお、図１と同一番号のも
のは同一のものとする。

【００６９】このような構成で、例えばスイッチＳＷ1
のオンにより２５ｄＢ、スイッチＳＷ2のオンにより２
０ｄＢの理想増幅利得を得ようとする場合、抵抗Ｒ1、
Ｒ2、Ｒ3およびＲx1の抵抗比を例えば図４（ａ）（ｂ）
に示したように設定すればよい。なお、同図において、
各抵抗比はそれぞれの場合で最小抵抗を１としたときの
比を示している。ただし、決定された各抵抗の比から得
られる増幅利得は理想増幅利得に対し利得余裕をもつの
が一般的であり、この例および後述する例においては、
理想増幅利得に対して決定された増幅利得は±０．２ｄ
Ｂの利得余裕を許容するものとする。

【００７０】この場合の比較例として、上述した従来例
で同じ理想増幅利得を得る場合の回路構成を図５に示し
た。この場合、上述した式（５）が成り立ち、抵抗Ｒ２
が最小抵抗となり、各抵抗値は図６に示すようになる。
この場合も、図４と同様に各抵抗比は最小抵抗を１とし
たときの比で示している。

【００７１】図４、図６の総抵抗を比較してみれば明ら
かなように、従来構成においては必要であった総抵抗は
最小抵抗の約２６．５倍であったのに対して、本実施例
では必要な総抵抗は最小抵抗の約１１．９倍や１０．８
倍にできる。よって、抵抗の占める回路面積を大幅に小
型化できる。また、従来と同じ面積を抵抗として用いる
場合、より大きな増幅利得を得ることが可能となる。

【００７２】また、図３の構成で、例えばスイッチＳＷ
1のオンにより６０ｄＢ、スイッチＳＷ2のオンにより４
０ｄＢの理想増幅利得を得ようとする場合、抵抗Ｒ1、
Ｒ2、Ｒ3およびＲx1の抵抗比を例えば図７（ａ）（ｂ）
に示したように設定すればよい。なお、同図において
も、各抵抗比はそれぞれの場合で最小抵抗を１としたと
きの比を示している。

【００７３】上述した図５を採用して上記と同じ理想増
幅利得を得ようとする場合、上述した式（７）が成り立
ち、抵抗Ｒ１が最小抵抗となり、各抵抗値は図８に示す
ようになる。この場合も、図４と同様に各抵抗比は最小
抵抗を１としたときの比で示している。

【００７４】図７、図８の総抵抗を比較してみれば明ら
かなように、従来構成においては必要であった総抵抗は
最小抵抗の１００１倍であったのに対して、この例では
必要な総抵抗は最小抵抗の約１３１．３倍や１４７．６
倍にできる。よって、回路面積を大幅に小型化できる。
また、従来と同じ面積を抵抗として用いる場合、より大
きな増幅利得を得ることが可能となる。

【００７５】次に、第１の抵抗群として４個の抵抗を用
い、スイッチを３個設けた場合の例を図９、１０を参照
して具体的に説明する。

【００７６】図９、１０においては、第１の抵抗群とし
て直列接続する抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4を備え、抵抗Ｒ
4の一端は演算増幅器１の出力側と接続し、抵抗Ｒ1の一
端は信号入力端子Ｖinと接続してある。

【００７７】図９では第２の抵抗群として一端が信号入
力端子Ｖinと接続し他端が抵抗Ｒ3とＲ4の接続点と接続
する抵抗Ｒx1を備え、抵抗Ｒ1とＲ2の接続点、抵抗Ｒ2
とＲ3の接続点および抵抗Ｒ3とＲ4の接続点と演算増幅
器１の反転入力端子との間にスイッチＳＷ1、ＳＷ2、Ｓ
Ｗ3 を備えてある。

【００７８】図１０では、第２の抵抗群として一端が信
号入力端子Ｖinと接続し他端が抵抗Ｒ2とＲ3の接続点と
接続する抵抗Ｒx1を備え、抵抗Ｒ1とＲ2の接続点、抵抗
Ｒ2とＲ3の接続点および抵抗Ｒ3とＲ4の接続点と演算増
幅器１の反転入力端子との間にスイッチＳＷ1、ＳＷ2、
ＳＷ3 を備えてある。なお、図９、１０において、図１
と同一番号のものは同一のものとする。

【００７９】このような構成で、例えばスイッチＳＷ1
のオンにより４０ｄＢ、スイッチＳＷ2のオンにより３
５ｄＢ、スイッチＳＷ3のオンにより３０ｄＢの理想増
幅利得を得ようとする場合、抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4
およびＲx1の抵抗比を例えば図１１（ａ）（ｂ）に示し
たように設定すればよい。なお、図１１（ａ）は図９の
構成を採用した場合の例で、図１１（ｂ）は図１０の構
成を採用した場合の例である。同図においても、各抵抗
比はそれぞれの場合で最小抵抗を１としたときの比を示
している。

【００８０】なお、従来の場合図１２で示すような構成
となり、上記と同じ理想増幅利得を得ようとする場合、
上述した式（５）が成り立ち、抵抗Ｒ２が最小抵抗とな
り、各抵抗値は図１３に示すようになる。この場合も、
図４と同様に各抵抗比は最小抵抗を１としたときの比で
示している。

【００８１】また、図９、１０の構成で、例えばスイッ
チＳＷ1のオンにより４０ｄＢ、スイッチＳＷ2のオンに
より２０ｄＢ、スイッチＳＷ3のオンにより０ｄＢの理
想増幅利得を得ようとする場合、抵抗Ｒ1、Ｒ2、Ｒ3お
よびＲx1の抵抗比を例えば図１４（ａ）（ｂ）に示した
ように設定すればよい。なお、同図においても、各抵抗
比はそれぞれの場合で最小抵抗を１としたときの比を示
している。

【００８２】上述した図１２を採用して上記と同じ理想
増幅利得を得ようとする場合、上述した式（７）が成り
立ち、抵抗Ｒ１が最小抵抗となり、各抵抗値は図１５に
示すようになる。この場合も、各抵抗比は最小抵抗を１
としたときの比で示している。

【００８３】次に、第１の抵抗群として７個の抵抗を用
い、スイッチを６個設けた場合の例を図１６を参照して
さらに具体的に、特に各抵抗の比の決定の仕方を含めて
詳細に説明する。

【００８４】同図において、第１の抵抗群として直列接
続する抵抗Ｒ1〜Ｒ7を備え、抵抗Ｒ7の一端は演算増幅
器１の出力側と接続し、抵抗Ｒ1の一端は信号入力端子
Ｖinと接続してある。そして、第２の抵抗群として一端
が信号入力端子Ｖinと接続し他端が抵抗Ｒ4とＲ5の接続
点と接続する抵抗Ｒx1および一端が信号入力端子Ｖinと
接続し他端が抵抗Ｒ2とＲ3の接続点と接続する抵抗Ｒx2
を備え、抵抗Ｒ1〜Ｒ7のそれぞれの接続点と演算増幅器
１の反転入力端子との間にスイッチＳＷ1〜ＳＷ6を備え
てある。なお、図１と同一番号のものは同一のものとす
る。

【００８５】このような構成で、例えばスイッチＳＷ1
〜ＳＷ6を順番にオンすることにより得られる理想増幅
利得を５０ｄＢ、４０ｄＢ、３０ｄＢ、２０ｄＢ、１０
ｄＢ、０ｄＢとする。

【００８６】スイッチＳＷ4、ＳＷ5またはＳＷ6がオン
するとき、図１６の回路は図１７と等価な回路になる。
同様に、スイッチＳＷ2またはＳＷ3がオンするとき図１
６の回路は図１８と等価な回路となる。同様にスイッチ
ＳＷ1がオンするとき図１６の回路は図１９と等価な回
路となる。

【００８７】例えば、スイッチＳＷ6がオンするとき、
図１７における抵抗ｒ2は図１６の抵抗Ｒ7、図１７の抵
抗ｒ1は図１６の抵抗Ｒ1〜Ｒ6、Ｒx1、Ｒx2の合成抵抗
が相当する。同様に、例えばスイッチＳＷ3がオンする
とき、図１８における抵抗ｒ3は（Ｒ5＋Ｒ6＋Ｒ7）、抵
抗ｒ2はＲ4、抵抗ｒx1はＲx1、抵抗ｒ1はＲ1、Ｒ2、Ｒ
3、Ｒx2の合成抵抗がそれぞれ相当する。

【００８８】図１７の利得は、

【００８９】

【数１４】

【００９０】で表され、また図１８の利得は

【００９１】

【数１５】

【００９２】で表される。また、図１９の利得は、

【００９３】

【数１６】

【００９４】で表される。

【００９５】式（１４）〜（１６）およびそれぞれのス
イッチがオンすることで得ようとする理想増幅利得、さ
らに理想増幅利得に対して許容できる利得余裕から抵抗
Ｒ１〜Ｒ７、Ｒx1、Ｒx2の比、および最小抵抗がどの抵
抗になるかが決定される。ただし、抵抗Ｒ1〜Ｒ7、Ｒx
1、Ｒx2のうちいくつかは予め任意の値に決定しておく
ことが必要となる。例えば、Ｒ7、（Ｒ1＋Ｒ2）、（Ｒ3
＋Ｒ4）を予め決定しておくことで抵抗Ｒ1〜Ｒ7、Ｒx
1、Ｒx2の比がそれぞれ決定され、その決定された抵抗
比によって、理想増幅利得にいくらかの利得余裕をもつ
増幅利得が決まる。このようにして決定した各抵抗比の
一例を図２０に示す。なお、同図において、各抵抗比は
それぞれの場合で最小抵抗を１としたときの比を示して
いる。

【００９６】なお、従来の場合図２１で示すような構成
となり、上記と同じ理想増幅利得を得ようとする場合、
上述した式（５）が成り立ち、抵抗Ｒ１が最小抵抗とな
り、各抵抗値は図２２に示すようになる。この場合も、
各抵抗比は最小抵抗を１としたときの比で示している。

【００９７】このように、従来の方法で必要な総抵抗は
最小抵抗の約３１３倍であるのに対して、必要な総抵抗
は最小抵抗の約３１倍ですむ。

【００９８】次に、図２３に示すように、第１の抵抗群
として８個の抵抗Ｒ1〜Ｒ8および第２の抵抗群として２
つの抵抗Ｒx1、Ｒx2を用い、７個のスイッチＳＷ1〜Ｓ
Ｗ7を設けた場合の例を説明する。なお、図１と同一番
号のものは同一のものとする。

【００９９】このような構成で、例えばスイッチＳＷ1
〜ＳＷ7を順番にオンすることにより得られる理想増幅
利得を３０ｄＢ、２５ｄＢ、２０ｄＢ、１５ｄＢ、１０
ｄＢ、５ｄＢ、０ｄＢとすると、抵抗Ｒ1〜Ｒ8、Ｒx1、
Ｒx2の抵抗比を例えば図２４に示したように設定すれば
よい。

【０１００】なお、従来の場合図２５で示すような構成
となり、上記と同じ理想増幅利得を得ようとする場合、
上述した式（７）が成り立ち、抵抗Ｒ２が最小抵抗とな
り、各抵抗値は図２６に示すようになる。この場合も、
各抵抗比は最小抵抗を１としたときの比で示している。

【０１０１】次に、図２７、２８に示すように、第１の
抵抗群として５個の抵抗Ｒ1〜Ｒ5および第２の抵抗群と
して１つの抵抗Ｒx1を用い、４個のスイッチＳＷ1〜Ｓ
Ｗ4を設けた場合の例を説明する。なお、図１と同一番
号のものは同一のものとする。

【０１０２】このような構成で、例えばスイッチＳＷ1
〜ＳＷ4を順番にオンすることにより得られる理想増幅
利得を４０ｄＢ、２５ｄＢ、２０ｄＢ、０ｄＢとする
と、抵抗Ｒ1〜Ｒ5、Ｒx1の抵抗比を例えば図２９（ａ）
（ｂ）に示したように設定すればよい。なお、図２９
（ａ）（ｂ）はそれぞれ図２７、２８に対応したもので
ある。

【０１０３】なお、従来の場合図３０に示すような構成
となり、上記と同じ理想増幅利得を得ようとする場合、
各抵抗値は図３１に示すようになる。この場合も、各抵
抗比は最小抵抗を１としたときの比で示している。

【０１０４】また、図３２、３３に示すような構成で、
例えばスイッチＳＷ1〜ＳＷ4を順番にオンすることによ
り得られる理想増幅利得を３２ｄＢ、２６ｄＢ、２２ｄ
Ｂ、２０ｄＢとすると、それぞれの抵抗比を例えば図３
４（ａ）（ｂ）に示したように設定すればよい。なお、
図３４（ａ）（ｂ）はそれぞれ図３２、３３に対応した
ものである。また、図３３は上述した図２の具体例であ
り、第２の抵抗群を構成する抵抗の一端は、スイッチと
接続していない抵抗間の接続点に接続してある。

【０１０５】従来の場合図３５に示すような構成とな
り、上記と同じ理想増幅利得を得ようとする場合、各抵
抗値は図３６に示すようになる。この場合も、各抵抗比
は最小抵抗を１としたときの比で示している。

【０１０６】また、図３７に示すような構成で、例えば
スイッチＳＷ1〜ＳＷ8を順番にオンすることにより得ら
れる理想増幅利得を７０ｄＢ、６０ｄＢ、５０ｄＢ、４
０ｄＢ、３０ｄＢ、２０ｄＢ、１０ｄＢ、０ｄＢとする
と、それぞれの抵抗比を例えば図３８に示したように設
定すればよい。

【０１０７】なお、従来の場合図３９に示すような構成
となり、上記と同じ理想増幅利得を得ようとする場合、
各抵抗値は図４０に示すようになる。この場合も、各抵
抗比は最小抵抗を１としたときの比で示している。

【０１０８】このように、従来と比べて最小抵抗に対す
る総抵抗の大きさを小さくできるので、最小抵抗の大き
さに制限が伴う半導体抵抗素子で抵抗を構成する場合、
抵抗部分の面積を小さくできる。また、従来と同じ面積
を使用した場合、より大きい増幅利得が得られる。

【０１０９】なお、上記の各例では第１の抵抗群におけ
る抵抗数を３〜９、第２の抵抗群における抵抗数を１〜
３のいずれかとし、それぞれの組み合わせのいくつかを
あげて説明した。

【０１１０】これらはあくまでも例示に過ぎず、図１に
おいては第１の抵抗群の抵抗数(n+1)およびスイッチ数n
は必要とするステップ数に応じて決められる。また、第
２の抵抗群の抵抗数mは最大(n-2)個とし、その接続位置
も抵抗Ｒ2とＲ3の接続点からＲnとＲn+1の接続点の間に
位置する任意の接続点を選ぶことができる。

【０１１１】図１においては、どのような構成を選んだ
としても得られる利得は各抵抗の値を用いて上記であげ
たような式で表すことができ、この数式をもとに各抵抗
値を適宜な値に設定することができる。

【０１１２】なお、本発明者は、図１の構成における各
抵抗値と利得の関係を表す一般式（nおよびmを用いたも
の）を導き出しているが、この一般式は膨大な項数にお
よび紙面上では到底表し切れないので、割愛した。

【０１１３】また、図２においても抵抗の数や接続位
置、各抵抗値を適宜設定できる。

【０１１４】上記では、可変増幅利得回路の例を示した
が、次に可変減衰利得回路の例を示す。

【０１１５】図４１、４２は可変減衰利得回路の一般例
を示した回路図である。先に示した可変増幅利得回路と
異なる点は、可変増幅利得回路では第２の抵抗群を構成
する抵抗Ｒx1〜Ｒxmの一端が信号入力端子Ｖinと接続し
ているのに対して、可変減衰利得回路ではそれが演算増
幅器１の出力側とそれぞれ接続している点である。他の
構成はほぼ同様なので説明は省略する。

【０１１６】まず、図４１の具体例を示して説明する。

【０１１７】図４３に示すような構成で、例えばスイッ
チＳＷ1、ＳＷ2を順番にオンすることにより得られる理
想増幅利得を−２０ｄＢ、−２５ｄＢとすると、それぞ
れの抵抗比を例えば図４４（ａ）や、図４４（ｂ）に示
したように設定すればよい。

【０１１８】なお、従来の場合図４５に示すような構成
となり、上記と同じ理想増幅利得を得ようとする場合、
各抵抗値は図４６に示すようになる。この場合も、各抵
抗比は最小抵抗を１としたときの比で示している。

【０１１９】また、図４３の構成で、例えばスイッチＳ
Ｗ1、ＳＷ2を順番にオンすることにより得られる理想増
幅利得を−４０ｄＢ、−６０ｄＢとすると、それぞれの
抵抗比を例えば図４７（ａ）や、図４７（ｂ）に示した
ように設定すればよい。

【０１２０】なお、従来の場合、すなわち図４５の構成
で、上記と同じ理想増幅利得を得ようとする場合、各抵
抗値は図４８に示すようになる。この場合も、各抵抗比
は最小抵抗を１としたときの比で示している。

【０１２１】また、図４９、５０に示すような構成で、
例えばスイッチＳＷ1〜ＳＷ3を順番にオンすることによ
り得られる理想増幅利得を−３０ｄＢ、−３５ｄＢ、−
４０ｄＢとすると、それぞれの抵抗比を例えば図５１
（ａ）（ｂ）に示したように設定すればよい。なお、図
５１（ａ）（ｂ）はそれぞれ図４９、５０に対応したも
のである。

【０１２２】なお、従来の場合図５２に示すような構成
となり、上記と同じ理想増幅利得を得ようとする場合、
各抵抗値は図５３に示すようになる。この場合も、各抵
抗比は最小抵抗を１としたときの比で示している。

【０１２３】また、図４９、５０に示すような構成で、
例えばスイッチＳＷ1〜ＳＷ3を順番にオンすることによ
り得られる理想増幅利得を０ｄＢ、−２０ｄＢ、−４０
ｄＢとすると、それぞれの抵抗比を例えば図５４（ａ）
（ｂ）に示したように設定すればよい。なお、図５４
（ａ）（ｂ）はそれぞれ図４９、５０に対応したもので
ある。

【０１２４】なお、従来の場合上述した通り図５２に示
すような構成となり、上記と同じ理想増幅利得を得よう
とする場合、各抵抗値は図５５に示すようになる。この
場合も、各抵抗比は最小抵抗を１としたときの比で示し
ている。

【０１２５】次に、第１の抵抗群として７個の抵抗を用
い、スイッチを６個設けた場合の例を図５６を参照して
さらに具体的に、特に各抵抗の比の決定の仕方を含めて
詳細に説明する。

【０１２６】同図において、第１の抵抗群として直列接
続する抵抗Ｒ1〜Ｒ7を備え、抵抗Ｒ7の一端は演算増幅
器１の出力側と接続し、抵抗Ｒ1の一端は信号入力端子
Ｖinと接続してある。そして、第２の抵抗群として一端
が演算増幅器１の出力側と接続し他端がＲ3とＲ4の接続
点と接続する抵抗Ｒx1および一端が演算増幅器１の出力
側と接続し他端がＲ5とＲ6の接続点と接続する抵抗Ｒx2
を備え、抵抗Ｒ1〜Ｒ7のそれぞれの接続点と演算増幅器
１の反転入力端子との間にスイッチＳＷ1〜ＳＷ6を備え
てある。なお、上述した図と同一番号のものは同一のも
のとする。

【０１２７】このような構成で、例えばスイッチＳＷ1
〜ＳＷ6を順番にオンすることにより得られる理想増幅
利得を０ｄＢ、−１０ｄＢ、−２０ｄＢ、−３０ｄＢ、
−４０ｄＢ、−５０ｄＢとする。

【０１２８】スイッチＳＷ1、ＳＷ2またはＳＷ3がオン
するとき、図５６の回路は図５７の等価回路になる。同
様に、スイッチＳＷ4またはＳＷ5オンするとき図５６の
回路は図５８の等価回路となる。同様にスイッチＳＷ6
がオンするとき図５６の回路は図５９の等価回路とな
る。

【０１２９】例えば、スイッチＳＷ1がオンするとき、
図５７における抵抗ｒ1は図５６の抵抗Ｒ1、図５７の抵
抗ｒ2は図５６の抵抗Ｒ2〜Ｒ7、Ｒx1、Ｒx2の合成抵抗
が相当する。同様に、例えばスイッチＳＷ4がオンする
とき、図５８における抵抗ｒ1は（Ｒ1＋Ｒ2＋Ｒ3）、抵
抗ｒ2はＲ4、抵抗ｒx1はＲx1、抵抗ｒ3はＲ5、Ｒ6、Ｒ
7、Ｒx2の合成抵抗がそれぞれ相当する。

【０１３０】図５７の利得は、

【０１３１】

【数１７】

【０１３２】で表され、また図５８の利得は

【０１３３】

【数１８】

【０１３４】で表される。また、図５９の利得は、

【０１３５】

【数１９】

【０１３６】で表される。

【０１３７】式（１７）〜（１９）およびそれぞれのス
イッチがオンすることで得ようとする理想減衰利得、さ
らに理想減衰利得に対して許容できる利得余裕から抵抗
Ｒ1〜Ｒ7、Ｒx1、Ｒx2の比、および最小抵抗がどの抵抗
になるかが決定される。ただし、抵抗Ｒ1〜Ｒ7、Ｒx1、
Ｒx2のうちいくつかは予め任意の値に決定しておくこと
が必要となる。例えば、Ｒ1、（Ｒ4＋Ｒ5）、（Ｒ6＋Ｒ
7）を予め決定しておくことで抵抗Ｒ1〜Ｒ7、Ｒx1、Ｒx
2の比がそれぞれ決定され、その決定された抵抗比によ
って、理想減衰利得にいくらかの利得余裕をもつ減衰利
得が決まる。このようにして決定した各抵抗比の一例を
図６０に示す。なお、同図において、各抵抗比はそれぞ
れの場合で最小抵抗を１としたときの比を示している。

【０１３８】なお、従来の場合図６１で示すような構成
となり、上記と同じ理想増幅利得を得ようとする場合、
各抵抗値は図６２に示すようになる。この場合も、各抵
抗比は最小抵抗を１としたときの比で示している。

【０１３９】この実施例によれば、従来の方法で必要な
総抵抗は最小抵抗の約３１３倍であるのに対して、必要
な総抵抗は最小抵抗の約３１倍ですむ。

【０１４０】また、図６３に示すような構成で、例えば
スイッチＳＷ1〜ＳＷ7を順番にオンすることにより得ら
れる理想増幅利得を０ｄＢ、−５ｄＢ、−１０ｄＢ、−
１５ｄＢ、−２０ｄＢ、−２５ｄＢ、−３０ｄＢとする
と、抵抗Ｒ1〜Ｒ8、Ｒx1、Ｒx2の抵抗比を例えば図６４
に示したように設定すればよい。

【０１４１】なお、従来の場合図６５で示すような構成
となり、上記と同じ理想増幅利得を得ようとする場合、
各抵抗値は図６６に示すようになる。この場合も、各抵
抗比は最小抵抗を１としたときの比で示している。

【０１４２】また、図６７、６８に示すような構成で、
例えばスイッチＳＷ1〜ＳＷ4を順番にオンすることによ
り得られる理想増幅利得を０ｄＢ、−２０ｄＢ、−２５
ｄＢ、−４０Ｂとすると、抵抗Ｒ1〜Ｒ5、Ｒx1の抵抗比
を例えば図６９（ａ）（ｂ）に示したように設定すれば
よい。なお、図６９（ａ）（ｂ）はそれぞれ図６７、６
８に対応したものである。

【０１４３】なお、従来の場合図７０に示すような構成
となり、上記と同じ理想増幅利得を得ようとする場合、
各抵抗値は図７１に示すようになる。この場合も、各抵
抗比は最小抵抗を１としたときの比で示している。

【０１４４】また、図７２、７３に示すような構成で、
例えばスイッチＳＷ1〜ＳＷ4を順番にオンすることによ
り得られる理想増幅利得を−２０ｄＢ、−２２ｄＢ、−
２６ｄＢ、−３２ｄＢとすると、それぞれの抵抗比を例
えば図７４（ａ）（ｂ）に示したように設定すればよ
い。なお、図７４（ａ）（ｂ）はそれぞれ図７２、７３
に対応したものである。また、図７３は図４２の具体例
である。

【０１４５】なお、従来の場合図７５に示すような構成
となり、上記と同じ理想増幅利得を得ようとする場合、
各抵抗値は図７６に示すようになる。この場合も、各抵
抗比は最小抵抗を１としたときの比で示している。

【０１４６】また、図７７に示すような構成で、例えば
スイッチＳＷ1〜ＳＷ8を順番にオンすることにより得ら
れる理想増幅利得を０ｄＢ、−１０ｄＢ、−２０ｄＢ、
−３０ｄＢ、−４０ｄＢ、−５０ｄＢ、−６０ｄＢ、−
７０ｄＢとすると、それぞれの抵抗比を例えば図７８に
示したように設定すればよい。

【０１４７】なお、従来の場合図７９に示すような構成
となり、上記と同じ理想増幅利得を得ようとする場合、
各抵抗値は図８０に示すようになる。この場合も、各抵
抗比は最小抵抗を１としたときの比で示している。

【０１４８】このように、従来と比べて最小抵抗に対す
る総抵抗の大きさを小さくできるので、最小抵抗の大き
さに制限が伴う半導体抵抗素子で抵抗を構成する場合、
抵抗部分の面積を小さくできる。また、従来と同じ面積
を使用した場合、より大きい減衰利得が得られる。

【０１４９】なお、上記可変減衰利得回路の各例では上
述した可変増幅利得回路の例と同様に第１の抵抗群にお
ける抵抗数を３〜９、第２に抵抗群における抵抗数を１
〜３のいずれかとし、それぞれの組み合わせのいくつか
をあげて説明した。

【０１５０】これらはあくまでも例示に過ぎず、図４１
においては第１の抵抗群の抵抗数(n+1)およびスイッチ
数nは必要とするステップ数に応じて決められる。ま
た、第２の抵抗群の抵抗m数は最大(n-2)個とし、その接
続位置も抵抗Ｒ2とＲ3の接続点からＲnとＲn+1の接続点
の間に位置する任意の接続点を選ぶことができる。

【０１５１】図４１においては、どのような構成を選ん
だとしても得られる利得は各抵抗の値を用いて上記であ
げたような式で表すことができ、この数式をもとに各抵
抗値を適宜な値に設定することができる。

【０１５２】なお、本発明者は、図４１の構成における
各抵抗値と利得の関係を表す一般式（nおよびmを用いた
もの）を導き出しているが、この一般式は膨大な項数に
および紙面上では到底表し切れないので、割愛した。

【０１５３】また、図４２においても抵抗の数や接続位
置、各抵抗値を適宜設定できる。

【０１５４】

【発明の効果】本発明によれば、同じ利得を得る場合、
従来と比べて最小抵抗に対する総抵抗の大きさを小さく
できる。よって、最小抵抗の大きさに制限が伴う半導体
基板上で抵抗を構成する場合、抵抗部分の面積を小さく
できる。また、従来と同じ面積を使用した場合、より大
きい増幅利得またはより大きい減衰利得が得られる。

【図面の簡単な説明】

【図１】本発明の実施例を示した回路図。

【図２】本発明の他の実施例を示した回路図。

【図３】本発明の他の実施例を示した回路図。

【図４】図３の各抵抗の抵抗比を示した説明図。

【図５】図３の従来例を示した回路図。

【図６】図５の各抵抗の抵抗比を示した説明図。

【図７】図３の各抵抗の抵抗比を示した説明図。

【図８】図５の各抵抗の抵抗比を示した説明図。

【図９】本発明の他の実施例を示した回路図。

【図１０】本発明の他の実施例を示した回路図。

【図１１】図９、１０の各抵抗の抵抗比を示した説明
図。

【図１２】図９、１０の従来例を示した回路図。

【図１３】図１２の各抵抗の抵抗比を示した説明図。

【図１４】図９、１０の各抵抗の抵抗比を示した説明
図。

【図１５】図１２の各抵抗の抵抗比を示した説明図。

【図１６】本発明の他の実施例を示した回路図。

【図１７】図１６の等価回路を示した回路図。

【図１８】図１６の等価回路を示した回路図。

【図１９】図１６の等価回路を示した回路図。

【図２０】図１６の各抵抗の抵抗比を示した説明図。

【図２１】図１６の従来例を示した回路図。

【図２２】図２１の各抵抗の抵抗比を示した説明図。

【図２３】本発明の他の実施例を示した回路図。

【図２４】図２３の各抵抗の抵抗比を示した説明図。

【図２５】図２３の従来例を示した回路図。

【図２６】図２５の各抵抗の抵抗比を示した説明図。

【図２７】本発明の他の実施例を示した回路図。

【図２８】本発明の他の実施例を示した回路図。

【図２９】図２７、２８の各抵抗の抵抗比を示した説明
図。

【図３０】図２７、２８の従来例を示した回路図。

【図３１】図３０の各抵抗の抵抗比を示した説明図。

【図３２】本発明の他の実施例を示した回路図。

【図３３】本発明の他の実施例を示した回路図。

【図３４】図３２、３３の各抵抗の抵抗比を示した説明
図。

【図３５】図３２、３３の従来例を示した回路図。

【図３６】図３５の各抵抗の抵抗比を示した説明図。

【図３７】本発明の他の実施例を示した回路図。

【図３８】図３７の各抵抗の抵抗比を示した説明図。

【図３９】図３８の従来例を示した回路図。

【図４０】図３９の各抵抗の抵抗比を示した説明図。

【図４１】本発明の他の実施例を示した回路図。

【図４２】本発明の他の実施例を示した回路図。

【図４３】本発明の他の実施例を示した回路図。

【図４４】図４３の各抵抗の抵抗比を示した説明図。

【図４５】図４３の従来例を示した回路図。

【図４６】図４５の各抵抗の抵抗比を示した説明図。

【図４７】図４３の各抵抗の抵抗比を示した説明図。

【図４８】図４５の各抵抗の抵抗比を示した説明図。

【図４９】本発明の他の実施例を示した回路図。

【図５０】本発明の他の実施例を示した回路図。

【図５１】図４９、５０の各抵抗の抵抗比を示した説明
図。

【図５２】図４９、５０の従来例を示した回路図。

【図５３】図５２の各抵抗の抵抗比を示した説明図。

【図５４】図４９、５０の各抵抗の抵抗比を示した説明
図。

【図５５】図５２の各抵抗の抵抗比を示した説明図。

【図５６】本発明の他の実施例を示した回路図。

【図５７】図５６の等価回路を示した回路図。

【図５８】図５６の等価回路を示した回路図。

【図５９】図５６の等価回路を示した回路図。

【図６０】図５６の各抵抗の抵抗比を示した説明図。

【図６１】図５６の従来例を示した回路図。

【図６２】図６１の各抵抗の抵抗比を示した説明図。

【図６３】本発明の他の実施例を示した回路図。

【図６４】図６３の各抵抗の抵抗比を示した説明図。

【図６５】図６３の従来例を示した回路図。

【図６６】図６５の各抵抗の抵抗比を示した説明図。

【図６７】本発明の他の実施例を示した回路図。

【図６８】本発明の他の実施例を示した回路図。

【図６９】図６７、６８の各抵抗の抵抗比を示した説明
図。

【図７０】図６７、６８の従来例を示した回路図。

【図７１】図７０の各抵抗の抵抗比を示した説明図。

【図７２】本発明の他の実施例を示した回路図。

【図７３】本発明の他の実施例を示した回路図。

【図７４】図７２、７３の各抵抗の抵抗比を示した説明
図。

【図７５】図７２、７３の従来例を示した回路図。

【図７６】図７５の各抵抗の抵抗比を示した説明図。

【図７７】本発明の他の実施例を示した回路図。

【図７８】図７７の各抵抗の抵抗比を示した説明図。

【図７９】図７８の従来例を示した回路図。

【図８０】図７９の各抵抗の抵抗比を示した説明図。

【図８１】従来例を示した回路図。

【図８２】図８１の等価回路を示した回路図。

【符号の説明】

１ 演算増幅器 ２ 制御手段 Ｒ1〜Ｒn+1 第１の抵抗群 Ｒx1〜Ｒxm 第２の抵抗群

Claims (2)

【特許請求の範囲】
1. 【請求項１】 演算増幅器と、半導体基板上に設けら
   れ、直列接続された複数の抵抗よりなり、その一端が上
   記演算増幅器の出力側と接続し、その他端が信号入力端
   子を構成するとともに、上記複数の抵抗の接続点がそれ
   ぞれもしくはいずれかが上記演算増幅器の反転入力端子
   と接続可能な第１の抵抗群と、 上記半導体基板上に設けられた複数の抵抗からなり、そ
   の複数の抵抗のそれぞれの一端が上記信号入力端子と接
   続し、その複数の抵抗のそれぞれの他端が上記第１の抵
   抗群内のそれぞれ異なる上記接続点のいずれかとそれぞ
   れ接続する第２の抵抗群と、 上記第１の抵抗群内の抵抗の接続点のうち上記演算増幅
   器の反転入力端子と接続可能なものと上記反転入力端子
   との接続を制御することにより上記演算増幅器の利得を
   制御する制御手段とを備えたことを特徴とする可変増幅
   利得回路。
2. 【請求項２】 演算増幅器と、 半導体基板上に設けられ、直列接続された複数の抵抗よ
   りなり、その一端が上記演算増幅器の出力側と接続し、
   その他端が信号入力端子を構成するとともに、上記複数
   の抵抗の接続点がそれぞれもしくはいずれかが上記演算
   増幅器の反転入力端子と接続可能な第１の抵抗群と、 上記半導体基板上に設けられた複数の抵抗からなり、そ
   の複数の抵抗のそれぞれの一端が上記演算増幅器の出力
   側と接続し、その複数の抵抗のそれぞれの他端が上記第
   １の抵抗群内のそれぞれ異なる上記接続点のいずれかと
   それぞれ接続する第２の抵抗群と、 上記第１の抵抗群内の抵抗の接続点のうち上記演算増幅
   器の反転入力端子と接続可能なものと上記反転入力端子
   との接続を制御することにより上記演算増幅器の利得を
   制御する制御手段とを備えたことを特徴とする可変減衰
   利得回路。